DE102018124749A1 - Strukturen und Verfahren zur Rauschisolation in Halbleitervorrichtungen - Google Patents

Strukturen und Verfahren zur Rauschisolation in Halbleitervorrichtungen Download PDF

Info

Publication number
DE102018124749A1
DE102018124749A1 DE102018124749.4A DE102018124749A DE102018124749A1 DE 102018124749 A1 DE102018124749 A1 DE 102018124749A1 DE 102018124749 A DE102018124749 A DE 102018124749A DE 102018124749 A1 DE102018124749 A1 DE 102018124749A1
Authority
DE
Germany
Prior art keywords
substrate
deep
semiconductor structure
semiconductor
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018124749.4A
Other languages
English (en)
Inventor
Gulbagh SINGH
Tsung-Han Tsai
Kun-Tsang Chuang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018124749A1 publication Critical patent/DE102018124749A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)

Abstract

Die vorliegende Offenbarung betrifft eine Halbleiterstruktur, die ein Substrat mit einer oberen Fläche und erste und zweite Vorrichtungen umfasst, die auf der oberen Fläche des Substrats gebildet sind. Die Halbleiterstruktur umfasst auch eine tiefe Isolationsstruktur, die in dem Substrat und zwischen den ersten und zweiten Vorrichtungen gebildet sind. Die tiefe Isolationsstruktur umfasst einen oberen Abschnitt, der an der oberen Fläche gebildet ist und eine obere Breite aufweist, und eine untere Fläche, die eine untere Breite aufweist, die größer als die obere Breite ist.

Description

  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 62/589,516 mit dem Titel „Structures and Methods for Noise Isolation in Semiconductor Devices“, die am 21. November 2017 eingereicht wurde und durch Bezugnahme vollumfänglich hierin aufgenommen ist.
  • ALLGEMEINER STAND DER TECHNIK
  • Die Branche der integrierten Halbleiterschaltungen ist exponentiell gewachsen. Technologische Fortschritte bei den Materialien in integrierten Schaltungen und bei deren Gestaltung haben Generationen von integrierten Schaltungen hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen aufweist als die vorhergehende Generation. Im Laufe der Entwicklung von integrierten Schaltungen hat die Funktionsdichte (z. B. die Anzahl von pro Chipfläche zusammengeschalteten Vorrichtungen) allgemein zugenommen, während die Geometriegröße (z. B. das/die kleinste Bauelement oder Leitung, das/die unter Verwendung eines Herstellungsprozesses erzeugt werden kann) abgenommen hat. Dieser Prozess der maßstäblichen Verkleinerung stellt allgemein Vorteile durch die Erhöhung der Produktionseffizienz und die Senkung der damit verbundenen Kosten bereit.
  • Figurenliste
  • Gesichtspunkte der vorliegenden Offenbarung sind am besten aus der Lektüre der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Figuren verständlich. Es sei erwähnt, dass gemäß der allgemeinen Praxis in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale der Deutlichkeit der Veranschaulichung und Erörterung halber beliebig vergrößert oder verkleinert sein.
    • 1 ist eine isometrische Ansicht von FinFET-Vorrichtungen mit Isolationsstrukturen gemäß einigen Ausführungsformen.
    • 2 ist eine Querschnittsansicht einer Halbleiterstruktur nach dem Bilden tiefer Isolationsgräben gemäß einigen Ausführungsformen.
    • 3 ist eine Querschnittsansicht einer Halbleiterstruktur nach dem Abscheiden einer dielektrischen Schicht und Bilden von Luftblasen in tiefen Isolationsgräben gemäß einigen Ausführungsformen.
    • 4 ist eine Querschnittsansicht einer tiefen Isolationsstruktur gemäß einigen Ausführungsformen.
    • 5 ist ein Ablaufdiagramm eines beispielhaften Verfahrens zum Bilden tiefer Isolationsstrukturen gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Ausführen verschiedener Merkmale des bereitgestellten Erfindungsgegenstands bereit. Spezifische Beispiele für Bauelemente und Anordnungen sind in der Folge beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich rein beispielhaft und mit ihnen wird keine Einschränkung beabsichtigt. Zum Beispiel kann die Bildung eines ersten Merkmals über einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal angeordnet sind, derart dass das erste und das zweite Merkmal nicht in direktem Kontakt sind.
  • Ferner kann es sein, dass Begriffe, die eine räumliche Beziehung beschreiben, wie beispielsweise „unterhalb“, „unter“, untere/r/s“, „über“, „obere/r/s“ und dergleichen, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element/en oder Merkmal/en zu beschreiben, wie in den Figuren veranschaulicht. Es wird beabsichtigt, dass Begriffe, die eine räumliche Beziehung beschreiben, zusätzlich zu der in den Figuren bildlich dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb umfassen. Die Vorrichtung kann anders (um 90° gedreht oder in anderen Ausrichtungen) ausgerichtet sein und die Beschreibungen für räumliche Beziehungen, die hier verwendet werden, können ebenfalls dementsprechend ausgelegt werden.
  • Die Abkürzung „FET“, so wie sie hier verwendet wird, bezieht sich auf einen Feldeffekttransistor. Ein Beispiel für einen FET ist ein Metalloxid-Feldeffekttransistor (MOSFET). MOSFETs können zum Beispiel (i) planare Strukturen sein, die in der oder auf die planare Fläche eines Substrats, wie beispielsweise eines Halbleiter-Wafers, eingebaut sind, oder (ii) mit vertikalen Strukturen gebaut sein.
  • Der Begriff „FinFET“ bezeichnet einen FET, der über einer Finne gebildet ist, die in Bezug auf die planare Fläche eines Wafers vertikal ausgerichtet ist.
  • „S/D“ bezeichnet die Source- und/oder Drain-Übergänge, die zwei Anschlüsse eines FET bilden.
  • Der Begriff „vertikal“, so wie er hier verwendet wird, bedeutet nominal senkrecht zur Fläche eines Substrats.
  • Der Ausdruck „epitaktische Schicht“ bezeichnet eine Schicht oder Struktur aus Einkristallmaterial. Ebenso bezeichnet der Ausdruck „epitaktisch gewachsen“ eine Schicht oder Struktur aus Einkristallmaterial. Epitaktisch gewachsenes Material kann dotiert oder nicht dotiert sein.
  • Der Begriff „nominal“, so wie er hier verwendet wird, bezeichnet einen gewünschten oder Zielwert einer Eigenschaft oder eines Parameters für ein Bauelement oder einen Prozessvorgang, der während der Gestaltungsphase eines Produkts oder Prozesses eingestellt wird, zusammen mit einem Bereich von Werten über und/oder unter dem gewünschten Wert. Der Bereich von Werten beruht typischerweise auf leichten Schwankungen bei den Herstellungsprozessen oder Toleranzen.
  • Zur Vermeidung der unerwünschten Übertragung von Rauschen in integrierten Schaltungen können Halbleitervorrichtungen durch Isolationsstrukturen, wie beispielsweise Feldoxide, Shallow-Trench-Isolationsgebiete (STI), mit Dielektrika gefüllte Lückenstrukturen, irgendwelchen anderen geeigneten Isolationsstrukturen oder irgendeine Kombination davon, voneinander isoliert werden. Für Vorrichtungen, die bei Hochfrequenz (HF) arbeiten, ist die Verringerung von HF-Rauschkopplung durch das Substrat oder das vergrabene Oxid wichtig, da eine schlechte HF-Isolation HF-Vorrichtungen und Anwendungen in Front-End-Modulen (FEM) einschränken kann. Aufgrund des technologischen Fortschritts weisen integrierte Schaltungen gegenüber Vorrichtungen vorheriger Generationen abnehmende Abmessungsanforderungen auf. Es bestehen indes Herausforderungen bei der Ausführung solcher Merkmale und Prozesse. Zum Beispiel können abnehmende kritische Abmessungen des Fotolithographieprozesses zu Lückenstrukturen mit höheren Seitenverhältnissen (z. B. Verhältnis von Tiefe zu Breite der Lückenstruktur) führen und die Rauschisolationsfähigkeit von Isolationsstrukturen, wie beispielsweise STI-Gebieten, kann sich verschlechtern, wenn Vorrichtungen näher beieinander platziert werden.
  • Verschiedene Ausführungsformen gemäß der vorliegenden Offenbarung stellen Halbleiterstrukturen und Verfahren zur Bildung von Halbleiterstrukturen mit verringertem Vorrichtungsübersprechen und verbesserter Rauschisolation bereit. Ausführungsformen der Halbleiterstrukturen in der vorliegenden Offenbarung nehmen einen oder mehrere tiefe Isolationsgräben mit negativer Steigung und Luftblasen auf, die innerhalb der Gräben und zwischen benachbarten Vorrichtungen gebildet sind. Die tiefen Isolationsgräben mit negativer Steigung (die z. B. in Richtung des oberen Teils des Grabens verjüngt sind) und Luftblasen stellen unter anderem die Vorteile (i) einer erhöhten Menge an Isolationsmaterial, das zwischen benachbarten Vorrichtungen abgeschieden ist, insbesondere am Boden des Grabens, bereit und stellen somit eine verbesserte Rauschisolationsleistung bereit, und (ii) Luftblasen mit erhöhter Größe können in den tiefen Gräben mit negativer Steigung gebildet und mit Material gefüllt werden, dessen Dielektrizitätskonstante so niedrig wie 1 ist (z. B. Luft), wobei die Luftblasenstruktur die durchschnittliche Dielektrizitätskonstante von Material zwischen benachbarten Vorrichtungen weiter verringert und wiederum Übersprechen verringert. In einigen Ausführungsformen können tiefe Gräben Gräben sein, die durch eine oder mehrere Schichten der Halbleiterstrukturen gebildet sind. In einigen Ausführungsformen können tiefe Gräben ein Seitenverhältnis zwischen etwa 3 bis etwa 10 aufweisen.
  • Ein tiefer Graben mit negativer Steigung kann sich zwischen Vorrichtungen befinden, die auf Substraten, wie beispielsweise Siliziumsubstraten, Saphirsubstraten, Silicon-On-Insulator-Substraten (SOI) oder irgendeinem anderen geeigneten Substrat gebildet sind. SOI-Substrate umfassen ein Siliziumsubstrat, eine vergrabene Oxidschicht (BOX) und eine Vorrichtungsschicht, die auf der BOX-Schicht gebildet ist. Der tiefe Graben mit negativer Steigung kann in den SOI-Substraten und zwischen benachbarten Vorrichtungen gebildet sein. In einigen Ausführungsformen kann Trockenätzen, gefolgt von Nassätzen der SOI-Struktur verwendet werden, um ein Profil mit negativer Steigung zu bilden. Als ein Ergebnis des Ätzprozesses ist die Breite einer Öffnung am oberen Teil des Grabens kleiner als die Breite der Öffnung am unteren Teil des Grabens. Nachdem der Graben mit negativer Steigung gebildet wurde, kann ein Abscheidungsprozess verwendet werden, um Isolationsmaterial im Innern des Grabens und auf freiliegenden Flächen zwischen benachbarten Vorrichtungen abzuscheiden. Aufgrund des Profils mit negativer Steigung des tiefen Grabens ist die Ionendichte an der oberen Öffnung höher als an der unteren Öffnung des Grabens. Folglich ist in einigen Ausführungsformen eine Abscheidungsrate am oberen Teil des Grabens höher als die Abscheidungsrate an unteren oder Seitenwandflächen des Grabens.
  • Der Abscheidungsprozess wird fortgesetzt, bis die Abscheidung eines Isolationsmaterials auf dem oberen Teil des Grabens vollständig ist, während eine Schicht aus Isolationsmaterial innerhalb des Grabens gebildet ist. Daher können nach dem Abscheidungsprozess Lücken in dem Graben gebildet sein, wo kein Isolationsmaterial abgeschieden wurde. In einigen Ausführungsformen können die Lücken eine Luftblase mit einer Dielektrizitätskonstante von 1 umfassen, die für gewöhnlich niedriger ist als die Dielektrizitätskonstante des Isolationsmaterials. In einigen Ausführungsformen kann die Lücke mit irgendeinem geeigneten Typ von Gas gefüllt werden. In einigen Ausführungsformen können andere Low-k-Materialien verwendet werden, um das Lückenmaterial zu bilden. Sogar wenn das Isolationsmaterial ein Low-k-Dielektrikum ist, kann das Bilden der Lücke innerhalb des tiefen Grabens auch Material einsparen und wiederum die Kosten für die Vorrichtung senken. In einigen Ausführungsformen kann eine Auskleidungsschicht innerhalb des tiefen Grabens gebildet werden. Zum Beispiel kann eine Auskleidungsschicht zwischen dem Isolationsmaterial und der SOI-Struktur gebildet werden. In einigen Ausführungsformen kann das Volumen der Lücke etwa 80 % des Volumens des tiefen Grabens betragen.
  • Vor der Beschreibung der Ausführungsformen, die den Prozess zur Bildung einer verbesserten Lückenfüllungsschicht in FinFET-Strukturen betrifft, wird ein beispielhafter Fertigungsprozess für einen FinFET dargelegt. 1 stellt eine isometrische Ansicht einer Halbleitervorrichtung, die teilweise gefertigte FinFETs umfasst, gemäß einigen Ausführungsformen bereit.
  • 1 ist eine isometrische Ansicht einer Halbleiterstruktur 100 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Halbleiterstruktur 100 umfasst FinFETs. Die Halbleiterstruktur 100 umfasst ein Substrat 102, mehrere Finnen 104, mehrere Isolationsstrukturen 106 und eine Gate-Struktur 108. Die Gate-Struktur 108 ist über Seitenwänden und einer oberen Fläche von jeder von den Finnen 104 angeordnet. Die Finnen 104 und Isolationsstrukturen 106 weisen obere Flächen 114 beziehungsweise 118 auf. Die Gate-Struktur 108 umfasst eine Gate-Dielektrikum-Struktur 115 und eine Gate-Elektrode 117. In einigen Ausführungsformen können eine oder mehrere zusätzliche Schichten oder Strukturen in der Gate-Struktur 108 umfasst sein (sind aber der Einfachheit und Deutlichkeit halber nicht gezeigt).
  • 1 zeigt eine harte Maske 120, die auf einer oberen Fläche der Gate-Elektrode 117 angeordnet ist. Die harte Maske 120 kann zum Strukturieren der Gate-Struktur 108, wie beispielsweise durch Ätzen, verwendet werden. In einigen Ausführungsformen umfasst die harte Maske 120 ein dielektrisches Material, wie beispielsweise Siliziumnitrid. Die isometrische Ansicht von 1 wurde nach einem Strukturierungsprozess (z. B. Ätzen) der dielektrischen Gate-Schicht erstellt und eine Gate-Elektrodenschicht wird ausgeführt, um eine Gate-Struktur 108 zu bilden.
  • Jede von den mehreren Finnen 104, die in 1 gezeigt sind, umfasst ein Paar von Source/Drain-Anschlüssen (S/D), wobei ein Source-Anschluss als das Source-Gebiet 110S bezeichnet wird und ein Drain-Anschluss als das Drain-Gebiet 110D bezeichnet wird. Das Source- und das Drain-Gebiet 110S und 110D sind untereinander austauschbar und sind in den Finnen 104 und/oder diese umgebend gebildet. Ein Kanalgebiet 112 aus Finnen 104 liegt unter der Gate-Struktur 108. Die Gate-Struktur 108 weist eine Gate-Länge L und eine Gate-Breite ([2 x HF] + WF) auf, wie in 1 gezeigt. In einigen Ausführungsformen liegt die Gate-Länge L in einem Bereich von etwa 10 nm bis etwa 30 nm. In einigen Ausführungsformen liegt die Gate-Länge L in einem Bereich von etwa 3 nm bis etwa 10 nm. In einigen Ausführungsformen liegt die Finnenbreite WF in einem Bereich von etwa 6 nm bis etwa 12 nm. In einigen Ausführungsformen liegt die Finnenbreite W in einem Bereich von etwa 4 nm bis etwa 6 nm. Die Gate-Höhe HG der Gate-Struktur 108, gemessen von einer oberen Finnenfläche 114 zu einer Spitze der Gate-Struktur 108, liegt gemäß einigen Ausführungsformen in einem Bereich von etwa 50 nm bis etwa 80 nm. Die Finnenhöhe HF der Finne 104, gemessen von der oberen Fläche 118 der Isolationsstruktur bis zur oberen Finnenfläche 114, liegt gemäß einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 100 nm.
  • Das Substrat 102 kann gemäß einigen Ausführungsformen ein Siliziumsubstrat sein. In einigen Ausführungsformen kann das Substrat 102 (i) ein anderer Halbleiter, wie beispielsweise Germanium (Ge); (ii) ein Verbindungshalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, Indiumantimonid, irgendein anderes geeignetes Material, oder irgendeine Kombination davon umfasst; (iii) ein Legierungshalbleiter, der SiGe umfasst; oder (iv) Kombinationen davon sein. In einigen Ausführungsformen kann das Substrat 102 ein SOI-Material sein. In einigen Ausführungsformen kann das Substrat 102 ein Epitaxiematerial sein.
  • Die Finnen 104 sind aktive Gebiete, wo ein oder mehrere Transistoren gebildet werden. Die Finnen 104 können: (i) Silizium (Si) oder einen anderen Elementhalbleiter, wie beispielsweise Germanium; (ii) einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, Indiumantimonid, irgendein anderes geeignetes Material, oder irgendeine Kombination davon umfasst; (iii) ein Legierungshalbleiter, der SiGe umfasst; oder (iv) Kombinationen davon umfassen. Die Finnen 104 können unter Verwendung geeigneter Prozesse hergestellt werden, die Fotolithographie- und Ätzprozesse umfassen. Der Fotolithographieprozess kann das Bilden einer Fotoresist-Schicht, die über dem Substrat (z. B. auf einer Siliziumschicht) liegt, das Belichten des Resists zu einer Struktur, das Durchführen von Brennprozessen nach dem Belichten und das Entwickeln des Resists zum Bilden eines Maskierungselements umfassen, das das Resist umfasst. Das Maskierungselement kann dann verwendet werden, um Gebiete des Substrats zu schützen, während ein Ätzprozess Vertiefungen in das Substrat 102 bildet, wodurch hervorstehende Finnen übrigbleiben. Die Vertiefungen können unter Verwendung eines reaktiven Ionenätzens (RIE) oder irgendeines anderen geeigneten Prozesses geätzt werden. Zahlreiche andere Verfahren zum Bilden der Finnen 104 auf dem Substrat 102 können geeignet sein. Zum Beispiel können die Finnen 104 gemäß einigen Ausführungsformen Epitaxiematerial umfassen.
  • Die Isolationsstrukturen 106 können verwendet werden, um elektrische Trennung zwischen benachbarten Vorrichtungen bereitzustellen. Zum Beispiel sind die Isolationsstrukturen 106 zwischen benachbarten Finnen 104 der FinFET-Vorrichtungen positioniert. Die Isolationsstrukturen 106 können die Vertiefungen zwischen benachbarten Finnen teilweise füllen und können ein dielektrisches Material, wie beispielsweise Siliziumoxid, Spin-On-Glas, SiNx, Siliziumoxinitrid, FSG, ein Low-k-Dielektrikum, irgendein anderes geeignetes Isolationsmaterial oder Kombinationen davon umfassen. In einigen Ausführungsformen können die Isolationsstrukturen 106 Shallow-Trench-Isolationsstrukturen (STI) sein und werden durch Ätzen von Gräben in das Substrat 102 gebildet. Die Gräben können mit einem Isolationsmaterial gefüllt werden, worauf CMP- und Rückätzprozesse folgen. Andere Herstellungstechniken für die Isolationsstrukturen 106 und/oder Finnen 104 sind möglich. Die Isolationsstrukturen 106 können eine mehrschichtige Struktur, wie beispielsweise eine Struktur mit einer oder mehreren Auskleidungsschichten, umfassen. Die Isolationsstrukturen 106 können auch durch Abscheiden einer verbesserten Lückenfüllschicht unter Verwendung einer Abscheidung in mehreren Schritten und eines Behandlungsprozesses zum Beseitigen von Leerräumen und Nähten in dem Lückenfüllmaterial gebildet werden.
  • Die Gate-Struktur 108 kann gemäß einigen Ausführungsformen eine dielektrische Gate-Schicht 115, eine Gate-Elektrode 117, eine Spacer-Schicht und/oder eine oder mehrere zusätzliche Schichten umfassen. In einigen Ausführungsformen verwendet die Gate-Struktur 108 Polysilizium als Gate-Elektrode 117. Wie in 1 gezeigt, wird eine harte Maske 120 auf einer oberen Fläche der Gate-Elektrodenstruktur 117 abgeschieden. Die harte Maske 120 wird verwendet, um die Gate-Struktur 108 zu strukturieren, wie beispielsweise durch Ätzen. In einigen Ausführungsformen umfasst die harte Maske 120 ein dielektrisches Material, wie beispielsweise Siliziumnitrid.
  • Obgleich die Gate-Struktur 108 als unter Verwendung von Polysilizium oder amorphem Silizium für die Gate-Elektrode 117 beschrieben ist, kann die Gate-Struktur 108 eine Opfer-Gate-Struktur sein, die in einem Replacement-Gate-Prozess für eine Metall-Gate-Struktur gebildet wird. Die Metall-Gate-Struktur kann eine oder mehrere n-Typ- oder p-Typ-Austrittsarbeitsmetallschichten zum Anpassen von Schwellenspannungen von Halbleitervorrichtungen, wie zum Beispiel planarer Vorrichtungen oder FinFET-Vorrichtungen, umfassen. Beispielhafte p-Typ-Austrittsarbeitsmetalle, die in der Metall-Gate-Struktur umfasst sein können, sind TiN, Tantalnitrrid (TaN), Ruthenium (Ru), Molybdän (Mo), Aluminium (Al), Wolframnitrid (WN), Zirkondisilicid (ZrSi2), Molybdändisilicid (MoSi2), Tantaldisilicid (TaSi2), Nickeldisilicid (NiSi2), Platin (Pt), irgendein anderes geeignetes p-Typ-Austrittsarbeitsmaterial oder Kombinationen davon. Beispielhafte n-Typ-Austrittsarbeitsmetalle, die in der Metall-Gate-Struktur umfasst sein können, sind Al, Titan (Ti), Silber (Ag), Tantalaluminium (TaAl), TantalAluminium-Kohlenstoff (TaAlC), Tantalaluminiumnitrid (TiAlN), Tantalcarbid (TaC), Tantalcarbidnitrid (TaCN), Tantalsilicidnitrid (TaSiN), Mangan (Mn), Zirkon (Zr), irgendein anderes geeignetes n-Typ-Austrittsarbeitsmaterial oder Kombinationen davon. Eine Austrittsarbeit ist mit der Materialzusammensetzung der Austrittsarbeitsschicht verbunden. Somit wird das Material einer Austrittsarbeitsschicht gewählt, um ihre Austrittsarbeit derart abzustimmen, dass eine gewünschte Schwellenspannung Vth durch eine Vorrichtung erreicht werden kann, die in dem entsprechenden Gebiet gebildet ist. Die Austrittsarbeitsschicht/en kann/können durch CVD, PECVD, ALD, irgendeinen anderen geeigneten Prozess oder Kombinationen davon abgeschieden werden.
  • Eine Füllmetallschicht kann über der/den Austrittsarbeitsmetallschicht/en abgeschieden werden. Die Füllmetallschicht füllt übrige Abschnitte von Gräben oder Öffnungen, die durch die Entfernung der Opfer-Gate-Struktur gebildet werden. Die Füllmetallschicht kann Al, W, Kupfer (Cu), irgendein anderes geeignetes Material oder irgendeine Kombination davon umfassen. Das Füllmetall kann durch ALD, CVD, PVD, Plattierung oder irgendeinen anderen geeigneten Prozess oder irgendeine Kombination davon gebildet werden.
  • Die Halbleitervorrichtungsstruktur 100 kann zusätzliche Verarbeitung zum Bilden anderer Merkmale, wie beispielsweise schwach dotierter Drain-Gebiete (Lightly-Doped-Drain - LDD) und dotierter S/D-Strukturen, erfordern. Der Begriff „LDD-Gebiet“ wird verwendet, um schwach dotierte Gebiete zu beschreiben, die zwischen einem Kanalgebiet eines Transistors und mindestens einem von den S/D-Gebieten des Transistors angeordnet sind. LDD-Gebiete können durch Dotierung in Finnen 104 gebildet werden. Für den Dotierungsprozess kann zum Beispiel Ionenimplantation verwendet werden. Ferner können andere Prozesse für die Dotierung der LDD-Gebiete verwendet werden. Der Einfachheit halber werden andere Verarbeitungsvorgänge zum Bilden anderer Merkmale der Halbleitervorrichtungsstruktur 100 hier nicht beschrieben.
  • 2 ist eine Querschnittsansicht einer Halbleiterstruktur 200 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Halbleiterstruktur 200 umfasst ein Substrat 202, eine dielektrische Schicht 204, eine Vorrichtungsschicht 206, Halbleitervorrichtungen 208 und STI-Gebiete 210. Halbleitervorrichtungen 208 sind auf der Vorrichtungsschicht 206 gebildet. STI-Gebiete 210 können zwischen Halbleitervorrichtungen 208 und auf der dielektrischen Schicht 204 gebildet werden. Ein oder mehrere tiefe Isolationsgräben 212 sind in der Halbleiterstruktur 200 gebildet. Andere Strukturen können in der Halbleiterstruktur 200 umfasst sein, sind aber der Einfachheit und Deutlichkeit halber nicht veranschaulicht.
  • Ähnlich wie das vorhergehend beschriebene Substrat 102 kann das Substrat 202 gemäß einigen Ausführungsformen ein Siliziumsubstrat sein. In einigen Ausführungsformen kann das Substrat 202 (i) ein anderer Halbleiter, wie beispielsweise Germanium (Ge); (ii) ein Verbindungshalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, Indiumantimonid, irgendein anderes geeignetes Material, oder irgendeine Kombination davon umfasst; (iii) ein Legierungshalbleiter, der SiGe umfasst; oder (iv) Kombinationen davon sein. In einigen Ausführungsformen kann das Substrat 202 ein Siliziumsubstrat für ein SOI-Material sein. In einigen Ausführungsformen kann das Substrat 202 ein Epitaxiematerial sein.
  • Die dielektrische Schicht 204 kann ein dielektrisches Material, wie beispielsweise Siliziumoxid, Spin-On-Glas, Siliziumnitrid, Siliziumoxinitrid, FSG, ein Low-k-Dielektrikum, irgendein anderes geeignetes Isolationsmaterial oder Kombinationen davon umfassen. Die dielektrische Schicht 204 kann auch eine vergrabene Oxidschicht (BOX) eines SOI-Materials sein. Die BOX-Schicht kann durch einen Prozess, wie beispielsweise Separation by Implanted Oxygen (SIMOX), Waferbonden, irgendeinen anderen geeigneten Prozess oder irgendeine Kombination davon gebildet werden.
  • Die Vorrichtungsschicht 206 kann auf der dielektrischen Schicht 204 gebildet werden und kann zum Bilden einer Vielzahl von Halbleitervorrichtungen verwendet werden. Die Vorrichtungsschicht 206 kann kristallines Silizium oder Polysilizium sein. In einigen Ausführungsformen kann die Vorrichtungsschicht 206 andere Elementhalbleiter (wie z. B. Germanium) oder einen Verbindungshalbleiter (z. B. Siliziumkarbid, Galliumarsenid, Indiumarsenid oder Indiumphosphid) umfassen.
  • Die Halbleitervorrichtungen 208 können auf der Vorrichtungsschicht 206 gebildet werden. Die Halbleitervorrichtungsschicht 208 kann eine oder mehrere integrierte Schaltungsvorrichtungen (nicht gezeigt), wie beispielsweise CMOS-Vorrichtungen (z. B. NMOS- und/oder PMOS-Transistoren), umfassen. Die Halbleitervorrichtungen 208 können auch Schaltungen umfassen, die Transistoren zugehörig sind, wie beispielsweise Zusammenschaltungsschichten (z. B. Metallleitungen und Durchkontaktierungen) und dielektrische Zwischenschichten (Interlayer Dielectric - ILD). In einigen Ausführungsformen können die Halbleitervorrichtungen 208 HF-Schaltungen und Vorrichtungen sein. In einigen Ausführungsformen können die Halbleitervorrichtungen 208 FinFET-Vorrichtungen sein.
  • Die STI-Gebiete 210 können auf der dielektrischen Schicht 204 gebildet werden und können verwendet werden, um elektrische Isolation zwischen den Halbleitervorrichtungen 208 bereitzustellen. Die STI-Gebiete 210 können unter Verwendung von Isoliermaterialien, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, fluor-dotiertem Silikatglas (FSG), einem Low-k-Dielektrikum, irgendeiner anderen geeigneten Verbindung oder irgendeiner Kombination davon gebildet werden. Die STI-Gebiete 210 können unter Verwendung von irgendeinem geeigneten Abscheidungsprozess, wie beispielsweise CVD, physikalische Gasphasenabscheidung (Physical Vapor Deposition - PVD), Atomlagenabscheidung (Atomic Layer Deposition - ALD), Molekularstrahlepitaxie (Molecular Beam Epitaxy - MBE), chemische Gasphasenabscheidung mit Plasma hoher Dichte (High Density Plasma CVD - HDPCVD), metallorganische chemische Gasphasenabscheidung (Metal Organic - MOCVD), remote-plasmaunterstützte chemische Gasphasenabscheidung (remote plasma CVD - RPCVD), plasmaunterstützte chemische Gasphasenabscheidung (plasma-enhanced CVD - PECVD), Plattierung oder irgendeinem anderen geeigneten Prozess oder Kombinationen davon gebildet werden. In einigen Ausführungsformen werden die STI-Gebiete 210 vor der Bildung von Halbleitervorrichtungen 208 gebildet und können unter Verwendung eines Planarisierungsprozesses (z. B. chemisch-mechanisches Polieren) planarisiert werden, derart, dass obere Flächen des STI-Gebiets 210 und der Vorrichtungsschicht 206 koplanar sind.
  • Ein oder mehrere tiefe Isolationsgräben 212 können zwischen Halbleitervorrichtungen 208 gebildet werden, um eine Öffnung für die anschließende Bildung von Isolationsstrukturen bereitzustellen. Wie in 2 gezeigt, kann jeder von den tiefen Isolationsgräben 212 in Richtung des oberen Teils der Grabenstruktur verjüngt sein, was eine im Vergleich zum unteren Teil schmalere Öffnung am oberen Teil umfasst. Zum Beispiel umfassen die tiefen Isolationsgräben 212 eine obere Öffnung, die koplanar mit der oberen Fläche von STI-Gebieten 210 ist, und eine untere Fläche 213. Die tiefen Isolationsgräben 212 können derart gebildet werden, dass die Breite an der oberen Öffnung kleiner ist als die Breite an der unteren Fläche 213. In einigen Ausführungsformen können die tiefen Isolationsgräben 212 eine flache untere Fläche 213 aufweisen. In einigen Ausführungsformen ist die untere Fläche 213 gekrümmt. In einigen Ausführungsformen können die Seitenwände der tiefen Isolationsgräben 212 flach sein oder konvexe Flächen umfassen.
  • Mehrere Prozesse, einschließlich Fotolithographie- und Ätzprozesse, können verwendet werden, um tiefe Isolationsgräben 212 zu bilden. Die Fotolithographieprozesse können das Bilden einer Fotoresist-Schicht, die über dem STI-Material liegt, das zum Bilden des STI-Gebiets 210 verwendet wird, das Belichten der Fotoresist-Schicht zu einer Struktur, das Durchführen von Brennprozessen nach dem Belichten und das Entwickeln des Fotoresists zum Bilden eines Maskierungselements umfassen, das das Fotoresist umfasst. Der Ätzprozess kann basierend auf der Materialzusammensetzung des Substrats 202, der dielektrischen Schicht 204 und der STI-Gebiete 210 ausgewählt werden, derart dass die tiefen Isolationsgräben nach oben verjüngt sein können.
  • Die Ätzprozesse können Schicht für Schicht unter Verwendung des strukturierten Maskierungselements als eine Ätzmaske durchgeführt werden. Zum Beispiel kann ein erster Ätzprozess verwendet werden, um belichtete Abschnitte des STI-Materials zu entfernen, um die STI-Gebiete 210 zu bilden. Ein zweiter Ätzprozess kann verwendet werden, um belichtete Abschnitte der darunterliegenden dielektrischen Schicht 204 zu entfernen. Ein dritter Ätzprozess kann verwendet werden, um belichtete Abschnitte des Substrats 202 zu entfernen und der Ätzprozess kann fortgesetzt werden, bis eine Nenntiefe in das Substrat 202 erreicht wurde. Mehrere Ätzprozesse können zum Bilden der tiefen Isolationsgräben 212 verwendet werden. Zum Beispiel kann der Ätzprozess einer oder mehrere von Trockenätzen, Nassätzen, reaktivem Ionenätzen, irgendeinem anderen geeigneten Ätzverfahren oder irgendeine Kombination davon sein. Die Ätzprozesse zum Bilden der tiefen Isolationsgräben 212 können Plasmaprozesse, wie beispielsweise ein reaktiver Ionenätzprozess (RIE) unter Verwendung von Plasma auf Sauerstoffbasis, sein. In einigen Ausführungsformen kann der RIE-Ätzprozess anderes Ätzgas, wie beispielsweise Stickstoff, Kohlenstofftetrafluorid (CF4), irgendein anderes geeignetes Gas oder irgendeine Kombination davon umfassen. In einigen Ausführungsformen können Deep-RIE-Prozesse (DRIE) verwendet werden. In einigen Ausführungsformen kann irgendein geeigneter Plasmaätzprozess verwendet werden. In einigen Ausführungsformen können die Ätzprozesse eine Kombination eines Trockenätzprozesses, gefolgt von einem Nassätzprozess, sein. Zusätzliche Vorgänge können zum Bilden tiefer Isolationsgräben 212 verwendet werden.
  • 3 ist eine Querschnittsansicht einer Halbleiterstruktur 300 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Halbleiterstruktur 300 umfasst ein Substrat 202, die dielektrische Schicht 204, die Vorrichtungsschicht 206, Halbleitervorrichtungen 208, STI-Gebiete 210, eine ILD-Schicht 302, tiefe Isolationsstrukturen 303 und Luftblasen 304. Andere Strukturen können in der Halbleiterstruktur 300 umfasst sein und sind der Einfachheit und Deutlichkeit halber nicht veranschaulicht.
  • Die ILD-Schicht 302 kann auf die Halbleiterstruktur 200 abgeschieden werden, wie vorhergehend in 2 beschrieben. Die ILD-Schicht 302 kann die tiefen Isolationsgräben 212 teilweise füllen, um tiefe Isolationsstrukturen 303 zu bilden. Die tiefen Isolationsstrukturen 303 können Luftblasen 304 und dielektrische Abschnitte 305 umfassen. Wie in 3 gezeigt, können dielektrische Abschnitte 305 entlang der inneren Fläche der vorhergehend gebildeten tiefen Isolationsgräben 212 (von 2) als eine Auskleidungsschicht und durch Verbinden an dem oberen Teil der Gräben zum Einschließen der Luftblasen 304 gebildet werden.
  • Die ILD-Schicht 302 kann irgendein geeignetes Material, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbid, fluor-dotiertes Silikatglas (FSG), ein Low-k-Dielektrikum oder irgendeine Kombination davon umfassen. In einigen Ausführungsformen kann die ILD-Schicht 302 durch zwei oder mehr Schichten gebildet werden; zum Beispiel kann die ILD-Schicht 302 eine Siliziumoxidschicht und eine Siliziumnitridschicht umfassen. In einigen Ausführungsformen können sich die Dicken der Siliziumoxid- und Siliziumnitridschichten unterscheiden. In einigen Ausführungsformen können ihre Dicken im Wesentlichen gleich sein. Die Abscheidung der ILD-Schicht 302 kann durch irgendeinen geeigneten Prozess erfolgen, wie beispielsweise CVD, PVD, ALD, MBE, HDPCVD, MOCVD, RPCVD, PECVD, Plattierung oder Kombinationen davon.
  • Aufgrund des Profils mit negativer Steigung der tiefen Gräben ist die Ionendichte für die Abscheidungsprozesse an der oberen Öffnung höher als am unteren Teil der tiefen Isolationsgräben 212 von 2. Folglich ist die Abscheidungsrate am oberen Teil der Gräben höher als die Abscheidungsrate an den unteren oder Seitenwandflächen der Gräben. Der Abscheidungsprozess wird fortgesetzt, bis der obere Teil des tiefen Isolationsgrabens 212 mit dem Isolationsmaterial geschlossen oder versiegelt (z. B. vollständig oder komplett abgeschieden) ist, während eine Schicht aus Isolationsmaterial innerhalb des Grabens gebildet wird. Daher können nach dem Abscheidungsprozess Lücken in den Gräben gebildet sein, wo kein Isolationsmaterial abgeschieden wurde. In einigen Ausführungsformen können die Lücken eine Luftblase mit einer Dielektrizitätskonstante von 1 umfassen, die niedriger als die Dielektrizitätskonstante der ILD-Schicht 302 sein kann. In einigen Ausführungsformen können die Lücken Blasen aus anderen Materialien mit niedriger Dielektrizitätskonstante umfassen; zum Beispiel können die Lücken andere Typen von Gas, wie beispielsweise ein Inertgas, oder geeignetes Material, wie beispielsweise ein poröses Material, umfassen. In einigen Ausführungsformen wird die ILD-Schicht 302 auch auf und zwischen den Halbleitervorrichtungen 208 abgeschieden, wie in 3 gezeigt.
  • Die tiefen Isolationsstrukturen 303, die zwischen benachbarten Halbleitervorrichtungen gebildet sind, können Vorrichtungsübersprechen verringern und die Rauschisolation verbessern. In einigen Ausführungsformen können die tiefen Isolationsstrukturen 303 zwischen benachbarten Vorrichtungen und diese trennend gebildet werden, wie in 3 gezeigt. In einigen Ausführungsformen können die tiefen Isolationsstrukturen 303 eine Vorrichtung oder eine Gruppe von Vorrichtungen vollständig um sie herum umgeben. Die tiefen Isolationsstrukturen 303 können Vorrichtungsübersprechen verringern und Geräuschisolation durch Verringerung der durchschnittlichen Dielektrizitätskonstante der Struktur verbessern. Zum Beispiel können die tiefen Isolationsstrukturen 303 Luftblasen 304 umfassen, die eine Dielektrizitätskonstante von 1 aufweisen. Im Vergleich zu Isolationsstrukturen, die lediglich Materialien mit höheren Dielektrizitätskonstanten (z. B. Siliziumoxid oder Siliziumnitrid) umfassen, können Isolationsstrukturen 303 mit eingeschlossenen Luftblasen eine niedrigere durchschnittliche Dielektrizitätskonstante bereitstellen und wiederum eine niedrigere Kapazität zwischen Vorrichtungen bereitstellen und Rauschisolation verbessern. Darüber hinaus erfordern tiefe Isolationsstrukturen 303 weniger Substratmaterial als Isolationsstrukturen mit einer breiteren oberen Öffnung; daher können tiefe Isolationsstrukturen 303 mehr Rauschisolationsmaterial in den Gräben abscheiden, um Rauschisolation zu verbessern. In einigen Ausführungsformen können Luftblasen 304 in dem Substrat 202, der dielektrischen Schicht 204 und dem STI-Gebiet 210 gebildet werden. In einigen Ausführungsformen kann ein höheres Volumenverhältnis der Luftblase 304 innerhalb der tiefen Isolationsstruktur 303 die durchschnittliche Dielektrizitätskonstante weiter verringern und eine höhere Rauschisolation und/oder eine weitere Verringerung beim Übersprechen bereitstellen. Ein Höchstwert des Volumenverhältnisses der Luftblase 304 (d. h. Volumenverhältnis der Luftblase über der tiefen Isolationsstruktur) kann durch Vorrichtungserfordernisse und auch physische Einschränkungen des Herstellungsprozesses bestimmt werden. Zum Beispiel kann das maximale Volumenverhältnis dadurch bestimmt werden, ob die mechanische Festigkeit der dielektrischen Abschnitte 305, die entlang der inneren Fläche der tiefen Isolationsgräben gebildet werden, die Luftblase 304 mechanisch stützen kann, ohne zu zerfallen. In einigen Ausführungsformen kann ein Verhältnis zwischen dem Volumen der Luftblase 304 und dem Gesamtvolumen der tiefen Isolationsstruktur 303 in einem Bereich von etwa 30 % bis etwa 80 % (z. B. 30 % bis 80 %) liegen. In einigen Ausführungsformen ist eine einzelne Luftblase 304 in den tiefen Isolationsstrukturen 303 gebildet. In einigen Ausführungsformen können mehr als eine Luftblase in der tiefen Isolationsstruktur 303 gebildet werden.
  • 4 ist eine Querschnittsansicht einer Halbleiterstruktur 400 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Halbleiterstruktur 400 ist eine detaillierte Ansicht der tiefen Isolationsstruktur 303, wie vorhergehend in 3 beschrieben. Die Halbleiterstruktur 400 umfasst das Substrat 202, die dielektrische Schicht 204, die STI-Gebiete 210, die ILD-Schicht 302, die tiefe Isolationsstruktur 303 und die Luftblase 304. Andere Strukturen können in der Halbleiterstruktur 400 umfasst sein und sind der Einfachheit und Deutlichkeit halber nicht veranschaulicht.
  • Wie in 4 gezeigt, weisen die tiefen Isolationsstrukturen 303 eine Breite W1 am oberen Teil und eine Breite W2 an der unteren Fläche auf. In einigen Ausführungsformen kann die Breite W1 in einem Bereich von etwa 250Å bis 700Å (z. B. 250Å bis 700Å) liegen. In einigen Ausführungsformen kann die Breite W1 nicht mehr als 1200Å betragen. In einigen Ausführungsformen kann die Breite W2 in einem Bereich von etwa 265Å bis etwa 1200Å (z. B. 265Å bis 1200Å) liegen. Das Verhältnis zwischen den Breiten W1 und W2 kann in einem Bereich von 60 % bis 95 % liegen. Die Breite der Luftblase 304 kann an verschiedenen Höhen innerhalb des tiefen Isolationsgrabens gemessen werden. Zum Beispiel kann eine Breite W3 der Luftblase 304 bei 70 % der Grabentiefe gemessen werden und eine Breite W4 der Luftblase 304 kann bei 20 % der Grabentiefe gemessen werden und das Verhältnis zwischen W3 und W4 kann in einem Bereich von 5 % bis 30 % liegen. In einigen Ausführungsformen ist W4 größer als W3 . In einigen Ausführungsformen kann ein Verhältnis zwischen W4 und W2 zwischen 50 % bis 80 % betragen. In einigen Ausführungsformen kann ein Verhältnis zwischen dem Volumen der Luftblase und dem Gesamtvolumen der tiefen Isolationsstruktur 303 in einem Bereich von 30 % bis 8o % liegen. In einigen Ausführungsformen kann die Höhe H der tiefen Isolationsstrukturen 303 in einem Bereich von etwa 300 nm bis etwa 700 nm liegen. In einigen Ausführungsformen kann das Seitenverhältnis der tiefen Isolationsstrukturen 303 größer oder gleich 4 sein.
  • In einigen Ausführungsformen ist die untere Form des tiefen Isolationsgrabens eine flache Fläche. In einigen Ausführungsformen kann die untere Form der tiefen Isolationsstruktur eine gekrümmte Fläche sein. Ein Winkel a, der als der Winkel zwischen Seitenwänden der tiefen Isolationsstruktur und der oberen Fläche des STI-Gebiets 210 definiert ist, kann größer als 90° sein. In einigen Ausführungsformen kann der Winkel α zwischen 90° und 120° betragen. Ein Winkel β, der als der Winkel zwischen Seitenwänden und der unteren Fläche der tiefen Isolationsstruktur definiert ist, kann weniger als 90° betragen. In einigen Ausführungsformen kann der Winkel β zwischen 65 und 90° betragen. In einigen Ausführungsformen folgt die untere Fläche der Luftblase 304 den Konturen (z. B. der Krümmung) der unteren Fläche der tiefen Isolationsstruktur 303. Die Seitenwände der Luftblasen 304 können gemäß einigen Ausführungsformen eine flache Fläche sein. Die Luftblasen-Seitenwände können auch eine konvexe Form aufweisen, wobei der Winkel zwischen der Luftblasen-Seitenwand und der unteren Luftblasenfläche innerhalb von ± 10 % des Winkels β liegen kann.
  • 5 ist ein Ablaufdiagramm eines beispielhaften Verfahrens 500 zum Bilden tiefer Isolationsstrukturen mit eingeschlossenen Luftblasen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Basierend auf der vorliegenden Offenbarung können Vorgänge in dem Verfahren 500 in einer unterschiedlichen Reihenfolge durchgeführt werden und/oder variieren.
  • Beim Vorgang 502 wird ein Halbleitersubstrat mit darauf gebildeten Vorrichtungen gemäß einigen Ausführungsformen bereitgestellt. Die Halbleiterstrukturen und Vorrichtungen sind auf und/oder innerhalb einer Halbleiterstruktur gebildet. Die Halbleiterstruktur kann ein Substrat, eine oder mehrere Ätzstoppschichten und eine oder mehrere dielektrische Schichten umfassen. Die Halbleiterstruktur kann auch andere Schichten umfassen, wie erforderlich. Das Substrat kann gemäß einigen Ausführungsformen ein Siliziumsubstrat sein. In einigen Ausführungsformen kann das Substrat (i) ein anderer Halbleiter, wie beispielsweise Germanium; (ii) ein Verbindungshalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, Indiumantimonid, irgendein anderes geeignetes Material, oder irgendeine Kombination davon umfasst; (iii) ein Legierungshalbleiter, der SiGe umfasst; oder (iv) Kombinationen davon sein. In einigen Ausführungsformen kann das Substrat ein SOI sein. In einigen Ausführungsformen kann das Substrat ein Epitaxiematerial sein. In einigen Ausführungsformen kann das Substrat irgendwelche geeigneten Schichten/Strukturen, wie beispielsweise Ätzstoppschichten, eine dielektrische Schicht, Durchkontaktierung, Zusammenschaltungen oder irgendeine Kombination davon umfassen. Die dielektrische Schicht umfasst ein dielektrisches Material, wie beispielsweise Siliziumoxid, Spin-On-Glas, SiN, Siliziumoxinitrid, FSG, ein Low-k-Dielektrikum, irgendein anderes geeignetes Isolationsmaterial oder irgendeine Kombination davon. Die Abscheidung der dielektrischen Schicht kann durch irgendeinen geeigneten Prozess erfolgen. In einigen Ausführungsformen kann das Substrat auch einen verarbeiteten integrierten Schaltungswafer umfassen, der zum Beispiel mehrere Transistoren umfasst, die ausgestaltet sind, um CMOS-Schaltungen, HF-Schaltungen und Vorrichtungen usw. zu sein. In einigen Ausführungsformen können aktive und passive Vorrichtungen - wie beispielsweise Transistoren, Dioden, Kondensatoren, Widerstände, Induktoren und dergleichen - auf dem und/oder innerhalb des Halbleitersubstrats gebildet werden. In einigen Ausführungsformen umfasst das Halbleitersubstrat erhabene Merkmale, wie beispielsweise Finnen. Finnen können unter Verwendung geeigneter Prozesse hergestellt werden, die Fotolithographie- und Ätzprozesse umfassen. Ein Beispiel für das Substrat kann das Substrat 102 sein, wie unter Bezugnahme auf 1 beschrieben.
  • Beim Vorgang 504 wird das Substrat gemäß einigen Ausführungsformen geätzt, um tiefe Isolationsgräben zu bilden, die nach oben verjüngt sind. Zwischen Halbleitervorrichtungen können ein oder mehrere tiefe Isolationsgräben gebildet werden, um eine Öffnung für die anschließende Bildung von Isolationsstrukturen bereitzustellen. Jeder tiefe Isolationsgraben kann in Richtung des oberen Teils der Grabenstruktur verjüngt sein, was eine im Vergleich zur Breite am Boden des Grabens schmalere Öffnung am oberen Teil umfasst. In einigen Ausführungsformen können die tiefen Isolationsgräben eine flache Bodenfläche umfassen. In einigen Ausführungsformen kann die Bodenfläche eine gekrümmte Fläche sein. In einigen Ausführungsformen können die Seitenwände der tiefen Isolationsgräben, wie beispielsweise der tiefen Isolationsgräben 212 in 2, flache oder konvexe Flächen sein. Mehrere Prozesse können zum Bilden der tiefen Isolationsgräben verwendet werden, die Prozesse wie beispielsweise Fotolithographie und Ätzprozesse umfassen. Die Ätzprozesse zum Bilden tiefer Isolationsgräben können Plasmaprozesse, wie beispielsweise ein RIE-Prozess, der Plasma auf Sauerstoffbasis verwendet, sein. In einigen Ausführungsformen kann der RIE-Ätzprozess andere Ätzgase, wie beispielsweise Stickstoff, Kohlenstofftetrafluorid (CF4), irgendein anderes geeignetes Gas oder irgendeine Kombination davon umfassen. Zahlreiche andere Verfahren zum Bilden tiefer Isolationsgräben können auch geeignet sein. Beispiele für tiefe Isolationsgräben können die tiefen Isolationsgräben 212 in 2 sein.
  • Beim Vorgang 506 wird gemäß einigen Ausführungsformen Isolationsmaterial in den tiefen Isolationsgräben abgeschieden, um tiefe Isolationsstrukturen zu bilden, die Luftblasen einschließen. Eine ILD-Schicht kann auf der vorhergehend in 2 beschriebenen Struktur abgeschieden werden. Die ILD-Schicht kann die tiefen Isolationsgräben teilweise füllen, um tiefe Isolationsstrukturen zu bilden. Tiefe Isolationsstrukturen können Luftblasen und dielektrische Abschnitte umfassen. Die dielektrischen Abschnitte können entlang der inneren Fläche der vorhergehend gebildeten tiefen Isolationsgräben als eine Auskleidungsschicht gebildet werden, die sich am oberen Teil der Gräben verbindet, um Luftblasen einzuschließen. Die ILD-Schicht kann irgendein geeignetes Material, wie beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbid, fluor-dotiertes Silikatglas (FSG), ein Low-k-Dielektrikum oder Kombinationen davon umfassen. In einigen Ausführungsformen kann die ILD-Schicht aus zwei oder mehr Schichten gebildet werden. Aufgrund des Profils mit negativer Steigung der tiefen Gräben ist die Ionendichte für die Abscheidungsprozesse an der oberen Öffnung größer als am Boden der tiefen Isolationsgräben. Folglich ist die Abscheidungsrate am oberen Teil der Gräben höher als die Abscheidungsrate an den unteren oder Seitenwandflächen der Gräben. Daher können nach den Abscheidungsprozessen Lücken in den Gräben gebildet sein, wo kein Isolationsmaterial abgeschieden wurde. In einigen Ausführungsformen können die Lücken eine Luftblase mit einer Dielektrizitätskonstante von 1 umfassen, die niedriger sein kann als die Dielektrizitätskonstante der ILD-Schicht. In einigen Ausführungsformen können die Lücken Blasen aus anderen Materialien mit niedriger Dielektrizitätskonstante umfassen, zum Beispiel können die Lücken andere Typen von Gas oder geeignetem Material umfassen. In einigen Ausführungsformen wird die ILD-Schicht auch auf und zwischen den Halbleitervorrichtungen abgeschieden. Beispiele für die ILD-Schicht und Luftblasen können die ILD-Schicht 302 beziehungsweise die Luftblase 304 sein, wie in 3 gezeigt.
  • Verschiedene Ausführungsformen gemäß der vorliegenden Offenbarung stellen Halbleiterstrukturen und Verfahren zum Bilden von Halbleiterstrukturen und mit verringertem Vorrichtungsübersprechen und verbesserter Rauschisolation bereit. Tiefe Gräben mit negativer Steigung und Luftblasen können innerhalb von Gräben und zwischen benachbarten Vorrichtungen gebildet werden. Die tiefen Gräben mit negativer Steigung und Luftblasen stellen Vorteile, wie beispielsweise eine erhöhte Menge an Isolationsmaterial, das zwischen benachbarten Vorrichtungen, insbesondere am Boden des Grabens, abgeschieden wird, bereit und stellen somit eine verbesserte Rauschisolationsleistung bereit. Jeder tiefe Graben mit negativer Steigung kann eine einzelne Luftblase umfassen, die sich durch mehrere Schichten der Halbleiterstruktur erstreckt. Darüber hinaus kann ein Volumen der einzelnen Luftblase zwischen etwa 30 % und etwa 80 % eines Gesamtvolumens des tiefen Grabens mit negativer Steigung betragen. Da Luftblasen in den tiefen Gräben mit negativer Steigung gebildet werden können und mit Material, wie beispielsweise Luft (die eine Dielektrizitätskonstante aufweist, die so niedrig ist wie 1), gefüllt werden können, verringert die Luftblasenstruktur die durchschnittliche Dielektrizitätskonstante von Material zwischen benachbarten Vorrichtungen weiter und verringert wiederum Vorrichtungsübersprechen.
  • In einigen Ausführungsformen umfasst eine Halbleiterstruktur ein Substrat mit einer oberen Fläche und erste und zweite Vorrichtungen, die auf der oberen Fläche des Substrats gebildet sind. Die Halbleiterstruktur umfasst auch eine tiefe Isolationsstruktur, die in dem Substrat und zwischen den ersten und zweiten Vorrichtungen gebildet ist. Die tiefe Isolationsstruktur umfasst einen oberen Abschnitt, der an der oberen Fläche gebildet ist und eine obere Breite aufweist, und eine untere Fläche, die eine untere Breite aufweist, die größer ist als die obere Breite.
  • In einigen Ausführungsformen umfasst eine Halbleiterstruktur ein Substrat und eine erste dielektrische Schicht, die auf dem Substrat gebildet ist. Die Halbleiterstruktur umfasst auch eine zweite Schicht, die auf der ersten dielektrischen Schicht gebildet ist. Die Halbleiterstruktur umfasst ferner erste und zweite Halbleitervorrichtungen, die auf der Vorrichtungsschicht gebildet sind. Mehrere Isolationsstrukturen sind in dem Substrat und der ersten und zweiten dielektrischen Schicht gebildet. Jede Isolationsstruktur umfasst eine obere Breite, die an einer oberen Fläche der zweiten dielektrischen Schicht gemessen wird. Die Halbleiterstruktur umfasst auch eine untere Breite, die an einer unteren Fläche der Isolationsstruktur gemessen wird. Die obere Breite ist kleiner als die untere Breite.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung das Bereitstellen eines Substrats und das Bilden von ersten und zweiten Vorrichtungen auf dem Substrat. Das Verfahren umfasst auch das Ätzen eines tiefen Grabens in dem Substrat und zwischen den ersten und zweiten Vorrichtungen. Eine obere Öffnung des tiefen Grabens ist schmaler als eine untere Fläche des tiefen Grabens. Das Verfahren umfasst auch das Abscheiden eines dielektrischen Materials zwischen den ersten und zweiten Vorrichtungen in den mehreren tiefen Gräben.
  • Es versteht sich, dass der Abschnitt mit der detaillierten Beschreibung und nicht die Zusammenfassung der Offenbarung zur Verwendung bei der Auslegung der Ansprüche bestimmt ist. Der Abschnitt der Zusammenfassung der Offenbarung kann ein oder mehrere aber nicht alle Ausführungsbeispiele darlegen, die ins Auge gefasst werden, und ist somit nicht als die beigefügten Ansprüche einschränkend beabsichtigt.
  • Die vorhergehende Offenbarung stellt Merkmale von mehreren Ausführungsformen dar, derart dass der Fachmann die Gesichtspunkte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann wird verstehen, dass die vorliegende Offenbarung ohne Weiteres als eine Grundlage zur Gestaltung oder Abwandlung anderer Prozesse und Strukturen zum Ausführen der gleichen Zwecke und/oder Bewerkstelligen der gleichen Vorteile wie die hier eingeführten Ausführungsformen verwendet werden kann. Der Fachmann wird auch verstehen, dass solche äquivalenten Konstruktionen nicht vom Geist und Schutzbereich der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Ersetzungen und Abwandlungen daran vorgenommen werden können, ohne vom Geist und Schutzbereich der beigefügten Ansprüche abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62589516 [0001]

Claims (20)

  1. Halbleiterstruktur, umfassend: ein Substrat mit einer oberen Fläche; erste und zweite Vorrichtungen, die auf der oberen Fläche des Substrats gebildet sind; und eine tiefe Isolationsstruktur, die in dem Substrat und zwischen der ersten und der zweiten Vorrichtung gebildet ist, wobei die tiefe Isolationsstruktur Folgendes umfasst: einen oberen Abschnitt, der an der oberen Fläche gebildet ist und eine obere Breite aufweist; und eine untere Fläche, die eine untere Breite aufweist, die größer als die obere Breite ist.
  2. Halbleiterstruktur nach Anspruch 1, wobei die obere Breite an der oberen Fläche des Substrats gemessen wird.
  3. Halbleiterstruktur nach Anspruch 1 oder 2, wobei das Substrat ein Silicon-On-Insulator-Substrat (SOI) umfasst.
  4. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei der tiefe Isolationsgraben eine Seitenwand umfasst, wobei ein erster Winkel zwischen der Seitenwand und der oberen Fläche des Substrats größer als 90° ist.
  5. Halbleiterstruktur nach Anspruch 4, wobei ein zweiter Winkel zwischen der Seitenwand und der unteren Fläche kleiner als 90° ist.
  6. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei ein Verhältnis zwischen der oberen Breite und der unteren Breite zwischen 0,6 und 0,95 beträgt.
  7. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die tiefe Isolationsstruktur ferner eine Struktur aus dielektrischem Material umfasst.
  8. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die tiefe Isolationsstruktur ferner eine Luftblase umfasst.
  9. Halbleiterstruktur nach Anspruch 8, wobei ein Volumen der Luftblase zwischen etwa 30 % und etwa 80 % eines Gesamtvolumens der tiefen Isolationsstruktur beträgt.
  10. Halbleiterstruktur nach Anspruch 8 oder 9, wobei die Luftblase eine andere untere Fläche mit der gleichen Kontur wie die untere Fläche der tiefen Isolationsstruktur umfasst.
  11. Halbleiterstruktur, umfassend: ein Substrat; eine erste dielektrischen Schicht, die auf dem Substrat gebildet ist; eine zweite Schicht, die auf der ersten dielektrischen Schicht gebildet ist; erste und zweite Halbleitervorrichtungen, die auf der Vorrichtungsschicht gebildet sind; und mehrere Isolationsstrukturen, die in dem Substrat und der ersten und der zweiten dielektrischen Schicht gebildet sind, wobei jede Isolationsstruktur Folgendes umfasst: eine obere Breite, die an einer oberen Fläche der zweiten dielektrischen Schicht gemessen wird; und eine untere Breite, die an einer unteren Fläche der Isolationsstruktur gemessen wird, wobei die obere Breite kleiner ist als die untere Breite.
  12. Halbleiterstruktur nach Anspruch 11, wobei jede Isolationsstruktur ferner einen ersten Abschnitt, der ein erstes Material umfasst, das eine erste Dielektrizitätskonstante aufweist, und einen zweiten Abschnitt umfasst, der ein zweites Material umfasst, das eine zweite Dielektrizitätskonstante aufweist.
  13. Halbleiterstruktur nach Anspruch 12, wobei die erste Dielektrizitätskonstante eine Low-k-Dielektrizitätskonstante ist.
  14. Halbleiterstruktur nach Anspruch 12 oder 13, wobei die erste Dielektrizitätskonstante höher ist als die zweite Dielektrizitätskonstante.
  15. Halbleiterstruktur nach Anspruch 13, wobei die zweite Dielektrizitätskonstante etwa 1 beträgt.
  16. Verfahren zum Bilden einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Substrats; Bilden von ersten und zweiten Vorrichtungen auf dem Substrat; Ätzen eines tiefen Grabens in das Substrat und zwischen die ersten und die zweiten Vorrichtungen, wobei eine obere Öffnung des tiefen Grabens schmaler ist als eine untere Fläche des tiefen Grabens; und Abscheiden eines dielektrischen Materials zwischen den ersten und zweiten Vorrichtungen und in dem tiefen Graben.
  17. Verfahren nach Anspruch 16, wobei das Ätzen das Ätzen von einer oder mehreren dielektrischen Schichten des Substrats umfasst.
  18. Verfahren nach Anspruch 16 oder 17, wobei das Abscheiden das Bilden einer Luftblase in dem tiefen Graben unter Verwendung des dielektrischen Materials umfasst.
  19. Verfahren nach einem der vorhergehenden Ansprüche 16 bis 18, wobei das Abscheiden das Abscheiden des dielektrischen Materials unter Verwendung eines physikalischen Gasphasenabscheidungsverfahrens umfasst.
  20. Verfahren nach einem der vorhergehenden Ansprüche 16 bis 19, wobei das Ätzen das Ätzen des tiefen Grabens unter Verwendung eines nasschemischen Ätzverfahrens umfasst.
DE102018124749.4A 2017-11-21 2018-10-08 Strukturen und Verfahren zur Rauschisolation in Halbleitervorrichtungen Pending DE102018124749A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762589516P 2017-11-21 2017-11-21
US62/589,516 2017-11-21
US16/035,128 2018-07-13
US16/035,128 US10546937B2 (en) 2017-11-21 2018-07-13 Structures and methods for noise isolation in semiconductor devices

Publications (1)

Publication Number Publication Date
DE102018124749A1 true DE102018124749A1 (de) 2019-05-23

Family

ID=66534629

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018124749.4A Pending DE102018124749A1 (de) 2017-11-21 2018-10-08 Strukturen und Verfahren zur Rauschisolation in Halbleitervorrichtungen

Country Status (5)

Country Link
US (2) US10546937B2 (de)
KR (3) KR20190058325A (de)
CN (1) CN109817564B (de)
DE (1) DE102018124749A1 (de)
TW (1) TWI714912B (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10546937B2 (en) * 2017-11-21 2020-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for noise isolation in semiconductor devices
US10886165B2 (en) * 2018-06-15 2021-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming negatively sloped isolation structures
US11164746B2 (en) 2018-06-26 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and a semiconductor device
US11177137B2 (en) * 2020-01-17 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer etching process and methods thereof
US11854688B2 (en) 2020-02-19 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11557518B2 (en) * 2020-08-12 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Gapfill structure and manufacturing methods thereof
US11462612B2 (en) * 2020-10-28 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure
US11764258B2 (en) * 2020-12-01 2023-09-19 Globalfoundries U.S. Inc. Airgap isolation structures
US11842933B2 (en) * 2021-01-15 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11881506B2 (en) 2021-07-27 2024-01-23 Globalfoundries U.S. Inc. Gate structures with air gap isolation features
WO2023140840A1 (en) 2022-01-20 2023-07-27 Applied Materials, Inc. Methods for near surface work function engineering

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2826179A1 (fr) 2001-06-14 2002-12-20 St Microelectronics Sa Tranchee d'isolement profonde et procede de realisation
US7042095B2 (en) 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
KR100487657B1 (ko) 2003-08-13 2005-05-03 삼성전자주식회사 리세스된 게이트를 갖는 모스 트렌지스터 및 그의 제조방법
KR100559990B1 (ko) * 2003-12-30 2006-03-13 동부아남반도체 주식회사 반도체 장치의 소자 분리체 및 그 형성방법
JP2007227761A (ja) 2006-02-24 2007-09-06 Matsushita Electric Ind Co Ltd 固体撮像装置用素子
US7777295B2 (en) * 2007-12-11 2010-08-17 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
CN101740459A (zh) * 2008-11-14 2010-06-16 中芯国际集成电路制造(北京)有限公司 浅沟槽隔离结构及其制造方法
US9111994B2 (en) * 2010-11-01 2015-08-18 Magnachip Semiconductor, Ltd. Semiconductor device and method of fabricating the same
CN102694007B (zh) * 2011-03-22 2014-11-19 中国科学院微电子研究所 半导体结构及其制造方法
US8525292B2 (en) * 2011-04-17 2013-09-03 International Business Machines Corporation SOI device with DTI and STI
US8445356B1 (en) * 2012-01-05 2013-05-21 International Business Machines Corporation Integrated circuit having back gating, improved isolation and reduced well resistance and method to fabricate same
US9269609B2 (en) 2012-06-01 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor isolation structure with air gaps in deep trenches
KR102057340B1 (ko) 2013-03-29 2019-12-19 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
JP6200818B2 (ja) 2014-01-21 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN106298673B (zh) * 2015-05-20 2019-09-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US9553090B2 (en) * 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9496363B1 (en) * 2015-10-14 2016-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET isolation structure and method for fabricating the same
US10224396B1 (en) * 2017-11-20 2019-03-05 Globalfoundries Inc. Deep trench isolation structures
US10546937B2 (en) * 2017-11-21 2020-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for noise isolation in semiconductor devices

Also Published As

Publication number Publication date
TW201926552A (zh) 2019-07-01
US20210328031A9 (en) 2021-10-21
US20190157407A1 (en) 2019-05-23
US20200135875A1 (en) 2020-04-30
US11183570B2 (en) 2021-11-23
KR102499935B1 (ko) 2023-02-16
KR20190058325A (ko) 2019-05-29
US10546937B2 (en) 2020-01-28
KR20200123058A (ko) 2020-10-28
CN109817564A (zh) 2019-05-28
TWI714912B (zh) 2021-01-01
CN109817564B (zh) 2021-08-06
KR20210105324A (ko) 2021-08-26

Similar Documents

Publication Publication Date Title
DE102019126237B4 (de) Dielektrische finnen mit unterschiedlichen dielektrizitätskonstanten und grössen in unterschiedlichen zonen einer halbleitervorrichtung
DE102018124749A1 (de) Strukturen und Verfahren zur Rauschisolation in Halbleitervorrichtungen
DE102017114427B4 (de) Verfahren zur Herstellung von Trennelementen für Halbleiterstrukturen
DE102017123950B4 (de) Finfet-bauelement und verfahren zur herstellung desselben
DE102017128255B4 (de) Halbleitervorrichtung und Verfahren
DE102017117795A1 (de) Fets und verfahren zu deren herstellung
DE102019116730A1 (de) Teilweise barrierefreie durchkontaktierungen für kobaltbasierte verbindungen und verfahren zu deren herstellung
DE102017117793B4 (de) Verfahren zur Herstellung von Multi-Gate-Transistoren und resultierende Strukturen
DE102015108837B4 (de) Verfahren zur Herstellung eines FinFET und FinFET-Struktur
DE102017113681A1 (de) Halbleiter-bauelement mit luft-abstandshalter
DE102017127554B3 (de) Halbleiterfabrikationsverfahren mit Vermeidung von Gatehöhenverlust in Planarisierungsprozessen
DE102020109494B3 (de) Geschnittene metallgate-befüllung mit lücke
DE102020114875B4 (de) Finfet-vorrichtung und verfahren
DE102017120565A1 (de) Durchkontaktierungen für zwischenverbindungen auf cobaltbasis und verfahren zu deren herstellung
DE102021100720A1 (de) Kontakte für halbleitervorrichtungen und verfahren zu deren herstellung
DE102019111297B4 (de) Halbleiter-Bauelement und Verfahren
DE102020115408A1 (de) Halbleitervorrichtung und verfahren
DE102017123359B4 (de) Finnen-feldeffekttransistor-bauelement und verfahren
DE102017127658B4 (de) Halbleitervorrichtung und verfahren
DE102017124223B4 (de) Halbleiterstruktur mit Finnen und Isolationsfinnen und Verfahren zu deren Herstellung
DE102021110539A1 (de) Selfausrichtendes metall-gate für eine multi-gate-vorrichtung und verfahren zu dessen herstellung
DE102021105456A1 (de) Halbleitervorrichtung und verfahren
DE102018124815B4 (de) FIN-Feldeffekttransistorbauteil und Verfahren
DE102021109560A1 (de) Transistor-gate-strukturen und verfahren zu deren bildung
DE102020116706A1 (de) Gate-struktur eines halbleiterbauelements und verfahren zum bilden desselben

Legal Events

Date Code Title Description
R012 Request for examination validly filed