DE102017127658B4 - Halbleitervorrichtung und verfahren - Google Patents

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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material

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Abstract

Verfahren, das Folgendes umfasst:Bilden einer Spacer-Schicht (72) über einer Halbleiterfinne (64), die über einem Substrat (50) hervorsteht;Dotieren der Spacer-Schicht (72) unter Verwendung eines ersten Dotierstoffs (76), während die Spacer-Schicht (72) Source/Drain-Gebiete (80) der Halbleiterfinne (64) bedeckt; undDurchführen eines thermischen Temperprozesses (810) nach dem Dotieren;wobei das Dotieren das Dotieren der Spacer-Schicht (72) unter Verwendung eines Plasmadotierungsprozesses umfasst;wobei der Plasmadotierungsprozess eine Schicht (77), die den ersten Dotierstoff (76) umfasst, über der Spacer-Schicht (72) abscheidet, wobei das Verfahren ferner das Entfernen der abgeschiedenen Schicht (77) vor dem Durchführen des thermischen Temperprozesses umfasst.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft allgemein die Herstellung von Halbleitervorrichtungen und in bestimmten Ausführungsformen die Bildung von Fin-Feldeffekttransistorvorrichtungen (FinFET).
  • ALLGEMEINER STAND DER TECHNIK
  • Die Halbleiterbranche ist aufgrund ständiger Verbesserungen bei der Integrationsdichte von einer Vielzahl von elektronischen Bauelementen (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) schnell gewachsen. Diese Verbesserung bei der Integrationsdichte beruht größtenteils auf wiederholten Verringerungen der Mindestmerkmalsgröße, wodurch mehr Bauelemente in einer gegebenen Fläche integriert werden können.
  • Bei abnehmenden Transistorgrößen nimmt die Größe von jedem Merkmal ab. Zum Beispiel wird in FinFET-Vorrichtungen der Pitch (z. B. der Abstand) zwischen benachbarten Finnen so klein, dass während der Implantation von Dotierstoff der Implantationswinkel durch den kleinen Pitch zwischen benachbarten Finnen begrenzt wird, was eine ungleichmäßige Dotierstoffverteilung in den Finnen der FinFET-Vorrichtung zur Folge haben kann. Im Fach besteht ein Bedarf an Verarbeitungsverfahren, die die kleinen Merkmalsgrößen in modernen Prozesstechnologien aufnehmen könnten.
  • Die US 2016 / 0 315 191 A1 betrifft eine Halbleiterstruktur, umfassend ein Substrat sowie eine erste Halbleiterrippe, die auf dem Substrat angeordnet ist, wobei die erste Halbleiterrippe eine obere Oberfläche und Seitenwände aufweist, und eine zweite Halbleiterrippe, die auf dem Substrat angeordnet ist, wobei die erste Halbleiterrippe und die zweite Halbleiterrippe in einem nanoskaligen Abstand voneinander getrennt sind.
  • Die US 2013 / 0 264 563 A1 betrifft ein Verfahren zur Herstellung eines Halbleiterbauelements, umfassend den Schritt des Haltens eines in einer Behandlungskammer angeordneten Substrats bei einer ersten Temperatur, des Einleitens eines Quellengases in die Behandlungskammer und des Zuführens einer Hochfrequenzleistung an eine Elektrode in der Behandlungskammer, so dass ein Isolierfilm über dem Substrat gebildet wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile geht aus den folgenden Beschreibungen in Verbindung mit den begleitenden Zeichnungen hervor; es zeigen:
    • 1 eine dreidimensionale Ansicht eines Fin-Feldeffekttransistors (FinFET);
    • 2 bis 14 Querschnittsansichten einer FinFET-Vorrichtung in verschiedenen Stufen der Herstellung in einigen Ausführungsformen; und
    • 15 eine Veranschaulichung eines Ablaufdiagramms eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG VERANSCHAULICHENDER AUSFÜHRUNGSFORMEN
  • Die Erfindung ergibt sich gemäß der unabhängigen Ansprüche. Die abhängigen Ansprüche betreffen entsprechende Weiterbildungen. Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind in der Folge beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich lediglich um Beispiele und damit wird keine Einschränkung beabsichtigt. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, derart dass es sein kann, dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugsziffern und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient den Zwecken der Einfachheit und Deutlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können Begriffe, die eine räumliche Beziehung beschreiben, wie beispielsweise „unterhalb“, „unter“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) andere/n Element/en oder Merkmal/en zu beschreiben, wie in den Figuren veranschaulicht. Es wird beabsichtigt, dass Begriffe, die eine räumliche Beziehung beschreiben, zusätzlich zu der in den Figuren bildlich dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein und die Beschreibungen für räumliche Beziehungen, die hier verwendet werden, können ebenfalls dementsprechend ausgelegt werden.
  • 1 veranschaulicht ein Beispiel eines FinFET 30 in einer dreidimensionalen Ansicht. Der FinFET 30 umfasst ein Substrat 32, das eine Finne 36 aufweist. Die Finne 36 steht über Isolationsgebieten 34 hervor, die auf entgegengesetzten Seiten der Finne 36 angeordnet sind. Ein Gate-Dielektrikum 38 befindet sich entlang von Seitenwänden und über einer oberen Fläche der Finne 36 und eine Gate-Elektrode 40 befindet sich über dem Gate-Dielektrikum 38. Die Source/Drain-Gebiete 42 und 44 befinden sich in der Finne auf entgegengesetzten Seiten des Gate-Dielektrikums 38 und der Gate-Elektrode 40. 1 veranschaulicht ferner Bezugsquerschnitte, die in nachfolgenden Figuren verwendet werden. Der Querschnitt B-B erstreckt sich entlang einer Längsachse der Gate-Elektrode 40 des FinFET 30. Der Querschnitt C-C verläuft parallel zum Querschnitt B-B und verläuft quer durch ein Source/Drain-Gebiet 42. Der Querschnitt A-A verläuft senkrecht zum Querschnitt B-B und verläuft entlang einer Längsachse der Finne 36 und in einer Richtung von zum Beispiel einem Stromfluss zwischen den Source/Drain-Gebieten 42 und 44. Die nachfolgenden Figuren beziehen sich der Deutlichkeit halber auf diese Bezugsquerschnitte.
  • 2 bis 14 sind Querschnittsansichten einer FinFET-Vorrichtung 100 in verschiedenen Stufen der Herstellung gemäß einigen Ausführungsformen. Die FinFET-Vorrichtung 100 ist dem FinFET 30 in 1 bis auf mehrere Finnen ähnlich. 2 bis 5 veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts B-B. 6 bis 10 veranschaulichen Querschnittsansichten entlang des Querschnitts C-C und 11 bis 14 veranschaulichen Querschnittsansichten entlang des Querschnitts A-A.
  • 2 veranschaulicht ein Substrat 50. Das Substrat 50 kann ein Halbleitersubstrat, wie beispielsweise ein Volumenhalbleiter, ein Semiconductor-On-Insulator (SOI) Substrat oder dergleichen sein, das dotiert (z. B. mit einem p-Typ oder einem n-Typ-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie beispielsweise ein Silizium-Wafer. Allgemein umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht gebildet ist. Die Isolationsschicht kann zum Beispiel eine Schicht mit vergrabenem Oxid (Buried Oxide - BOX), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht ist auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Es können auch andere Substrate verwendet werden, wie beispielsweise ein mehrschichtiges oder Gradient-Substrat. In einigen Ausführungsformen kann das Material des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid umfasst; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP umfasst; oder Kombinationen davon umfassen.
  • Das Substrat 50 kann integrierte Schaltungsvorrichtungen (nicht gezeigt) umfassen. Wie ein Durchschnittsfachmann erkennen wird, kann eine große Vielzahl von integrierten Schaltungsvorrichtungen, wie beispielsweise Transistoren, Dioden, Kondensatoren, Widerstände, dergleichen oder Kombinationen davon in und/oder auf dem Substrat 50 gebildet werden, um die strukturellen und funktionellen Anforderungen der Gestaltung für den FinFET zu erzeugen. Die integrierten Schaltungsvorrichtungen können unter Verwendung von irgendwelchen zweckmäßigen Verfahren gebildet werden.
  • Das Substrat 50 weist ein erstes Gebiet 50A und ein zweites Gebiet 50B auf. Das erste Gebiet 50A kann zum Bilden von n-Typ-Vorrichtungen, wie beispielsweise NMOS-Transistoren, wie beispielsweise n-Typ-FinFETs, sein. Das zweite Gebiet 50B kann zum Bilden von p-Typ-Vorrichtungen, wie beispielsweise PMOS-Transistoren, wie beispielsweise p-Typ-FinFETs, sein.
  • Unter Bezugnahme auf 3 wird das Substrat 50, das in 2 gezeigt ist, unter Verwendung von zum Beispiel Fotolithografietechniken strukturiert. Zum Beispiel wird eine Maskenschicht, wie beispielsweise eine Pad-Oxidschicht 52 und eine darüberliegende Pad-Nitridschicht 56, über dem Substrat 50 gebildet. Die Pad-Oxidschicht 52 kann eine dünne Schicht sein, die Siliziumoxid umfasst, das zum Beispiel unter Verwendung eines thermischen Oxidationsprozesses gebildet wird. Die Pad-Oxidschicht 52 kann als eine Haftschicht zwischen dem Substrat 50 und der darüberliegenden Pad-Nitridschicht 56 wirken. In einigen Ausführungsformen wird die Pad-Nitridschicht 56 aus Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbid, Siliziumcarbonitrid, dergleichen oder einer Kombination davon gebildet und kann als Beispiele unter Verwendung von chemischer Niederdruckgasphasenabscheidung (Low-Pressure Chemical Vapor Deposition - LPCVD) oder plasmaunterstützter chemischer Gasphasenabscheidung (Plasma Enhanced Chemical Vapor Deposition - PECVD) gebildet werden.
  • Die Maskenschicht kann unter Verwendung von Fotolithografietechniken strukturiert werden. Allgemein nutzen Fotolithografietechniken ein Photoresistmaterial (nicht gezeigt), das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Abschnitt des Photoresistmaterials zu entfernen. Das verbleibende Photoresistmaterial schützt das darunterliegende Material, wie beispielsweise in diesem Beispiel die Maskenschicht, vor anschließenden Verarbeitungsschritten, wie beispielsweise dem Ätzen. In diesem Beispiel wird das Photoresistmaterial verwendet, um die Pad-Oxidschicht 52 und das Pad-Nitrid 56 zu strukturieren, um eine strukturierte Maske 58 zu bilden, wie in 3 veranschaulicht.
  • Die strukturierte Maske 58 wird anschließend verwendet, um freiliegende Abschnitte des Substrats 50 zu strukturieren, um Gräben 61 zu bilden, wodurch Halbleiterstreifen 60 zwischen benachbarten Gräben 61 gebildet werden, wie in 3 veranschaulicht. In einigen Ausführungsformen werden die Halbleiterstreifen 60 durch Ätzen von Gräben in das Substrat 50 gebildet. Das Ätzen kann irgendein annehmbarer Ätzprozess, wie beispielsweise ein reaktives Ionenätzen (Reactive Ion Etch - RIE), Neutralstrahlätzen (Neutral Beam Etch - NBE), dergleichen oder eine Kombination davon sein. Das Ätzen kann anisotrop sein. In einigen Ausführungsformen können die Gräben 61 (von oben betrachtet) Streifen sein, die parallel zueinander sind und in Bezug zueinander eng beabstandet sind. In einigen Ausführungsformen können die Gräben 61 ununterbrochen sein und die Halbleiterstreifen 60 umgeben. Nachdem die Halbleiterstreifen 60 gebildet wurden, kann die strukturierte Maskenschicht 58 durch Ätzen oder irgendein geeignetes Verfahren entfernt werden.
  • 4 veranschaulicht die Bildung eines Isolationsmaterials zwischen benachbarten Halbleiterstreifen 60 zum Bilden von Isolationsgebieten 62. Das Isolationsmaterial kann ein Oxid, wie beispielsweise Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein, und kann durch eine chemische Gasphasenabscheidung mit Plasma hoher Dichte (High Density Plasma Chemical Vapor Deposition - HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem entfernten Plasmasystem und eine Nachhärtung, um sie in ein anderes Material, wie beispielsweise ein Oxid, umzuwandeln), dergleichen oder eine Kombination davon gebildet werden. Es können auch andere Isolationsmaterialien verwendet werden, die durch irgendeinen annehmbaren Prozess gebildet werden. In der veranschaulichten Ausführungsform ist das Isolationsmaterial ein durch einen FCVD-Prozess gebildetes Siliziumoxid. Nach der Bildung des Isolationsmaterials kann ein Temperprozess durchgeführt werden. Ein Planarisierungsprozess, wie beispielsweise ein chemisch-mechanisches Polieren (CMP), kann irgendein überschüssiges Isolationsmaterial (und, falls vorhanden, die harte Maske 56) entfernen und obere Flächen der Isolationsgebiete 62 und obere Flächen der Halbleiterstreifen 60, die koplanar sind (nicht gezeigt), bilden.
  • Als Nächstes werden die Isolationsgebiete 62 vertieft, um Shallow-Trench-Isolationsgebiete (STI) 62 zu bilden. Die Isolationsgebiete 62 werden derart vertieft, dass die oberen Abschnitte der Halbleiterstreifen 60 von zwischen benachbarten Isolationsgebieten 62 hervorstehen und Halbleiterfinnen 64 (auch als Finnen 64 bezeichnet) bilden. Die oberen Flächen der Isolationsgebiete 62 können eine flache Fläche, wie veranschaulicht, eine konvexe Fläche, eine konkave Fläche (wie beispielsweise Dishing) oder eine Kombination davon aufweisen. Die oberen Flächen der Isolationsgebiete 62 können durch ein zweckmäßiges Ätzen flach, konvex und/oder konkav gebildet werden. Die Isolationsgebiete 62 können unter Verwendung eines annehmbaren Ätzprozesses vertieft werden, wie beispielsweise einem, der für das Material der Isolationsgebiete 62 selektiv ist. Zum Beispiel kann eine chemische Oxidentfernung unter Verwendung einer CERTAS®-Ätzung oder eines Applied Materials SICONI Werkzeugs oder verdünnter Fluorwasserstoffsäure (Dilute Hydrofluoric - dHF) verwendet werden.
  • 2 bis 4 veranschaulichen eine Ausführungsform zum Bilden von Finnen 64, aber Finnen können in vielen verschiedenen Prozessen gebildet werden. In einem Beispiel kann eine dielektrische Schicht über einer oberen Fläche eines Substrats gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaktische Strukturen können epitaktisch in den Gräben wachsen gelassen werden; und die dielektrische Schicht kann derart vertieft werden, dass die homoepitaktischen Strukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden. In einem anderen Beispiel können heteroepitaktische Strukturen für die Finnen verwendet werden. Zum Beispiel können die Halbleiterstreifen vertieft werden und ein Material, das sich von den Halbleiterstreifen unterscheidet, kann an ihrer Stelle epitaktisch wachsen gelassen werden. In sogar noch einem weiteren Beispiel kann eine dielektrische Schicht über einer oberen Fläche eines Substrats gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; heteroepitaktische Strukturen können unter Verwendung eines Materials, das sich von dem Substrat unterscheidet, epitaktisch in den Gräben wachsen gelassen werden; und die dielektrische Schicht kann derart vertieft werden, dass die heteroepitaktischen Strukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden. In einigen Ausführungsformen, in denen homoepitaktische oder heteroepitaktische Strukturen epitaktisch wachsen gelassen werden, können die gewachsenen Materialien während des Wachstums an Ort und Stelle dotiert werden, wodurch vorherige und nachfolgende Implantationen vermieden werden können, obgleich Dotierung an Ort und Stelle und Implantationsdotierung gemeinsam verwendet werden können. Ferner kann es auch vorteilhaft sein, ein Material in einem NMOS-Gebiet epitaktisch wachsen zu lassen, das sich von dem Material in einem PMOS-Gebiet unterscheidet. In verschiedenen Ausführungsformen können die Finnen Siliziumgermanium (SixGe1-x, wo x zwischen ungefähr 0 und 1 betragen kann), Siliziumkarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI-Verbindungshalbleiter oder dergleichen umfassen. Zum Beispiel umfassen die verfügbaren Materialien zum Bilden von III-V-Verbindungshalbleitern InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen, sind aber nicht darauf beschränkt.
  • 5 veranschaulicht die Bildung von Gate-Strukturen 75 über den Halbleiterfinnen 64 in dem ersten Gebiet 50A und dem zweiten Gebiet 50B. Eine dielektrische Schicht (nicht gezeigt) ist auf den Halbleiterfinnen 64 und den Isolationsgebieten 62 gebildet. Die dielektrische Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, mehrere Schichten davon oder dergleichen sein und kann gemäß annehmbaren Techniken abgeschieden oder thermisch wachsen gelassen werden. In einigen Ausführungsformen kann die dielektrische Schicht ein High-k-Dielektrikum sein und in diesen Ausführungsformen kann die dielektrische Schicht einen k-Wert aufweisen, der höher als etwa 7,0 ist, und kann ein Metalloxid oder ein Silikat aus Hf, Al, Zr, La, Mg, Ba, Ti, Pb, mehrere Schichten davon und Kombinationen davon aufweisen. Die Verfahren zur Bildung der dielektrischen Schicht können eine Molekularstrahlabscheidung (Molecular-Beam Deposition - MBD), Atomlagenabscheidung (Atomic Layer Deposition - ALD), plasmaunterstützte CVD (Plasma-Enhanced CVD - PECVD) und dergleichen umfassen.
  • Eine Gate-Schicht (nicht gezeigt) ist über der dielektrischen Schicht gebildet und eine Maskenschicht (nicht gezeigt) ist über der Gate-Schicht gebildet. Die Gate-Schicht kann über der dielektrischen Schicht abgeschieden und dann planarisiert werden, wie beispielsweise durch ein CMP. Die Maskenschicht kann über der Gate-Schicht abgeschieden werden. Die Gate-Schicht kann zum Beispiel aus Polysilizium gebildet sein, obgleich auch andere Materialien verwendet werden können. In einigen Ausführungsformen kann die Gate-Schicht ein ein Metall enthaltendes Material, wie beispielsweise TiN, TaN, TaC, Co, Ru, Al, Kombinationen davon oder mehrere Schichten davon umfassen. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen gebildet werden.
  • Nachdem die Schichten gebildet wurden, kann die Maskenschicht unter Verwendung annehmbarer Fotolithographie- und Ätztechniken strukturiert werden, um die Maske 70 zu bilden. Die Struktur der Maske 70 kann dann durch eine annehmbare Ätztechnik auf die Gate-Schicht und die dielektrische Schicht übertragen werden, um das Gate 68 beziehungsweise das Gate-Dielektrikum 66 zu bilden. Das Gate 68 und das Gate-Dielektrikum 66 decken entsprechende Kanalgebiete der Halbleiterfinnen 64 ab. Das Gate 68 kann auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung der entsprechenden Halbleiterfinnen 64 ist.
  • 6 bis 10 veranschaulichen die Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts C-C (durch die Finnen in den Source/Drain-Gebieten). Zuerst unter Bezugnahme auf 6, wird ein Gate-Versiegelungsspacer (kann auch als eine Spacer-Schicht bezeichnet werden) 72 auf freiliegenden Flächen der Isolationsgebiete 62, Halbleiterfinnen 64, des Gates 68 und der Maske 70 in dem ersten Gebiet 50A und dem zweiten Gebiet 50B gebildet. In einigen Ausführungsformen wird der Gate-Versiegelungsspacer 72 flächendeckend über den Isolationsgebieten 62, Halbleiterfinnen 64, dem Gate 68 und der Maske 70 in dem ersten Gebiet 50A und dem zweiten Gebiet 50B gebildet. Eine thermischer Oxidations- oder ein Abscheidungsprozess kann den Gate-Versiegelungsspacer 72 bilden, der eine Dicke zwischen etwa 3,5 nm (35 Ängström) bis etwa 4,5 nm (45 Ångström), wie beispielsweise 4,3 nm (43 Ängström), aufweisen kann. In einigen Ausführungsformen kann der Gate-Versiegelungsspacer 72 aus einem Nitrid, wie beispielsweise Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumcarbonitrid, dergleichen oder einer Kombination davon gebildet sein.
  • Als Nächstes wird, wie in 7 veranschaulicht, eine Maskenschicht 74, wie beispielsweise ein Photoresist (PR), gebildet, um die Finnen 64 in dem zweiten Gebiet 50B abzudecken. In einigen Ausführungsformen wird ein Photoresist über den Finnen 64, dem Gate 68, der Maske 70 und den Isolationsgebieten 62 in dem ersten Gebiet 50A und dem zweiten Gebiet 50B gebildet. Das Photoresist wird dann strukturiert, um das erste Gebiet 50A (z. B. ein NMOS-Gebiet) freizulegen, während das zweite Gebiet 50B bedeckt ist. Das Photoresist kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Die Maskenschicht 74 kann in der nachfolgenden Beschreibung als Photoresist 74 bezeichnet werden, wobei es sich versteht, dass irgendeine geeignete Maskenschicht verwendet werden kann.
  • Unter Bezugnahme auf 8 wird ein Plasmaprozess für die FinFET-Vorrichtung 100 durchgeführt. Der Plasmaprozess ist in einigen Ausführungsformen ein Plasmadotierungsprozess. Der Plasmadotierungsprozess scheidet in einigen Ausführungsformen eine Schicht 77 des Dotierstoffs über dem Gate-Versiegelungsspacer 72 ab und implantiert den Dotierstoff in den Gate-Versiegelungsspacer 72. In der veranschaulichten Ausführungsform wird ein n-Typ-Dotierstoff, z. B. Arsen (As), in dem Plasmadotierungsprozess verwendet, um den Gate-Versiegelungsspacer 72 in dem ersten Gebiet 50A (z. B. einem NMOS-Gebiet) zu dotieren, während das Photoresist 74 das zweite Gebiet 50B (z. B. ein PMOS-Gebiet) von dem Plasmadotierungsprozess abschirmt. Der Plasmadotierungsprozess kann eine Gasquelle verwenden, die einen geeigneten Dotierstoff (z. B. einen n-Typ-Dotierstoff) für das erste Gebiet 50A (z. B. ein NMOS-Gebiet) und ein Inertgas umfasst. Zum Beispiel kann der Dotierstoff As sein und das Inertgas kann Xenon (Xe), Helium (He), Argon (Ar), Neon (Ne), Krypton (Kr), dergleichen oder Kombinationen davon sein. Das Beispiel in 8 ist ein nicht einschränkendes Beispiel, es können auch andere geeignete Dotierstoffe verwendet werden. Als ein Beispiel kann Phosphor (P) als ein n-Typ-Dotierstoff verwendet werden. Als ein weiteres Beispiel kann Bor (B) als ein p-Typ-Dotierstoff verwendet werden.
  • In einem Ausführungsbeispiel wird der Plasmadotierungsprozess unter Verwendung einer Gasquelle durchgeführt, die etwa 5 % bis etwa 10 % As und etwa 90% bis etwa 95 % Xe umfasst, mit einer Strömungsrate von As zwischen etwa 30 Standardkubikzentimeter pro Minute (sccm) bis etwa 90 sccm, einer Strömungsrate von Xe zwischen 80 sccm und 200 sccm und einer Implantationsenergie von etwa 0,5 kV bis etwa 2,5 kV. Eine Dosierung des Dotierstoffs (z. B. As) kann zwischen etwa 1E19 Atomen/cm3 bis etwa 1E21 Atomen/cm3 betragen. Die Gasquelle (z. B. As und Xe) kann durch irgendein zweckmäßiges Verfahren zum Erzeugen des Plasmas in Plasma aktiviert werden, wie beispielsweise einen an einen Transformator gekoppelten Plasmagenerator, induktiv gekoppelte Plasmasysteme, magnetisch unterstütztes reaktives Ionenätzen, Elektronenzyklotronresonanz, einen entfernten Plasmagenerator oder dergleichen.
  • Wie in 8 veranschaulicht, scheidet der Plasmadotierungsprozess eine Schicht 77, die den Dotierstoff (z. B. As) umfasst, über der FinFET-Vorrichtung 100 ab. Eine Dicke der Schicht 77 kann zwischen etwa 5 nm bis etwa 6 nm betragen. 8 veranschaulicht auch As-Partikel (z. B. Ionen) 76 und Xe-Partikel (z. B. Ionen) 78 in dem Plasmadotierungsprozess. Die Xe-Partikel 78 können mit den As-Partikeln 76 kollidieren und die As-Partikel 76 tiefer in den Gate-Versiegelungsspacer 72 stoßen. Zum Beispiel können die Xe-Partikel 78 As-Partikel 76 durch die abgeschiedene Schicht 77 und in den Gate-Versiegelungsspacer 72 in dem ersten Gebiet 50A stoßen. Die As-Partikel 76 können auch in das Photoresist 74 eindringen, das in der anschließenden Verarbeitung entfernt wird, somit schirmt das Photoresist 74 das zweite Gebiet 50B (z. B. ein PMOS-Gebiet) von dem in 8 veranschaulichten Dotierungsprozess ab.
  • Unter Bezugnahme auf 9 wird das Photoresist 74 unter Verwendung eines Nassätzprozesses oder eines anderen geeigneten Verfahrens entfernt. In einigen Ausführungsformen wird ein Nassätzprozess unter Verwendung von Sulfuric Peroxide Mixture (SPM) durchgeführt, die eine Säure ist, die H2SO4 und H2O2 umfasst. Die SPM kann ferner eine SC-1-Reinigungslösung umfassen, die eine Mischung aus NH4OH, H2O2 und demineralisierten Wasser ist. Die SPM weist in einigen Ausführungsformen eine Ätzselektivität zwischen dem Photoresist 74 und dem Gate-Versiegelungsspacer 72 auf, derart, dass die SPM das Photoresist 74 entfernt, ohne im Wesentlichen den Gate-Versiegelungsspacer 72 anzugreifen. Die Nassätzprozessbedingungen (z. B. Zeit, Temperatur) werden derart gesteuert, dass der Nassätzprozess das Photoresist 74 und die abgeschiedene Schicht 77 entfernt, ohne im Wesentlichen die As-Partikel 76 zu entfernen, die in dem Gate-Versiegelungsspacer 72 in dem ersten Gebiet 50A eingebettet sind. In einem Ausführungsbeispiel wird ein Nassätzprozess während eines Zeitintervalls zwischen etwa 30 Sekunden und etwa 60 Sekunden, wie beispielsweise 45 Sekunden, unter Verwendung einer Hochtemperatur-SPM-Lösung bei einer Temperatur zwischen etwa 150 °C bis etwa 180 °C durchgeführt.
  • Die Zeit und die Temperatur des Nassätzprozesses, der die vorhergehend offenbarte SPM verwendet, können abgestimmt werden, um mit der Implantationsenergie (z. B. zwischen etwa 0,5 kV und etwa 2,5 kV) zu funktionieren, um den Siliziumverlust (z. B. Finnenhöhenverlust) zu verringern und den Ein-Strom Ion der FinFET-Vorrichtung 100 zu verbessern. Zum Beispiel hat das vorhergehend offenbarte Nassätzprozessrezept wenig oder keinen Finnenhöhenverlust (z. B. 0 nm bis etwa 1 nm) und eine Verringerung des Ein-Stroms Ion der FinFET-Vorrichtung 100 von weniger als 2 % zur Folge. Im Gegensatz dazu kann ein längerer Nassätzprozess (z. B. 120 Sekunden) oder ein höherer Implantationsenergiepegel (z. B. 3 kV) einen Finnenhöhenverlust von 3 nm und eine Verschlechterung des Ein-Stroms Ion der FinFET-Vorrichtung von etwa 6 % zur Folge haben. Ein kürzerer Nassätzprozess (z. B. weniger als etwa 30 Sekunden) kann hingegen das PR 74 und den Gate-Versiegelungsspacer 72 nicht ausreichend entfernen.
  • Nun unter Bezugnahme auf 10 wird ein Temperprozess 810 durchgeführt. Der Temperprozess kann in einer selben Kammer wie der Dotierungsprozess durchgeführt werden. Alternativ kann der Temperprozess in einer Kammer durchgeführt werden, die sich von der im Dotierungsprozess verwendeten Kammer unterscheidet. Der Temperprozess 810 treibt die As-Partikel 76, die in dem Gate-Versiegelungsspacer 72 eingebettet sind, in einigen Ausführungsformen in die Finnen 64 in dem ersten Gebiet 50A. Darüber hinaus aktiviert der Temperprozess auch den implantierten Dotierstoff (z. B. As). In einem Ausführungsbeispiel ist der Temperprozess ein Spike-Temperprozess, der bei einer Temperatur zwischen etwa 1000 °C und etwa 1050 °C, wie beispielsweise 1045 °C, während eines Zeitintervalls zwischen etwa 1 Sekunde bis etwa 2 Sekunden und in einer Umgebung durchgeführt wird, die O2 umfasst.
  • Der Temperprozess 810 bei hoher Temperatur (z. B. 1045 °C) hilft dabei, den Dotierstoff As in die entsprechenden Finnen 64 zu treiben, eine solche hohe Temperatur erhöht indes auch das Ausgasen des Dotierstoffs (z. B. As). Das Ausgasen des Dotierstoffs hat eine niedrigere Konzentration des Dotierstoffs in dem LDD-Gebiet 65 zur Folge (siehe 11), das in den Finnen 64 in dem ersten Gebiet 50A zu bilden ist. Das Ausgasen kann auch ein Sicherheitsproblem für das Herstellungswerkzeug darstellen. In einigen Ausführungsformen verringert der O2 im Umgebungsgas das Ausgasen des Dotierstoffs. Zum Beispiel reagiert (z. B. oxidiert) der O2 mit dem As an der Fläche der Finnen 64 in dem ersten Gebiet 50A und bildet eine dünne Oxidschicht (z. B. als ein Oxid von As, das nicht einzeln gezeigt ist) über den Finnen 64. Diese dünne Oxidschicht dient zum Verhindern oder Verringern des Ausgasens von As während des Temperprozesses 810. In einem Ausführungsbeispiel wird der Spike-Temperprozess 810 bei einer Temperatur von zwischen etwa 1000 °C und etwa 1050 °C, wie beispielsweise 1045 °C, in einer Gasumgebung durchgeführt, die etwa 2 % bis etwa 3 % O2 und etwa 97 % bis etwa 98 % N2 umfasst.
  • Obgleich dies in der Querschnittsansicht von 8 bis 10 nicht sichtbar ist, kann der Dotierungsprozess den Dotierstoff (z. B. As) auch in den Gate-Versiegelungsspacer 72 über der Gate-Struktur 75 in dem ersten Gebiet 50A implantieren. Daher kann nach dem Nassätzprozess und dem Temperprozess der Dotierstoff As auch in das Gate 68 eindringen. Da die Dosierung des implantierten Dotierstoffs indes niedrig ist, kann der Dotierstoff in dem Gate 68 sich nicht nachteilig auf die Leistung der FinFET-Vorrichtung 100 auswirken. In Ausführungsformen, in denen das Gate 68 später durch ein Replacement-Gate ersetzt wird, z. B. in einem in der Folge beschriebenen Gate-Last-Prozess, wird der Dotierstoff nicht die Leistung des später gebildeten Replacement-Gates beeinträchtigen.
  • 11 veranschaulicht die Querschnittsansicht der FinFET-Vorrichtung 100 entlang des Querschnitts A-A einer Finne 64 (entlang einer Längsachse der Finne) in dem ersten Gebiet 50A. Wie in 11 veranschaulicht, werden, nachdem der Temperprozess 810 beendet wurde, LDD-Gebiete 65 in den Finnen 64 in dem ersten Gebiet 50A gebildet. 11 veranschaulicht ferner Gate-Spacer 86 auf dem Gate-Versiegelungsspacer 72 entlang von Seitenwänden der Gate-Struktur. Die Gate-Spacer 86 können durch konformes Abscheiden eines Materials und anschließendes anisotropes Ätzen des Materials gebildet werden. Das Material der Gate-Spacer 86 kann Siliziumnitrid, SiCN, eine Kombination davon oder dergleichen sein. Abschnitte des Gate-Versiegelungsspacers 72 außerhalb der Seitenwände des Gate-Spacers 86 werden dann entfernt. In einigen Ausführungsformen kann ein anisotroper Ätzprozess, wie beispielsweise ein Trockenätzprozess, verwendet werden, um Abschnitte der Gate-Versiegelungsspacer 72 außerhalb der Seitenwände der Gate-Spacer 86 zu entfernen. Die Formen und Verfahren zur Bildung des Gate-Versiegelungsspacers 72 und des Gate-Spacers 86 sind lediglich nicht einschränkende Beispiele und es sind andere Formen und Verfahren zur Bildung möglich. Zum Beispiel können die Gate-Spacer 86 gebildet werden, nachdem die epitaktischen Source/Drain-Gebiete 80 (siehe 12) gebildet wurden. In einigen Ausführungsformen werden Dummy-Gate-Spacer auf dem Gate-Versiegelungsspacer 72 vor dem epitaktischen Prozess der epitaktischen Source/Drain-Gebiete 80, die in 12 veranschaulicht sind, gebildet und die Dummy-Gate-Spacer werden entfernt und mit den Gate-Spacern 86 ersetzt, nachdem die epitaktischen Source/Drain-Gebiete 80 gebildet wurden.
  • Wie in 11 gezeigt, erstreckt sich das LDD-Gebiet 65 unter den Gate-Versiegelungsspacer 72 und stößt auf das Kanalgebiet der FinFET-Vorrichtung 100. Das LDD-Gebiet 65 weist eine im Wesentlichen einheitliche Dotierstoffkonzentration entlang einer vertikalen Richtung von 11 auf, z. B. entlang einer Richtung von einer oberen Fläche des LDD-Gebiets 65 zu einer unteren Grenze des LDD-Gebiets 65, die der oberen Fläche des LDD-Gebiets 65 entgegengesetzt ist. In einigen Ausführungsformen ändert sich eine Konzentration des Dotierstoffs (z. B. As) in dem LDD-Gebiet 65 abrupt an einer Grenzfläche zwischen dem LDD-Gebiet 65 und dem Kanalgebiet der FinFET-Vorrichtung 100. Zum Beispiel kann das LDD-Gebiet 65 eine im Wesentlichen einheitliche Konzentration von As aufweisen und das Kanalgebiet ist im Wesentlichen frei von As, somit liegt eine stufenartige Änderung der Konzentration des Dotierstoffs As an der Grenzfläche zwischen dem LDD-Gebiet 65 und dem Kanalgebiet der FinFET-Vorrichtung 100 vor. Die Wahl des Dotierstoffs, z. B. Arsen, ermöglicht eine solche abrupte Änderung der Dotierstoffkonzentration an der Grenzfläche zwischen dem LDD-Gebiet 65 und dem Kanalgebiet der FinFET-Vorrichtung 100. Im Gegensatz dazu könnte, wenn Phosphor als der Dotierstoff für das erste Gebiet 50A (z. B. ein NMOS-Gebiet) verwendet würde, eine solche abrupte Änderung der Dotierstoffkonzentration nicht erreicht werden. Die einheitliche Dotierstoffkonzentration und die abrupte Änderung der Konzentration entlang der Grenzfläche zwischen dem LDD-Gebiet 65 und dem Kanalgebiet kann vorteilhafterweise den Widerstand der gebildeten FinFET-Vorrichtung 100 verringern. Dementsprechend erstrecken sich, wie in 11 veranschaulicht, die zwei LDD-Gebiete 65 in das Gebiet 77 und bilden ein NMOS-Überlappungsgebiet, wodurch der Kanalwiderstand verringert und der Einschaltstrom der FinFET-Vorrichtung 100 erhöht werden können, wodurch die Leistung der FinFET-Vorrichtung 100 verbessert werden kann.
  • Obgleich dies nicht veranschaulicht ist, können LDD-Gebiete für das zweite Gebiet 50B (z. B. ein PMOS-Gebiet) gebildet werden, z. B. nach der in 7 bis 10 veranschaulichten Verarbeitung und vor der in 11 veranschaulichten Verarbeitung. Zum Beispiel kann ein Photoresist abgeschieden und strukturiert werden, um das zweite Gebiet 50B freizulegen, während es das erste Gebiet 50A abdeckt. Ein Plasmadotierungsprozess kann durchgeführt werden, um einen p-Typ-Dotierstoff (z. B. Bor) in den Gate-Versiegelungsspacer 72 in dem zweiten Gebiet 50B zu implantieren. Eine Gasquelle für den Plasmadotierungsprozess kann Bor (B) und ein Inertgas, wie beispielsweise Xe, He, Ar, Ne, Kr, dergleichen oder Kombinationen davon umfassen. Die Bedingungen (z. B. Strömungsrate, Implantationsenergie) für die Plasmadotierungsverarbeitung des zweiten Gebiets 50B können denjenigen des ersten Gebiets 50A ähnlich sein, daher werden die Details nicht wiederholt. Als Nächstes kann ein Nassätzprozess, der dem Nassätzprozess für das erste Gebiet 50A ähnlich ist, durchgeführt werden, um das Photoresist und eine abgeschiedene Schicht zu entfernen, die den p-Typ-Dotierstoff (z. B. Bor) umfasst, und die Bedingungen (Säuretyp, Temperatur, Zeitintervall) des Nassätzprozesses können den vorhergehend unter Bezugnahme auf 9 erörterten ähnlich sein und werden daher nicht noch einmal wiederholt. Als Nächstes kann ein Temperprozess, der dem vorhergehend unter Bezugnahme auf 10 beschriebenen Temperprozess ähnlich ist, durchgeführt werden, um den p-Typ-Dotierstoff in die Finnen 64 in dem zweiten Gebiet 50B zu treiben und den p-Typ-Dotierstoff zu aktivieren, wodurch LDD-Gebiete für das zweite Gebiet 50B gebildet werden.
  • Als Nächstes werden, wie in 12 veranschaulicht, Source/Drain-Gebiete 80 über den Finnen 64 in dem ersten Gebiet 50A gebildet. Die Source/Drain-Gebiete 80 werden durch Ätzen der Finnen 64 zum Bilden von Vertiefungen und epitaktisches Wachsen eines Materials in der Vertiefung unter Verwendung geeigneter Verfahren, wie beispielsweise durch metallorganische Gasphasenabscheidung (Metal Organic CVD - MOCVD), Molekularstrahlepitaxie (Molecular Beam Epitaxy - MBE), Flüssigphasenepitaxie (Liquid Phase Epitaxy - LPE), Gasphasenepitaxie (Vapor Phase Epitaxy - VPE), selektives epitaktisches Wachstum (Selective Epitaxial Growth - SEG), dergleichen oder eine Kombination davon gebildet. Eine Maskenschicht, wie beispielsweise ein Photoresist, kann über der Halbleitervorrichtung 100 gebildet werden und strukturiert werden, um das erste Gebiet 50A freizulegen und das zweite Gebiet 50B von dem epitaktischen Wachstumsprozess abzuschirmen.
  • Wie in 12 veranschaulicht, können die epitaktischen Source/Drain-Gebiete 80 Flächen aufweisen, die von entsprechenden Flächen der Finnen 64 erhaben sind (z. B. über den nicht vertieften Abschnitten der Finnen 64 erhaben sind) und Facetten aufweisen können. Die Source/Drain-Gebiete 80 der benachbarten Finnen 64 können verschmelzen, um ein ununterbrochenes epitaktisches Source/Drain-Gebiet 80 zu bilden. In einigen Ausführungsformen verschmelzen die Source/Drain-Gebiete 80 für benachbarte Finnen 64 nicht miteinander und bleiben getrennte Source/Drain-Gebiete 80. In einigen Ausführungsbeispielen, in denen der resultierende FinFET ein n-Typ-FinFET ist, umfassen die Source/Drain-Gebiete 80 Siliziumkarbid (SiC), Siliziumphosphor (SiP), phosphordotierten Siliziumkohlenstoff (SiCP) oder dergleichen. In alternativen Ausführungsbeispielen, in denen der resultierende FinFET ein p-Typ-FinFET ist, umfassen die Source/Drain-Gebiete 80 SiGe und ein p-Typ-Fremdatom, wie beispielsweise Bor oder Indium.
  • Die epitaktischen Source/Drain-Gebiete 80 können mit Dotierstoffen implantiert werden, um Source/Drain-Gebiete 80 zu bilden, worauf ein Tempern folgt. Der Implantierungsprozess kann das Bilden und Strukturieren von Masken, wie beispielsweise eines Photoresists, umfassen, um die Gebiete des FinFET abzudecken, die vor dem Implantierungprozess zu schützen sind. Die Source/Drain-Gebiete 80 können eine Fremdatomkonzentration (z. B. Dotierstoff) in einem Bereich von etwa 1019 cm-3 bis etwa 1021 cm-3 aufweisen. In einigen Ausführungsformen können die epitaktischen Source/Drain-Gebiete an Ort und Stelle während des Wachstums dotiert werden.
  • Obgleich dies nicht veranschaulicht ist, können die epitaktischen Source/Drain-Gebiete 80 auch über den Finnen 64 in dem zweiten Gebiet 50B (z. B. einem PMOS-Gebiet) im Anschluss an ähnliche Verarbeitungsschritte, wie vorhergehend für die epitaktischen Source/Drain-Gebiete 80 in dem ersten Gebiet 50A (z. B. einem NMOS-Gebiet) veranschaulicht, aber mit dem Dotierstofftyp und dem epitaktisch gewachsenen Material gebildet werden, das für den beabsichtigten Vorrichtungstyp (z. B. p-Typ-Vorrichtung) angepasst ist. Eine Maskenschicht, wie beispielsweise ein Photoresist, kann über der FinFET-Vorrichtung 100 gebildet werden und strukturiert werden, um das zweite Gebiet 50B freizulegen und das erste Gebiet 50A von dem epitaktischen Wachstumsprozess abzuschirmen. Details der Bildung der epitaktischen Source/Drain-Gebiete 80 in dem zweiten Gebiet 50B werden hier nicht erörtert.
  • Die anschließende Verarbeitung der FinFET-Vorrichtung 100 kann durchgeführt werden, wie beispielsweise die Bildung von einer oder mehreren dielektrischen Zwischenschichten und die Bildung von Kontakten, wobei die entsprechenden Details nicht an dieser Stelle erörtert werden.
  • In einigen Ausführungsformen kann ein Gate-Last-Prozess verwendet werden (der manchmal auch als Replacement-Gate-Prozess bezeichnet wird). In diesen Ausführungsformen können das Gate 68 und das Gate-Dielektrikum 66 als Dummy-Strukturen betrachtet werden und werden während der anschließenden Verarbeitung entfernt und mit einem aktiven Gate und einem aktiven Gate-Dielektrikum ersetzt.
  • 13 und 14 veranschaulichen Querschnittsansichten von Zwischenstufen der Verarbeitung einer Gate-Last-Struktur gemäß einigen Ausführungsformen. 13 und 14 sind Querschnittsansichten entlang des Querschnitts A-A von 1. In einigen Ausführungsformen werden die Verarbeitungsschritte, die in 13 und 14 veranschaulicht sind, für das erste Gebiet 50A und das zweite Gebiet 50B gleichzeitig gebildet, um Replacement-Gates und Kontakte in beiden Gebieten zu bilden.
  • 13 veranschaulicht eine Struktur nach der Verarbeitung von 12, wobei aber zusätzliche Schritte durchgeführt werden. Diese zusätzlichen Schritte umfassen die Bildung einer dielektrischen Zwischenschicht (Interlayer Dielectric - ILD) 90 über der in 12 veranschaulichten Struktur, wobei das Gate 68 (das in dieser Ausführungsform manchmal als Dummy-Gate 68 bezeichnet wird), der Gate-Versiegelungsspacer 72 und Abschnitte der dielektrischen Gate-Schicht 66 (die in dieser Ausführungsform manchmal als eine dielektrische Dummy-Gate-Schicht 66 bezeichnet wird), die direkt unter dem Gate 68 liegt, entfernt werden.
  • In einigen Ausführungsformen ist die ILD 90 aus einem dielektrischen Material, wie beispielsweise Phosphorsilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen, gebildet und kann mit irgendeinem zweckmäßigen Verfahren, wie beispielsweise CVD, PECVD oder FCVD, abgeschieden werden.
  • Gemäß einigen Ausführungsformen werden das Gate 68, das Gate-Dielektrikum 66 und der Gate-Versiegelungsspacer 72 in (einem) Ätzschritt/en entfernt, derart, dass Vertiefungen gebildet werden. Jede Vertiefung legt ein Kanal-Gebiet einer entsprechenden Finne 64 frei. Jedes Kanalgebiet ist zwischen benachbarten Paaren von epitaktischen Source/Drain-Gebieten 80 angeordnet. Während der Entfernung kann die dielektrische Dummy-Gate-Schicht 66 als eine Ätzstoppschicht verwendet werden, wenn das Dummy-Gate 68 geätzt wird. Die dielektrische Dummy-Gate-Schicht 66 und der Gate-Versiegelungsspacer 72 können dann nach der Entfernung des Dummy-Gates 68 entfernt werden.
  • Ferner sind in 13 die dielektrische Gate-Schicht 96 und die Gate-Elektrode 98 für Replacement-Gates gebildet. Die dielektrische Gate-Schicht 96 wird konform in der Vertiefung abgeschieden, wie beispielsweise auf den oberen Flächen und den Seitenwänden der Finnen 64 und auf Seitenwänden der Gate-Spacer 86 und auf einer oberen Fläche der ILD 90. Gemäß einigen Ausführungsformen umfasst die dielektrische Gate-Schicht 96 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon. In anderen Ausführungsformen umfasst die dielektrische Gate-Schicht 96 ein High-k-Dielektrikum und in diesen Ausführungsformen können die dielektrischen Gate-Schichten 96 einen k-Wert aufweisen, der höher als etwa 7,0 ist, und können ein Metalloxid oder ein Silikat aus Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon umfassen. Die Verfahren zur Bildung der dielektrischen Gate-Schicht 96 können MBD, ALD, PECVD und dergleichen umfassen.
  • Als Nächstes wird die Gate-Elektrode 98 über der dielektrischen Gate-Schicht 96 abgeschieden beziehungsweise füllt die verbleibenden Abschnitte der Vertiefung. Die Gate-Elektrode 98 kann aus einem Metall enthaltenden Material, wie beispielsweise TiN, TaN, TaC, Co, Ru, Al, Kombinationen davon oder mehreren Schichten davon hergestellt werden. Nach dem Füllen der Gate-Elektrode 98 kann ein Planarisierungsprozess, wie beispielsweise ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der dielektrischen Gate-Schicht 96 und das Material der Gate-Elektrode 98 zu entfernen, wobei die überschüssigen Abschnitte sich über der oberen Fläche der ILD 90 befinden. Die resultierenden verbleibenden Abschnitte von Material der Gate-Elektrode 98 und der dielektrischen Gate-Schicht 96 bilden so ein Replacement-Gate des resultierenden FinFET.
  • In 14 ist eine ILD 100 über der ILD 90 abgeschieden. Ferner sind, wie in 14 veranschaulicht, Kontakte 92 durch die ILD 100 und die ILD 90 gebildet und der Kontakt 102 ist durch die ILD 100 gebildet. In einer Ausführungsform ist die ILD 100 eine fließfähige dünne Schicht, die durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungsformen ist die ILD 100 aus einem dielektrischen Material, wie beispielsweise PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch irgendein zweckmäßiges Verfahren, wie beispielsweise CVD und PECVD, gebildet werden. Öffnungen für die Kontakte 92 sind durch die ILDs 90 und 100 gebildet. Die Öffnung für den Kontakt 102 wird durch die ILD 100 gebildet. Diese Öffnungen können alle gleichzeitig in einem gleichen Prozess oder in getrennten Prozessen gebildet werden. Die Öffnungen können unter Verwendung annehmbarer Fotolithographie- und Ätztechniken gebildet werden. In den Öffnungen werden eine Auskleidung, wie beispielsweise eine Diffusionsbarriereschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie beispielsweise ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Fläche der ILD 100 zu entfernen. Die verbleibende Auskleidung und leitfähiges Material bilden die Kontakte 92 und 102 in den Öffnungen. Ein Temperprozess kann durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaktischen Source/Drain-Gebieten 80 beziehungsweise den Kontakten 92 zu bilden. Die Kontakte 92 sind physisch und elektrisch an die epitaktischen Source/Drain-Gebiete 80 gekoppelt und der Kontakt 102 ist physisch und elektrisch an die Gate-Elektrode 98 gekoppelt.
  • 15 veranschaulicht ein Ablaufdiagramm eines Verfahrens zur Herstellung einer Halbleiterstruktur gemäß einigen Ausführungsformen. Es versteht sich, dass das in 15 gezeigten Ausführungsverfahren rein beispielhaft für viele mögliche Ausführungsverfahren ist. Der Fachmann würde viele Varianten, Alternativen und Abwandlungen erkennen. Zum Beispiel können verschiedene Schritte, wie in 17 veranschaulicht, hinzugefügt, entfernt, ersetzt, umgestaltet und wiederholt werden.
  • Unter Bezugnahme auf 15 wird im Schritt 1010 eine Spacer-Schicht über einer Halbleiterfinne gebildet, die über einem Substrat hervorsteht. Im Schritt 1020 wird die Spacer-Schicht unter Verwendung eines ersten Dotierstoffs dotiert. Im Schritt 1030 wird ein thermischer Temperprozess nach der Dotierung durchgeführt.
  • Mit Ausführungsformen können Vorteile bewerkstelligt werden. Durch Dotieren der Spacer-Schicht mit As unter Verwendung eines Plasmadotierungsprozesses und Tempern des Dotierstoffs unter Verwendung eine Spike-Temperprozesses mit hoher Temperatur (z. B. 1045 °C) weist das LDD-Gebiet 65 vom oberen Teil der Finne zum unteren Teil der Finne eine im Wesentlichen einheitliche Dotierstoffkonzentration auf, wodurch vorteilhafterweise der Widerstand (z. B. Kontaktwiderstand) der gebildeten FinFET-Vorrichtung verringert wird. Im Gegensatz dazu kann das herkömmliche Dotierungsverfahren für das LDD-Gebiet unter Verwendung eines Ionenstrahlwerkzeugs keine einheitliche Dotierstoffverteilung durch die Finne bewerkstelligen, da das Dotierstoffprofil durch den Implantationswinkel gesteuert wird, der durch Faktoren, wie beispielsweise den Pitch zwischen benachbarten Finnen, begrenzt ist. Aus diesem Grund ist die Dotierstoffkonzentration am unteren Teil der Finnen unter Verwendung von Ionenstrahlwerkzeugen für gewöhnlich niedriger als die Dotierstoffkonzentration am oberen Teil der Finnen. Die vorliegenden offenbarten Verfahren bewerkstelligen eine im Wesentlichen einheitliche Dotierstoffkonzentration vom oberen Teil der Finnen zum unteren Teil der Finnen und folglich kann die Dotierstoffkonzentration am unteren Teil der Finnen unter Verwendung des vorliegenden offenbarten Verfahrens 8 bis 15 Mal höher sein als unter Verwendung von Ionenstrahlwerkzeugen. Darüber hinaus ist der PR-Entfernungsprozess unter Verwendung von SPM gestaltet, um mit dem Plasmadotierungsprozess zu funktionieren, um den Finnenhöhenverlust zu verringern und die Verschlechterung des Ein-Stroms der FinFET-Vorrichtung zu verringern. Ferner verringert der O2 in dem Umgebungsgas des Temperprozesses das Ausgasen des Dotierstoffs, wodurch die Dotierstoffkonzentration in dem LDD-Gebiet verbessert wird und Werkzeugsicherheitsprobleme in Verbindung mit dem Ausgasen vermieden werden.
  • In einigen Ausführungsformen umfasst ein Verfahren das Bilden einer Spacer-Schicht über einer Halbleiterfinne, die über einem Substrat hervorsteht, das Dotieren der Spacer-Schicht unter Verwendung eines ersten Dotierstoffs, während die Spacer-Schicht Source/Drain-Gebiete der Halbleiterfinne bedeckt, und das Durchführen eines thermischen Temperprozesses nach dem Dotieren.
  • In anderen Ausführungsformen umfasst ein Verfahren das Bilden einer ersten Finne in einem ersten Gebiet einer Halbleitervorrichtung und einer zweiten Finne in einem zweiten Gebiet der Halbleitervorrichtung, das Bilden einer Spacer-Schicht über der ersten Finne und der zweiten Finne und das Bilden einer ersten Maskenschicht über der Spacer-Schicht in dem zweiten Gebiet, wobei die erste Maskenschicht die zweite Finne bedeckt und die erste Finne von der ersten Maskenschicht beabstandet ist. Das Verfahren umfasst auch das Implantieren eines ersten Dotierstoffs, der einen ersten Dotierungstyp aufweist, in der Spacer-Schicht über der ersten Finne nach dem Bilden der ersten Maskenschicht, wobei die Spacer-Schicht Source/Drain-Gebiete der ersten Finne während des Implantierens des ersten Dotierstoffs bedeckt. Das Verfahren umfasst ferner das Entfernen der ersten Maskenschicht nach dem Implantieren des ersten Dotierstoffs und das Durchführen eines ersten Temperprozesses.
  • In noch anderen Ausführungsformen umfasst ein Verfahren zum Bilden einer Fin-Feldeffekttransistorvorrichtung (Fin Field-Effect Transistor - FinFET) das Bilden einer ersten Finne, die über einem Substrat in einem ersten Gebiet einer Halbleitervorrichtung hervorsteht, das Bilden einer zweiten Finne, die über dem Substrat in einem zweiten Gebiet der Halbleitervorrichtung hervorsteht, das Abscheiden einer Spacer-Schicht über der ersten und der zweiten Finne und das Abdecken der Spacer-Schicht in dem zweiten Gebiet mit einem Photoresist (PR), wobei die Spacer-Schicht in dem ersten Gebiet durch das PR freiliegt. Das Verfahren umfasst auch das Durchführen eines Plasmaprozesses unter Verwendung eines Gases, das As und Xe umfasst, wobei das PR die Spacer-Schicht in dem zweiten Gebiet von dem Plasmaprozess abschirmt und die Spacer-Schicht die Source/Drain-Gebiete der ersten Finne von dem Plasmaprozess abschirmt, wobei der Plasmaprozess As in der Spacer-Schicht implantiert. Das Verfahren umfasst ferner nach dem Durchführen des Plasmaprozesses das Entfernen des PR unter Verwendung einer Sulfuric Peroxide Mixture (SPM) Lösung und nach dem Entfernen des PR das Durchführen eines Temperprozesses in einer Umgebung, die O2 und N2 umfasst, um das implantierte As von der Spacer-Schicht in die Source/Drain-Gebiete der ersten Finne zu treiben.

Claims (18)

  1. Verfahren, das Folgendes umfasst: Bilden einer Spacer-Schicht (72) über einer Halbleiterfinne (64), die über einem Substrat (50) hervorsteht; Dotieren der Spacer-Schicht (72) unter Verwendung eines ersten Dotierstoffs (76), während die Spacer-Schicht (72) Source/Drain-Gebiete (80) der Halbleiterfinne (64) bedeckt; und Durchführen eines thermischen Temperprozesses (810) nach dem Dotieren; wobei das Dotieren das Dotieren der Spacer-Schicht (72) unter Verwendung eines Plasmadotierungsprozesses umfasst; wobei der Plasmadotierungsprozess eine Schicht (77), die den ersten Dotierstoff (76) umfasst, über der Spacer-Schicht (72) abscheidet, wobei das Verfahren ferner das Entfernen der abgeschiedenen Schicht (77) vor dem Durchführen des thermischen Temperprozesses umfasst.
  2. Verfahren nach Anspruch 1, wobei der Plasmadotierungsprozess unter Verwendung einer Gasquelle durchgeführt wird, die den ersten Dotierstoff (76) und ein Inertgas (78) umfasst.
  3. Verfahren nach Anspruch 2, wobei der erste Dotierstoff (76) As ist und das Inertgas (78) von der Gruppe ausgewählt ist, die im Wesentlichen aus Xe , He, Ar, Ne und Kr besteht.
  4. Verfahren nach Anspruch 3, wobei die Gasquelle (76, 78) des Plasmadotierungsprozesses etwa 5% bis etwa 10% As und etwa 90% bis etwa 95 % Xe umfasst.
  5. Verfahren nach Anspruch 4, wobei der Plasmadotierungsprozess mit einer Implantationsenergie von etwa 0,5 kV bis etwa 2,5 kV durchgeführt wird.
  6. Verfahren nach Anspruch 1, wobei das Entfernen der abgeschiedenen Schicht (77) unter Verwendung einer Sulfuric Peroxide Mixture, SPM, Lösung durchgeführt wird.
  7. Verfahren nach Anspruch 6, wobei das Entfernen während eines Zeitintervalls zwischen etwa 30 Sekunden bis etwa 60 Sekunden bei einer Temperatur zwischen etwa 150 °C bis etwa 180 °C durchgeführt wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Durchführen des thermischen Temperprozesses (810) das Durchführen des thermischen Temperprozesses bei einer Temperatur zwischen etwa 1000 °C bis etwa 1050 °C umfasst.
  9. Verfahren nach Anspruch 8, wobei der thermische Temperprozess (810) in einer Umgebung durchgeführt wird, die O2 umfasst.
  10. Verfahren nach Anspruch 8 oder 9, wobei der thermische Temperprozess (810) in einer Gasumgebung durchgeführt wird, die etwa 2 % bis 3 % O2 und etwa 97 % bis 98 % N2 umfasst.
  11. Verfahren, das Folgendes umfasst: Bilden einer ersten Finne (64) in einem ersten Gebiet (50A) einer Halbleitervorrichtung (100) und einer zweiten Finne (64) in einem zweiten Gebiet (50B) der Halbleitervorrichtung; Bilden einer Spacer-Schicht (72) über der ersten Finne (64) und der zweiten Finne (64); Bilden einer ersten Maskenschicht (74) über der Spacer-Schicht (72) in dem zweiten Gebiet (50B), wobei die erste Maskenschicht (74) die zweite Finne (64) abdeckt und die erste Finne (64) von der ersten Maskenschicht (74) beabstandet ist; Implantieren eines ersten Dotierstoffs (76), der einen ersten Dotierungstyp aufweist, in der Spacer-Schicht (72) über der ersten Finne (64) und durch Abscheiden einer Schicht (77) über der Spacer-Schicht (72) nach dem Bilden der ersten Maskenschicht (74), wobei die Spacer-Schicht (72) Source/Drain-Gebiete (80) der ersten Finne (64) während des Implantierens des ersten Dotierstoffs (76) bedeckt; Entfernen der durch das Implantieren abgeschiedenen Schicht (77) und der ersten Maskenschicht (74) nach dem Implantieren des ersten Dotierstoffs (76); und Durchführen eines ersten Temperprozesses (810).
  12. Verfahren nach Anspruch 11, wobei der erste Dotierstoff (76) As ist und das Implantieren das Durchführen eines Plasmadotierungsprozesses unter Verwendung von As und Xe umfasst.
  13. Verfahren nach Anspruch 11 oder 12, wobei das Entfernen der ersten Maskenschicht (74) das Entfernen der ersten Maskenschicht (74) unter Verwendung einer Sulfuric Peroxide Mixture, SPM, Lösung bei einer Temperatur zwischen etwa 150 °C bis etwa 180 °C umfasst.
  14. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 13, wobei der erste Temperprozess (810) bei einer Temperatur zwischen etwa 1000 °C bis etwa 1050 °C in einer Umgebung durchgeführt wird, die Sauerstoff umfasst.
  15. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 14, das ferner nach dem Durchführen des ersten Temperprozesses (810) Folgendes umfasst: Bilden einer zweiten Maskenschicht über der Spacer-Schicht (72) in dem ersten Gebiet (50A), wobei die zweite Maskenschicht die erste Finne (64) abdeckt und die zweite Finne (64) von der zweiten Maskenschicht beabstandet ist; Implantieren eines zweiten Dotierstoffs, der einen zweiten Dotierungstyp aufweist, der sich von dem ersten Dotierungstyp unterscheidet, in der Spacer-Schicht (72) über der zweiten Finne (64) nach dem Bilden der zweiten Maskenschicht; Entfernen der zweiten Maskenschicht nach dem Implantieren des zweiten Dotierstoffs; und Durchführen eines zweiten Temperprozesses (810).
  16. Verfahren zum Bilden einer Fin-Feldeffekttransistorvorrichtung, FinFET, das Folgendes umfasst: Bilden einer ersten Finne (64), die über einem Substrat (50) hervorsteht, in einem ersten Gebiet (50A) einer Halbleitervorrichtung (100); Bilden einer zweiten Finne (64), die über dem Substrat hervorsteht (50), in einem zweiten Gebiet (50B) der Halbleitervorrichtung; Abscheiden einer Spacer-Schicht (72) über der ersten Finne und der zweiten Finne; Abdecken der Spacer-Schicht (72) in dem zweiten Gebiet (50B) mit einem Photoresist (74), PR wobei die Spacer-Schicht (72) in dem ersten Gebiet (50A) durch das PR freiliegt; Durchführen eines Plasmaprozesses unter Verwendung eines Gases, das As (76) und Xe (78) umfasst, wobei das PR die Spacer-Schicht (72) in dem zweiten Gebiet (50B) von dem Plasmaprozess abschirmt und die Spacer-Schicht (72) die Source/Drain-Gebiete (80) der ersten Finne (64) von dem Plasmaprozess abschirmt, wobei der Plasmaprozess As (76) in der Spacer-Schicht (72) und in einer Dotier-Schicht (77) über der Spacer-Schicht (72) implantiert; nach dem Durchführen des Plasmaprozesses, Entfernen der Dotierschicht (77) und des PR (74) unter Verwendung einer Sulfuric Peroxide Mixture, SPM Lösung; und nach dem Entfernen des PR (72), Durchführen eines Temperprozesses (810) in einer Umgebung, die O2 und N2 umfasst, um das implantierte As (76) von der Spacer-Schicht (72) in die Source/Drain-Gebiete (80) der ersten Finne zu treiben.
  17. Verfahren nach Anspruch 16, wobei der Plasmaprozess einen Plasmadotierungsprozess umfasst, der ein Gas verwendet, das etwa 5 % bis etwa 10 % As (76) und etwa 90 % bis etwa 95 % Xe (78) umfasst und wobei eine Implantationsenergie des Plasmadotierungsprozesses zwischen etwa 0,5 kV bis etwa 2,5 kV beträgt.
  18. Verfahren nach Anspruch 16 oder 17, wobei die Temperatur der SPM-Lösung zwischen etwa 150 °C bis 180 °C beträgt und der Temperprozess (810) bei einer Temperatur zwischen etwa 1000 °C bis etwa 1050 °C durchgeführt wird.
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