KR101096244B1 - 반도체 메모리소자의 제조방법 - Google Patents
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Abstract
컨택저항을 감소시키면서 반도체기판 내 컨택저항(Rc)의 산포를 개선할 수 있는 반도체 메모리소자의 제조방법은, 반도체기판 상에 하부 도전층을 형성하는 단계와, 하부 도전층 상에 절연막을 형성하는 단계와, 절연막을 식각하여 하부 도전층의 일부를 노출하는 컨택홀을 형성하는 단계와, 컨택홀에 컨택플러그를 형성하는 단계와, 반도체기판의 영역별로 온도를 다르게 하여 플라즈마 도핑 공정을 실시함으로써 컨택플러그를 도핑시키는 단계, 및 컨택플러그를 통해 하부 도전층과 접속된 상부 도전층을 형성하는 단계를 포함한다.
랜딩플러그컨택, 컨택저항, 플라즈마 도핑, 플레이튼
Description
본 발명은 반도체 메모리소자의 제조방법에 관한 것으로, 특히 컨택 저항을 감소시킬 수 있는 반도체 메모리소자의 제조방법에 관한 것이다.
최근 반도체 메모리소자의 집적도가 증가함에 따라, 컨택홀의 크기도 작아지고 있다. 디램(DRAM; Dynamic Random Access Memory) 소자의 경우, 반도체기판의 불순물영역과 상부 도전막, 예컨대 비트라인 및 스토리지노드와의 전기적 연결을 위해 랜딩플러그컨택(LPC; Landing Plug Contact)을 이용하고 있다. 즉 게이트스택으로 이루어지는 워드라인 사이의 랜딩플러그 컨택홀 내에 도전막을 채워 랜딩플러그컨택을 형성하고, 비트라인컨택 및 스토리지노드컨택을 이 랜딩플러그컨택에 연결되도록 한다. 일반적으로 랜딩플러그컨택(LPC)은 폴리실리콘막으로 형성한다.
그러나 집적도 증가에 따른 디자인 룰(design rule)의 감소로 인해, 트랜지스터와 같은 능동소자가 배치되는 활성영역의 면적도 좁아지고, 그 결과 랜딩플러그컨택층이 형성되는 랜딩플러그컨택홀의 면적도 점점 좁아지고 있는 실정이다. 이와 같이 랜딩플러그컨택홀의 면적이 점점 좁아짐에 따라 랜딩플러그컨택의 저항은 점점 증가하는 반면에 동작 전류는 오히려 감소하고 있다. 특히 컨택저항이 중요한 요소로 작용하는 비트라인 컨택의 경우, 컨택저항의 증가는 충분한 양의 동작전류를 발생시키는데 장애가 되며, 이는 고속동작을 요구하는 메모리소자의 특성을 저하시키는 중요한 원인들 중 하나로 작용한다.
이와 같은 컨택저항의 증가에 따른 문제를 극복하기 위한 방법으로서, 랜딩플러그컨택을 형성한 후 불순물이온을 주입하는 방법이 있다. 랜딩플러그컨택에 불순물을 도핑시키는 방법으로, 도전막을 증착한 후 P형의 불순물을 이온주입하거나 플라즈마 도핑 방법으로 도핑하였다. 그러나, 이온주입 방법으로 도전막을 도핑하는 방법은, 다량의 P형 도펀트를 도전막에 주입하기 위해서는 한 장의 웨이퍼당 30분 이상의 시간이 소요되기 때문에 양산성이 없다는 문제점이 있다. 플라즈마 도핑 방법의 경우에는 양산성은 확보되지만, 플라즈마 자체의 불균일성으로 인해 반도체기판 내에서 컨택저항(Rc)의 산포가 열화되는 문제점이 지적되고 있다.
도 1은 플라즈마 도핑과 이온주입 방식을 사용하여 비트라인 컨택을 도핑시킨 경우의 컨택저항의 분포를 나타낸 그래프이다. X축은 반도체기판의 반경을 나타내고 Y축은 단위 면적당 저항의 크기를 나타낸다.
도 1을 참조하면, 반도체기판의 외곽으로 갈수록 이온주입 방식으로 비트라인 컨택을 도핑시킨 경우(110)에 비해 플라즈마 도핑 방식으로 비트라인 컨택을 도핑시킨 경우(120), 최대 200％ 정도의 컨택저항의 산포를 나타내고 있다.
따라서, 플라즈마 도핑 방식으로 사용하여 컨택저항을 효과적으로 감소시키면서 반도체기판내 컨택 저항(Rc)의 산포를 개선할 수 있는 방법이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 컨택저항을 감소시키면서 반도체기판 내 컨택저항(Rc)의 산포를 개선할 수 있는 반도체 메모리소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 메모리소자의 제조방법은, 반도체기판 상에 하부 도전층을 형성하는 단계와, 하부 도전층 상에 절연막을 형성하는 단계와, 절연막을 식각하여 하부 도전층의 일부를 노출하는 컨택홀을 형성하는 단계와, 컨택홀에 컨택플러그를 형성하는 단계와, 반도체기판의 영역별로 온도를 다르게 하여 플라즈마 도핑 공정을 실시함으로써 컨택플러그를 도핑시키는 단계, 및 컨택플러그를 통해 하부 도전층과 접속된 상부 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 컨택플러그를 도핑시키는 단계에서, 국부적으로 온도 조절이 가능한 플레이튼을 사용하여 상기 반도체기판의 온도를 조절할 수 있다.
상기 컨택플러그를 도핑시키는 단계에서, 상기 플레이튼의 온도를 20 ∼ 100℃의 범위 내에서 조절할 수 있다.
상기 컨택플러그를 도핑시키는 단계에서, 상기 플레이튼의 각 영역별 플라즈마 가스의 압력을 1 ∼ 20Torr 범위 내에서 다르게 조절할 수 있다.
상기 컨택플러그를 도핑시키는 단계에서, 상기 반도체기판의 중심부의 온도 를 외곽부보다 높게 조절할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 메모리소자의 제조방법은, 소자분리영역에 의해 한정되는 활성영역을 갖는 반도체기판 위에 게이트스택을 형성하는 단계와, 게이트스택 측벽에 절연막 스페이서를 형성하는 단계와, 스페이서 사이를 제1 절연막으로 채우는 단계와, 활성영역 위의 제1 절연막을 제거하여 활성영역을 노출시키는 단계와, 노출된 활성영역 위에 스페이서 사이를 채우는 컨택플러그를 형성하는 단계와, 반도체기판의 영역별로 온도를 다르게 하여 플라즈마 도핑 공정을 실시함으로써 컨택플러그를 도핑시키는 단계와, 컨택플러그가 도핑된 결과물 전면에 제2 절연막을 형성하는 단계와, 제2 절연막의 일부를 제거하여 비트라인 컨택이 이루어질 컨택플러그를 노출시키는 단계, 및 컨택플러그에 접촉되도록 비트라인도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 컨택플러그를 도핑시키는 단계에서, 국부적으로 온도 조절이 가능한 플레이튼을 사용하여 상기 반도체기판의 온도를 조절하며, 상기 플레이튼의 온도를 20 ∼ 100℃의 범위 내에서 조절할 수 있다.
상기 컨택플러그를 도핑시키는 단계에서, 상기 반도체기판의 각 영역별 플라즈마 가스의 압력을 1 ∼ 20Torr 범위 내에서 다르게 조절할 수 있다.
상기 컨택플러그를 도핑시키는 단계에서, 상기 반도체기판의 중심부의 온도를 외곽부보다 높게 조절할 수 있다.
상기 컨택플러그를 도핑시키는 단계에서, 상기 불순물이온으로 31P 또는 75As를 사용할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
본 발명은 컨택 저항을 개선하기 위하여 컨택플러그를 도핑시키는 과정에서 기존의 이온주입 장비를 사용하지 않고 영역별로 온도 조절이 가능한 플라즈마 도핑 장비를 이용하여 컨택 표면을 고농도로 도핑시킴으로써 컨택저항을 감소시키면서 반도체기판 내 컨택저항의 산포를 개선하여 동작전류 개선 및 고속동작을 가능하게 하는 방법을 제시한다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 메모리소자의 컨택 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 2를 참조하면, 실리콘(Si) 기판과 같은 반도체기판(200) 위에 복수개의 게이트스택(210)들을 형성한다. 반도체기판(200)은 소자분리영역(201)에 의해 한정되는 활성영역(202)을 가지며, 소자분리영역(201)에는 소자분리막(203)이 배치된다. 복수개의 게이트스택(210)들은 상호 일정 간격 이격되도록 형성되며, 비록 도면에 나타내지는 않았지만 라인 형태로 형성된다. 게이트스택(210)은 게이트절연막(211), 게이트도전막(212) 및 하드마스크(213)가 순차적으로 적층되는 구조로 형성한다. 일 예에서, 게이트절연막(211)은 산화막으로 형성하고, 게이트도전막(212)은 폴리실리콘막으로 형성하며, 그리고 하드마스크(213)는 질화막으로 형성한다.
도 3을 참조하면, 게이트스택(210)의 측면에 절연막 스페이서(220)를 형성한다. 이를 위해 먼저 게이트스택(210)이 형성된 반도체기판의 전면에 스페이서용 절연막을 형성한다. 일 예에서, 스페이서용 절연막으로 산화막, 질화막 또는 실리콘산화질화(SixOyNz)막을 사용한다. 다음에 스페이서용 절연막에 대한 이방성 식각, 예컨대 에치백(etchback)을 게이트스택(210) 상부면 및 반도체기판(200)의 표면이 노출될 때까지 수행한다. 그러면 게이트스택(210) 측면에 절연막 스페이서(220)만 남게 된다. 스페이서(220)를 형성한 후에는, 비록 도면에 나타내지는 않았지만, 통상의 이온주입공정을 수행하여 반도체기판(200)의 활성영역(202)에 소스/드레인영역과 같은 불순물영역 형성을 위한 이온주입을 수행한다.
다음에 스페이서(220) 사이의 공간이 채워지도록 전면에 절연막을 증착한 후 평탄화를 수행하여 평탄화된 제1 절연막(231)을 형성한다. 이 평탄화는 화학적기계적연마(CMP; Chemical Mechanical Polishing) 방법을 사용하여 수행할 수 있으며, 게이트스택(210)이 표면이 노출될 때까지 수행할 수 있다.
도 4를 참조하면, 스페이서(220) 사이에 채워져 있는 제1 절연막(231)을 선택적으로 제거하여 반도체기판(200)의 활성영역(202)을 일부 노출시키는 랜딩플러그컨택홀(301, 302, 303)을 형성한다. 제1 절연막(231)을 선택적으로 제거하기 위해서는, 먼저 제1 절연막(231) 위에 제거하고자 하는 제1 절연막(231)을 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 그리고 이 포토레지스트 패턴을 식각마스크로 반도체기판(200)의 활성영역(202) 표면이 노출되도록 제1 절연막(231)의 노출 부분을 식각한다. 랜딩플러그컨택홀(301, 302, 303)을 형성한 후에는 포토레지 스트 패턴을 제거한다. 랜딩플러그컨택홀(301)은 활성영역(202)과 비트라인과의 전기적 연결을 위한 것이고, 랜딩플러그컨택홀(302, 303)은 활성영역(202)과 스토리지노드와의 전기적 연결을 위한 것이다.
도 5를 참조하면, 랜딩플러그컨택홀이 형성된 결과물 상에 도전막, 예를 들어 폴리실리콘막을 랜딩플러그컨택홀이 채워지도록 증착한다. 폴리실리콘막은 화학기상증착(CVD ; Chemical Vapor Deposition) 방식으로 증착할 수 있다. 증착된 폴리실리콘막에 에치백을 수행하여 랜딩플러그컨택(241, 242, 243)을 형성한다. 다음에, 컨택저항의 추가적인 감소를 위해 랜딩플러그컨택(141, 142, 143) 상부를 고농도로 도핑시킨다. 이때, 불순물이온으로 31P 이온 또는 75As 이온을 사용할 수 있다. 또한, 랜딩플러그컨택을 도핑시키는 공정은 플라즈마 도핑 방식을 사용하여 수행하되, 반도체기판이 장착되는 플레이튼(platen)의 온도를 영역별로 조절 가능한 플라즈마 도핑 장비를 사용하여 수행한다. 이때, 플레이튼의 온도를 20 ∼ 100℃의 범위 내에서 영역별로 조절할 수 있으며, 플레이튼의 온도를 컨트롤하기 위하여 플레이튼의 영역별 플라즈마 가스, 예를 들어 헬륨(He), 크세논(Xe) 또는 아르곤(Ar) 등의 압력을 1 ∼ 20Torr 범위 내에서 각각 조절할 수 있다.
기존의 플라즈마 도핑을 수행하게 되면 반도체기판의 중심부가 가장자리에 비해 약 10℃ 정도 상대적으로 온도가 낮다. 따라서, 컨택저항 감소를 위해 플라즈마 도핑을 수행하면 반도체기판의 중심부와 외곽부에서 도핑 프로파일에 차이가 발생하고 이로 인해 컨택저항에 산포가 발생하게 된다. 그러나, 본 발명에서와 같이 부분적으로 온도 조절이 가능한 플레이튼을 사용하여 반도체기판의 중심부의 온도 가 외곽부의 온도에 비해 높게 설정되도록 하면, 플라즈마 도핑과정에서 반도체기판의 중심부와 외곽부에서의 도핑 프로파일이 균일하게 나타나며, 결과적으로 랜딩플러그컨택의 컨택저항이 반도체기판 전체 영역에 걸쳐 균일하게 나타나게 된다.
도 6을 참조하면, 랜딩플러그컨택에 대한 도핑이 수행된 결과물 상에 제2 절연막(232)을 형성한다. 제2 절연막(232)은 스페이서(220)와 충분한 식각선택비를 갖는 물질로 형성하여, 후속 공정에서 제2 절연막(232)에 대한 식각시 스페이서(220)의 영향이 최소화되도록 한다. 다음에 제2 절연막(232) 위에 비트라인 컨택홀이 형성될 영역을 노출하는 포토레지스트 패턴(도시되지 않음)을 형성한다. 포토레지스트 패턴을 마스크로 한 식각을 수행하여 제2 절연막(232)의 노출 부분을 제거하여 비트라인 컨택홀을 형성한다. 포토레지스트 패턴을 제거한 후, 제2 절연막(232), 스페이서(220) 및 랜딩플러그컨택(241)의 노출 표면 위에 장벽금속층(250)을 형성한다. 다음, 장벽금속층(250) 위에 도전막을 증착하여 비트라인 도전층(260)을 형성한다. 비트라인 도전층(260)은 티타늄(Ti), 티타늄나이트라이드(TiN), 코발트(Co), 니켈(Ni) 또는 텅스텐(W)으로 형성할 수 있다. 비록 본 실시예에서는 비트라인컨택을 예로 들었지만, 랜딩플러그컨택(242, 243)과 캐패시터의 스토리지노드와의 연결 또한 이와 유사하게 수행될 수 있다.
도 7a 및 도 7b는 반도체기판의 영역별 플레이튼의 온도를 변경하여 컨택저항 감소를 위한 이온주입을 진행한 후 나타나는 컨택저항의 산포를 나타낸 도면이다.
기존의 방법을 사용한 경우(도 7a) 컨택저항의 산포가 ∼525Ω 정도인 것에 비해 반도체기판의 영역별 플레이큰의 온도를 변경한 경우(도 7b) 컨택저항의 산포가 ∼394Ω 정도로 ∼22％ 정도의 산포 개선이 이루어졌으며, 컨택저항도 1289Ω에서 1164Ω으로 10％ 정도 개선되었음을 확인하였다.
이와 같이, 본 발명에 의한 반도체 메모리장치의 제조방법에 따르면, 컨택 저항을 개선하기 위하여 컨택플러그를 도핑시키는 과정에서 영역별로 온도 조절이 가능한 플라즈마 도핑 장비를 이용하여 컨택 표면을 고농도로 도핑시킴으로써 컨택저항을 감소시키면서 반도체기판 내 컨택저항의 산포를 개선하여 동작전류 개선 및 고속동작을 가능하게 한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 플라즈마 도핑과 이온주입 방식을 사용하여 비트라인 컨택을 도핑시킨 경우의 컨택저항의 분포를 나타낸 그래프이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 메모리소자의 컨택 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 7a 및 도 7b는 반도체기판의 영역별 플레이튼의 온도를 변경하여 컨택저항 감소를 위한 이온주입을 진행한 후 나타나는 컨택저항의 산포를 나타낸 도면이다.
Claims (10)
- 반도체기판 상에 하부 도전층을 형성하는 단계;상기 하부 도전층 상에 절연막을 형성하는 단계;상기 절연막을 식각하여 상기 하부 도전층의 일부를 노출하는 컨택홀을 형성하는 단계;상기 컨택홀에 컨택플러그를 형성하는 단계;플라즈마 도핑 공정을 실시함으로써 상기 컨택플러그를 도핑시키되, 상기 플라즈마 도핑 공정은, 상기 반도체기판의 중심부의 온도를 외곽부보다 높게 조절한 상태에서 수행하는 단계; 및상기 컨택플러그를 통해 상기 하부 도전층과 접속된 상부 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제1항에 있어서,상기 컨택플러그를 도핑시키는 단계에서,국부적으로 온도 조절이 가능한 플레이튼을 사용하여 상기 반도체기판의 온도를 조절하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제2항에 있어서,상기 컨택플러그를 도핑시키는 단계에서,상기 플레이튼의 온도를 20 ∼ 100℃의 범위 내에서 조절하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제2항에 있어서,상기 컨택플러그를 도핑시키는 단계에서,상기 플레이튼의 각 영역별 플라즈마 가스의 압력을 1 ∼ 20Torr 범위 내에서 다르게 조절하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 삭제
- 소자분리영역에 의해 한정되는 활성영역을 갖는 반도체기판 위에 게이트스택을 형성하는 단계;상기 게이트스택 측벽에 절연막 스페이서를 형성하는 단계;상기 스페이서 사이를 제1 절연막으로 채우는 단계;상기 활성영역 위의 제1 절연막을 제거하여 상기 활성영역을 노출시키는 단계;상기 노출된 활성영역 위에 상기 스페이서 사이를 채우는 컨택플러그를 형성하는 단계;플라즈마 도핑 공정을 실시함으로써 상기 컨택플러그를 도핑시키되, 상기 플라즈마 도핑 공정은, 상기 반도체기판의 중심부의 온도를 외곽부보다 높게 조절한 상태에서 수행하는 단계;상기 컨택플러그가 도핑된 결과물 전면에 제2 절연막을 형성하는 단계;상기 제2 절연막의 일부를 제거하여 비트라인 컨택이 이루어질 컨택플러그를 노출시키는 단계; 및상기 컨택플러그에 접촉되도록 비트라인도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제6항에 있어서,상기 컨택플러그를 도핑시키는 단계에서,국부적으로 온도 조절이 가능한 플레이튼을 사용하여 상기 반도체기판의 온도를 조절하며,상기 플레이튼의 온도를 20 ∼ 100℃의 범위 내에서 조절하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제6항에 있어서,상기 컨택플러그를 도핑시키는 단계에서,상기 반도체기판의 각 영역별 플라즈마 가스의 압력을 1 ∼ 20Torr 범위 내에서 다르게 조절하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 삭제
- 제6항에 있어서,상기 컨택플러그 도핑을 위한 불순물이온으로 31P 또는 75As를 사용하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
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