CN112530946A - 半导体结构及其制作方法 - Google Patents

Abstract

本发明涉及一种半导体结构及其制作方法。该方法包括：提供衬底；在所述衬底中形成位线接触孔；在所述位线接触孔内表面形成第一导电层；在所述第一导电层上形成第二导电层，其中，所述第一导电层的刻蚀速率大于所述第二导电层的刻蚀速率；刻蚀所述第一导电层和所述第二导电层形成位线插塞。由于第一导电层的刻蚀速率大于第二导电层的刻蚀速率，因此可以在较短的时间内完成既定深度的沟槽的刻蚀，然后在沟槽中通过填充隔离材料可以防止发生漏电情况，并降低第二导电层的损耗，避免第二导电层因过度刻蚀而变得狭小。

Description

半导体结构及其制作方法

技术领域

本发明涉及半导体制作工艺技术领域，尤其涉及一种半导体结构及其制作方法。

背景技术

随着半导体结构尺寸的微缩，DRAM中位线插塞和电容插塞的距离越来越短，在保证位线插塞的导通性能同时避免位线插塞和电容插塞之间的隔离显的愈加重要。

发明内容

基于此，针对小尺寸半导体结构中位线无法兼顾良好导电能力和良好的隔离结构的问题，提供了一种半导体结构的制作方法。

本发明实施例提供了一种半导体结构的制作方法，包括：

提供衬底；

在所述衬底中形成位线接触孔；

在所述位线接触孔内表面形成第一导电层；

在所述第一导电层上形成第二导电层，其中，所述第一导电层的刻蚀速率大于所述第二导电层的刻蚀速率；

刻蚀所述第一导电层和所述第二导电层形成位线插塞。

在其中一个实施例中，所述制作方法还包括：

在所述第二导电层上形成第三导电层，刻蚀所述第三导电层形成位线。

在其中一个实施例中，所述第一导电层、所述第二导电层和所述第三导电层的刻蚀在同一刻蚀步骤中完成。

在其中一个实施例中，所述第一导电层共形的形成在所述位线接触孔的内表面，所述第二导电层完全填充或部分填充所述位线接触孔。

在其中一个实施例中，所述第二导电层沿所述位线接触孔底部方向上具有第一尺寸，所述位线具有第二尺寸，所述第二尺寸小于或等于所述第一尺寸。

在其中一个实施例中，所述位线插塞包括第一导电层插塞和第二导电层插塞，所述第一导电层插塞沿所述位线接触孔底面方向上的尺寸小于或等于所述第二导电层插塞沿所述位线接触孔底面方向上的尺寸。

在其中一个实施例中，所述位线插塞还包括衬底凸部，所述衬底凸部位于所述第一导电层插塞下方。

在其中一个实施例中，所述第一导电层的形成方法包括原子层沉积，所述第一导电层的厚度为5～15nm。

在其中一个实施例中，所述位线插塞的形成方法包括：

利用所述第一导电层和所述第二导电层的刻蚀选择比自对准的去除所述位线接触孔侧壁的所述第一导电层。

在其中一个实施例中，所述第一导电层为第一含硅层，所述第二导电层为第二含硅层，所述第一含硅层的离子掺杂浓度大于所述第二含硅层的离子掺杂浓度。

在其中一个实施例中，采用有N型杂质或P型杂质的掺杂多晶硅材料形成所述第一导电层，采用未掺杂的多晶硅材料形成所述第二导电层。

基于同一发明构思，本发明实施例还提供了一种半导体结构，包括：

衬底，所述衬底包括位线接触孔；

位线插塞，位于所述位线接触孔中，所述位线插塞包括刻蚀第一导电层形成的第一导电层插塞和刻蚀第二导电层形成的第二导电层插塞，所述第一导电层的刻蚀速率大于所述第二导电层的刻蚀速率；

其中，所述第一导电层插塞沿所述位线接触孔底部方向的尺寸小于或等于所述第二导电层插塞沿所述位线接触孔底部方向的尺寸。

在其中一个实施例中，所述位线插塞还包括衬底凸部，所述衬底凸部位于所述第一导电层插塞下方。

综上，本发明实施例提供了一种半导体结构及其制作方法。该制作方法包括：提供衬底；在所述衬底中形成位线接触孔；在所述位线接触孔内表面形成第一导电层；在所述第一导电层上形成第二导电层，其中，所述第一导电层的刻蚀速率大于所述第二导电层的刻蚀速率；刻蚀所述第一导电层和所述第二导电层形成位线插塞。本发明中，通过先在所述位线接触孔的内表面形成第一导电层，然后再形成第二导电层，由于所述第一导电层的刻蚀速率大于所述第二导电层的刻蚀速率，因此可以在较短的时间内完成既定深度的沟槽的刻蚀，然后在所述沟槽中通过填充隔离材料可以防止发生漏电情况。此外由于第二导电层的刻蚀速率较大，因此刻蚀所需的时间较短，所以第二导电层也不会因过度刻蚀而变得狭小，形成的位线结构具有较宽的通道带。

附图说明

图1为发明实施例提供的一种半导体结构的制作方法流程图；

图2为发明实施例提供的形成位线接触孔的衬底的结构示意图；

图3为发明实施例提供的形成第一导电层的衬底的结构示意图；

图4为发明实施例提供的形成第一导电层和第二导电层的衬底的结构示意图；

图5为发明另一实施例提供的形成第一导电层和第二导电层的衬底的结构示意图；

图6为发明实施例提供的形成位线插塞后的衬底的结构示意图；

图7和图8为发明另一实施例提供的形成位线结构后的衬底的结构示意图；

图9为发明实施例提供的形成隔离层的衬底的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施的限制。

请参见图1，本发明实施例提供了一种半导体结构的制作方法，包括：

步骤S110，提供衬底；

步骤S120，在所述衬底中形成位线接触孔300；

步骤S130，在所述位线接触孔300内表面形成第一导电层400；

步骤S140，在所述第一导电层400上形成第二导电层500，其中，所述第一导电层400的刻蚀速率大于所述第二导电层500的刻蚀速率；

步骤S150，刻蚀所述第一导电层400和所述第二导电层500形成位线插塞。

可以理解，通过先在所述位线接触孔300的内表面形成第一导电层400，然后再形成第二导电层500，由于所述第一导电层400的刻蚀速率大于所述第二导电层500的刻蚀速率，因此可以在较短的时间内完成既定深度的位线插塞的刻蚀，然后在所述位线插塞侧壁上形成隔离层防止发生漏电情况。此外由于第二导电层500的刻蚀速率较小，因刻蚀所需的时间较短，所以第二导电层也不会因过度刻蚀而变得狭小，形成的位线插塞具有较宽的通道带。

本实施例中，所述衬底可为硅衬底、外延硅衬底、硅锗衬底、碳化硅衬底或硅覆绝缘衬底，但不以此为限。所述第一导电层和所述第二导电层包括非金属导电层和金属层，所述非金属导电层可包括多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料，所述金属层可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料。

请参见图2，所述衬底还包括形成在所述衬底中的隔离结构100，所述隔离结构100限定了有源区。可选的，在所述衬底上形成介电层200，所述介电层200可以包括氧化硅、氧氮化硅、无定形硅，无定形碳等任一介电材料或者其任意组合。利用图案工艺在所述介电层200和所述衬底中形成位线接触孔300，其中所述图案工艺包括涂覆光刻胶、曝光、刻蚀、清洗等步骤。位线接触孔300可用于DRAM，NAND等存储功能器件的制造中，但不以此为限。

在一个实施例中，如图3所示，所述在所述位线接触孔300的内表面形成所述第一导电层400。作为示例，所述第一导电层400共形的形成在所述位线接触孔300的内表面。具体的，可以通过原子层沉积方式(ALD)形成所述第一导电层，所述第一导电层的厚度5～15nm,如5nm，8nm，11nm等。也可通过其他方式形成所述第一导电层，如物理气相沉积，化学气相沉积，外延生长等。

在一个实施例中，所述第一导电层400为第一含硅层，所述第一含硅层的形成方法包括：

在所述位线接触孔300的内表面上形成多晶硅层；

根据第一预设离子掺杂浓度，对所述多晶硅材料进行离子掺杂，形成所述第一含硅层。

本实施例中，如图4所示，在形成第一多晶硅层后，利用P型杂质离子或N型杂质离子对所述第一多晶硅层行掺杂，从而形成第一含硅层。

在所述第一导电层400上形成第二导电层500，其中，所述第一导电层400的刻蚀速率大于所述第二导电层500的刻蚀速率。

在一实施例中，所述第二导电层500完全填充或部分填充所述位线接触孔。当所述第二导电层500部分填充所述位线接触孔时，可以减少后续形成的位线接触的长度，缩短电信号的传输时间，提高电信号的传输速率。

本另一实施例中，请参见图4和图5，所述第二导电层500为第二含硅层，所述第二含硅层的形成方法包括：

在形成第一导电层400的衬底上再形成一个第二多晶硅层，根据第二预设离子掺杂浓度，对所述第二多晶硅图案进行掺杂，从而形成第二含硅层。可选的，如图5所示，可通过回刻蚀工艺或者化学机械抛光工艺去除衬底或介质层200上部的第一含硅层和第二多晶硅层，之后再根据第二预设离子掺杂浓度，对所述第二多晶硅图案进行掺杂，从而形成第二含硅层，可避免刻蚀工艺或者化学机械抛光工艺对掺杂过的第二多晶硅层的影响，改善电性。

本实施例中，所述第一含硅层的离子掺杂浓度大于所述第二含硅层的离子掺杂浓度。

在其中一个实施例中，采用有N型杂质或P型杂质的掺杂多晶硅材料形成所述第一导电层400，未掺杂的多晶硅材料形成所述第二导电层500。可以理解，采用相同的杂质离子进行掺杂时，有利控制刻蚀速度，此外还可以节省生产成本。杂质可以包括N型杂质或P型杂质。N型杂质可以包括磷或砷(As)，而P型杂质可以包括硼。

在其中一个实施例中，采用离子注入的方式对所述第一导电层400和所述第二导电层500进行离子掺杂。本实施例中，通过调整电场强度和离子剂量范围，将杂质离子注入到第一导电层400和所述第二导电层500，通过离子注射工艺能够更精准的控制掺杂浓度。此外，还可以在形成多晶硅层时，利用含杂质的气体和硅源气体原位地掺杂N型杂质或P型杂质以节省工艺成本。

在其中一个实施例中，采用有N型杂质或P型杂质的掺杂多晶硅材料形成所述第一导电层400，采用未掺杂的多晶硅材料形成所述第二导电层500。

本一实施例中，刻蚀所述第一导电层400和所述第二导电层500形成位线插塞。具体的，在形成有所述第一导电层400和所述第二导电层500的衬底上形成掩膜层和光刻胶层，通过光刻工艺形成光刻胶掩膜，利用所述光刻胶掩膜刻蚀所述第一导电层和所述第二导电层形成如图6所示的位线插塞。所述位线插塞包括第一导电层插塞400a和第二导电层插塞500a。

在另一实施例中，利用所述第一导电层400和所述第二导电层500的刻蚀选择比自对准的去除所述位线接触孔侧壁的所述第一导电层400。具体的，由于第一导电层400的刻蚀速度大于所述第二导电层500的刻蚀速度，因此刻蚀后形成的沟槽的宽度基本等于所述第一导电层400的厚度，利用自对准的方式可以简化工艺步骤，减少生产成本。同时，为增强电容插塞与位线插塞之间的隔离，防止二者之间漏电，需要形成的隔离结构具有一定厚度；但是，由于位线接触孔宽度已定，为了保证位线通道足够大，则需要尽量减少所述隔离结构的宽度。为此，需将第一导电层400的厚度控制在合理的范围内，优选的，所示第一导电层400厚度可以为5～15nm,如5nm，8nm，11nm等。在另一实施例中，所述第二导电层500在自对准的去除所述位线接触孔侧壁的所述第一导电层400的过程中也会部分的被消耗。

在一实施例中，所述第一导电层插塞400a沿所述位线接触孔底面方向上的尺寸小于或等于所述第二导电层插塞500a沿所述位线接触孔底面方向上的尺寸。具体的，如图5和图6所示，在刻蚀所述第一导电层400和所述第二导电层500形成位线插塞的过程中，由于第一导电层400的蚀刻速率大于第二导电层500的速率，所述第一导电层400会被较快的消耗掉，当刻蚀位线接触孔底部的第一导电层400时，通过刻蚀时间的控制可以形成不同尺寸的第一导电层插塞400a。当刻蚀时间过长时，第一导电层400相对于第二导电层500会被消耗的更多，使得形成的第一导电层插塞400a沿所述位线接触孔底面方向上的尺寸小于形成的所述第二导电层插塞500a沿所述位线接触孔底面方向上的尺寸。当然，也可控制刻蚀时间使得形成的第一导电层插塞400a沿所述位线接触孔底面方向上的尺寸等于形成的所述第二导电层插塞500a沿所述位线接触孔底面方向上的尺寸。所述较小尺寸的第一导电层插塞400a有利于位线插塞和相邻电容插塞的隔离。

在另一实施例中，所述位线插塞还包括衬底凸部。具体的，如图6所示，在刻蚀所述第一导电层和所述第二导电层形成位线插塞的过程中，同时刻蚀部分衬底，在第一导电层插塞400a下部形成衬底凸部，部分衬底的去除增加了位线插塞和临近的电容插塞(图中未示出)之间的距离，从而有利于减少位线插塞和电容插塞之间电信号的相互干扰。

在一实施例中，在所述第二导电层500上形成第三导电层，刻蚀所述第三导电层形成位线。如图7所示，包括：

在所述第二导电层500上形成金属阻挡层601；

在所述金属阻挡层601上形成金属层602；

金属阻挡层601和金属层602可以通过将氮化钛、钛、硅化钨、氮化钨中的任一中或任意组合以及钨层叠来形成，其中，氮化钛、钛、硅化钨、氮化钨以及氮化钨硅中的一种或任意组合形成所述金属阻挡层601。此外，还可以选用其它金属、金属氮化物、金属硅化物以及金属硅氮化形成所述第三导电层。

请参见图7和图8，在第二导电层500上依次形成金属阻挡层601、金属层602、第一掩膜层701、第二掩膜层801、抗反射层900和光阻层，各层的厚度可根据不同需要确定。所述光阻层中设置有多个掩膜图案901，利用所述掩膜图案901和所述第一掩膜层701、第二掩膜层801和抗反射层900刻蚀所述金属阻挡层601、所述金属层602、所述第二导电层和所述第一导电层，形成位线插塞和位线600。所述位线插塞包括第一导电层插塞400a和第二导电层插塞500a，所述位线600包括刻蚀金属阻挡层形成的位线阻挡600a和刻蚀金属层形成的位线本体600b。在一实施例中，所述第一导电层400、所述第二导电层500和所述第三导电层的刻蚀在同一刻蚀步骤中完成以减少工艺步骤，降低生产成本。

在另一实施例中，所述位线插塞的形成包括刻蚀部分衬底形成的衬底凸部。

在一实施例中，所述第二导电层完全填充或部分填充所述位线接触孔。当所述第二导电层部分填充所述位线接触孔时，可以减少形成的位线插塞的长度，缩短电信号的传输时间，提高电信号的传输速率。

在一实施例中，所述第二导电层500沿所述位线接触孔底部方向上具有第一尺寸，所述位线具有第二尺寸，所述第二尺寸小于或等于所述第一尺寸。具体的，在垂直于位线延伸方向的截面上，如图7和图8所示，位线600的尺寸小于或等于刻蚀前第二导电层500沿所述位线接触孔底部方向上的长度。即第二导电层插塞500a沿所述位线接触孔底部方向上的长度小于或等于刻蚀前位线接触孔底面第二导电层的长度，有利于进一步增大位线插塞和相邻的电容插塞的隔离距离，加强隔离效果。

请参见图9，在所述位线600和位线插塞的侧壁形成隔离层201，所述隔离层201的底端位于所述接触孔中。作为示例，所述隔离层201的底端位于衬底凸部周边，进一步增强位线插塞和电容插塞的隔离效果。可选的，所述隔离层201的底端位于所述衬底凸部的上方，使得衬底凸部周边形成气隙，既能保证隔离效果，又能减少位线插塞和电容插塞的电性影响。

所述隔离层201包括氮化硅或氧化硅的一种或者其任意组合。所述氮化硅或氧化硅的形成方法包括化学气相沉积等。

基于上述任一实施例提供的半导体结构的制作方法，本发明实施例还提供了一种半导体结构。请再次参见图9，所述半导体结构包括衬底和位线插塞。其中所述衬底包括位线接触孔300。所述位线插塞位于所述位线接触孔300中，所述位线插塞包括刻蚀第一导电层400形成的第一导电层插塞400a和刻蚀第二导电层500形成的第二导电层插塞500a，所述第一导电层的刻蚀速率大于所述第二导电层的刻蚀速率；其中，所述第一导电层插塞400a沿所述位线接触孔300底部方向的尺寸小于或等于所述第二导电层插塞500a沿所述位线接触孔底部方向的尺寸。

可以理解，通过先在所述位线接触孔300的内表面形成第一导电层，然后再形成第二导电层，由于所述第一导电层的刻蚀速率大于所述第二导电层的刻蚀速率，因此可以在较短的时间内完成既定深度的位线插塞的刻蚀，然后在所述位线插塞侧壁上形成隔离层防止发生漏电情况。此外由于第二导电层的刻蚀速率较大，因此刻蚀所需的时间较短，所以第二导电层也不会因过度刻蚀而变得狭小，形成的位线插塞具有较宽的通道带。

本实施例中，所述衬底可为硅衬底、外延硅衬底、硅锗衬底、碳化硅衬底或硅覆绝缘衬底，但不以此为限。所述非金属导电层可包括多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料，金属层可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料，而掩膜层可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料，但不以此为限。

请再次参见图2，所述衬底还包括形成在所述衬底中的隔离结构100，所述隔离结构100限定了有源区。可选的，在所述衬底上形成介电层200，所述介电层200可以包括氧化硅、氧氮化硅、无定形硅，无定形碳等任一介电材料或者其任意组合。利用图案工艺在所述介电层200和所述衬底中形成位线接触孔300，其中所述图案工艺包括涂覆光刻胶、曝光、刻蚀、清洗等步骤。

在一个实施例中，所述第一导电层400为第一含硅层，所述第一含硅层是根据第一预设离子掺杂浓度，对第一多晶硅层进行离子掺杂形成的。所述第二导电层500为第二含硅层，所述第二含硅层是根据第二预设离子掺杂浓度，对第二多晶硅层进行离子掺杂形成的。本实施例中，所述第一含硅层的离子掺杂浓度大于所述第二含硅层的离子掺杂浓度。

在一实施例中，所述第二导电层500完全填充或部分填充所述位线接触孔。当所述第二导电层500部分填充所述位线接触孔时，可以减少后续形成的位线接触的长度，缩短电信号的传输时间，提高电信号的传输速率。

在一个实施例中，采用有N型杂质或P型杂质的掺杂多晶硅材料形成所述第一导电层400，未掺杂的多晶硅材料形成所述第二导电层500。可以理解，采用相同的杂质离子进行掺杂时，有利控制刻蚀速度，此外还可以节省生产成本。杂质可以包括N型杂质或P型杂质。N型杂质可以包括磷或砷(As)，而P型杂质可以包括硼。

在一个实施例中，采用有N型杂质或P型杂质的掺杂多晶硅材料形成所述第一导电层400，采用未掺杂的多晶硅材料形成所述第二导电层500。

在一个实施例中，所述第一导电层的形成方法包括原子层沉积，所述第一导电层的厚度为小于15nm。可以理解，为增强电容插塞与位线插塞之间的隔离，防止二者之间漏电，需要形成的隔离结构具有一定厚度；但是，由于位线接触孔宽度已定，为了保证位线通道足够大，则需要尽量减少所述隔离结构的宽度。为此，需将第一导电层400的厚度控制在合理的范围内，优选的，所示第一导电层400厚度可以为5～15nm,如5nm，8nm，11nm等。在另一实施例中，所述第二导电层500在自对准的去除所述位线接触孔侧壁的所述第一导电层400的过程中也会部分的被消耗。

在一个实施例中，所述第一导电层插塞400a沿所述位线接触孔底面方向上的尺寸小于或等于所述第二导电层插塞500a沿所述位线接触孔底面方向上的尺寸。请再次参见图5和图6，可以理解，在刻蚀所述第一导电层400和所述第二导电层500形成位线插塞的过程中，由于第一导电层400的蚀刻速率大于第二导电层500的速率，所述第一导电层400会被较快的消耗掉，当刻蚀位线接触孔底部的第一导电层400时，通过刻蚀时间的控制可以形成不同尺寸的第一导电层插塞400a。当刻蚀时间过长时，第一导电层相对于第二导电层会被消耗的更多，使得形成的第一导电层插塞400a沿所述位线接触孔底面方向上的尺寸小于形成的所述第二导电层插塞500a沿所述位线接触孔底面方向上的尺寸。当然，也可控制刻蚀时间使得形成的第一导电层插塞400a沿所述位线接触孔底面方向上的尺寸等于形成的所述第二导电层插塞500a沿所述位线接触孔底面方向上的尺寸。

在另一实施例中，所述位线插塞还包括衬底凸部。具体的，请再次参见图6，在刻蚀去除多余的所述第一导电层和所述第二导电层形成位线插塞的过程中，同时刻蚀去除部分衬底，在第一导电层插塞400a下部形成衬底凸部，部分衬底的去除增加了位线插塞和临近的电容插塞(图中未示出)之间的距离，从而有利于减少位线插塞和电容插塞之间电信号的相互干扰。

在一实施例中，所述半导体结构还包括隔离层201，所述隔离层201形成与位线插塞和位线600的表面。可选的，所述隔离层的底端位于所述衬底凸部的上方，使得衬底凸部周边形成气隙，既能保证隔离效果，又能减少位线插塞和电容插塞的电性影响。

在一实施例中，所述半导体结构还包括位于所述第二导电层插塞500上的第三导电层。所述第三导电层包括基于钨的材料。可以理解，所述第三导电层包括金属阻挡层601和金属层602。金属阻挡层601和金属层602可以通过将氮化钛、钛、硅化钨、氮化钨中的任一中或任意组合以及钨层叠来形成，其中，氮化钛、钛、硅化钨、氮化钨以及氮化钨硅中的一种或任意组合形成所述金属阻挡层。此外，还可以选用其它金属、金属氮化物、金属硅化物以及金属硅氮化形成所述第三导电层。

综上，本发明实施例提供了一种半导体结构及其制作方法。其中制作方法包括：提供衬底；在所述衬底中形成位线接触孔300；在所述位线接触孔300内表面形成第一导电层400；在所述第一导电层400上形成第二导电层500，其中，所述第一导电层400的刻蚀速率大于所述第二导电层500的刻蚀速率；刻蚀所述第一导电层400和所述第二导电层500形成位线插塞。本发明中，通过先在所述位线接触孔300的内表面形成第一导电层400，然后再形成第二导电层500，由于所述第一导电层400的刻蚀速率大于所述第二导电层500的刻蚀速率，因此可以在较短的时间内完成既定深度的沟槽的刻蚀，然后在所述沟槽中通过填充隔离材料可以防止发生漏电情况。此外由于第二导电层500的刻蚀速率较大，因此刻蚀所需的时间较短，所以第二导电层也不会因过度刻蚀而变得狭小，形成的位线结构具有较宽的通道带。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (13)

1.一种半导体结构的制作方法，其特征在于，包括：

提供衬底；

在所述衬底中形成位线接触孔；

在所述位线接触孔内表面形成第一导电层；

在所述第一导电层上形成第二导电层，其中，所述第一导电层的刻蚀速率大于所述第二导电层的刻蚀速率；

刻蚀所述第一导电层和所述第二导电层形成位线插塞。

2.如权利要求1所述的制作方法，其特征在于，还包括：

在所述第二导电层上形成第三导电层，刻蚀所述第三导电层形成位线。

3.如权利要求2所述的制作方法，其特征在于，所述第一导电层、所述第二导电层和所述第三导电层的刻蚀在同一刻蚀步骤中完成。

4.如权利要求2所述的制作方法，其特征在于，所述第一导电层共形的形成在所述位线接触孔的内表面，所述第二导电层完全填充或部分填充所述位线接触孔。

5.如权利要求4所述的制作方法，其特征在于，所述第二导电层沿所述位线接触孔底部方向上具有第一尺寸，所述位线具有第二尺寸，所述第二尺寸小于或等于所述第一尺寸。

6.如权利要求4所述的制作方法，其特征在于，所述位线插塞包括第一导电层插塞和第二导电层插塞，所述第一导电层插塞沿所述位线接触孔底面方向上的尺寸小于或等于所述第二导电层插塞沿所述位线接触孔底面方向上的尺寸。

7.如权利要求6所述的制作方法，其特征在于，所述位线插塞还包括衬底凸部，所述衬底凸部位于所述第一导电层插塞下方。

8.如权利要求1所述的制作方法，其特征在于，所述第一导电层的形成方法包括原子层沉积，所述第一导电层的厚度为5～15nm。

9.如权利要求1所述的制作方法，其特征在于，所述位线插塞的形成方法包括：

利用所述第一导电层和所述第二导电层的刻蚀选择比自对准的去除所述位线接触孔侧壁的所述第一导电层。

10.如权利要求1所述的制作方法，其特征在于，所述第一导电层为第一含硅层，所述第二导电层为第二含硅层，所述第一含硅层的离子掺杂浓度大于所述第二含硅层的离子掺杂浓度。

11.如权利要求1所述的制作方法，其特征在于，采用有N型杂质或P型杂质的掺杂多晶硅材料形成所述第一导电层，采用未掺杂的多晶硅材料形成所述第二导电层。

12.一种半导体结构，其特征在于，包括：

衬底，所述衬底包括位线接触孔；

位线插塞，位于所述位线接触孔中，所述位线插塞包括刻蚀第一导电层形成的第一导电层插塞和刻蚀第二导电层形成的第二导电层插塞，所述第一导电层的刻蚀速率大于所述第二导电层的刻蚀速率；

其中，所述第一导电层插塞沿所述位线接触孔底部方向的尺寸小于或等于所述第二导电层插塞沿所述位线接触孔底部方向的尺寸。

13.如权利要求12的半导体结构，其特征在于：

所述位线插塞还包括衬底凸部，所述衬底凸部位于所述第一导电层插塞下方。

Images