CN109119376A - 半导体装置的制造方法 - Google Patents

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CN109119376A
CN109119376A CN201711079441.5A CN201711079441A CN109119376A CN 109119376 A CN109119376 A CN 109119376A CN 201711079441 A CN201711079441 A CN 201711079441A CN 109119376 A CN109119376 A CN 109119376A
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CN
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fin
grid
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admixture
semiconductor
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詹佳玲
林彦君
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置的制造方法，包括形成间隔层于半导体鳍片之上，此半导体鳍片突出于基板上，当此间隔层覆盖半导体鳍片的源极/漏极区域时，使用第一掺质掺杂此间隔层及在掺杂之后进行热退火工艺。

Description

半导体装置的制造方法
技术领域
本公开实施例涉及半导体集成电路，特别涉及鳍式场效晶体管的形成方 法。
背景技术
半导体工业由于各种电子部件(例如，晶体管、二极管、电阻器、电容器 等)的积集度持续演进而经历快速成长。一般来说，积集度的演进来自最小特 征尺寸的不断缩小，其允许在一给定面积内整合更多的部件。
各特征尺寸随着晶体管尺寸缩小而缩小。举例来说，在鳍式场效晶体管 (FinField-Effect Transistor,FinFET)装置中，相邻鳍片之间的节距(pitch)(例 如，距离)变得很小以致于在注入掺质期间，相邻鳍片间的微小节距限制了注 入的角度，其可能导致鳍式场效晶体管装置的鳍片中的掺质分布不均匀。此 技术领域中需要能够配合此些先进工艺科技中的微小特征尺寸的工艺方法。
发明内容
在一些实施例中，本公开的方法包括形成间隔层于半导体鳍片之上，此 半导体鳍片突出于基板上，当此间隔层覆盖半导体鳍片的源极/漏极区域时， 使用第一掺质掺杂此间隔层及在掺杂之后进行热退火工艺。
在一些其他的实施例中，本公开的方法包括形成第一鳍片于半导体装置 的第一区域中且形成一第二鳍片于半导体装置的第二区域中、形成一间隔层 于第一鳍片及第二鳍片之上且形成一第一掩模层于第二区域中的间隔层之 上，此第一掩模层覆盖第二鳍片，且第一鳍片与第一掩模层隔开。此方法亦 包括在形成第一掩模层之后，注入具有第一掺杂型态的一第一掺质至位于第 一鳍片之上的第一间隔层中，其中在注入第一掺质期间，此间隔层覆盖第一 鳍片的源极/漏极区域。此方法还包括在注入第一掺质之后，去除第一掩模层， 且进行一第一退火工艺。
在其他实施例中，本公开的方法包括形成一第一鳍片，此第一鳍片突出 于半导体装置的第一区域的基板上、形成一第二鳍片，此第二鳍片突出于半 导体装置的第二区域的基板上、沉积一间隔层于第一鳍片及第二鳍片之上且 使用光致抗蚀剂覆盖第二区域中的间隔层，其中此光致抗蚀剂露出位于第一 区域中的间隔层。此方法亦包括使用包括砷及氙的一气体进行一等离子体工 艺，其中第二区域中的间隔层通过此光致抗蚀剂屏蔽于此等离子体工艺，且 第一鳍片的源极/漏极区域通过此间隔层屏蔽于此等离子体工艺，其中此等离 子体工艺注入砷于此间隔层中。此方法还包括在进行等离子体工艺之后，使 用过氧化氢硫酸混合物溶液去除光致抗蚀剂，且在去除光致抗蚀剂之后，于 包括氧气及氮气的一周围环境中进行一退火工艺以将被注入的砷自间隔层 驱入第一鳍片的源极/漏极区域中。
附图说明
为了更全面的了解本公开及其中的优点，以下将配合所附附图详述本公 开实施例，其中：
图1是鳍式场效晶体管的三维视图。
图2-图14是根据一些实施例绘示出形成鳍式场效晶体管装置的工艺的 各阶段剖面图。
图15是根据一些实施例绘示的半导体装置的形成方法的工艺流程图。
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以展示本公开的不同特 征。以下将公开本说明书各部件及其排列方式的特定范例，用以简化本公开 叙述。当然，这些特定范例并非用于限定本公开。例如，若是本说明书以下 的发明内容叙述了将形成第一结构于第二结构之上或上方，即表示其包括了 所形成的第一及第二结构是直接接触的实施例，亦包括了尚可将附加的结构 形成于上述第一及第二结构之间，则第一及第二结构为未直接接触的实施 例。此外，本公开说明中的各式范例可能使用重复的参照符号及/或用字。这些重复符号或用字的目的在于简化与清晰，并非用以限定各式实施例及/或所 述外观结构之间的关系。
再者，为了方便描述图示中一元件或特征部件与另一(些)元件或特征部 件的关系，可使用空间相关用语，例如「在…之下」、「下方」、「下部」、 「上方」、「上部」及诸如此类用语。除了图示所绘示的方位外，空间相关 用语亦涵盖使用或操作中的装置的不同方位。当装置被转向不同方位时(例 如，旋转90度或者其他方位)，则其中所使用的空间相关形容词亦将依转向 后的方位来解释。
图1为鳍式场效晶体管30的三维视图。场效晶体管30包括具有鳍片36 的基板32。鳍片36突出于设置在鳍片36相对侧的隔离区34。沿着鳍片36 的侧壁边缘及顶表面上方有一栅极介电层38，且栅极电极40位于栅极介电 层38之上。源极/漏极区域42及44位于与栅极介电层38及栅极电极40相 对侧的鳍片中。图1更绘示出使用于后续图示中的参考剖面。剖面B-B沿着 鳍式场效晶体管30的栅极电极40的纵轴延伸。剖面C-C平行于剖面B-B且 横跨源极/漏极区域42。剖面A-A垂直于剖面B-B且沿着鳍片36的纵轴延 伸及朝着着某一方向，举例来说，源极/漏极区域42及44之间的电流方向。 为求清晰，后续图示参考此些参考剖面。
图2至图14是根据一些实施例绘示出形成鳍式场效晶体管装置100的 工艺的各阶段剖面图。除了拥有复数鳍片以外，鳍式场效晶体管装置100与 图1中的鳍式场效晶体管30相似。图2至图5为鳍式场效晶体管装置100 沿着剖面B-B绘示出的剖面图。图6至图10为沿着剖面C-C绘示出的剖面 图且图11至图14为沿着剖面A-A绘示出的剖面图。
图2绘示一基板50。基板50可为半导体基板，例如基体(bulk)半导体、 绝缘层上半导体(semiconductor-on-insulator,SOI)基板或相似基板，此基板可 被掺杂(例如，使用p型或n型掺质)或不掺杂。基板50可为一晶片，例如硅 晶片。一般而言，绝缘层上半导体基板包括形成一半导体材料层于绝缘层之 上。举例来说，此绝缘层可为埋藏氧化(buriedoxide,BOX)层、氧化硅层等。 提供此绝缘层位于一基板之上，通常为硅或玻璃基板。可使用其他的基板， 例如多层或梯度(gradient)基板。在一些实施例中，基板50的半导体材料可包括硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟 的化合物半导体；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、 及/或GaInAsP的合金半导体或上述的组合。
基板50可包括集成电路装置(未绘示)。正如本领域技术人员所认知的， 可形成不同形式的集成电路装置，例如晶体管、二极管、电容器、电阻器、 相似装置或上述的组合于基板50之中及/或之上，以符合鳍式场效晶体管所 设计的结构与功能上的需求。可使用任意合适方法形成此些集成电路装置。
基板50具有第一区域50A及第二区域50B。区域50A可供形成n型装 置，例如n型金属氧化物半导体(NMOS)晶体管、n型鳍式场效晶体管。区域 50B可供形成p型装置，例如p型金属氧化物半导体(PMOS)晶体管、p型鳍 式场效晶体管。
如图3所示，图案化如图2所示的基板50。举例来说，可使用光刻技术 图案化基板50。例如，在基板50上形成掩模层，其可为垫(pad)氧化层52 及垫氧化层52上的垫氮化层56。垫氧化层52可为一包括氧化硅的薄膜，举 例来说，使用热氧化工艺形成此氧化硅。此垫氧化层52可作为基板50及垫 氧化层52上的垫氮化层56之间的粘着层。在一些实施例中，垫氮化层56 的成分为氮化硅、氮氧化硅、碳化硅、碳氮化硅、相似成分或上述的组合， 且可使用如低压化学气相沉积(low-pressure chemical vapor deposition, LPCVD)法或等离子体增强化学气相沉积(plasma enhanced CVD,PECVD)法 等方法形成垫氮化层56。
可使用光刻技术图案化掩模层。一般而言，光刻技术的使用为，沉积光 致抗蚀剂材料(未绘示)、曝光及显影，以去除部分的光致抗蚀剂材料。残余 的光致抗蚀剂材料保护位于其下方的材料(例如此示例中的掩模层)屏蔽于后 续的工艺步骤(例如，蚀刻)。如图3所示，在此示例中，使用此光致抗蚀剂 材料图案化垫氧化层52及垫氮化层56以形成一图案化掩模58。
如图3所示，接着使用图案化掩模58以图案化基板50的露出部分以形 成沟槽61，从而定义半导体条(semiconductor strips)60位于相邻沟槽61之间。 在一些实施例中，通过蚀刻基板50中的沟槽形成此些半导体条60。此蚀刻 可为任意适用的蚀刻法，例如活性离子蚀刻(reactive ion etch,RIE)、中性粒子 束蚀刻(neutral beam etch,NBE)、相似蚀刻法或上述的组合。此蚀刻可为各向 异性。在一些实施例中，此些沟槽61可为条状(由上方俯视)且彼此平行，且 彼此间间隔紧密。在一些实施例中，此些沟槽61可为连续的且环绕半导体 条60。在形成半导体条60之后，可能通过蚀刻或任意合适方法去除图案化 掩模层58。
图4显示在相邻半导体条60之间形成一绝缘材料以形成隔离区域62。 此绝缘区域可为氧化物，例如氧化硅、氮化物、其他相似材料或上述的组合， 且可通过高密度等离子体增强化学气相沉积(high density plasma chemical vapor deposition,HDP-CVD)、流动式化学气相沉积(flowable chemical vapor deposition,FCVD)(例如，在远端等离子体系统中沉积一化学气相沉积基质 (CVD-based)材料，且后硬化(post curing)以使其转变为另一材料，例如氧化 物)、相似方法或上述的组合。可使用任意合适的工艺形成其他绝缘材料。在 所述的实施例中，此绝缘材料为使用流动式化学气相沉积形成的氧化硅。一 旦形成此绝缘材料，即可进行退火工艺。平坦化工艺，例如化学机械抛光 (chemical mechanicalpolish,CMP)，可去除任何过量的绝缘材料(以及硬掩模 56，如果有的话)且相互共平面的隔离区域62的顶表面及半导体条60的顶表 面(未绘示)。
接下来，对隔离区域62进行凹蚀以形成浅沟槽隔离(shallow trench isolation,STI)区域62。对隔离区域62进行凹蚀，以使半导体条60的上方部 分从相邻的隔离区域62中突出且形成半导体鳍片64(亦称为鳍片64)。隔离 区域62的顶表面可具有一平坦面(如图所示)、凸面、凹面(如碟状)或上述的 组合。可通过一适当蚀刻形成平坦、凸出及/或凹陷的隔离区域62的顶表面。 可使用可接受的蚀刻工艺以对隔离区域62进行凹蚀，例如此处针对隔离区 域62所选择的蚀刻工艺。举例来说，可采用使用蚀刻、应用材料 公司(Applied Materials)的SICONI工具或稀氢氟酸(dilute hydrofluoric,dHF) 的化学氧化物去除(chemical oxide removal)。
图2至图4为形成鳍片64的实施例，但可使用各种不同的工艺形成此 些鳍片。在一示例中，可形成介电层于基板的顶表面上；可通过此介电层蚀 刻沟槽；可外延成长同质外延(homoepitaxial)结构于此些沟槽中；且可对此介 电层进行凹蚀以使此同质外延结构自介电层突出以形成鳍片。在其他示例 中，异质外延结构可被使用于此些鳍片。举例来说，可对半导体条进行凹蚀， 且外延成长一不同于此半导体条的材料于此；在另一个示例中，可形成介电 层于基板的顶表面之上；可通过此介电层蚀刻沟槽；可使用一不同于基板的 材料外延成长异质外延结构于此些沟槽中；且可对此介电层进行凹蚀以使此 异质外延结构自此介电层突出以形成鳍片。在一些实施例中，无论同质外延 结构或异质外延结构皆为外延成长，在成长期间可原位掺杂(in situ dope)此些 成长中的材料，此可免除之前或后续的注入，虽然原位掺杂和注入掺杂可被 一起使用。另外，于NMOS区域中外延成长一不同于PMOS区域材料的材 料可能是有优势的。在各式实施例中，此些鳍片可包括硅锗化合物(SixGe1-x， 其中X可在大约0至1)、碳化硅、纯或大体上纯的锗、三五族化合物半导体、 二六族化合物半导体或相似材料。举例来说，形成三五族化合物半导体的可 行材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、 AlP、GaP或相似材料，但本公开的实施例并不限定于此。
如图5所示，形成栅极结构75于第一区域50A及第二区域50B中的半 导体鳍片64之上。形成介电层(未绘示)于半导体鳍片64及隔离区域62上。 举例来说，此介电层可为氧化硅、氮化硅、前述材料组成的多层膜或相似材 料，且可根据可接受的技术沉积或热成长此些材料。在一些实施例中，此介 电层可为高介电常数(high-k)介电材料，且在此些实施例中，介电层可具有大 于大约0.7的介电常数，且可能包括一氧化金属或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐、前述材料组成的多层膜或上述的组合。此介电层的形 成方法可包括分子束沉积(molecular-beam deposition,MBD)、原子层沉积 (atomic layer deposition,ALD)、等离子体增强化学气相沉积(plasma-enhanced CVD,PECVD)或相似技术。
形成一栅极层(未绘示)于此介电层之上，且形成一掩模层(未绘示)于此栅 极层之上。可在沉积此栅极层于此介电层上之后接着平坦化，例如通过化学 机械抛光法。可沉积此掩模层于栅极层之上。举例来说，此栅极层可由多晶 硅形成，虽然亦可能使用其他的材料。在一些实施例中，此栅极层可包括含 有金属的材料，例如TiN、TaN、TaC、Co、Ru、Al、上述的组合或前述材 料组成的多层膜。举例来说，形成此掩模层的成分可为氮化硅或相似材料。
在形成此些层之后，可使用可接受的光刻工艺及蚀刻技术图案化此掩模 层以形成掩模70。接着此掩模70的图案可通过可接受的蚀刻技术转移至栅 极层及介电层以分别形成栅极68及栅极介电层66。此栅极68及栅极介电层 66覆盖对应的半导体鳍片64的沟道区域。栅极68亦可具有一纵方向，此栅 极68的纵方向大体上垂直于其对应的半导体鳍片64的纵方向。
图6至图10是沿着剖面C-C(横跨源极/漏极中的鳍片)绘示出鳍式场效 晶体管装置100的剖面图。首先根据图6，形成栅极密封间隔物(亦可称为间 隔层)72于隔离区域62、半导体鳍片64、栅极68和第一区域50A及第二区 域50B的掩模70的露出表面上。在一些实施例中，毯覆性地(blanketly)形成 栅极密封间隔物72于隔离区域62、半导体鳍片64、栅极68和第一区域50A 及第二区域50B中的掩模70之上。热氧化或沉积工艺可形成此栅极密封间隔物72，栅极密封间隔物72可具有一大约在35埃(angstrom)至45埃的厚度， 例如43埃。在一些实施例中，此栅极密封间隔物72可由氮化物形成，例如 氮化硅、氮氧化硅、碳化硅、氮碳化硅、相似材料或上述的组合。
接下来，如图7所示，形成掩模层74(例如，光致抗蚀剂)以覆盖第二区 域50B的鳍片64。在一些实施例中，形成一光致抗蚀剂于鳍片64、栅极68、 掩模70和第一区域50A及第二区域50B的隔离区域62之上。接着图案化此 光致抗蚀剂以露出第一区域50A(例如，NMOS区域)，同时此光致抗蚀剂仍 覆盖第二区域50B。可使用旋转涂布(spin-on)技术形成此光致抗蚀剂且可使 用可接受的光刻工艺技术图案化此光致抗蚀剂。此掩模层74在此后的叙述 中可称为光致抗蚀剂74，但亦可任意使用合适的掩模层。
根据图8，对鳍式场效晶体管装置100进行等离子体工艺。在一些实施 例中，此等离子体工艺为等离子体掺杂工艺。在一些实施例中，此等离子体 掺杂工艺沉积具有掺质的一沉积层77于栅极密封间隔物72上且注入此掺质 进入栅极密封间隔物72中。在所述实施例中，在等离子体掺杂工艺中使用N 型掺质(例如，砷(As))以掺杂第一区域50A(例如，NMOS区域)的栅极密封间 隔物72，此时光致抗蚀剂74保护第二区域50B(例如，PMOS区域)屏蔽于等 离子体掺杂工艺。等离子体掺杂工艺可使用包含第一区域50A(例如，NMOS 区域)的合适掺质(例如，N型掺质)及一惰性气体的气体源。举例来说，此掺 质可为砷，且此惰性气体可为氙(Xe)、氦(He)、氩(Ar)、氖(Ne)、氪(Kr)、相 似气体或上述的组合。图8所示的范例为非限制性示例，可使用其他合适的 掺质。在一示例中，可使用磷(P)作为N型掺质。在一其它的示例中，可使 用硼(B)作为P型掺质。
在一范例中，进行此等离子体掺杂工艺所使用的气体源包括大约5％至 10％的砷及大约90％至95％的氙，搭配砷的气体流量大约在30标准立方公 分/分钟(standardcubic centimeter per minute,sccm)至90sccm、氙的气体流量 大约在80sccm至200sccm，且此注入能量大约在0.5KV至2.5KV。此掺质 (例如，砷)的剂量大约在1019个原子/立方公分至1021个原子/立方公分。可通 过任何产生等离子体的合适方法以活化此气体源(例如，砷及氙)成为等离子 体态，例如变压器耦合型等离子体产生器(transformer coupledplasma generator)、感应耦合型等离子体(inductively coupled plasma)系统、磁场强化反应性离子蚀刻(magnetically enhanced reactive ion etching)、电子回旋共振(electron cyclotron resonance)、远端等离子体产生器或相似装置。
如图8所示，此等离子体掺杂工艺沉积包括掺质(例如，砷)的沉积层77 于鳍式场效晶体管装置100上。此沉积层77的厚度可大约在5纳米至6纳 米。图8亦绘示等离子体掺杂工艺中的砷粒子(例如，离子)76及氙粒子(例如， 离子)78。氙粒子78可能与砷粒子76碰撞且将砷离子76敲击进更深的栅极 密封间隔物72中。举例来说，氙粒子78可敲击砷粒子76通过沉积层77且 进入第一区域50A的栅极密封间隔物72中。此砷粒子76亦可进入光致抗蚀剂74中，此光致抗蚀剂74将于后续工艺中被去除，因此此光致抗蚀剂74 保护第二区域50B(例如，PMOS区域)屏蔽于图8所述的掺杂工艺。
根据图9，使用湿蚀刻工艺或其他合适方法去除光致抗蚀剂74。在一些 实施例中，使用过氧化氢硫酸混合物(Sulfuric Peroxide Mixture,SPM)进行湿 蚀刻工艺，过氧化氢硫酸混合物为包括H2SO4及H2O2的酸。过氧化氢硫酸 混合物可还包括一标准清洁液1(SC- 1cleaning solution)，此标准清洁液1为 NH4OH、H2O2及去离子水的混合物。在一些实施例中，过氧化氢硫酸混合 物在光致抗蚀剂74及栅极密封间隔物72之间具有蚀刻选择性，致使过氧化 氢硫酸混合物在大体上不作用于栅极密封间隔物72的情况下去除光致抗蚀 剂74。控制湿蚀刻工艺的条件(例如，时间、温度)以使湿蚀刻工艺在大体上 不去除嵌入于第一区域50A的栅极密封间隔物72中的砷离子76的情况下去 除光致抗蚀剂74及沉积层77。在一范例中，使用大约150℃至180℃的高温 过氧化氢硫酸混合物溶液、在大约30至60秒的时间间隔内(例如，45秒)进 行湿蚀刻工艺。
前述使用过氧化氢硫酸混合物进行的湿蚀刻工艺的时间及温度可被调 整以与注入能量(例如，大约在0.5KV至2.5KV)协作，以减少硅损失(例如， 鳍片高度损失)及提升鳍式场效晶体管装置100的元件开电流Ion。举例来说， 前述湿蚀刻工艺的配方导致极少或没有鳍片高度损失(例如0纳米至1纳米) 且鳍式场效晶体管装置100的元件开电流Ion的降低少于2％。相对地，较长 时间的湿蚀刻工艺(例如，120秒)或较高的注入能量等级(例如，3KV)可能导 致3纳米的鳍片高度损失及大约6％的鳍式场效晶体管装置100的元件开电 流Ion劣化。另一方面，较短时间的湿蚀刻工艺(例如，大约少于30秒)，可 能无法完全去除光致抗蚀剂74及栅极密封间隔物72。
现在参见图10，进行退火工艺810。此退火工艺与掺杂工艺可能进行于 同一个腔体。或者，此退火工艺与掺杂工艺可能进行于不同的腔体。根据一 些实施例，此退火工艺810将嵌入栅极密封间隔物72中的砷粒子76驱入位 于第一区域50A的鳍片64中。此外，此退火工艺亦活化了注入掺质(例如砷)。 在一范例中，此退火工艺为大约在1000℃至1050℃下(例如，1045℃)、在大 约1至2秒的时间间隔内，且于一包括氧气的周围环境中进行的尖峰(spike) 退火工艺。
此高温退火工艺810(例如，1045℃)帮助将掺质砷驱入相对应的鳍片64 中，然而，如此高的温度亦增加了掺质(例如，砷)的释气(outgassing)。掺质 的释气导致第一区域50A的鳍片64中形成具有较低浓度的掺质的轻掺杂漏 极(lightly doped drain,LDD)区域65(如图11所示)。释气亦可能造成生产机具 的安全性问题。在一些实施例中，周围环境气体中的氧气降低了掺质的释气。 举例来说，此氧气与第一区域50A的鳍片64表面的砷反应(例如，氧化)且形 成一氧化物薄膜(例如，砷的氧化物，未独立显示)于鳍片64之上。此氧化物薄膜用以防止或减少在退火工艺810期间的砷的释气。在一范例中，此尖 端退火工艺810在大约1000℃至1050℃的温度下(例如，1045℃)、包括大约 2％至3％的氧气及97％至98％的氮气的环境气体下进行。
虽然图8至图10的剖面图并未绘示，此掺杂工艺亦注入掺质(例如，砷) 进入栅极密封间隔物72中，此栅极密封间隔物72位于第一区域50A的栅极 结构75之上。因此，在湿蚀刻工艺及退火工艺之后，此掺质砷亦可能进入 栅极68。然而，由于被注入的掺质的剂量很低，栅极68中的掺质可能不会 对鳍式场效晶体管装置100的性能造成有害的影响。在栅极68于后将被一 置换栅极置换(例如，于后述的栅极后制(gate-last)工艺中)的实施例中，此掺 质将不会影响于后形成的置换栅极的性能。
图11是沿着一鳍片64的剖面A-A(沿着此鳍片的纵轴方向)绘示出鳍式 场效晶体管装置100的剖面图。如图11所示，在退火工艺810结束之后， 形成轻掺杂漏极区域65于第一区域50A的鳍片64中。图11更显示在栅极 密封间隔物72上、沿着栅极结构的侧壁边有一栅极间隔物86。可通过共形 沉积一材料且接着各向异性蚀刻此材料以形成栅极间隔物86。栅极间隔物 86的材料可为氮化硅、SiCN、上述的组合或相似材料。接着去除栅极间隔 物86的侧壁外侧的部分栅极密封间隔物72。在一些实施例中，各向异性蚀 刻工艺(例如，干蚀刻工艺)可被用以去除栅极间隔物86的侧壁外侧的部分栅 极密封间隔物72。此栅极密封间隔物72及栅极间隔物86的形状及形成方法 仅为非限制性示例，且其具有其他的形状及形成方法的可能性。举例来说， 栅极间隔物86可于形成外延源极/漏极区域80(见图12)之后形成。在一些实 施例中，在图12所示的外延源极/漏极区域80的外延工艺之前，形成虚置栅极间隔物于栅极密封间隔物72上，且在形成外延源极/漏极区域80之后，去 除此虚置栅极间隔物且置换成栅极间隔物86。
如图11所示，轻掺杂漏极区域65延伸至栅极密封间隔物72之下且紧 临(abut)鳍式场效晶体管装置100的沟道区域。此轻掺杂漏极区域65沿着图 11的垂直方向(例如，沿着轻掺杂漏极区域65的上方表面至相对于轻掺杂漏 极区域65的上方表面的轻掺杂漏极区域65的下方边界的方向)具有一大体上 均匀的掺质浓度。在一些实施例中，轻掺杂漏极区域65的掺质(例如，砷) 的浓度于轻掺杂漏极区域65及鳍式场效晶体管装置100的沟道区域之间的 界面处突然的改变。举例来说，轻掺杂漏极区域65可具有一大体上浓度均 匀的砷，且沟道区域大体上不存在砷，因此掺质砷的浓度于轻掺杂漏极区域 65及鳍式场效晶体管装置100的沟道区域之间的界面处大幅的改变。通过掺 质(例如，砷)的选择可允许掺质的浓度于轻掺杂漏极区域65及鳍式场效晶体 管装置100的沟道区域之间的界面处大幅改变。相对地，若选择磷为第一区 域50A(例如，NMOS区域)的掺质，则无法达到如此大幅度的掺质浓度改变。 均匀的掺质浓度及沿着轻掺杂漏极区域65及沟道区域之间界面处的大幅度 浓度改变可有利于减少鳍式场效晶体管装置100产生的电阻。此外，如图11 所示，此两个轻掺杂漏极区域65延伸进区域77中且形成NMOS交迭区域， 此NMOS交迭区域可降低沟道电阻及提升鳍式场效晶体管装置100的开电 流，因此提升了鳍式场效晶体管装置100的性能。
虽然并未绘示，可形成第二区域(例如，PMOS区域)的轻掺杂漏极区域， 例如在图7至图10所描述的工艺之后及图11所描述的工艺之前。举例来说， 可沉积一光致抗蚀剂且图案化此光致抗蚀剂以露出第二区域50B，同时此光 致抗蚀剂覆盖第一区域50A。可进行等离子体掺杂工艺以注入P型掺质(例 如，硼)于第二区域50B的栅极密封间隔物72中。此等离子体掺杂工艺的气 体源可包括硼(B)及一惰性气体，此惰性气体例如Xe、He、Ar、Ne、Kr、相 似气体或上述的组合。第二区域50B的等离子体掺杂工艺的条件(例如，气 体流量、注入能量)可相似于第一区域50A的等离子体掺杂工艺，故此处不 再赘述。接下来，可进行一相似于第一区域50A湿蚀刻工艺的一湿蚀刻工艺 以去除光致抗蚀剂及包括P型掺质(例如，硼)的沉积层，此湿蚀刻工艺的条 件(例如，酸的种类、温度、时间间隔)相似于图9所述的湿蚀刻工艺，故于 此不再赘述。接下来，可进行一相似于图10所述退火工艺的一退火工艺以 将P型掺质驱入第二区域50B的鳍片64中，且活化此P型掺质，因而形成 第二区域50B的轻掺杂区域。
接下来，如图12所示，形成源极/漏极区域80于第一区域50A的鳍片 64之上。通过蚀刻鳍片64形成凹槽以形成源极/漏极区域80，且外延成长一 材料于此凹槽中，使用合适方法如有机金属化学气相沉积法(metal-organic CVD,MOCVD)、分子束外延(molecularbeam epitaxy,MBE)、液相外延(liquid phase epitaxy,LPE)、气相外延(vapor phaseepitaxy,VPE)、选择性外延成长 (selective epitaxial growth,SEG)、相似工艺或上述的组合。形成一掩模层(例 如，光致抗蚀剂)于半导体装置100之上且图案化此掩模层以露出第一区域 50A及保护第二区域50B屏蔽于外延成长工艺。
如图12所示，此外延源极/漏极区域80可具有高于鳍片64的相应表面 的平面(例如，自鳍片64的非凹槽部分凸起)且具有数个刻面(facet)。相邻鳍 片64的源极/漏极区域80可合并以形成一连续的外延源极/漏极区域80。在 一些实施例中，此些邻接鳍片64的源极/漏极区域80并未合并且各自保持分 开。在一些范例中，鳍式场效晶体管为N型鳍式场效晶体管，其源极/漏极 区域80包括碳化硅(SiC)、磷化硅(SiP)、掺杂磷的碳化硅(SiCP)、或相似材 料。在另一范例中，鳍式场效晶体管为P型鳍式场效晶体管，其源极/漏极区 域80包括硅化锗(SiGe)及P型杂质(例如，硼或铟)。
可使用掺质注入外延源极/漏极区域80以在后续退火时形成源极/漏极区 域80。此注入工艺可包括形成及图案化多个掩模(例如，光致抗蚀剂)以覆盖 鳍式场效晶体管需要被保护以屏蔽于注入工艺的区域。此源极/漏极区域80 可具有大约在每立方公分1019至每立方公分1021的杂质(例如，掺质)浓度。 在一些实施例中，在成长期间可原位掺杂此外延源极/漏极区域80。
虽然并未绘示，亦可形成外延源极/漏极区域80于第二区域50B(例如， PMOS区域)的鳍片64之上，后续工艺步骤相似于前述提及的第一区域 50A(例如，NMOS区域)的外延源极/漏极区域80的工艺步骤，但掺质型态及 外延成长材料可依所欲的装置型态(例如，P型装置)调整。可形成一掩模层(例 如光致抗蚀剂)于鳍式场效晶体管装置100之上且图案化此掩模层以露出第 二区域50B并将第一区域50A屏蔽于外延成长工艺。关于第二区域50B的外延源极/漏极区域80的形成细节于此不再赘述。
可进行鳍式场效晶体管装置100的后续工艺，例如形成一或更多个层间 介电层(interlayer dielectric,ILD)及形成接触点(contact)，于此并不详细讨论。
在一些实施例中，可使用栅极后制工艺(有时亦称为置换栅极工艺)。在 一些实施例中，栅极68及栅极介电层66可视为虚置结构且将于后续工艺中 去除及置换成主动栅极及主动栅极介电层。
图13及图14是根据一些实施例绘示出形成鳍式场效晶体管装置的工艺 的各阶段剖面图。图13及图14为沿着图1中的剖面A-A所绘示出的剖面图。 在一些实施例中，同时对第一区域50A及第二区域50B进行如图13及图14 所示的工艺步骤以于此两区域中形成置换栅极及接触点。
图13描述了施加额外的步骤于图12所示工艺后的结构。此些额外的步 骤包括形成一层间介电层90于图12所示的结构之上、去除栅极68(在此实 施例中，有时称为虚置栅极68)、栅极密封间隔物72及位于栅极68正下方 的部分栅极介电层66(在此实施例中，有时称为虚置栅极介电层66)。
在一些实施例中，使用介电材料例如磷硅酸盐玻璃(phosphoric silicateglass,PSG)、硼硅酸盐玻璃(borosilicate glass,BSG)、掺杂硼的磷硅酸盐玻璃 (boron-doped phosphosilicate glass,BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass,USG)或相似材料，及可使用任何合适方法例如化学气相沉积、 等离子体增强化学气相沉积或流动式化学气相沉积以沉积形成层间介电层 90。
根据一些实施例，在一或多个蚀刻步骤中去除栅极68、栅极介电层66 及栅极密封间隔物72，以形成凹槽。各凹槽露出相对应的鳍片64的沟道区 域。各沟道区域置于相邻的一组外延源极/漏极区域80之间。在去除期间， 当蚀刻虚置栅极68时可使用虚置栅极介电层66做为蚀刻终止层。接着在去 除虚置栅极68之后，可去除此虚置栅极介电层66及栅极密封间隔物72。
再者，在图13中，形成栅极介电层96及栅极电极98为置换栅极。共 形沉积栅极介电层96于凹槽中，例如位于鳍片64的顶表面及侧壁上、栅极 间隔物86的侧壁上与层间介电层90的顶表面上。根据一些实施例，此栅极 介电层96包括氧化硅、氮化硅或前述材料组成的多层膜。在一些其他的实 施例中，栅极介电层96包括一高介电常数介电材料，且在这些实施例中， 此栅极介电层96可具有一大于大约7.0的介电常数，且此栅极介电层96可 包括一金属氧化物或成分为Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐及 上述的组合。栅极介电层96的形成方法可包括分子束沉积、原子层沉积、 等离子体增强化学气相沉积或相似技术。
接下来，分别沉积栅极电极98于栅极介电层96之上及填充凹槽的剩余 部分。栅极电极98的成分可为一包括TiN、TaN、TaC、Co、Ru、Al材料 的金属、上述的组合或前述材料组成的多层膜。在栅极电极98的填充步骤 之后，可进行一平坦化工艺(例如化学机械抛光)以去除栅极介电层96及栅极 电极98材料的多余部分，此多余部分位于层间介电层90的顶表面之上。所 得的剩余部分的栅极电极98材料及栅极介电层96即形成所得鳍式场效晶体 管的置换栅极。
在图14中，沉积层间介电层100于层间介电层90之上。图14更显示， 形成接触点92通过层间介电层100及层间介电层90且形成接触点102通过 层间介电层100。在一实施例中，层间介电层100为一通过流动式化学气相 沉积方法形成的流动式薄膜。在一些实施例中，使用介电材料例如磷硅酸盐 玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃、未经掺杂的硅酸盐玻璃或相 似材料，及可使用任何合适方法例如化学气相沉积及等离子体增强化学气相 沉积以沉积形成层间介电层100。形成接触点92的开口通过层间介电层90 及层间介电层100。形成接触点102的开口通过层间介电层100。可同时于 同一工艺中或于分开的工艺中形成此些开口。可使用适用的光刻工艺及蚀刻 技术形成此些开口。形成衬层(liner)(例如，扩散阻障(diffusion barrier)层、粘 着(adhesion)层或相似层)及一导电材料于此些开口中。此衬层可包括钛、氮 化钛、钽、氮化钽或相似材料。此导电材料可为铜、铜合金、银、金、钨、 铝、镍或相似材料。可进行一平坦化工艺(例如，化学机械抛光)以去除来自层间介电层100的表面的多余材料。此剩余的衬层及导电材料于此些开口中 形成接触点92及接触点102。可进行一退火工艺以分别形成硅化物于外延源 极/漏极区域80及接触点92之间的界面。接触点92直接且电性耦合至外延 源极/漏极区域80，且接触点102直接且电性耦合至栅极电极98。
图15是根据一些实施例绘示的半导体装置的形成方法的工艺流程图。 值得注意的是图15所绘示的实施例方法仅为众多可能的实施例方法的一示 例。本领域技术人员将认知此些实施例可有许多变化、替代及修改。举例来 说，可增加、去除、替换、重排及重复图15所示的各种步骤。
根据图15所示，于步骤1010，形成一间隔层于半导体鳍片之上，此半 导体鳍片突出于基板上。于步骤1020，使用一第一掺质掺杂此间隔层。于步 骤1030，在掺杂之后进行热退火工艺。
上述的实施例可达成多个优点。通过使用等离子体掺杂技术搭配砷掺杂 间隔层及使用高温(例如，1045℃)尖峰退火工艺退火此掺质，轻掺杂漏极区 域65自鳍片顶端至鳍片底部具有一大体上均匀的掺质浓度，其有利于减少 鳍式场效晶体管形成的电阻(例如，接触点的电阻)。相反地，传统的轻掺杂 区域的掺杂方法使用的离子束工具无法于鳍片中达到均匀的掺质分布，因为 掺质剖面是由注入角度所控制，注入角度被许多因素限制，例如邻接鳍片间 的节距。因此，使用离子束工具掺杂的鳍片底部的掺质浓度通常小于鳍片顶端的掺质浓度。本说明所公开的多个方法达到自鳍片顶端至鳍片底部具有大 体上均匀的掺质浓度，且如此一来，使用本说明所公开的方法形成的鳍片底 部的掺质浓度可大约为使用离子束工具形成的鳍片底部的掺质浓度的8至15 倍。此外，高温光致抗蚀剂去除工艺使用的过氧化氢硫酸混合物被设计以与 等离子体掺杂工艺协作以减少鳍片高度损失且减少鳍式场效晶体管的元件 开电流的降低。再者，退火工艺时的周围气体中的氧气可减少掺质的释气， 因而提升了轻掺杂漏极区域的掺质浓度及避免与释气相关的机具安全性问 题。
在一些实施例中，本公开的方法包括形成间隔层于半导体鳍片之上，此 半导体鳍片突出于基板上，当此间隔层覆盖半导体鳍片的源极/漏极区域时， 使用第一掺质掺杂此间隔层及在掺杂之后进行热退火工艺。
在上述方法中，掺杂可包括使用一等离子体掺杂工艺掺杂间隔层。
在上述方法中，可使用包括第一掺质与一惰性气体的一气体源进行等离 子体掺杂工艺。
在上述方法中，第一掺质可为砷，且惰性气体大抵择自由氙、氦、氩、 氖及氪所组成的群组。
在上述方法中，等离子体掺杂工艺的气体源可包括大约5％至10％的砷 及大约90％至95％的氙。
在上述方法中，进行等离子体掺杂工艺的注入能量可为大约0.5KV至 2.5KV。
在上述方法中，等离子体掺杂工艺于间隔层之上沉积可包括该第一掺质 的一沉积层，其中此方法还包括在进行热退火工艺之前去除沉积层。
在上述方法中，可使用一过氧化氢硫酸混合物(Sulfuric Peroxide Mixture,SPM)溶液进行去除该沉积层。
在上述方法中，去除步骤可在大约30秒至60秒的时间间隔内，及大约 150℃至180℃的温度下进行。
在上述方法中，进行该热退火工艺可包括在大约1000℃至1050℃的温 度下进行该热退火工艺。
在上述方法中，可于包括氧气的一周围环境中进行该热退火工艺。
在上述方法中，可于包括大约2％至3％的氧气及大约97％至98％的氮气 的一气体环境中进行该热退火工艺。
在一些其他的实施例中，本公开的方法包括形成第一鳍片于半导体装置 的第一区域中且形成一第二鳍片于半导体装置的第二区域中、形成一间隔层 于第一鳍片及第二鳍片之上且形成一第一掩模层于第二区域中的间隔层之 上，此第一掩模层覆盖第二鳍片，且第一鳍片与第一掩模层隔开。此方法亦 包括在形成第一掩模层之后，注入具有第一掺杂型态的一第一掺质至位于第 一鳍片之上的第一间隔层中，其中在注入第一掺质期间，此间隔层覆盖第一 鳍片的源极/漏极区域。此方法还包括在注入第一掺质之后，去除第一掩模层， 且进行一第一退火工艺。
在上述方法中，第一掺质可为砷，且注入可包括使用砷及氙进行一等离 子体掺杂工艺。
在上述方法中，去除第一掩模层可包括使用大约150℃至180℃的一过 氧化氢硫酸混合物溶液去除第一掩模层。
在上述方法中，第一退火工艺可于大约150℃至180℃的温度且包含氧 气的一周围环境下进行。
在上述方法中，更可包括在进行第一退火工艺之后形成一第二掩模层于 第一区域之间隔层之上，第二掩模层覆盖第一鳍片，且第二鳍片与第二掩模 层隔开。亦可包括在形成第二掩模层之后，注入具有不同于该第一掺杂型态 的一第二掺杂型态的一第二掺质至位于该第二鳍片上的间隔层中。更可包括 在注入第二掺质之后，去除第二掩模层，以及进行第二退火工艺。
在其他实施例中，本公开的方法包括形成一第一鳍片，此第一鳍片突出 于半导体装置的第一区域的基板上、形成一第二鳍片，此第二鳍片突出于半 导体装置的第二区域的基板上、沉积一间隔层于第一鳍片及第二鳍片之上且 使用光致抗蚀剂覆盖第二区域中的间隔层，其中此光致抗蚀剂露出位于第一 区域中的间隔层。此方法亦包括使用包括砷及氙的一气体进行一等离子体工 艺，其中第二区域中的间隔层通过此光致抗蚀剂屏蔽于此等离子体工艺，且 第一鳍片的源极/漏极区域通过此间隔层屏蔽于此等离子体工艺，其中此等离 子体工艺注入砷于此间隔层中。此方法还包括在进行等离子体工艺之后，使 用过氧化氢硫酸混合物溶液去除光致抗蚀剂，且在去除光致抗蚀剂之后，于 包括氧气及氮气的一周围环境中进行一退火工艺以将被注入的砷自间隔层 驱入第一鳍片的源极/漏极区域中。
在上述方法中，等离子体工艺可包括一等离子体掺杂工艺，此等离子体 掺杂工艺使用的气体可包括大约5％至10％的砷及大约90％至95％的氙，且 等离子体掺杂工艺的注入能量可大约为0.5KV至2.5KV。
在上述方法中，其中过氧化氢硫酸混合物溶液的温度可大约在150℃至180℃，且退火工艺可于大约1000℃至1050℃的温度下进行。
以上概略说明了本公开数个实施例的特征，使本领域技术人员对于本公 开可更为容易理解。任何本领域技术人员应了解到本说明书可轻易作为其他 结构或工艺的变更或设计基础，以进行相同于本公开实施例的目的及/或获得 相同的优点。任何本领域技术人员亦可理解与上述等同的结构或工艺并未脱 离本公开的精神及保护范围内，且可在不脱离本公开的精神及范围内，当可 作更动、替代与润饰。本公开描述搭配所述实施例做为参考，此描述的用意 并非用以限定本公开。对于本领域技术人员而言，所述实施例及本公开的其 它实施例的不同的修饰与结合将是显而易见的。此为附加的权利要求包括任 何修饰或实施例的用意。

Claims (1)

1.一种半导体装置的制造方法，包括：
形成一间隔层于一半导体鳍片上，该半导体鳍片突出于一基板上；
当该间隔层覆盖该半导体鳍片的源极/漏极区域时，使用一第一掺质掺杂该间隔层；以及
于该掺杂后进行一热退火工艺。
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