CN109841681A - 半导体器件的层间介电结构中的衬垫结构 - Google Patents

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Abstract

提供了具有位于层间介电结构中的衬垫层的半导体器件结构。在一个实施例中，半导体器件包括位于衬底上的有源区，有源区包括源极/漏极区域；位于有源区上方的栅极结构，源极/漏极区域靠近栅极结构；沿着栅极结构的侧壁的间隔部件；位于间隔部件上的接触蚀刻停止层；位于接触蚀刻停止层上的衬垫氧化物层和位于衬垫氧化物层上的层间介电层，其中，衬垫氧化物层的氧浓度水平大于层间介电层的氧浓度水平。本发明实施例涉及半导体器件的层间介电结构中的衬垫结构。

Description

半导体器件的层间介电结构中的衬垫结构
技术领域
本发明实施例涉及半导体器件的层间介电结构中的衬垫结构。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。典型的FinFET例如通过蚀刻掉衬底的硅层制造为具有从衬底延伸鳍结构。在垂直鳍中形成FinFET的沟道。在鳍结构上方(例如，覆盖以包裹)提供栅极结构。在沟道上具有栅极结构是有益的，从而允许栅极从栅极结构周围控制沟道。FinFET器件提供许多优势，包括减少短沟道效应和增加电流。
随着器件尺寸持续按比例缩小，可以通过使用金属栅电极代替典型的多晶硅栅电极来改进FinFET器件的性能。形成金属栅极堆叠件的一个工艺是形成替换栅极工艺(也称为“后栅极”工艺)，其中，最终的栅极堆叠件是“后”制造的。然而，在先进的工艺节点中，实施这种IC制造工艺存在挑战。在栅极制造期间对沉积和图案化工艺的不准确和不适当的控制可能不利地恶化器件结构的电性能。
发明内容
根据本发明的一些实施例，提供了一种半导体器件，包括：有源区，位于衬底上，所述有源区包括源极/漏极区域；栅极结构，位于所述有源区上方，所述源极/漏极区域靠近所述栅极结构；间隔部件，沿着所述栅极结构的侧壁；接触蚀刻停止层，位于所述间隔部件上；衬垫氧化物层，位于所述接触蚀刻停止层上；以及层间介电层，位于所述衬垫氧化物层上，其中，所述衬垫氧化物层的氧浓度水平大于所述层间介电层的氧浓度水平。
根据本发明的另一些实施例，还提供了一种用于形成半导体器件的方法，包括：在衬底上的接触蚀刻停止层上形成衬垫层，所述衬底上形成有栅极结构，其中，所述衬垫层包括无氮材料；以及在所述衬垫层上形成层间介电层，其中，所述衬垫层和所述层间介电层包括不同的膜材料。
根据本发明的又一些实施例，还提供了一种用于形成半导体器件的方法，包括：在衬底上的接触蚀刻停止层上形成衬垫层，所述衬底上形成有栅极结构；以及通过热退火工艺将所述衬垫层转变成衬垫氧化物层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的用于在衬底上制造器件结构的示例性工艺的流程图；
图2示出了根据一些实施例的半导体器件结构的立体图；以及
图3A至图3B、图4A至图4B、图5A至图5B、图6A至图6B、图7A至图7B、图8A至图8B、图9A至图9B、图10A至图10B、图11A至图11B、图12A至图12B、图13A至图13B、图14A至图14B、图15A至图15B和图16A至图16B示出了根据一些实施例的处于图1的不同制造阶段的半导体器件结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本发明通常涉及半导体器件，并且更具体地涉及形成在半导体器件中的替换栅极。本发明提供了用于在替换栅极制造工艺中的层间介电(ILD)结构中制造衬垫层的方法。衬垫层形成在接触蚀刻停止层(CESL)上和层间介电(ILD)结构中的层间介电(ILD)层之下。本文在FinFET的上下文中描述了一些实例。本文描述的示例性实施例是在CESL上形成层间介电(ILD)层之前在CESL上形成衬垫层的上下文中描述的。可以在其他工艺中、其他器件中和/或对其他层使用本发明实现的一些方面。例如，其他示例性器件可以包括平面FET、水平全环栅(HGAA)FET、垂直全环栅(VGAA)FET以及其他器件。描述了示例性方法和结构的一些变型。本领域普通技术人员将容易理解，可以作出的其他修改预期在其他实施例的范围内。虽然以特定顺序讨论了方法实施例，但是各个其他方法实施例可以以任何逻辑顺序实施并且可以包括本文中描述的更少或更多的步骤。
在用于形成晶体管的金属栅极的替换栅极工艺中，在衬底上方形成伪栅极堆叠件作为用于之后在其上形成的实际栅极堆叠件的预留位置。围绕伪栅极堆叠件形成间隔部件。在形成源极/漏极区域之后，在衬垫层上形成CESL、本发明的衬垫层和层间介电(ILD)层。随后，去除伪栅极堆叠件，留下由间隔部件、CESL、衬垫层和ILD层围绕的开口。之后，在由间隔部件、CESL、衬垫层和ILD限定的开口中形成金属栅极。
金属栅极结构包括诸如高k介电层的栅极介电层、可选的阻挡层、覆盖层、功函调整层和金属栅电极。可以使用多个沉积和图案化工艺来形成该层，例如以微调晶体管的阈值电压(Vt)。在一些实施例中，该层可针对不同类型的晶体管(诸如p型FinFET或n型FinFET)使用不同的材料，以根据需要增强器件电性能。覆盖层可选地用于在图案化工艺期间保护栅极介电层。然而，栅极介电层和可选的阻挡层可能被一些清洗和/或蚀刻工艺无意地蚀刻。因此，栅极介电层和可选的阻挡层可能在金属栅极结构中失去其有效性和功能。本发明的实施例可以解决这种问题。
图1示出了实施为形成半导体器件结构(诸如图2中示出的简化的FINFET器件结构201)的工艺100的示例性流程图。未在图2中示出和未参照图2描述的其他方面可以在以下附图和描述中变得明显。图2中的结构可以以操作为例如一个或多个晶体管的方式电连接或耦合。图3A至图16B是根据一些实施例的对应于工艺100的各个阶段的衬底的部分的示意性截面图。应该注意，工艺100可以用于形成任何合适的结构，包括图2至图16B中示出的半导体器件结构201或本文未呈现的其他半导体结构。
在衬底70上形成图2中示出的简化的FINFET器件结构201。衬底70可以是或包括块状半导体衬底、绝缘体上半导体(SOI)衬底或其他衬底。衬底70的半导体材料可以包括或可以是选自硅(例如，像Si<100>或Si<111>的晶体硅)、硅锗、锗、砷化镓或其他半导体材料的至少一种的材料。半导体材料可以是掺杂(诸如用p型或n型掺杂剂)或未掺杂的。在SOI结构用于衬底70的一些实施例中，衬底70可以包括设置在绝缘层上的半导体材料，该绝缘层可以是设置在半导体衬底中的掩埋绝缘体，或可以是玻璃或蓝宝石衬底。在本文示出的实施例中，衬底70是含硅材料，诸如晶体硅衬底。此外，衬底70不限于任何特定的尺寸、形状或材料。衬底70可以是具有200mm直径、300mm直径或其他直径(诸如450mm)的圆化/圆形衬底。衬底70也可以是任何多边形、正方形、矩形、弯曲或其他非圆形工件，诸如根据需要的多边形衬底。
每个鳍结构74均提供形成一个或多个器件的有源区域。使用包括掩蔽、光刻和/或蚀刻工艺的合适工艺来制造鳍结构74。在实例中，在衬底70上面形成掩模层。光刻工艺包括在掩模层上面形成光刻胶层(抗蚀剂)，将光刻胶层暴露于图案，实施曝光后烘烤工艺，并且显影光刻胶层来图案化光刻胶层。使用合适的蚀刻工艺将光刻胶层的图案转印至掩模层以形成掩蔽元件。之后，掩蔽元件可以用于当利用蚀刻工艺在衬底内形成凹槽76时保护衬底70的区域，从而留下延伸的鳍，诸如鳍结构74。可以使用反应离子蚀刻(RIE)和/或其他合适的工艺蚀刻凹槽76。可以利用在衬底上形成鳍结构的方法的许多其他实施例。
在实施例中，鳍结构74的宽度为约10纳米(nm)，高度在从约10nm至60nm的范围内，诸如约50nm高。然而，应当理解，其他尺寸可以用于鳍结构74。在一个实例中，鳍结构74包括硅材料或诸如锗的另一元素半导体或包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体。鳍结构74也可以是包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或它们的组合的合金半导体。此外，鳍结构74可以根据需要使用n型和/或p型掺杂剂来掺杂。
如所描述的，在实例中，可以通过蚀刻掉衬底70的部分以在衬底70中形成凹槽76来形成多个鳍结构74。之后，可以用隔离材料填充凹槽76，使隔离材料凹进或回蚀刻隔离材料来形成隔离结构78。用于隔离结构78和/或鳍结构74的其他制造技术是可能的。隔离结构78可以隔离衬底70的一些区域，例如，鳍结构74中的有源区。在实例中，隔离结构78可以是浅沟槽隔离(STI)结构和/或其他合适的隔离结构。STI结构可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料形成。STI结构可以包括例如具有一个或多个衬垫层的多层结构。
在鳍结构74上方形成伪栅极结构212。在图2示出的实例中，伪栅极结构212包括栅极介电层80、栅电极层82和硬掩模84。应该注意，伪栅极结构212还可以包括覆盖层和/或其他合适的层。伪栅极结构212中的各个层均可以通过合适的沉积技术形成并且通过合适的光刻和蚀刻技术图案化。伪栅极结构212在鳍结构74的两侧或三侧接合鳍结构74。源极/漏极区域52a和52b设置在鳍结构74的相对于伪栅极结构212的相对区域中。如图所示，例如，可以在各个晶体管之间共享一些源极/漏极区域，并且未示出为共享的其他源极/漏极区域可以与未示出的相邻晶体管共享。在一些实例中，各个源极/漏极区域可以连接或耦合在一起，从而使得FinFET实现为两个功能晶体管。例如，如果诸如通过外延生长合并区域(例如，合并源极/漏极区域52a和52b)来电连接相邻(例如，与相对相反)的源极/漏极区域52a、52b，则可以实现两个功能晶体管。其他实例中的其他配置可以实现其他数量的功能晶体管。
此处描述的术语“伪”是指牺牲结构，其将在后期阶段中被去除并且将在替换栅极工艺中用另一结构(诸如高k电介质和金属栅极结构)替换。替换栅极工艺是指在整个栅极制造工艺的后期阶段制造栅极结构。栅极介电层80可以是介电氧化物层。例如，可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法形成介电氧化物层。栅电极层82可以是多晶硅层或其他合适的层。例如，可以通过诸如低压化学汽相沉积(LPCVD)和等离子体增强CVD(PECVD)的合适沉积工艺来形成栅电极层82。硬掩模84可以是适合于在衬底上将栅电极层82图案化为具有期望的部件/尺寸的任何材料。
在实施例中，伪栅极结构212的各个层首先沉积为毯式层。之后，通过包括光刻和蚀刻工艺的工艺来图案化毯式层，去除部分毯式层并且保留位于隔离结构78和鳍结构74上方的剩余部分以形成伪栅极结构212。
在实例中，半导体器件结构201包括p型器件区域250a和n型器件区域250b。可以在p型器件区域250a中形成诸如p型FinFET的一个或多个p型器件，并且可以在n型器件区域250b中形成诸如n型FinFET的一个或多个n型器件。半导体器件结构201可以包括在诸如微处理器、存储器器件的IC和/或其他IC中。
图2进一步示出了在之后的附图中使用的参考截面。截面A-A位于沿着例如相对的源极/漏极区域52a、52b之间的鳍结构74中的沟道的平面中。截面B-B位于垂直于截面A-A的平面中并且横跨鳍结构74中的源极/漏极区域52a。为了清楚起见，以下附图参考这些参考截面。以下以“A”符号结尾的图示出了对应于截面A-A的处于各个工艺阶段的截面图，并且以下以“B”符号结尾的图示出了对应于截面B-B的处于各个工艺阶段的截面图。在一些附图中，可以省略其中示出的组件或部件的一些参考标号以避免模糊其他组件或部件；这是为了便于描述附图。
回参照图1中示出的工艺100，工艺100从提供衬底70的操作102开始，如图3A和图3B示出的，以准备好用于制造形成在衬底70上的半导体器件，诸如半导体器件201。
在操作104中，实施蚀刻工艺以在衬底70中形成限定衬底70中的鳍结构74的凹槽76，如图4A至图4B所示。使用掩模72(例如，硬掩模)来促进在衬底70中形成鳍结构74。例如，在半导体衬底70上方沉积一个或多个掩模层，并且之后，将一个或多个掩模层图案化成掩模72。在一些实例中，一个或多个掩模层可以包括或可以是氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合，并且可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或其他沉积技术来沉积。可以使用光刻图案化一个或多个掩模层。例如，可以诸如通过旋涂在一个或多个掩模层上形成光刻胶，并且通过使用适当的光掩模将光刻胶暴露于光来图案化。之后，取决于使用的是正性光刻胶还是负性光刻胶，可以去除光刻胶的曝光部分或未曝光部分。之后，可以诸如通过使用合适的蚀刻工艺将光刻胶的图案转印至一个或多个掩模层，从而形成掩模72。蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)、电感耦合等离子体(ICP)蚀刻等或它们的组合。蚀刻可以是各向异性的。随后，例如，在灰化或湿剥离工艺中去除光刻胶。
在操作106中，在凹槽76(各自在对应的凹槽76中)中形成隔离结构78，如图5A至图5B所示。隔离结构78可以包括或可以是诸如氧化物(诸如氧化硅)、氮化物等或它们的组合的绝缘材料，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的CVD基材料沉积以及后固化以使其转化成诸如氧化物的另一材料)等或它们的组合形成绝缘材料。可以使用由任何可接受的工艺形成的其他绝缘材料。在示出的实施例中，隔离结构78包括由FCVD工艺形成的氧化硅。诸如化学机械抛光(CMP)的平坦化工艺可以去除任何过量的绝缘材料和任何剩余的掩模(例如，用于蚀刻凹槽76并且形成鳍结构74)以使绝缘材料的顶面和鳍结构74的顶面形成为基本共面。之后，可以使绝缘材料凹进以形成隔离结构78。使绝缘材料凹进，从而使得鳍结构74从相邻的隔离结构78之间突出，这可以至少部分地将鳍结构74划定为半导体衬底70上的有源区。可以使用可接受的蚀刻工艺(诸如对绝缘材料的材料有选择性的工艺)使绝缘材料凹进。例如，可以采用使用蚀刻或应用材料SICONI工具或稀氢氟(dHF)酸的化学氧化物去除。此外，隔离结构78的顶面可以具有如图所示的平坦表面、可以由蚀刻工艺产生的凸表面、凹表面(诸如凹陷)或它们的组合。
在操作108中，在衬底上形成伪栅极结构212，如图6A至图6B所示。伪栅极结构212位于鳍结构74上方并且垂直于鳍结构74横向延伸。每个栅极结构均包括栅极介电层80、栅电极层82和硬掩模84。虽然伪栅极结构212示出为用于替换栅极工艺中，但是，应该注意，其他类型的栅极结构也可以用于其他类型的工艺，诸如先栅极工艺。
在一个实施例中，可以通过依次形成相应的层，并且之后将这些层图案化成伪栅极结构212来形成栅极介电层80、栅电极层82和硬掩模84。例如，用于栅极电介质的层可以包括或可以是氧化硅、氮化硅、高k介电材料等或它们的多层。高k介电材料可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐、它们的多层或它们的组合。用于栅极电介质的层可以热生长和/或化学生长在鳍结构74上，或诸如通过等离子体增强CVD(PECVD)、ALD、分子束沉积(MBD)或其他沉积技术共形沉积。用于栅电极的层可以包括或可以是硅(例如，可以是掺杂或未掺杂的多晶硅)、含金属材料(诸如钛、钨、铝、钌等)或它们的组合(诸如硅化物或它们的多层)。可以通过CVD、PVD或其他沉积技术来沉积用于栅电极的层。用于硬掩模84的层可以包括或可以是由CVD、PVD、ALD或其他沉积技术沉积的氮化硅、氮氧化硅、碳氮化硅等或它们的组合。之后，可以例如使用如上所述的光刻和一个或多个蚀刻工艺来图案化用于硬掩模84、栅电极层82和栅极介电层80的层以形成用于每个栅极堆叠件的硬掩模84、栅电极层82和栅极介电层80。
在替换栅极工艺中，栅极介电层80可以是界面电介质。用于伪栅极结构212的栅极介电层80、栅电极层82和硬掩模84可以通过依次形成相应的层，并且之后将这些层图案化成栅极堆叠件来形成。例如，用于界面电介质的层可以包括或可以是氧化硅、氮化硅等或它们的多层，并且可以热生长和/或化学生长在鳍结构74上，或诸如通过PECVD、ALD或其他沉积技术共形沉积。用于栅电极层82的层可以包括或可以是由CVD、PVD或其他沉积技术沉积的硅(例如，多晶硅)或另一材料。用于硬掩模84的层可以包括或可以是由CVD、PVD、ALD或其他沉积技术沉积的氮化硅、氮氧化硅、碳氮化硅等或它们的组合。之后，可以例如使用如上所述的光刻和一个或多个蚀刻工艺来图案化用于硬掩模84、栅电极层82和栅极介电层80的层以形成用于每个伪栅极结构212的硬掩模84、栅电极层82和栅极介电层80。
在一些实施例中，在形成伪栅极结构212之后，可以在有源区中形成轻掺杂漏极(LDD)区域(未具体示出)。例如，可以使用栅极堆叠件作为掩模将掺杂剂注入至有源区(例如，鳍结构74)中。示例性掺杂剂可以包括或可以是例如用于p型器件的硼和用于n型器件的磷或砷，但是可以使用其他掺杂剂。LDD区域可以具有在从约1015cm-3至约1017cm-3的范围内的掺杂剂浓度。
在操作110中，在伪栅极结构212的侧壁上形成间隔件层85，如图7A至图7B所示。一个或多个间隔件层85共形地形成在衬底上。一个或多个间隔件层85包括与用于伪栅极结构212的材料不同的材料。在一个实例中，一个或多个间隔件层85可以包括或可以是碳氧化硅、氮化硅、氮氧化硅、碳氮化硅等、它们的多层或它们的组合，并且可以通过CVD、ALD或其他沉积技术来沉积。
在操作112中，之后，各向异性蚀刻一个或多个间隔件层85以形成间隔部件86的期望的轮廓，如图8A至图8B所示。所得到的间隔部件86可以形成为沿着伪栅极结构212的侧壁(例如，栅极介电层80、栅电极层82和硬掩模84的侧壁)以及沿着鳍结构74的侧壁，例如，取决于隔离结构78之上的鳍结构74的高度。蚀刻工艺可以包括RIE、NBE或其他蚀刻工艺。在实施例中，间隔部件86包括介电材料，诸如氮化硅或氮氧化硅。
在操作114中，在衬底70中形成用于源极/漏极区域的凹槽90，如图9A至图9B所示。如图所示，凹槽90形成在伪栅极结构212的相对侧上的鳍结构74中。可以通过蚀刻工艺来实施凹进。蚀刻工艺可以是各向同性的或各向异性的，或可以相对于半导体衬底70的一个或多个晶面是选择性的。因此，基于所实施的蚀刻工艺，凹槽90可以具有各种截面轮廓。蚀刻工艺可以是诸如RIE、NBE等的干蚀刻或诸如使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)或其他蚀刻剂的湿蚀刻。
在操作116中，在衬底70中形成凹槽90之后，可以实施外延沉积工艺以生长源极/漏极区域92，如图10A至图10B所示。外延源极/漏极区域92可以包括硅锗(SixGe1-x，其中x可以介于约0和1之间)、碳化硅、磷化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。诸如通过金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)等或它们的组合，在凹槽90中外延生长材料可以在凹槽90中形成外延源极/漏极区域92。如图10A至图10B示出的，由于隔离结构78的阻挡，可以首先在凹槽90中垂直生长外延源极/漏极区域92，在此期间，不水平生长外延源极/漏极区域92。在完全填充凹槽90之后，可以垂直和水平生长外延源极/漏极区域92以形成小平面，小平面可以对应于半导体衬底70的晶面。在一些实例中，对p型器件和n型器件的外延源极/漏极区域使用不同的材料。在凹进或外延生长期间适当的掩蔽可以允许在不同的器件中使用不同的材料。
本领域普通技术人员将理解，可以省略图9A至图9B和图10A至图10B的凹进和外延生长，并且可以通过使用伪栅极结构212和间隔部件86作为掩模将掺杂剂注入至鳍结构74来形成源极/漏极区域。在实施外延源极/漏极区域92的一些实施例中，外延源极/漏极区域92也可以诸如通过外延生长期间的原位掺杂而掺杂和/或在外延生长之后通过将掺杂剂注入至外延源极/漏极区域92来掺杂。示例性掺杂剂可以包括或可以是例如用于p型器件的硼和用于n型器件的磷或砷，但是可以使用其他掺杂剂。外延源极/漏极区域92(或其他源极/漏极区域)可以具有在从约1019cm-3至约1021cm-3的范围内的掺杂剂浓度。因此，可以通过掺杂(例如，可以通过在外延生长期间的注入和/或原位掺杂，如果适当的话)和/或通过外延生长来划定源极/漏极区域，如果适当的话，掺杂和/或外延生长可以进一步划定其中形成有源极/漏极区域的有源区。
在操作118中，形成覆盖伪栅极结构212的接触蚀刻停止层(CESL)96，如图11A至图11B所示。CESL 96可以在形成例如接触件或通孔时提供停止蚀刻工艺的机制。CESL 96可以由与邻近的层或组件具有不同蚀刻选择性的介电材料形成。CESL 96形成在外延源极/漏极区域92的表面、间隔部件86的侧壁和顶面、硬掩模84的顶面和隔离结构78的顶面上。CESL96可以包括或可以是含氮材料、含硅材料和/或含碳材料。此外，CESL 96可以包括或可以是氮化硅、碳氮化硅、氮化碳、氮氧化硅、碳氧化硅等或它们的组合。可以通过诸如等离子体增强ALD(PEALD)、CVD或其他沉积技术的沉积工艺来沉积CESL 96。
在操作120中，之后，在CESL 96上形成衬垫层98，如图12A至图12B所示。在形成层间介电(ILD)层之前，衬垫层98共形地形成在CESL96上。衬垫层98可以有助于调整整个膜堆叠件的应力水平，以调制器件电性能。衬垫层98也可以用作CESL 96、隔离结构78和诸如源极/漏极区域92的有源区域之中的缓冲层，使得这些不同区域(隔离区域与有源区域)和附近形成的层之中的应力限制可以在操作124实施退火工艺之后释放，这将在下面更详细地描述。此外，衬垫层98也可以用作阻挡层，使得来自间隔部件86或来自随后的工艺(如果有的话)的水、蒸汽或湿气可以被有效地阻挡以防止水、蒸汽或湿气穿透至相邻的有源区域内，诸如随后形成的源极/漏极区域92或导电部件(例如，接触件)内，穿透至相邻的有源区域内可能不利地影响器件电性能。此外，衬垫层98也可以用作蚀刻停止增强层，以帮助蚀刻和/或图案化工艺的工艺控制，从而有效地停止在CESL96上。
在一个实例中，衬垫层98可以是由ALD、CVD、热炉或任何合适的沉积工艺形成的含硅层。衬垫层98可以是无氮材料，诸如无氮含硅层。在一个特定实例中，衬垫层98可以是通过热炉工艺形成的非晶硅层、晶体硅层或任何合适的含硅材料。在一个实例中，可以将沉积工艺时间控制在约30分钟至约300分钟的范围内。衬垫层98具有在从约至约的范围内(诸如在从约至约的范围内，例如约)的厚度。用于形成衬垫层98的炉沉积工艺的温度可以控制在从约300摄氏度至约800摄氏度的范围内，例如在从约400摄氏度至约600摄氏度，诸如约500摄氏度。
在操作122中，在衬底70上形成衬垫层98之后，在衬垫层98上方形成ILD层99，如图13A至图13B所示。ILD层99可以包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料)、它们的化合物、它们的复合物和/或其他合适的介电材料的材料。可以通过旋涂、CVD、FCVD、PECVD、PVD或其他合适的沉积技术来沉积ILD层99。在实施例中，通过可流动CVD(FCVD)工艺形成填充在相邻伪栅极结构212之间的ILD层99。在一个实例中，ILD层99是其中形成有轻氢(氕)和氮掺杂剂的氧化硅层。由于ILD层99可以具有形成在其中的其他掺杂剂，因此ILD层99的氧化硅层可以具有略小于1:2(诸如在从约1:1.6至约1:1.8)的硅氧比(Si:O)。
在操作124中，实施退火工艺。由退火工艺提供的热能可以致密化和增强衬垫层98和ILD层99的接合结构。因此，之后，来自ILD层99的悬空氧键可以与来自衬垫层98的悬空硅键反应，将衬垫层98转变成衬垫氧化物层97，如图14A至图14B所示。可以驱动来自ILD层99的过量和/或未反应的氧元素与来自衬垫层98的硅(例如，非晶硅)反应，从而在ILD层99和CESL 96之间形成衬垫氧化物层97，诸如氧化硅层。在ILD层99由可流动CVD工艺形成的一些实例中，由于在沉积工艺期间相对高的湿度水平，因此可以发现过量的氧元素，这是因为来自可流动CVD工艺的前体源通常是基于液体/溶液的。因此，通过在操作124中利用退火工艺，氧元素的未反应的、过量的或悬空键均可以被有效地驱动并且漂移以与来自衬垫层98的硅元素反应，以将衬垫层98转变成衬垫氧化物层97，诸如含氧化硅层。
因此，在将衬垫层98转变成衬垫氧化物层97之后，衬垫氧化物层97可以具有约1:2(诸如在从约1:1.8至约1:2)的硅氧比(Si:O)。由于衬垫层98由不含其他掺杂剂的非晶硅层形成，因此可以发现主要包括硅和氧的衬垫氧化物层97的相对纯的膜结构。因此，衬垫氧化物层97的氧浓度水平与硅浓度水平的比率(诸如约1.8:1至2:1的O:Si)大于ILD层99中的氧浓度水平与硅浓度水平的比率(诸如约1.6:1至1.8:1的O:Si)，因为ILD层99中的其他杂质(诸如N或H)可以共享并且占据与氧的键合，从而降低氧与硅的浓度比率。
此外，来自退火工艺的热能也可能引起间隔部件86、衬垫层98、源极/漏极区域92和ILD层99的膜结构的热膨胀，从而帮助释放不同材料配合的界面处的局部应力应变。因此，由衬垫层98引起的拉伸应力可以变成由炉工艺产生的衬垫氧化物层97引起的压缩应力。压缩应力膜结构可以提供整个衬底表面的更好的膜均匀性和至下面的层的更好的粘合，以避免膜堆叠件的剥落和裂缝。因此，可以有效地消除由于膜堆叠件处的不同层之中的应力失配而导致的电流泄漏问题的可能性。此外，可能由于不同材料的界面处的失配的晶格结构或接合结构而发生的应力限制也可以通过在退火工艺期间提供的热能带来的原子重构或重排而被有效地释放或调制，从而可能最小化或消除不期望的电流泄漏。
此外，在热退火工艺中，来自ILD层99的氧元素朝着衬垫层98漂移的横向移动也可以帮助重装膜层的原子结构，因此也释放局部应力和应变，从而根据需要提供压缩应力膜结构。因此，衬垫氧化物层97可以形成为膜堆叠应力调制器，以有效地调整层间介电(ILD)结构中的整体应力水平。
在一个实例中，热退火工艺可以在热退火室或可以向衬底提供热能的任何合适的壳中实施。在工艺期间，工艺温度可以控制为高达800摄氏度。在一个实例中，在热退火工艺期间，工艺温度可以控制在从约300摄氏度至约700摄氏度的范围内，诸如约600摄氏度。
在一个实施例中，热退火工艺可以在其中实施操作120或122中的沉积工艺的工艺室中原位实施。在退火期间，可以供应退火气体混合物。可以在退火气体混合物中供应的气体可以包括含氧气体，诸如O2、O3、N2O、水蒸气(H2O)、CO2、CO等。在一个特定实例中，退火气体混合物可以包括水蒸汽(H2O)。
在一个实例中，在热退火工艺之后，与衬垫层98相比，衬垫氧化物层97可以具有由退火工艺期间的热膨胀和氧化产生的相对较厚的厚度，该厚度在从约至约的范围内，诸如在从约至约诸如约
应该注意，在热退火工艺之后，可以诸如通过CMP平坦化ILD层99以提供平坦的表面。随后，可以从衬底70去除伪栅极结构212以在ILD层99中限定开口50，如图15A至图15B所示，开口50可以之后允许在其中形成诸如金属栅极结构的替换栅极结构52，以继续制造半导体器件结构201，如图16A至图16B所示。在一个实例中，替换栅极结构52可以包括在其中形成的界面层(未示出)、高介电常数介电层53、功函调整层54和金属电极结构55，以形成金属栅极结构，如图16A至图16B所示。
虽然不旨在限制，但是本发明的一个或多个实施例为半导体器件及其形成提供许多益处。例如，本发明的实施例提供了用于在CESL和ILD层之间形成衬垫层的方法。衬垫层可以用作应力调制层、阻断层或阻挡层，其有效地增强衬底上的半导体器件的电性能。衬垫层可以首先由非晶硅层形成，并且之后通过热退火工艺转变成衬垫氧化物层。衬垫层到衬垫氧化物层的转变也可以实现局部应力交替，从而释放膜堆叠界面处的应力应变，以提供更好的膜结构集成和粘合。
在实施例中，半导体器件包括位于衬底上的有源区，有源区包括源极/漏极区域；位于有源区上方的栅极结构，源极/漏极区域靠近栅极结构；沿着栅极结构的侧壁的间隔部件；位于间隔部件上的接触蚀刻停止层；位于接触蚀刻停止层上的衬垫氧化物层和位于衬垫氧化物层上的层间介电层，其中，衬垫氧化物层的氧浓度水平大于层间介电层。在实施例中，衬垫氧化物层具有在从约1:1.8至约1:2的硅氧比。在实施例中，层间介电层具有在从约1:1.6至约1:1.8的硅氧比。在实施例中，衬垫氧化物层是含氧化硅层。在实施例中，栅极结构包括金属栅极结构，该金属栅极结构包括位于高介电常数层上的金属栅电极。在实施例中，衬垫氧化物层的厚度在从约至的范围内。在实施例中，接触蚀刻停止层是含氮化硅材料。
在另一实施例中，用于形成半导体器件的方法包括：在衬底上的接触蚀刻停止层上形成衬垫层，该衬底上形成有栅极结构，其中，衬垫层包括无氮材料；以及在衬垫层上形成层间介电层，其中，衬垫层和层间介电层包括不同的膜材料。在实施例中，衬垫层是非晶硅层。在实施例中，在衬底上实施热退火工艺。在实施例中，在实施热退火工艺时供应退火气体混合物，其中，退火气体混合物还包含水蒸汽。在实施例中，将衬垫层转变成含氧化物层。在实施例中，含氧化物层的氧浓度大于层间介电层。在实施例中，将衬垫层转变成氧化硅层。在实施例中，通过在衬底上实施炉沉积工艺形成衬垫层来形成衬垫层。
在又一实施例中，用于形成半导体器件的方法包括：在衬底上的接触蚀刻停止层上形成衬垫层，该衬底上形成有栅极结构，并且通过热退火工艺将衬垫层转变成衬垫氧化物层。在实施例中，在将衬垫层转变成衬垫氧化物层之前，在衬垫层上形成层间介电层。在实施例中，衬垫氧化物层的氧浓度大于层间介电层。在实施例中，热退火工艺向衬垫层提供氧元素。在实施例中，衬垫层是非晶硅层并且衬垫氧化物层是氧化硅层。
根据本发明的一些实施例，提供了一种半导体器件，包括：有源区，位于衬底上，所述有源区包括源极/漏极区域；栅极结构，位于所述有源区上方，所述源极/漏极区域靠近所述栅极结构；间隔部件，沿着所述栅极结构的侧壁；接触蚀刻停止层，位于所述间隔部件上；衬垫氧化物层，位于所述接触蚀刻停止层上；以及层间介电层，位于所述衬垫氧化物层上，其中，所述衬垫氧化物层的氧浓度水平大于所述层间介电层的氧浓度水平。
在上述半导体器件中，所述衬垫氧化物层具有在从1:1.8至1:2的硅氧比。
在上述半导体器件中，所述层间介电层具有在从1:1.6至1:1.8的硅氧比。
在上述半导体器件中，所述衬垫氧化物层是含氧化硅层。
在上述半导体器件中，所述栅极结构包括金属栅极结构，所述金属栅极结构包括位于高介电常数层上的金属栅电极。
在上述半导体器件中，所述衬垫氧化物层的厚度在从至的范围内。
在上述半导体器件中，所述接触蚀刻停止层是含氮化硅材料。
根据本发明的另一些实施例，还提供了一种用于形成半导体器件的方法，包括：在衬底上的接触蚀刻停止层上形成衬垫层，所述衬底上形成有栅极结构，其中，所述衬垫层包括无氮材料；以及在所述衬垫层上形成层间介电层，其中，所述衬垫层和所述层间介电层包括不同的膜材料。
在上述方法中，所述衬垫层是非晶硅层。
在上述方法中，还包括：在所述衬底上实施热退火工艺。
在上述方法中，还包括：在实施所述热退火工艺时供应退火气体混合物，其中，所述退火气体混合物还包含水蒸汽。
在上述方法中，还包括：将所述衬垫层转变成含氧化物层。
在上述方法中，所述含氧化物层的氧浓度大于所述层间介电层的氧浓度。
在上述方法中，将所述衬垫层转变成氧化硅层。
在上述方法中，形成所述衬垫层还包括：在所述衬底上实施炉沉积工艺来形成所述衬垫层。
根据本发明的又一些实施例，还提供了一种用于形成半导体器件的方法，包括：在衬底上的接触蚀刻停止层上形成衬垫层，所述衬底上形成有栅极结构；以及通过热退火工艺将所述衬垫层转变成衬垫氧化物层。
在上述方法中，还包括：在将所述衬垫层转变成所述衬垫氧化物层之前，在所述衬垫层上形成层间介电层。
在上述方法中，所述衬垫氧化物层的氧浓度大于层间介电层的氧浓度。
在上述方法中，所述热退火工艺向所述衬垫层提供氧元素。
在上述方法中，所述衬垫层是非晶硅层并且所述衬垫氧化物层是氧化硅层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
有源区，位于衬底上，所述有源区包括源极/漏极区域；
栅极结构，位于所述有源区上方，所述源极/漏极区域靠近所述栅极结构；
间隔部件，沿着所述栅极结构的侧壁；
接触蚀刻停止层，位于所述间隔部件上；
衬垫氧化物层，位于所述接触蚀刻停止层上；以及
层间介电层，位于所述衬垫氧化物层上，其中，所述衬垫氧化物层的氧浓度水平大于所述层间介电层的氧浓度水平。
2.根据权利要求1所述的半导体器件，其中，所述衬垫氧化物层具有在从1:1.8至1:2的硅氧比。
3.根据权利要求1所述的半导体器件，其中，所述层间介电层具有在从1:1.6至1:1.8的硅氧比。
4.根据权利要求3所述的半导体器件，其中，所述衬垫氧化物层是含氧化硅层。
5.根据权利要求1所述的半导体器件，其中，所述栅极结构包括金属栅极结构，所述金属栅极结构包括位于高介电常数层上的金属栅电极。
6.根据权利要求1所述的半导体器件，其中，所述衬垫氧化物层的厚度在从至的范围内。
7.根据权利要求1所述的半导体器件，其中，所述接触蚀刻停止层是含氮化硅材料。
8.一种用于形成半导体器件的方法，包括：
在衬底上的接触蚀刻停止层上形成衬垫层，所述衬底上形成有栅极结构，其中，所述衬垫层包括无氮材料；以及
在所述衬垫层上形成层间介电层，其中，所述衬垫层和所述层间介电层包括不同的膜材料。
9.根据权利要求8所述的方法，其中，所述衬垫层是非晶硅层。
10.一种用于形成半导体器件的方法，包括：
在衬底上的接触蚀刻停止层上形成衬垫层，所述衬底上形成有栅极结构；以及
通过热退火工艺将所述衬垫层转变成衬垫氧化物层。
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