CN104103506A - 半导体器件制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件制造方法，包括：在衬底上形成鳍片结构，具有较宽的第二部分以及较窄的第一部分，其中第一部分侧面具有侧墙；在衬底以及鳍片结构上形成层间介质层；去除侧墙，在层间介质层中留下栅极沟槽；在栅极沟槽中填充栅极堆叠。依照本发明的半导体器件制造方法，在上窄下宽的鳍片结构顶部以及侧面形成包围的栅极堆叠，准确地控制了鳍片的高度，有效增大了器件栅极与沟道区、源漏区的接触面积，增强了器件的控制性能。
Description
技术领域
本发明涉及半导体集成电路制造领域，更具体地，涉及一种鳍片场效应晶体管（FinFET）的制造方法。
背景技术
在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate）是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应（SCE）以及漏致感应势垒降低（DIBL）效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度（EOT）的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。这些器件由于尺寸小、结构复杂，相邻的沟道之间容易互相干扰，因此沟道的隔离技术变得越来越重要。
现有的FinFET结构以及制造方法包括：1）SOI衬底的FinFET，利用光刻胶等掩模刻蚀SOI衬底，自动停止在埋氧层上，剩余的顶部硅层形成鳍片，而由于埋氧层能良好地绝缘隔离相邻的鳍片，因此无需额外的工艺步骤或者结构来隔离沟道；2）结隔离的体衬底FinFET，利用掩模刻蚀体硅衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积填充氧化物来侧向绝缘隔离相邻的鳍片，随后倾斜离子注入高剂量掺杂剂，在鳍片底部形成与上部不同导电类型的注入掺杂区，利用PN结来隔离鳍片与衬底；3）基于材料来隔离的体衬底FinFET，利用掩模刻蚀体衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积氧化物以侧向隔离，在鳍片侧面形成氮化物等侧墙以提供保护，执行热氧化，使得未被侧墙保护的鳍片底部部分或者全部被氧化以致于彼此相连形成横向的氧化层，利用得到的氧化层来隔离鳍片与衬底。
在上述这些结构以及方法中，SOI衬底的FinFET虽然结构和工艺简单，但是衬底材料成本高，不如体Si衬底易于用于大规模生产；体硅衬底上利用PN结隔离的FinFET利用注入结隔离，隔离效果受到注入剂量、深度的制约而效果较差，并且注入工艺难以控制，容易向沟道区引入额外的掺杂而影响器件导电性能；体硅衬底上利用横向选择氧化隔离的FinFET则工艺复杂成本高昂，热氧化温度高，沟道区容易引入额外应力和应变从而影响导电。此外，这些技术通常都是在形成硅鳍片的过程中制作，当FinFET采用后栅工艺制造时，假栅形成之前形成硅鳍片过程中制作的隔离结构，经历后续工艺时绝缘性能可能受损。另外，当前的这些硅鳍片沟道隔离结构通常都是在沿垂直沟道方向（以下称为X-X’方向或者第二方向，也即栅极线条延伸的方向）上形成的，对于沿沟道方向（以下称为Y-Y’方向或者第一方向，也即鳍片线条延伸的方向）上鳍片之间以及与衬底的隔离则不够完善。
发明内容
有鉴于此，本发明的目的在于提供一种创新性的半导体器件制造方法，克服上述问题。
实现本发明的上述目的，是通过提供一种半导体器件制造方法，包括：在衬底上形成鳍片结构，具有较宽的第二部分以及较窄的第一部分，其中第一部分侧面具有侧墙；在衬底以及鳍片结构上形成层间介质层；去除侧墙，在层间介质层中留下栅极沟槽；在栅极沟槽中填充栅极堆叠。
其中，形成鳍片结构的步骤具体包括：在衬底上形成鳍片结构的第一部分；在鳍片结构的第一部分侧面形成侧墙；以侧墙为掩模刻蚀衬底，使得侧墙以及第一部分下方的衬底构成鳍片结构的第二部分。
其中，采用各向异性工艺刻蚀衬底。
其中，形成鳍片结构之前进一步包括在衬底上形成硬掩模层。
其中，硬掩模层包括氧化硅和氮化硅的组合叠层。
其中，去除侧墙同时也去除硬掩模层的一部分。
其中，采用湿法腐蚀去除侧墙。
其中，侧墙材料包括氮化硅、氮氧化硅、非晶碳、DLC及其组合。
其中，层间介质层材料包括氧化硅、氮氧化硅、低k材料及其组合。
本发明还提供了一种半导体器件，包括衬底、衬底上的鳍片结构、鳍片结构顶部以及上部的栅极堆叠，其中，鳍片结构具有较宽的第二部分以及较窄的第一部分，栅极堆叠位于第二部分上以及第一部分侧壁。
依照本发明的半导体器件制造方法，在上窄下宽的鳍片结构顶部以及侧面形成包围的栅极堆叠，准确地控制了鳍片的高度，有效增大了器件栅极与沟道区、源漏区的接触面积，增强了器件的控制性能。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图10为依照本发明的半导体器件制造方法各步骤的剖视图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构和/或制造步骤。这些修饰除非特别说明并非暗示所修饰器件结构和/或制造步骤的空间、次序或层级关系。
如图1所示，在衬底1上形成硬掩模层2。提供衬底1，其可以是体Si、SOI、体Ge、GeOI、SiGe、GeSb，也可以是III-V族或者II-VI族化合物半导体衬底，例如GaAs、GaN、InP、InSb等等。为了与现有的CMOS工艺兼容以应用于大规模数字集成电路制造，衬底1优选地为体Si（诸如单晶硅晶片）或者SOI、SiGe等含硅材质。在本发明一个优选实施例中，衬底1为单晶Si，以利于与CMOS工艺集成。优选地，通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、蒸发、溅射等工艺，在衬底1上表面上形成硬掩模层2，以在后续刻蚀过程中用于控制刻蚀形貌以及保护衬底表面降低缺陷密度。优选地，硬掩模层2为氮化物与氧化物的层叠结构，例如在本发明一个优选实施例中依次包括氧化硅的下层2A、氮化硅的中层2B以及氧化硅的上层2C。值得注意的是，层2A～2C材质可以互换或者完全不同，例如还可以增加多晶硅、非晶硅、非晶锗、非晶碳、类金刚石无定形碳（DLC）等多种材质，只要层2的各子层之间以及与衬底1之间具有较高的刻蚀选择性即可。
如图2所示，图形化硬掩模层2以形成硬掩模层图形2P。采用已知的光刻/刻蚀技术，例如在硬掩模层2的上层2C上涂覆光刻胶（未示出），采用i线光刻、紫外光刻或者电子束直写光刻技术图形化光刻胶形成软掩模图形，以该软掩模图形为掩模各向异性地刻蚀硬掩模层2直至暴露衬底1。刻蚀方法可以是等离子体干法刻蚀、反应离子刻蚀（RIE）或者具有各向异性的湿法腐蚀等。例如采用碳氟基气体（CxHyFz，其中x为1～4，y为0～3，z为1～8，其构成可以使得碳氟基气体为氟代饱和或者不饱和烷、烯或炔）干法刻蚀氧化硅和/或氮化硅，采用氧等离子体刻蚀非晶碳，采用四甲基氢氧化铵湿法腐蚀多晶硅、非晶硅。硬掩模图形2P下方遮蔽的衬底1将来构成器件的鳍片结构。
如图3所示，以硬掩模层图形2P为掩模，刻蚀衬底1形成鳍片结构1F和沟槽1G。刻蚀优选各向异性的刻蚀，例如上述等离子体干法刻蚀、反应离子刻蚀（RIE）或者具有各向异性的湿法腐蚀，刻蚀气体或者腐蚀液也类似。由于硬掩模层图形2P的遮蔽，使得其下方的衬底1不被刻蚀并且具有较为垂直的侧壁而构成突出于衬底1剩余部分之上的垂直竖立的鳍片结构1F，衬底1被刻蚀去除的部分则在衬底1上鳍片结构1F之间留下了沟槽1G。值得注意的是，虽然图3仅示意性示出了一个鳍片1F以及两个沟槽1G，但是实际上可以根据器件版图设计需要形成厚度、宽度、长度不同的多个鳍片1F以及相应的多个沟槽1G。优选地，鳍片1F突出于衬底1剩余部分的高度（或者沟槽1G的深度）为衬底1原始厚度的1/5～2/3，例如100～5000nm。
如图4所示，在整个器件上形成介质材料层3，覆盖了鳍片1F侧壁、沟槽1G底部（衬底1顶部）以及硬掩模层图形2P顶部。例如通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺形成材质较硬的介质材料层3，其材质例如氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳（DLC）等及其组合。介质材料层3将用于构件鳍片1F侧壁的侧墙。在本发明优选实施例中，介质材料层3与硬掩模层2的中层2B材料相同，均为氮化硅。
如图5所示，刻蚀介质材料层3，在鳍片1F侧面形成了侧墙3S。优选各向异性的刻蚀，使得沟槽1G底部（衬底1顶部）以及硬掩模层2顶部的层3基本被去除，而在鳍片1F侧面留下了侧墙3S。
如图6所示，以侧墙3S为掩模，继续各向异性刻蚀沟槽1G暴露出的衬底1，也即加深了沟槽1G，使得侧墙3S下方、鳍片1F侧面的衬底1也具有较为垂直的侧壁，从而使得图5所示的鳍片1F形成为图6所示的上窄下宽的呈“凸”或者倒T型剖面形貌的鳍片结构1F’。此时沟槽1G的深度将为衬底1原始厚度的1/3～4/5。
如图7所示，在整个器件上形成隔离材料层（或者层间介质层ILD）4，覆盖了沟槽1G底部（衬底1顶部）、侧墙3S顶部和侧壁、以及硬掩模层2的顶部。例如通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化、热分解、旋涂等方法，形成了隔离材料层4，其材质例如氧化硅、氮氧化硅、低k材料等及其组合，用于实现器件的隔离绝缘。其中低k材料包括但不限于有机低k材料（例如含芳基或者多元环的有机聚合物）、无机低k材料（例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG）、多孔低k材料（例如二硅三氧烷（SSQ）基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物）。
如图8所示，采用CMP、回刻等工艺平坦化隔离材料层4，直至暴露硬掩模层2（如果层2为单层，则停止在层2顶部）。优选地，层2为ONO结构的三层堆叠，因此继续平坦化氧化硅基材料的隔离材料层4以及氧化硅的顶层2C层直至暴露并停止在氮化硅的中层2B顶部。
如图9所示，选择性去除侧墙3S以及剩余的硬掩模层2（例如层2B、层2A），直至暴露上窄下宽的鳍片1F’顶部，在隔离材料层（ILD）4中留下了栅极沟槽4G。优选各向同性的刻蚀，例如湿法刻蚀，采用热磷酸或者强酸（诸如硫酸、硝酸）与强氧化剂（诸如臭氧、双氧水）的组合物来腐蚀去除氮化硅的侧墙3S与中层2B，采用HF基腐蚀液去除氧化硅基的下层2A，采用强氧化剂去除非晶碳、DLC等材质的下层2A等。如图9所示，栅极沟槽4G与原先由介质材料层3占据的侧墙3S共型，例如为围绕鳍片1F’较窄的上部的环状结构（顶视图中），分布在鳍片1F’上部部分的侧壁。优选地，在图9所示步骤之后，进一步采用离子注入等方式对暴露出的鳍片1F’进行掺杂，使得鳍片1F’特别是其较窄的上部在垂直于纸面的沟道区方向上形成源漏区（图中虚线所示）并可以进一步对源漏区之间的沟道区掺杂。或者替代地，刻蚀鳍片1F’顶部形成源漏沟槽（未示出），在源漏沟槽中外延生长应力层，例如SiGe、SiC等以提高器件载流子迁移率。
如图10所示，在栅极沟槽4G中形成栅极堆叠5。例如采用LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺，形成多层材料构成的栅极堆叠5。在本发明优选实施例中，栅极堆叠5包括栅极绝缘层5A、功函数调节层5B和电阻调节层5C。栅极绝缘层5A为高k材料，包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料（其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数），或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。功函数调节层5B材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。电阻调节层5C材质可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，此外还可掺杂有C、F、N、O、B、P、As等元素以进一步调节功函数。
此后，可以进一步CMP平坦化栅极堆叠5直至暴露隔离层（ILD）4，刻蚀层4形成源漏接触孔（垂直于纸面方向而接触源漏区），在接触孔中沉积金属形成接触塞等，最终完成FinFET器件制造。
如图10所示，最终的器件结构至少包括：衬底1上鳍片结构1F，其中源漏区形成在鳍片结构1F中，鳍片结构1F为凸型或者倒T型，剖面形貌为上窄下宽，包括较窄的上部以及较宽的下部；栅极堆叠5，形成在鳍片结构1F下部的顶部以及上部的侧面。这种结构有效增大了器件栅极与沟道区、源漏区的接触面积，增强了器件的控制性能。
依照本发明的半导体器件制造方法，在上窄下宽的鳍片结构顶部以及侧面形成包围的栅极堆叠，准确地控制了鳍片的高度，有效增大了器件栅极与沟道区、源漏区的接触面积，增强了器件的控制性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (10)
1.一种半导体器件制造方法，包括：
在衬底上形成鳍片结构，具有较宽的第二部分以及较窄的第一部分，其中第一部分侧面具有侧墙；
在衬底以及鳍片结构上形成层间介质层；
去除侧墙，在层间介质层中留下栅极沟槽；
在栅极沟槽中填充栅极堆叠。
2.如权利要求1的半导体器件制造方法，其中，形成鳍片结构的步骤具体包括：
在衬底上形成鳍片结构的第一部分；
在鳍片结构的第一部分侧面形成侧墙；
以侧墙为掩模刻蚀衬底，使得侧墙以及第一部分下方的衬底构成鳍片结构的第二部分。
3.如权利要求2的半导体器件制造方法，其中，采用各向异性工艺刻蚀衬底。
4.如权利要求1的半导体器件制造方法，其中，形成鳍片结构之前进一步包括在衬底上形成硬掩模层。
5.如权利要求4的半导体器件制造方法，其中，硬掩模层包括氧化硅和氮化硅的组合叠层。
6.如权利要求5的半导体器件制造方法，其中，去除侧墙同时也去除硬掩模层的一部分。
7.如权利要求1的半导体器件制造方法，其中，采用湿法腐蚀去除侧墙。
8.如权利要求1的半导体器件制造方法，其中，侧墙材料包括氮化硅、氮氧化硅、非晶碳、DLC及其组合。
9.如权利要求1的半导体器件制造方法，其中，层间介质层材料包括氧化硅、氮氧化硅、低k材料及其组合。
10.一种半导体器件，包括衬底、衬底上的鳍片结构、鳍片结构顶部以及上部的栅极堆叠，其中，鳍片结构具有较宽的第二部分以及较窄的第一部分，栅极堆叠位于第二部分上以及第一部分侧壁。
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