KR102612342B1 - 반도체 디바이스용 층간 유전체 구조물 내의 라이너 구조물 - Google Patents

반도체 디바이스용 층간 유전체 구조물 내의 라이너 구조물 Download PDF

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Abstract

층간 유전체 구조물 내의 라이너층을 갖는 반도체 디바이스 구조물들이 제공된다. 일 예시에서, 반도체 디바이스는 기판 상의 활성 구역 - 활성 구역은 소스/드레인 영역을 포함함 - ; 활성 구역 위의 게이트 구조물 - 게이트 구조물에 소스/드레인 영역이 근접해 있음 - ; 게이트 구조물의 측벽을 따르는 스페이서 피처; 스페이서 피처 상의 접촉 에칭 저지층; 접촉 에칭 저지층 상의 라이너 산화물층; 및 라이너 산화물층 상의 층간 유전체층으로서, 라이너 산화물층은 층간 유전체층보다 큰 산소 농도 레벨을 갖는 것인, 층간 유전체층을 포함한다.

Description

반도체 디바이스용 층간 유전체 구조물 내의 라이너 구조물{LINER STRUCTURE IN INTERLAYER DIELECTRIC STRUCTURE FOR SEMICONDUCTOR DEVICES}
본 출원은 그 전체가 참조로서 본원에 포함되는, “반도체 디바이스용 층간 유전체 구조물 내의 라이너 구조물”로 명칭되고, 2017년 11월 28일에 출원된 미국 특허 가출원 제 62/591,659 호의 이익을 주장하며 이 가출원을 우선권으로 주장한다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하기 위해 나노미터 기술 프로세스 노드들로 진보해옴에 따라, 제조 및 설계 둘 다로부터의 도전과제들은 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)들과 같은 삼차원 설계들의 개발을 초래시켜왔다. 일반적인 FinFET은, 예를 들어 기판의 실리콘층을 내부로 에칭함으로써 기판으로부터 연장되는 핀 구조물로 제조된다. 수직 핀 내에 FinFET의 채널이 형성된다. 핀 구조물 위에 (예를 들어, 핀 구조물을 감싸도록 위에 있는) 게이트 구조물이 제공된다. 게이트 구조물 주위의 채널의 게이트 제어를 가능하게 하는 채널 상의 게이트 구조물을 갖는 것이 이롭다. FinFET 디바이스들은 감소된 짧은 채널 효과 및 증가된 전류 흐름을 포함하여 많은 이점들을 제공한다.
디바이스 치수(dimension)들이 스케일링 다운을 지속함에 따라, 일반적인 폴리실리콘 게이트 전극 대신 금속 게이트 전극을 사용함으로써 FinFET 디바이스 성능이 향상될 수 있다. 금속 게이트 스택을 형성하는 하나의 프로세스는, 최종 게이트 스택이 “마지막에” 제조되는 대체 게이트 프로세스[“게이트 라스트(gate-last)” 프로세스로도 지칭됨]를 형성하는 것이다. 그러나, 진보된 프로세스 노드들에서 그러한 IC 제조 프로세스들을 구현하는데 도전과제들이 있다. 게이트 제조 동안의 퇴적 및 패터닝 프로세스의 부정확하고 부적절한 제어가 디바이스 구조물들의 전기적 성능을 부정적으로 악화시킬 수 있다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른 기판 상에 디바이스 구조물을 제조하기 위한 예시적인 프로세스의 흐름도이다.
도 2는 일부 실시예들에 따른 반도체 디바이스 구조물의 사시도를 도시한다.
도 3의 A 및 도 3의 B, 도 4의 A 및 도 4의 B, 도 5의 A 및 도 5의 B, 도 6의 A 및 도 6의 B, 도 7의 A 및 도 7의 B, 도 8의 A 및 도 8의 B, 도 9의 A 및 도 9의 B, 도 10의 A 및 도 10의 B, 도 11의 A 및 도 11의 B, 도 12의 A 및 도 12의 B, 도 13의 A 및 도 13의 B, 도 14의 A 및 도 14의 B, 도 15의 A 및 도 15의 B, 및 도 16의 A 및 도 16의 B는 일부 실시예들에 따른 도 1의 상이한 제조 스테이지들에서의 반도체 디바이스 구조물의 단면도들을 도시한다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
본 개시는 일반적으로 반도체 디바이스들, 더 구체적으로 반도체 디바이스들 내에 형성되는 대체 게이트들에 관한 것이다. 본 개시는 대체 게이트 제조 프로세스들에서 층간 유전체(interlayer dielectric; ILD) 구조물 내에 라이너층을 제조하기 위한 방법들을 제공한다. 라이너층은 층간 유전체(ILD) 구조물 내의 층간 유전체(ILD)층 아래에 그리고 접촉 에칭 저지층(contact etching stop layer; CESL) 상에 형성된다. 본원에서 설명되는 일부 예시들은 FinFET들의 컨텍스트(context) 내에 있다. 본원에서 설명되는 예시적인 실시예들은 라이너층을 CESL 상에 그 위에 층간 유전체(ILD)층이 형성되기 전에 형성하는 컨텍스트 내에서 설명된다. 본 개시의 일부 양태들의 구현예들은 다른 프로세스들에서, 다른 디바이스들에서, 그리고/또는 다른 층들에 대해 사용될 수 있다. 예를 들어, 다른 예시적인 디바이스들은 평면형 FET들, 수평 게이트 올 어라운드(Horizontal Gate All Around; HGAA) FET들, 수직 게이트 올 어라운드(Vertical Gate All Around; VGAA) FET들, 및 다른 디바이스들을 포함할 수 있다. 예시적인 방법들 및 구조물들의 일부 변형예들이 설명된다. 당업자는, 행해질 수 있는 다른 변형예들이 다른 실시예들의 범위 내에서 고려될 수 있다는 점을 쉽게 이해할 것이다. 방법 실시예들이 특정한 순서로 설명될 수 있지만, 다양한 다른 방법 실시예들이 임의의 논리적 순서로 수행될 수 있고 본원에서 설명되는 단계들보다 적거나 많은 단계들을 포함할 수 있다.
트랜지스터용 금속 게이트를 형성하기 위한 대체 게이트 프로세스에서, 더미 게이트 스택은 기판 위에, 그 위에 이후에 형성되는 실제 게이트 스택을 위한 플레이스홀더(placeholder)로서 형성된다. 더미 게이트 스택을 둘러싸는 스페이서(spacer) 피처가 형성된다. 소스/드레인 영역이 형성된 후, CESL, 본 개시의 라이너층이 형성되고, 라이너층 상에 층간 유전체(ILD)층이 형성된다. 후속하여, 더미 게이트 스택이 제거되어, 스페이서 피처, CESL, 라이너층, 및 ILD층에 의해 둘러싸이는 개구부를 남긴다. 이어서, 스페이서 피처, CESL, 라이너층, 및 ILD에 의해 규정된 개구부 내에 금속 게이트가 형성된다.
금속 게이트 구조물은 하이 k(high-k) 유전체층과 같은 게이트 유전체층, 선택적 배리어(barrier)층, 캡핑(capping)층, 일함수(work function) 튜닝층 및 게이트 금속 전극을 포함할 수 있다. 예를 들어, 트랜지스터의 임계 전압(threshold voltage, Vt)을 미세 조정하기 위한 층을 형성하기 위해 다수의 퇴적 및 패터닝 프로세스들이 사용될 수 있다. 일부 실시예들에서, 층은 필요에 따라 디바이스 전기적 성능을 증대시키기 위해, p형 FinFET 또는 n형 FinFET과 같은 상이한 유형들의 트랜지스터들에 대해 상이한 재료들을 이용할 수 있다. 캡핑층은 패터닝 프로세스들 동안 게이트 유전체층을 보호하기 위해 선택적으로 사용된다. 그러나, 게이트 유전체층 및 선택적 배리어층은 일부 세정 및/또는 에칭 프로세스들에 의해 의도치 않게 에칭될 수 있다. 결과적으로, 게이트 유전체층 및 선택적 배리어층은 금속 게이트 구조물 내에서의 자신들의 실효성 및 기능들을 상실할 수 있다. 본 개시의 실시예들은 그러한 문제들을 처리할 수 있다.
도 1은 도 2에 도시된 단순화된 FINFET 디바이스 구조물(201)과 같은 반도체 디바이스 구조물을 형성하기 위해 수행되는 프로세스(100)의 예시적인 흐름도를 도시한다. 도 2 내에 예시되지 않거나 도 2와 관련하여 설명되지 않은 다른 양태들은 이어지는 도면들 및 설명으로부터 명백해질 수 있다. 도 2 내의 구조물은 예를 들어 1개 이상의 트랜지스터로서 동작하는 방식으로 전기적으로 연결되거나 또는 커플링될 수 있다. 도 3의 A 내지 도 16의 B는 일부 실시예들에 따른 프로세스(100)의 다양한 스테이지들에 대응하는 기판의 일부분의 개략적인 단면도들이다. 도 2 내지 도 16의 B에 도시된 반도체 디바이스 구조물(201) 또는 본원에 제시되지 않은 다른 반도체 구조물들을 포함하여 임의의 적절한 구조물들을 형성하기 위해 프로세스(100)가 이용될 수 있다는 점을 유념해야 한다.
도 2에 도시된 단순화된 FINFET 디바이스 구조물(201)이 기판(70) 상에 형성된다. 기판(70)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판, 또는 다른 기판일 수 있거나 이들을 포함할 수 있다. 기판(70)의 반도체 재료는 실리콘(예를 들어, Si<100> 또는 Si<111>과 같은 단결정 실리콘), 실리콘 게르마늄, 게르마늄, 갈륨 비소, 또는 다른 반도체 재료 중 적어도 하나로부터 선택되는 재료일 수 있거나 이들을 포함할 수 있다. 반도체 재료는 가령 p형 또는 n형 도펀트로 도핑되거나 도핑되지 않을 수 있다. 기판(70)용으로 SOI 구조물이 이용되는 일부 실시예들에서, 기판(70)은, 반도체 기판 내에 배치되는 매립된(buried) 절연체일 수 있거나, 또는 글래스 또는 사파이어 기판일 수 있는 절연체층 상에 배치되는 반도체 재료를 포함할 수 있다. 본원에서 예시되는 실시예들에서, 기판(70)은 단결정 실리콘 기판과 같은 실리콘 함유 재료이다. 또한, 기판(70)은 임의의 특정 사이즈, 형태, 또는 재료들에 제한되는 것은 아니다. 기판(70)은 다른 것들 중에서도, 200 mm 직경, 300 mm 직경, 또는 450 mm와 같은 다른 직경들을 갖는 라운드형/원형 기판일 수 있다. 기판(70)은 또한, 필요에 따라 임의의 다각형, 정사각형, 직사각형, 커브형, 또는 다각형 기판과 같은 비원형 워크피스일 수 있다.
각각의 핀 구조물(74)은 하나 이상의 디바이스가 형성되는 활성 영역을 제공한다. 핀 구조물들(74)은 마스킹, 포토리소그래피, 및/또는 에칭 프로세스들을 포함하여 적절한 프로세스들을 사용하여 제조된다. 예시에서, 기판(70) 위에 마스크층이 형성된다. 포토리소그래피 프로세스는 마스크층 위에 포토레지스트층(레지스트)을 형성하는 것, 포토레지스트층을 패턴에 노광시키는 것, 노광 후 베이크 프로세스를 수행하는 것, 및 포토레지스트층을 현상하여 포토레지스트층을 패터닝하는 것을 포함한다. 적절한 에칭 프로세스를 사용하여 포토레지스트층의 패턴이 마스크층에 전사되어 마스킹 엘리먼트를 형성한다. 이어서, 에칭 프로세스가 기판 내에 리세스들(76)을 형성하여 핀 구조물들(74)과 같은 연장 핀을 남기는 동안 기판(70)의 영역들을 보호하기 위해 마스킹 엘리먼트가 사용될 수 있다. 리세스들(76)은 반응성 이온 에칭(reactive ion etch; RIE) 및/또는 다른 적절한 프로세스들을 사용하여 에칭될 수 있다. 기판 상에 핀 구조물을 형성하기 위해 방법들의 많은 다른 실시예들이 이용될 수 있다.
실시예에서, 핀 구조물들(74)은 대략 10 나노미터(nanometer; nm) 폭이고 높이가 50 nm 높이와 같이 대략 10 nm 내지 60 nm 범위 내에 있다. 그러나, 핀 구조물들(74)에 대해 다른 치수들이 사용될 수 있다는 점이 이해되어야 한다. 일 예시에서, 핀 구조물들(74)은 실리콘 재료들 또는 게르마늄과 같은 다른 원소(elementary) 반도체, 또는 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬(antimonide)을 포함하는 화합물 반도체(compound)를 포함한다. 핀 구조물들(74)은 또한 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 또는 이들의 조합을 포함하는 합금 반도체일 수 있다. 또한, 핀 구조물들(74)은 필요에 따라 n형 및/또는 p형 도펀트들을 사용하여 도핑될 수 있다.
설명되는 바와 같이, 예시에서, 기판(70)의 일부분을 에칭해 내어 기판(70) 내에 리세스들(76)을 형성함으로써 복수의 핀 구조물들(74)이 형성될 수 있다. 이어서 리세싱되거나 또는 에치백되는 격리 재료로 리세스들(76)이 충전되어 격리 구조물들(78)을 형성할 수 있다. 격리 구조물들(78) 및/또는 핀 구조물(74)에 대한 다른 제조 기술들이 가능하다. 격리 구조물들(78)은 기판(70)의 일부 영역들, 예를 들어, 핀 구조물들(74) 내의 활성 구역들을 격리시킬 수 있다. 예시에서, 격리 구조물들(78)은 얕은 트렌치 격리(shallow trench isolation; STI) 구조물들 및/또는 다른 적절한 격리 구조물들일 수 있다. STI 구조물들은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑된 실리케이트 글래스(fluoride-doped silicate glass; FSG), 로우 k(low-k) 유전체 재료, 및/또는 다른 적절한 절연 재료로 형성될 수 있다. STI 구조물들은, 예를 들어 하나 이상의 라이너층을 갖는 다중층 구조물을 포함할 수 있다.
핀 구조물들(74) 위에 더미 게이트 구조물(212)이 형성된다. 도 2에 도시된 예시에서, 더미 게이트 구조물(212)은 게이트 유전체층(80), 게이트 전극층(82), 및 하드 마스크(84)를 포함한다. 더미 게이트 구조물(212)이 캡핑층 및/또는 다른 적절한 층들을 더 포함할 수 있다는 점에 유념해야 한다. 더미 게이트 구조물(212) 내의 다양한 층들은 적절한 퇴적 기술들에 의해 형성되고 적절한 포토리소그래피 및 에칭 기술들에 의해 패터닝될 수 있다. 더미 게이트 구조물(212)은 핀 구조물(74)의 2개의 측들 또는 3개의 측들에서 핀 구조물들(74)과 맞물린다. 더미 게이트 구조물(212)에 대한 핀 구조물(74)의 양측 영역들에 소스/드레인 영역들(52a 및 52b)이 배치된다. 나타내어진 바와 같이, 일부 소스/드레인 영역들은 다양한 트랜지스터들 사이에서 공유될 수 있고, 공유되는 것으로서 예시되지 않은 다른 소스/드레인 영역들은, 예를 들어 예시되지 않은 이웃하는 트랜지스터들과 공유될 수 있다. 일부 예시들에서, 소스/드레인 영역들 중 다양한 소스/드레인 영역들은 FinFET들이 2개의 기능적 트랜지스터들로서 구현되도록 함께 연결되거나 또는 커플링될 수 있다. 예를 들어, (예를 들어, 양측과 반대로) 이웃하는 소스/드레인 영역들(52a, 52b)이 가령 에피택셜 성장에 의해 영역들을 합치는 것(coalescing)[예를 들어, 소스/드레인 영역들(52a 및 52b)이 합쳐짐]을 통해 전기적으로 연결되면, 2개의 기능적 트랜지스터들이 구현될 수 있다. 다른 예시들에서의 다른 구성들이 다른 개수의 기능적 트랜지스터들을 구현할 수 있다.
본원에서 설명되는 바와 같은 용어 “더미”는 이후 스테이지에서 제거될 그리고 대체 게이트 프로세스에서 하이 k 유전체 및 금속 게이트 구조물과 같은 다른 구조물로 대체될 희생 구조물을 지칭한다. 대체 게이트 프로세스는 전체 게이트 제조 프로세스 중 이후 스테이지에서 게이트 구조물을 제조하는 것을 지칭한다. 게이트 유전체층(80)은 유전체 산화물층일 수 있다. 예를 들어, 유전체 산화물층은 화학적 산화, 열 산화, 원자 층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD), 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 게이트 전극층(82)은 폴리실리콘층 또는 다른 적절한 층들일 수 있다. 예를 들어, 게이트 전극층(82)은 저온 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 및 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD)과 같은 적절한 퇴적 프로세스들에 의해 형성될 수 있다. 하드 마스크(84)는 게이트 전극층(82)을 기판 상의 원하는 피처들/치수들로 패터닝하기 위해 적절한 임의의 재료일 수 있다.
실시예에서, 더미 게이트 구조물(212)의 다양한 층들이 블랭킷(blanket)층들로서 먼저 퇴적된다. 이어서, 포토리소그래피 및 에칭 프로세스들을 포함하는 프로세스를 통해 블랭킷층들이 패터닝되어, 블랭킷층들의 일부분들을 제거하고 격리 구조물들(78) 및 핀 구조물들(74) 위에 일부분들을 유지하고 남겨서 더미 게이트 구조물(212)을 형성한다.
예시에서, 반도체 디바이스 구조물(201)은 p형 디바이스 영역(250a) 및 n형 디바이스 영역(250b)을 포함한다. p형 FinFET과 같은 하나 이상의 p형 디바이스가 p형 디바이스 영역(250a) 내에 형성될 수 있고, n형 FinFET과 같은 하나 이상의 n형 디바이스가 n형 디바이스 영역(250b) 내에 형성될 수 있다. 반도체 디바이스 구조물(201)은 마이크로프로세서, 메모리 디바이스와 같은 IC, 및/또는 다른 IC 내에 포함될 수 있다.
도 2는 이후의 도면들에서 사용되는 기준 단면들을 또한 예시한다. 단면(A-A)은 양측 소스/드레인 영역들(52a, 52b) 사이의 핀 구조물(74) 내의, 예를 들어 채널들을 따르는 평면 내에 있다. 단면(B-B)은 단면(A-A)에 수직인 평면 내에 있고, 핀 구조물(74) 내의 소스/드레인 영역(52a)을 가로지른다. 후속 도면들은 명확성을 위해 이들 기준 단면들을 참조한다. “A” 표시로 끝나는 이어지는 도면들은 단면(A-A)에 대응하는 프로세싱의 다양한 경우들에서의 단면도들을 예시하고, “B” 표시로 끝나는 이어지는 도면들은 단면(B-B)에 대응하는 프로세싱의 다양한 경우들에서의 단면도들을 예시한다. 일부 도면들에서, 도면들 내에 예시된 컴포넌트들 또는 피처들의 일부 참조 번호들은 다른 컴포넌트들 또는 피처들을 모호하게 하는 것을 피하기 위해 생략될 수 있으며, 이는 도면들을 도시하는 편의성을 위한 것이다.
도 1에 도시된 프로세스(100)를 다시 참조하면, 프로세스(100)는 기판(70) 상에 형성될 반도체 디바이스(201)와 같은 반도체 디바이스를 제조하기 위해 준비된, 도 3의 A 및 도 3의 B에 도시된 바와 같은 기판(70)을 제공하는 동작(102)에서 시작한다.
동작(104)에서, 기판(70) 내에 리세스(76)를 형성하기 위해 에칭 프로세스가 수행되어 도 4의 A 및 도 4의 B에 도시된 바와 같이 기판(70) 내에 핀 구조물들(74)을 규정한다. 기판(70) 내에 핀 구조물들(74)을 형성하는 것을 용이하게 하기 위해 마스크(72)(예를 들어, 하드 마스크)가 사용된다. 예를 들어, 반도체 기판(70) 위에 하나 이상의 마스크층이 퇴적되고, 이어서 하나 이상의 마스크층이 마스크(72)로 패터닝된다. 일부 예시들에서, 하나 이상의 마스크층은 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, 화학적 기상 증착(CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자 층 증착(ALD), 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 하나 이상의 마스크층은 포토리소그래피를 사용하여 패터닝될 수 있다. 예를 들어, 가령 스핀 온 코팅(spin-on coating)을 사용함으로써 하나 이상의 마스크층 상에 포토레지스트가 형성될 수 있고, 적절한 포토마스크를 사용하여 포토레지스트를 광에 노출시킴으로써 패터닝될 수 있다. 이어서 포지티브 또는 네거티브 레지스트가 사용되었는지의 여부에 따라 포토 레지스트의 노광된 또는 노광되지 않은 부분들이 제거될 수 있다. 이어서 가령 적절한 에칭 프로세스를 사용함으로써 하나 이상의 마스크층에 포토레지스트의 패턴이 전사될 수 있고, 이는 마스크(72)를 형성한다. 에칭 프로세스는 반응성 이온 에칭(RIE), 중성 빔 에칭(neutral beam etch; NBE), 유도 결합 플라즈마(inductive coupled plasma; ICP) 에칭 등, 또는 이들의 조합을 포함할 수 있다. 에칭은 이방성(anisotropic)일 수 있다. 후속하여, 예를 들어 애싱(ashing) 또는 습식 스트립 프로세스들에서 포토레지스트가 제거된다.
동작(106)에서, 도 5의 A 및 도 5의 B에 도시된 바와 같이 리세스(76) 내에 격리 구조물(78)이 형성되고 각각은 대응하는 레세스(76) 내에 있다. 격리 구조물(78)은 (실리콘 산화물과 같은) 산화물, 질화물 등, 또는 이들의 조합과 같은 절연 재료일 수 있거나 또는 절연 재료를 포함할 수 있고, 절연 재료는 고밀도 플라즈마 CVD(high density plasma CVD; HDP-CVD), 유동가능 CVD(flowable CVD; FCVD)[예를 들어, 리모트(remote) 플라즈마 시스템에서의 CVD 기반 재료 퇴적 및 이 재료를 산화물과 같은 다른 재료로 변환하기 위한 사후 큐어링(curing)] 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 예시된 실시예에서, 격리 구조물(78)은 FCVD 프로세스에 의해 형성되는 실리콘 산화물을 포함한다. 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP)과 같은 평탄화 프로세스가 [예를 들어, 리세스(76)를 에칭하고 핀 구조물들(74)을 형성하기 위해 사용된] 임의의 과잉 절연 재료 및 임의의 남아있는 마스크를 제거하여 절연 재료의 최상면들 및 핀 구조물들(74)의 최상면들을 실질적으로 동일 평면 상에 있도록 형성할 수 있다. 이어서 절연 재료가 리세싱되어 격리 구조물(78)을 형성할 수 있다. 절연 재료가 리세싱되어 이웃하는 격리 구조물들(78) 사이로부터 핀 구조물들(74)이 돌출되고, 이는 적어도 부분적으로 핀 구조물들(74)을 반도체 기판(70) 상의 활성 구역들로서 지정할 수 있게 한다. 절연 재료는 절연 재료의 재료에 대해 선택적인 에칭 프로세스와 같은, 허용가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, CERTAS® 에칭 또는 어플라이드 머티어리얼즈 SICONI 툴 또는 희석된 불화수소(dilute hydrofluoric; dHF)산을 사용하는 화학적 산화물 제거가 사용될 수 있다. 또한, 격리 구조물들(78)의 최상면들은 예시된 바와 같은 평면, 볼록면, (접시와 같은) 오목면, 또는 이들의 조합을 가질 수 있고, 이는 에칭 프로세스로부터 기인할 수 있다.
동작(108)에서, 도 6의 A 및 도 6의 B에 도시된 바와 같이, 기판 상에 더미 게이트 구조물(212)이 형성된다. 더미 게이트 구조물(212)은 핀 구조물들(74) 위에 있고 핀 구조물들(74)에 수직으로 측방향으로(laterally) 연장된다. 각각의 게이트 구조물은 게이트 유전체층(80), 게이트 전극층(82), 및 하드 마스크(84)를 포함한다. 더미 게이트 구조물(212)이 대체 게이트 프로세스에서 사용되는 것으로 예시되지만, 다른 유형들의 게이트 구조물들이 또한 게이트 퍼스트 프로세스와 같은 다른 유형들의 프로세스들에 대해 사용될 수 있다는 점을 유념해야 한다.
일 실시예에서, 게이트 유전체층(80), 게이트 전극층(82) 및 하드 마스크(84)는 각 층들을 순차적으로 형성하고 이어서 이 층들을 더미 게이트 구조물(212)로 패터닝함으로써 형성될 수 있다. 예를 들어, 게이트 유전체들용 층은 실리콘 산화물, 실리콘 질화물, 하이 k 유전체 재료 등, 또는 이들의 다중층들일 수 있거나 이들을 포함할 수 있다. 하이 k 유전체 재료는 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 실리케이트 또는 금속 산화물, 이들의 다중층들, 또는 이들의 조합을 포함할 수 있다. 게이트 유전체들용 층은 가령 플라즈마 강화 CVD(PECVD), ALD, 분자 빔 증착(molecular-beam deposition; MBD), 또는 다른 퇴적 기술에 의해 핀 구조물(74) 상에 열적으로 그리고/또는 화학적으로 성장되거나, 또는 컨포멀하게(conformally) 퇴적될 수 있다. 게이트 유전체들용 층은 실리콘(예를 들어, 도핑되거나 도핑되지 않을 수 있는 폴리실리콘), (티타늄, 텅스텐, 알루미늄, 루테늄 등과 같은) 금속 함유 재료, 또는 (규화물 또는 이들의 다중층들과 같은) 이들의 조합일 수 있거나 이들을 포함할 수 있다. 게이트 전극들용 층은 CVD, PVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 하드 마스크(84)용 층은 CVD, PVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적되는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있다. 이어서, 예를 들어 위에서 설명된 것과 같은 포토리소그래피 및 하나 이상의 에칭 프로세스를 사용하여 하드 마스크(84), 게이트 전극층(82), 및 게이트 유전체층(80)용 층들이 패터닝되어 각각의 게이트 스택용 하드 마스크(84), 게이트 전극층(82), 및 게이트 유전체층(80)을 형성할 수 있다.
대체 게이트 프로세스에서, 게이트 유전체층(80)은 계면 유전체일 수 있다. 더미 게이트 구조물(212)용 게이트 유전체층(80), 게이트 전극층(82), 및 하드 마스크(84)는 각 층들을 순차적으로 형성하고, 이어서 이 층들을 게이트 스택들로 패터닝함으로써 형성될 수 있다. 예를 들어, 계면 유전체들용 층은 실리콘 산화물, 실리콘 질화물 등, 또는 이들의 다중층들일 수 있거나 이들을 포함할 수 있으며, 가령 PECVD, ALD, 또는 다른 퇴적 기술에 의해 핀 구조물(74) 상에 열적으로 그리고/또는 화학적으로 성장되거나, 또는 컨포멀하게 퇴적될 수 있다. 게이트 전극층(82)용 층은 CVD, PVD, 또는 다른 퇴적 기술에 의해 퇴적되는 실리콘(예를 들어, 폴리실리콘) 또는 다른 재료일 수 있거나 또는 이들을 포함할 수 있다. 하드 마스크(84)용 층은 CVD, PVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적되는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있다. 이어서, 예를 들어 위에서 설명된 것과 같은 포토리소그래피 및 하나 이상의 에칭 프로세스를 사용하여 하드 마스크(84), 게이트 전극층(82), 및 게이트 유전체층(80)용 층들이 패터닝되어 각각의 더미 게이트 구조물(212)용 하드 마스크(84), 게이트 전극층(82), 및 게이트 유전체층(80)을 형성할 수 있다.
일부 실시예들에서, 더미 게이트 구조물(212)을 형성한 후, 활성 구역들 내에 경도핑된 드레인(lightly doped drain; LDD) 영역들(구체적으로 예시되지는 않음)이 형성될 수 있다. 예를 들어, 게이트 스택들을 마스크들로서 사용하여 활성 구역들[예를 들어, 핀 구조물들(74)] 내에 도펀트들이 주입될 수 있다. 예시적인 도펀트들은 다른 도펀트들이 사용될 수 있지만, 예를 들어 p형 디바이스에 대한 붕소 그리고 n형 디바이스에 대한 인 또는 비소일 수 있거나 이들을 포함할 수 있다. LDD 영역들은 약 1015 cm-3 내지 약 1017 cm-3 범위 내의 도펀트 농도를 가질 수 있다.
동작(110)에서, 도 7의 A 및 도 7의 B에 도시된 바와 같이 더미 게이트 구조물(212)의 측벽들 상에 스페이서층(85)이 형성된다. 하나 이상의 스페이서층(85)이 기판 상에 컨포멀하게 형성된다. 하나 이상의 스페이서층(85)은 더미 게이트 구조물(212)용 재료(들)와는 상이한 재료를 포함한다. 일 예시에서, 하나 이상의 스페이서층(85)은 실리콘 탄소 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물 등, 이들의 다중층들, 또는 이들의 조합일 수 있거나 또는 이들을 포함할 수 있고, CVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다.
동작(112)에서, 하나 이상의 스페이서층(85)이 이어서 이방성으로 에칭되어 도 8의 A 및 도 8의 B에 도시된 바와 같이 원하는 프로파일의 스페이서 피처(86)를 형성한다. 결과적 스페이서 피처(86)는 더미 게이트 구조물(212)의 측벽들[예를 들어, 게이트 유전체층(80), 게이트 전극층(82), 및 하드 마스크(84)의 측벽들]을 따라서 뿐만 아니라, 예를 들어 격리 구조물(78) 위의 핀 구조물(74)의 높이에 따라 핀 구조물들(74)의 측벽들을 따라서 형성될 수 있다. 에칭 프로세스는 RIE, NBE, 또는 다른 에칭 프로세스를 포함할 수 있다. 실시예에서, 스페이서 피처(86)는 실리콘 질화물 또는 실리콘 산화질화물과 같은 유전체 재료를 포함한다.
동작(114)에서, 도 9의 A 및 도 9의 B에 도시된 바와 같이 기판(70) 내에 소스/드레인 영역들용 리세스들(90)이 형성된다. 예시된 바와 같이, 리세스들(90)은 더미 게이트 구조물(212)의 양측 측부들 상의 핀 구조물(74) 내에 형성된다. 리세싱은 에칭 프로세스에 의한 것일 수 있다. 에칭 프로세스는 등방성(isotropic) 또는 이방성일 수 있고, 또는 반도체 기판(70)의 하나 이상의 결정질 평면에 대해 또한 선택적일 수 있다. 따라서, 리세스들(90)은 구현되는 에칭 프로세스에 기반하여 다양한 단면 프로파일들을 가질 수 있다. 에칭 프로세스는 RIE, NBE 등과 같은 건식 에칭, 또는 가령 TMAH(tetramethyalammonium hydroxide), NH4OH(ammonium hydroxide) 또는 다른 에천트를 사용하는 습식 에칭일 수 있다.
동작(116)에서, 기판(70) 내에 리세스들(90)이 형성된 후, 도 10의 A 및 도 10의 B에 도시된 바와 같이 에피택시 퇴적 프로세스가 수행되어 소스/드레인 영역들(92)을 성장시킬 수 있다. 에피택시 소스/드레인 영역들(92)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0 내지 100 사이일 수 있음), 실리콘 탄화물, 실리콘 인, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등일 수 있거나 이들을 포함할 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위한 재료들은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다. 에피택시 소스/드레인 영역들(92)은 가령 금속 유기 CVD(metal-organic CVD; MOCVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 액상 에피택시(liquid phase epitaxy; LPE), 기상 에피택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG) 등, 또는 이들의 조합에 의해, 리세스들(90) 내에 재료를 에피택셜방식으로 성장시킴으로써 리세스들(90) 내에 형성될 수 있다. 도 10의 A 및 도 10의 B에 예시된 바와 같이, 격리 구조물들(78)에 의한 차단(blocking)으로 인해, 먼저 리세스들(90) 내에 에피택시 소스/드레인 영역들(92)이 수직으로 성장되는 동안 에피택시 소스/드레인 영역들(92)은 수평으로 성장되지 않는다. 리세스들(90)이 완전히 충전된 후, 에피택시 소스/드레인 영역들(92)은 수직 및 수평 둘 다로 성장되어 반도체 기판(70)의 결정질 평면들에 대응할 수 있는 패싯(facet)들을 형성할 수 있다. 일부 예시들에서, p형 디바이스들 및 n형 디바이스들에 대해 에피택시 소스/드레인 영역들에 상이한 재료들이 사용된다. 리세싱 또는 에피택셜 성장 동안의 적절한 마스킹은 상이한 재료들이 상이한 디바이스들에 사용되도록 할 수 있다.
당업자는, 도 9의 A, 도 9의 B 및 도 10의 A, 도 10의 B의 리세싱 및 에피택셜 성장이 생략될 수 있고, 마스크들로서 더미 게이트 구조물(212) 및 스페이서 피처(86)를 사용하여 핀 구조물들(74) 내에 도펀트들을 주입함으로써 소스/드레인 영역들이 형성될 수 있다는 점을 쉽게 이해할 것이다. 에피택시 소스/드레인 영역들(92)이 구현되는 일부 예시들에서, 에피택시 소스/드레인 영역들(92)은 또한, 가령 에피택시 성장 동안의 인시츄 도핑에 의해 그리고/또는 에피택시 성장 후 에피택시 소스/드레인 영역들(92) 내에 도펀트들을 주입함으로써 도핑될 수 있다. 예시적인 도펀트들은 다른 도펀트들이 사용될 수 있지만, 예를 들어 p형 디바이스에 대한 붕소 그리고 n형 디바이스에 대한 인 또는 비소일 수 있거나 이들을 포함할 수 있다. 에피택시 소스/드레인 영역들(92)(또는 다른 소스/드레인 영역)은 약 1019 cm-3 내지 약 1021 cm-3 범위 내의 도펀트 농도를 가질 수 있다. 따라서, 도핑에 의해(예를 들어, 적절하다면 에피택셜 성장 동안의 주입 및/또는 인시츄에 의해) 그리고/또는 적절하다면 에피택셜 성장에 의해 소스/드레인 영역이 지정될 수 있고, 이는 소스/드레인 영역이 지정되는 활성 구역을 또한 지정할 수 있다.
동작(118)에서, 도 11의 A 및 도 11의 B에 도시된 바와 같이, 더미 게이트 구조물(212)을 커버하는 접촉 에칭 저지층(contact etching stop layer; CESL)(96)이 형성된다. CESL(96)은 예를 들어 접촉부들 또는 비아들을 형성할 때 에칭 프로세스를 저지하기 위한 메커니즘을 제공할 수 있다. 접촉 에칭 저지층(96)은 인접해 있는 층들 또는 컴포넌트들과는 상이한 에칭 선택비(selectivity)를 갖는 유전체 재료로 형성될 수 있다. CESL(96)은 에피택시 소스/드레인 영역들(92)의 표면들, 스페이서 피처(86)의 측벽들과 최상면들, 하드 마스크(84)의 최상면들, 및 격리 구조물들(78)의 최상면들 상에 형성된다. CESL(96)은 질소 함유 재료, 실리콘 함유 재료, 및/또는 탄소 함유 재료일 수 있거나 이들을 포함할 수 있다. 또한 CESL(96)은 실리콘 질화물, 실리콘 탄소 질화물, 탄소 질화물, 실리콘 산화질화물, 실리콘 탄소 산화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있다. CESL(96)은 플라즈마 강화 ALD(PEALD), CVD, 또는 다른 퇴적 기술과 같은 퇴적 프로세스에 의해 퇴적될 수 있다.
동작(120)에서, 도 12의 A 및 도 12의 B에 도시된 바와 같이 이어서 CESL(96) 상에 라이너층(98)이 형성된다. 라이너층(98)은 CESL(96) 상에 컨포멀하게, 그러나 층간 유전체(ILD)층을 형성하기 전에 형성된다. 라이너층(98)은 디바이스 전기적 성능을 조절하기 위해 전체 막 스택 응력(stress) 레벨을 조정하는 것을 돕는 것으로 여겨진다. 라이너층(98)은 또한 CESL(96), 격리 구조물(78), 및 소스/드레인 영역들(92)과 같은 활성 영역들 사이의 버퍼층으로서 역할할 수 있어서, 이 상이한 영역들(격리 영역들 대 활성 영역들)과 그 근방에 형성되는 층들 사이의 응력 제약이 동작(124)에서 수행되는 어닐링 프로세스 후 릴리징될 수 있으며, 이는 아래에서 매우 상세히 설명될 것이다. 또한, 라이너층(98)은 또한 차단층으로서 역할할 수 있어서, 스페이서 피처들(86)로부터의 또는 후속 프로세스들로부터의 물, 증기, 또는 습기가 있다면 효율적으로 차단하여 디바이스 전기적 성능에 악영향을 줄 수 있는 물, 증기, 또는 습기가 소스/드레인 영역들(92) 또는 후속하여 형성되는 도전성 피처들(예를 들어, 접촉부들)과 같은 이웃하는 활성 영역들에 침투하는 것을 방지할 수 있다. 추가적으로, 라이너층(98)은 또한 에칭 및/또는 패터닝 프로세스의 프로세스 제어를 도와 CESL(96) 상에서 효율적으로 저지되도록 하기 위한 에칭 저지 증대층으로서 역할할 수 있다.
일 예시에서, 라이너층(98)은 ALD, CVD, 열 노(thermal furnace), 또는 임의의 적절한 퇴적 프로세스에 의해 형성되는 실리콘 함유층일 수 있다. 라이너층(98)은 질소가 없는 실리콘 함유층과 같은 질소가 없는 재료일 수 있다. 하나의 특정 예시에서, 라이너층(98)은 열 노 프로세스에 의해 형성되는 비정질(amorphous) 실리콘층, 단결정(crystalline) 실리콘층, 또는 임의의 적절한 실리콘 함유 재료일 수 있다. 일 예시에서, 퇴적 프로세스 시간은 약 30 분 내지 약 300 분 범위 내에서 제어될 수 있다. 라이너층(98)은 약 10 Å 내지 약 150 Å, 예를 들어 약 20 Å와 같이 약 5 Å 내지 약 200 Å 범위 내의 두께를 갖는다. 라이너층(98)을 형성하기 위한 노 퇴적 프로세스에 대한 온도는 약 300 °C 내지 약 800 °C(예를 들어 약 500 °C와 같이 약 400 °C 내지 약 600 °C) 범위 내에서 제어될 수 있다.
동작(122)에서, 기판(70) 상에 라이너층(98)이 형성된 후, 도 13의 A 및 도 13의 B에 도시된 바와 같이 라이너층(98) 위에 ILD층(99)이 형성된다. ILD층(99)은 TEOS(tetraethylorthosilicate) 산화물과 같은 재료들, 도핑되지 않은 실리케이트 글래스, BPSG(borophosphosilicate glass)와 같은 도핑된 실리콘 산화물, FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass), SiOxCy, 스핀 온 글래스, 스핀 온 폴리머들, 실리콘 탄소 재료, 이들의 화합물, 이들의 조합물, 및/또는 다른 적절한 유전체 재료들을 포함할 수 있다. ILD층(99)은 스핀 온, CVD, FCVD, PECVD, PVD, 또는 다른 적절한 퇴적 기술에 의해 퇴적될 수 있다. 실시예에서, ILD층(99)은 이웃하는 더미 게이트 구조물들(212) 사이를 충전하기 위해 유동가능 CVD(FCVD) 프로세스에 의해 형성된다. 일 예시에서, ILD층(99)은 내부에 경(light) 수소 및 질소 도펀트들이 형성된 실리콘 산화물층이다. ILD층(99)이 내부에 형성되는 다른 도펀트들을 가질 수 있음에 따라, ILD층(99)의 실리콘 산화물층은 약 1:1.6 및 약 1:1.8과 같은 1:2보다 다소 작은 실리콘 대 산소 비율(Si:O)을 가질 수 있다.
동작(124)에서, 어닐링 프로세스가 수행된다. 어닐링 프로세스로부터 제공되는 열 에너지가 라이너층(98) 및 ILD층(99)의 결합 구조들을 고밀도화하고 증대시킬 수 있다. 따라서, ILD층(99)으로부터의 단글링(dangling) 산소 결합들이 이때 라이너층(98)으로부터의 단글링 실리콘 결합들과 반응하여, 도 14의 A 및 도 14의 B에 도시된 바와 같이 라이너층(98)을 라이너 산화물층(97)으로 변환할 수 있다. ILD층(99)으로부터의 과잉 및/또는 반응하지 않은 산소 원소들이 라이너층(98)으로부터의 실리콘(예를 들어, 비정질 실리콘)과 반응하도록 추동(drive)되어, ILD층(99)과 CESL(96) 사이에 실리콘 산화물층과 같은 라이너 산화물층(97)을 형성할 수 있다. 유동가능 CVD 프로세스로부터 ILD층(99)이 형성되는 일부 예시들에서, 유동가능 CVD 프로세스로부터의 프리커서 소스가 종종 액체/용액 기반이므로 퇴적 프로세스 동안의 비교적 높은 습기 레벨로 인해 과량의 산소 원소들이 나올 수 있다. 따라서, 동작(124)에서의 어닐링 프로세스를 이용함으로써, 반응하지 않은, 과잉의 산소 원소들, 또는 산소 원소들의 단글링 결합들이 라이너층(98)으로부터의 실리콘 원소들과 반응하여 라이너층(98)을 실리콘 산화물 함유층과 같은 라이너 산화물층(97)으로 변환하도록 추동되고 부동(drift)된다.
따라서, 라이너층(98)이 라이너 산화물층(97)로 변환된 후, 라이너 산화물층(97)은 약 1:1.8 내지 약 1:2와 같이 대략 1:2의 실리콘 대 산소 비율(Si:O)을 가질 수 있다. 라이너층(98)이 다른 도펀트들 없이 비정질 실리콘층으로 형성됨에 따라, 실리콘 및 산소를 지배적으로 포함하는 라이너 산화물층(97)에 대한 비교적 순수한 막 구조물이 구축될 수 있다. 따라서, 라이너 산화물층(97)에 대한 (약 1.8:1 내지 약 2:1의 O:Si과 같은) 산소 농도 레벨 대 실리콘 농도 레벨의 비율은, ILD층(99) 내의 N 또는 H와 같은 다른 불순물들이 산소와의 결합을 공유하고 점유하여 산소 대 실리콘 농도 비율을 낮춤에 따라, ILD층(99) 내의 (약 1.6:1 내지 약 1.8:1의 O:Si과 같은) 산소 농도 레벨 대 실리콘 농도 레벨의 비율보다 크다.
또한, 어닐링 프로세스로부터의 열 에너지가 또한 스페이서 피처(86), 라이너층(98), 소스/드레인 영역들(92) 및 ILD층(99)의 막 구조물들의 열 팽창(thermal expansion)을 초래하여, 상이한 재료들이 메이팅되는 계면들에서의 국부적 응력 스트레인(strain)을 릴리징하는 것을 도울 수 있다. 결과적으로, 라이너층(98)에 의해 유도되는 인장(tensile) 응력이 노 프로세스로부터 기인하는 라이너 산화물층(97)에 의해 유도되는 압축(compressive) 응력이 될 수 있다. 압축 응력 막 구조물은 기판 표면에 걸친 더 양호한 막 균일성 및 막 스택 박리(peeling) 및 크랙을 회피하도록 기저층에 더 양호한 접착성을 제공하는 것으로 여겨진다. 따라서, 막 스택에서의 상이한 층들 간의 응력 불균형(mismatch)으로 인한 전류 누설 문제의 가능성이 효율적으로 제거될 수 있다. 추가적으로, 상이한 재료들과의 계면에서의 불균형한 격자 구조물들 또는 본딩 구조물들로 인해 발생할 수 있는 응력 제약이 어닐링 프로세스 동안 제공되는 열 에너지에 의한 원자 재구성 또는 재배치에 의해 효율적으로 릴리징되거나 조절될 수 있어서 원치않는 전류 누설이 최소화되거나 제거될 수 있다.
또한, 열 어닐링 프로세스 동안, 라이너층(98)을 향해 부동하는 ILD층(99)으로부터의 산소 원소들의 측방 이동이 또한 막 층들의 원자 구조를 재패킹(re-packing)하는 것을 도울 수 있으므로, 국부적 응력 및 스트레인을 릴리징할뿐 아니라 원하는 압축 응력 막 구조물을 제공한다. 따라서, 라이너 산화물층(97)은 층간 유전체(ILD) 구조물 내의 전체 응력 레벨을 효율적으로 조정하기 위한 막 스택 응력 모듈레이터로서 형성될 수 있다.
일 예시에서, 열 어닐링 프로세스는 기판에 열 에너지를 제공할 수 있는 열 어닐링 챔버 또는 임의의 적절한 인클로저(enclosure) 내에서 수행될 수 있다. 프로세스 동안, 프로세스 온도는 800 °C까지 제어될 수 있다. 일 예시에서, 프로세스 온도는 열 어닐링 프로세스 동안 약 600 °C와 같이 약 300 °C 내지 약 700 °C 범위 내에서 제어될 수 있다.
일 실시예에서, 열 어닐링 프로세스는, 동작(120 또는 122)에서의 퇴적 프로세스가 수행된 프로세싱 챔버 내에서 인시츄로(in-situ) 수행될 수 있다. 어닐링 동안, 어닐링 가스 혼합물이 공급될 수 있다. 어닐링 가스 혼합물 내에 공급될 수 있는 가스들은 O2, O3, N2O, 수증기(H2O), CO2, CO 등과 같은 산소 함유 가스를 포함할 수 있다. 하나의 특정 예시에서, 어닐링 가스 혼합물은 수증기(H2O)를 포함할 수 있다.
일 예시에서, 열 어닐링 프로세스 후, 라이너 산화물층(97)은, 어닐링 프로세스 동안 열 팽창 및 산화로부터 기인하는, 약 30 Å 내지 약 180 Å(가령 약 50 Å)과 같이 약 20 Å 내지 약 300 Å 범위 내의, 라이너층(98)과 비교하여 상대적으로 두꺼운 두께를 가질 수 있다.
열 어닐링 프로세스 후, 가령 CMP에 의해 ILD층(99)이 평탄화되어 평탄한 표면을 제공할 수 있다는 점을 유념해야 한다. 후속하여, 기판(70)으로부터 더미 게이트 구조물(212)이 제거되어 도 15의 A 및 도 15의 B에 도시된 바와 같이 ILD층(99) 내에 개구부(50)를 규정할 수 있고, 이는 이후에 금속 게이트 구조물과 같은 대체 게이트 구조물(52)이 내부에 형성되는 것을 가능하게 하여 도 16의 A 및 도 16의 B에 도시된 바와 같은 반도체 디바이스 구조물(201)을 제조하는 것을 지속하게 한다. 일 예시에서, 대체 게이트 구조물(52)은 도 16의 A 및 도 16의 B에 도시된 바와 같이 계면층(미도시), 고유전(high dielectric constant) 상수 유전체층(53), 일함수 튜닝층(54), 및 내부에 형성되어 금속 게이트 구조물을 형성하는 금속 전극 구조물(55)을 포함할 수 있다.
본 개시의 하나 이상의 실시예는, 반도체 디바이스 및 그 형성에 대한 많은 이점들을 제공하지만, 제한적으로 의도되는 것은 아니다. 예를 들어, 본 개시의 실시예들은 CESL과 ILD층 사이에 라이너층을 형성하기 위한 방법들을 제공한다. 라이너층은 기판 상의 반도체 디바이스들의 전기적 성능을 효율적으로 증대시키는 응력 조절층, 차단층 또는 배리어층으로서 역할할 수 있다. 라이너층은 먼저 비정질 실리콘층에 의해 형성될 수 있고 이후에 열 어닐링 프로세스에 의해 라이너 산화물층으로 변환될 수 있다. 라이너층의 라이너 산화물층으로의 변환은 또한 더 양호한 막 구조물 통합 및 접착을 제공하기 위해 막 스택 계면에서 응력 스트레인을 릴리징하도록 국부적 응력 변경(alternation)을 가능하게 할 수 있다.
실시예에서, 반도체 디바이스는 기판 상의 활성 구역 - 활성 구역은 소스/드레인 영역을 포함함 - ; 활성 구역 위의 게이트 구조물 - 게이트 구조물에 소스/드레인 영역이 근접해 있음 - ; 게이트 구조물의 측벽을 따르는 스페이서 피처; 스페이서 피처 상의 접촉 에칭 저지층; 접촉 에칭 저지층 상의 라이너 산화물층; 및 라이너 산화물층 상의 층간 유전체층으로서, 라이너 산화물층은 층간 유전체층보다 큰 산소 농도 레벨을 갖는 것인, 층간 유전체층을 포함한다. 실시예에서, 라이너 산화물층은 1:1.8 내지 1:2의 실리콘 대 산소 비율을 갖는다. 실시예에서, 층간 유전체층은 1:1.6 내지 1:1.8의 실리콘 대 산소 비율을 갖는다. 실시예에서, 라이너 산화물층은 실리콘 산화물 함유층이다. 실시예에서, 게이트 구조물은 고유전 상수층 상의 금속 게이트 전극을 포함하는 금속 게이트 구조물을 포함한다. 실시예에서, 라이너 산화물층은 20 Å 내지 300 Å의 범위 내의 두께를 갖는다. 실시예에서, 접촉 에칭 저지층은 실리콘 질화물 함유 재료이다.
다른 실시예에서, 반도체 디바이스를 형성하기 위한 방법은, 위에 형성되는 게이트 구조물을 갖는 기판 상의 접촉 에칭 저지층 상에 라이너층을 형성하는 단계로서, 라이너층은 질소가 없는 재료를 포함하는 것인, 라이너층을 형성하는 단계; 및 라이너층 상에 층간 유전체층을 형성하는 단계로서, 라이너층 및 층간 유전체층은 상이한 막 재료들을 포함하는 것인, 층간 유전체층을 형성하는 단계를 포함한다. 실시예에서, 라이너층은 비정질 실리콘층이다. 실시예에서, 기판에 대해 열 어닐링 프로세스가 수행된다. 실시예에서, 열 어닐링 프로세스를 수행하는 동안 어닐링 가스 혼합물이 공급되고, 어닐링 가스 혼합물은 수증기를 더 포함한다. 실시예에서, 라이너층은 산화물 함유층으로 변환된다. 실시예에서, 산화물 함유층은 층간 유전체층보다 큰 산소 농도를 갖는다. 실시예에서, 라이너층은 실리콘 산화물층으로 변환된다. 실시예에서, 라이너층은 라이너층을 형성하기 위해 기판에 대해 노 퇴적 프로세스를 수행함으로써 형성된다.
또 다른 실시예에서, 반도체 디바이스를 형성하기 위한 방법은, 위에 형성되는 게이트 구조물을 갖는 기판 상의 접촉 에칭 저지층 상에 라이너층을 형성하는 단계; 및 라이너층을 열 어닐링 프로세스에 의해 라이너 산화물층으로 변환하는 단계를 포함한다. 실시예에서, 라이너층을 라이너 산화물층으로 변환하기 전에 라이너층 상에 층간 유전체층이 형성된다. 실시예에서, 라이너 산화물층은 층간 유전체층보다 큰 산소 농도를 갖는다. 실시예에서, 열 어닐링 프로세스는 라이너층에 산소 원소들을 제공한다. 실시예에서, 라이너층은 비정질 실리콘층이고, 라이너 산화물층은 실리콘 산화물층이다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
1. 반도체 디바이스에 있어서,
기판 상의 활성 구역 - 상기 활성 구역은 소스/드레인 영역을 포함함 - ;
상기 활성 구역 위의 게이트 구조물 - 상기 게이트 구조물에 상기 소스/드레인 영역이 근접해 있음 - ;
상기 게이트 구조물의 측벽을 따르는 스페이서 피처;
상기 스페이서 피처 상의 접촉 에칭 저지층;
상기 접촉 에칭 저지층 상의 라이너 산화물층; 및
상기 라이너 산화물층 상의 층간 유전체층으로서, 상기 라이너 산화물층은 상기 층간 유전체층보다 큰 산소 농도 레벨을 갖는 것인, 상기 층간 유전체층
을 포함하는, 반도체 디바이스.
2. 제 1 항에 있어서, 상기 라이너 산화물층은 1:1.8 내지 1:2의 실리콘 대 산소 비율을 갖는 것인, 반도체 디바이스.
3. 제 1 항에 있어서, 상기 층간 유전체층은 1:1.6 내지 1:1.8의 실리콘 대 산소 비율을 갖는 것인, 반도체 디바이스.
4. 제 3 항에 있어서, 상기 라이너 산화물층은 실리콘 산화물 함유층인 것인, 반도체 디바이스.
5. 제 1 항에 있어서, 상기 게이트 구조물은 고유전 상수(high dielectric constant)층 상의 금속 게이트 전극을 포함하는 금속 게이트 구조물을 포함하는 것인, 반도체 디바이스.
6. 제 1 항에 있어서, 상기 라이너 산화물층은 20 Å 내지 300 Å의 범위 내의 두께를 갖는 것인, 반도체 디바이스.
7. 제 1 항에 있어서, 상기 접촉 에칭 저지층은 실리콘 질화물 함유 재료인 것인, 반도체 디바이스.
8. 반도체 디바이스를 형성하기 위한 방법에 있어서,
기판 - 상기 기판은 그 상부에 형성된 게이트 구조물을 가짐 - 상의 접촉 에칭 저지층 상에 라이너층을 형성하는 단계로서, 상기 라이너층은 질소가 없는 재료를 포함하는 것인, 상기 라이너층을 형성하는 단계; 및
상기 라이너층 상에 층간 유전체층을 형성하는 단계로서, 상기 라이너층 및 상기 층간 유전체층은 상이한 막 재료들을 포함하는 것인, 상기 층간 유전체층을 형성하는 단계
를 포함하는, 방법.
9. 제 8 항에 있어서, 상기 라이너층은 비정질(amorphous) 실리콘층인 것인, 방법.
10. 제 8 항에 있어서,
상기 기판에 대해 열 어닐링 프로세스를 수행하는 단계를 더 포함하는, 방법.
11. 제 10 항에 있어서,
상기 열 어닐링 프로세스를 수행하는 동안 어닐링 가스 혼합물을 공급하는 단계로서, 상기 어닐링 가스 혼합물은 수증기를 더 포함하는 것인, 상기 어닐링 가스 혼합물을 공급하는 단계를 더 포함하는, 방법.
12. 제 10 항에 있어서,
상기 라이너층을 산화물 함유층으로 변환하는 단계를 더 포함하는, 방법.
13. 제 10 항에 있어서, 상기 산화물 함유층은 상기 층간 유전체층보다 큰 산소 농도를 갖는 것인, 방법.
14. 제 10 항에 있어서, 상기 라이너층은 실리콘 산화물층으로 변환되는 것인, 방법.
15. 제 10 항에 있어서, 상기 라이너층을 형성하는 단계는,
상기 라이너층을 형성하기 위해 상기 기판에 대해 노(furnace) 퇴적 프로세스를 수행하는 단계를 더 포함하는 것인, 방법.
16. 반도체 디바이스를 형성하기 위한 방법에 있어서,
기판 - 상기 기판은 그 상부에 형성된 게이트 구조물을 가짐 - 상의 접촉 에칭 저지층 상에 라이너층을 형성하는 단계; 및
상기 라이너층을 열 어닐링 프로세스에 의해 라이너 산화물층으로 변환하는 단계
를 포함하는, 방법.
17. 제 16 항에 있어서,
상기 라이너층을 라이너 산화물층으로 변환하기 전에 상기 라이너층 상에 층간 유전체층을 형성하는 단계를 더 포함하는, 방법.
18. 제 17 항에 있어서, 상기 라이너 산화물층은 상기 층간 유전체층보다 큰 산소 농도를 갖는 것인, 방법.
19. 제 18 항에 있어서, 상기 열 어닐링 프로세스는 상기 라이너층에 산소 원소들을 제공하는 것인, 방법.
20. 제 18 항에 있어서, 상기 라이너층은 비정질 실리콘층이고, 상기 라이너 산화물층은 실리콘 산화물층인 것인, 방법.

Claims (9)

  1. 반도체 디바이스를 형성하기 위한 방법에 있어서,
    기판 - 상기 기판은 그 상부에 형성된 게이트 구조물을 가짐 - 상의 접촉 에칭 저지층 상에 라이너층을 형성하는 단계로서, 상기 라이너층에는 질소가 없는 것인, 상기 라이너층을 형성하는 단계;
    상기 라이너층 위에 층간 유전체층을 형성하는 단계 - 상기 층간 유전체층은 수소를 불순물로서 포함하고, 상기 라이너층 및 상기 층간 유전체층은 상이한 막 재료들을 포함하고, 상기 층간 유전체층을 형성하는 단계는, 과량의 산소를 포함하도록 상기 층간 유전체층을 형성하는 단계를 포함함 - ; 및
    상기 라이너층을 산화물 함유층으로 변환하기 위해, 상기 층간 유전체층으로부터 상기 라이너층 안으로 상기 과량의 산소를 확산시키는 단계 - 상기 층간 유전체층으로부터 상기 라이너층 안으로 상기 과량의 산소를 확산시키는 단계는 열 어닐링 프로세스를 포함하고, 상기 열 어닐링 프로세스 동안 상기 라이너층 안으로 확산된 과량의 산소는 상기 라이너층 내의 실리콘과 반응하며, 상기 열 어닐링 프로세스 후에, 상기 층간 유전체층의 수소 농도는 상기 라이너층의 수소 농도보다 크고, 상기 열 어닐링 프로세스는 상기 라이너층에 의해 상기 접촉 에칭 저지층 상에 유도되는 제1 응력을 상기 산화물 함유층에 의해 상기 접촉 에칭 저지층 상에 유도되는 제2 응력으로 변경하는 단계를 더 포함하고, 상기 제1 응력은 상기 제2 응력과는 상이한 유형이고, 상기 층간 유전체층은 1:1.6 내지 1:1.8의 실리콘 대 산소 비율을 갖고, 상기 산화물 함유층은 1:1.8 내지 1:2의 실리콘 대 산소 비율을 가짐 -
    를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 열 어닐링 프로세스를 수행하는 동안 어닐링 가스 혼합물을 공급하는 단계를 더 포함하고, 상기 어닐링 가스 혼합물은 수증기를 더 포함하는 것인, 방법.
  3. 제 1 항에 있어서, 상기 라이너층은 비정질 실리콘층인 것인, 방법.
  4. 제 1 항에 있어서, 상기 산화물 함유층은 상기 층간 유전체층보다 큰 산소 농도를 갖는 것인, 방법.
  5. 제 1 항에 있어서, 상기 라이너층은 실리콘 산화물층으로 변환되는 것인, 방법.
  6. 제 1 항에 있어서, 상기 라이너층을 형성하는 단계는,
    상기 라이너층을 형성하기 위해 상기 기판에 대해 노(furnace) 퇴적 프로세스를 수행하는 단계를 포함하는 것인, 방법.
  7. 제 1 항에 있어서, 상기 과량의 산소는 반응하지 않은 산소 또는 단글링 산소 결합들을 포함하는 것인, 방법.
  8. 제 1 항에 있어서, 상기 열 어닐링 프로세스는 또한, 상기 층간 유전체층의 열 팽창을 초래하는 것인, 방법.
  9. 반도체 디바이스를 형성하기 위한 방법에 있어서,
    기판 - 상기 기판은 그 상부에 형성된 게이트 구조물을 가짐 - 상의 접촉 에칭 저지층 상에 라이너층을 형성하는 단계;
    상기 라이너층을 열 어닐링 프로세스에 의해 라이너 산화물층으로 변환하는 단계 - 상기 라이너층을 열 어닐링 프로세스에 의해 상기 라이너 산화물층으로 변환하는 단계는, 상기 라이너층에 의해 유도된 제1 응력을 상기 라이너 산화물층에 의해 유도된 제2 응력으로 변경하고, 상기 제1 응력은 상기 제2 응력과는 상이한 유형의 응력임 - ; 및
    상기 라이너층을 상기 라이너 산화물층으로 변환하기 전에, 상기 라이너층 상에 층간 유전체층을 형성하는 단계 - 상기 층간 유전체층은 수소를 불순물로서 포함하고, 상기 라이너층에는 질소가 없고, 상기 층간 유전체층은 상기 라이너 산화물층보다 더 높은 수소 농도 및 더 높은 질소 농도를 가지며, 상기 층간 유전체층은 1:1.6 내지 1:1.8의 실리콘 대 산소 비율을 갖고, 상기 라이너 산화물층은 1:1.8 내지 1:2의 실리콘 대 산소 비율을 가짐 - 를 포함하고,
    상기 라이너층을 열 어닐링 프로세스에 의해 라이너 산화물층으로 변환하는 단계는, 상기 층간 유전체층으로부터 상기 라이너층 안으로 과량의 산소를 확산시키는 단계를 포함하고, 상기 열 어닐링 프로세스 동안 상기 라이너층 안으로 확산된 과량의 산소는 상기 라이너층 내의 실리콘과 반응하는 것인, 방법.
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