TWI677983B - 半導體裝置及其形成方法 - Google Patents

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周俊廷
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Abstract

提供半導體裝置的結構，其具有襯層在層間介電結構中。在一例子中，半導體裝置包含基板上的主動區，主動區包含源極/汲極區，閘極結構位於主動區之上，源極/汲極區鄰近閘極結構，間隔物部件沿著閘極結構的側壁，接觸蝕刻停止層位於間隔物部件上，內襯氧化層位於接觸蝕刻停止層上，以及層間介電層位於內襯氧化層上，其中內襯氧化層的氧濃度等級大於層間介電層。

Description

半導體裝置及其形成方法
本發明實施例有關於半導體裝置，且特別有關於在半導體裝置中形成置換閘極的製造過程。
隨著半導體工業已經進展至奈米技術製程節點，以追求更高的裝置密度、更高的效能和更低的成本，來自製造和設計兩者的挑戰產生了三維設計的發展，像是鰭式場效電晶體(fin field effect transistor，FinFET)。典型的鰭式場效電晶體(FinFET)採用從基底延伸的鰭結構來製造，舉例而言，藉由蝕刻基底的矽層產生鰭結構。鰭式場效電晶體的通道形成在垂直的鰭結構中，在鰭結構上提供閘極結構(例如位於鰭結構上以包裹鰭結構)，使得通道上的閘極結構可以讓閘極控制的通道位於閘極結構周圍而獲得好處。鰭式場效電晶體提供的許多優點可包含降低短通道效應和增加電流。
隨著裝置尺寸持續縮減，鰭式場效電晶體裝置的效能可藉由使用金屬閘極電極代替典型的多晶矽閘極電極而獲得改善。形成金屬閘極堆疊的一種製程為形成置換閘極的製程(也稱為閘極後(gate-last)製程)，在此製程中最終的閘極堆疊最後製造。然而，在先進的製程節點實行這樣的積體電路製造有其挑戰，在閘極製造過程中，沉積和圖案化製程的不準確和 不適當的控制會使得裝置的電性效能不利地惡化。
在一些實施例中，半導體裝置包含基板上的主動區，主動區包含源極/汲極區；閘極結構位於主動區之上，源極/汲極區鄰近閘極結構；間隔物部件沿著閘極結構的側壁；接觸蝕刻停止層位於間隔物部件上；內襯氧化層位於接觸蝕刻停止層上；以及層間介電層位於內襯氧化層上，其中內襯氧化層的氧濃度等級大於層間介電層。
在另一些實施例中，半導體裝置的形成方法包含形成襯層於基板上的接觸蝕刻停止層上，基板具有閘極結構形成於其上，其中襯層包括無氮材料；以及形成層間介電層於襯層上，其中襯層和層間介電層包括不同的膜層材料。
在又另一些實施例中，半導體裝置的形成方法包含形成襯層於基板上的接觸蝕刻停止層上，基板具有閘極結構形成於其上；以及藉由熱退火製程將襯層轉變成內襯氧化層。
50‧‧‧開口
52‧‧‧置換閘極結構
52a、52b‧‧‧源極/汲極區
53‧‧‧高介電常數介電層
54‧‧‧功函數調整層
55‧‧‧金屬電極結構
70‧‧‧基板
72‧‧‧遮罩
74‧‧‧鰭結構
76‧‧‧凹陷
78‧‧‧隔離結構
80‧‧‧閘極介電層
82‧‧‧閘極電極層
84‧‧‧硬遮罩
85‧‧‧間隔物層
86‧‧‧間隔物部件
90‧‧‧凹陷
92‧‧‧磊晶源極/汲極區
96‧‧‧接觸蝕刻停止層
97‧‧‧內襯氧化層
98‧‧‧襯層
99‧‧‧層間介電層
100‧‧‧製造流程
102、104、106、108、110、112、114、116、118、120、122、124‧‧‧操作
201‧‧‧半導體裝置
212‧‧‧虛置閘極結構
250a‧‧‧p型裝置區
250b‧‧‧n型裝置區
為了讓本發明實施例的各個方面能更容易理解，以下配合所附圖式作詳細說明。應該注意，根據工業上的標準範例，各個部件(feature)未必按照比例繪製。實際上，為了讓討論清晰易懂，各個部件的尺寸可能被任意放大或縮小。
第1圖是根據一些實施例，在基板上製造半導體裝置的結構的示範製造過程之流程圖。
第2圖是根據一些實施例，半導體裝置的結構之立體圖。
第3A-3B、4A-4B、5A-5B、6A-6B、7A-7B、8A-8B、9A-9B、 10A-10B、11A-11B、12A-12B、13A-13B、14A-14B、15A-15B和16A-16B圖是根據一些實施例，在第1圖的不同製造階段中，半導體裝置的結構之剖面示意圖。
以下內容提供了許多不同實施例或範例，以實現所提供標的之不同部件(feature)。以下描述組件和配置方式的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，而非意圖限制本發明實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
再者，為了容易描述圖示中一個元件或部件與另一元件或部件之間的關係，在此可以使用空間相關用語，像是“在...下方”、“在...底下”、“較低”、“較高”、“在...上方”、”之上”、”頂部”、”底部”和類似用語。這些空間相關用語意欲涵蓋除了圖示所繪製的方向以外，在使用或操作中的裝置之不同方向。設備可以用其他方向定位(旋轉90度或在其他方向)，且在此描述中所使用的空間相關用語可以依此做相應的解讀。
本發明實施例通常有關於半導體裝置，且特別有關於在半導體裝置中形成的置換閘極。本發明實施例提供在置 換閘極製造過程中，於層間介電(interlayer dielectric，ILD)結構中製造襯層(liner layer)的方法。襯層形成在接觸蝕刻停止層(contact etching stop layer，CESL)上，且位於層間介電結構中的層間介電(ILD)層下方。在此描述的一些例子為鰭式場效電晶體(FinFET)，在此描述的示範實施例係以層間介電(ILD)層形成於接觸蝕刻停止層上之前，形成襯層在接觸蝕刻停止層上的內容進行描述。本發明實施例的一些形態之實現可用於其他製程、其他裝置、及/或其他層。舉例而言，其他示範裝置可包含平面式場效電晶體(planar FETs)、水平閘極環繞式(Horizontal Gate All Around，HGAA)場效電晶體、垂直閘極環繞式(Vertical Gate All Around，VGAA)場效電晶體、和其他裝置。在此描述示範的方法和結構的一些變化，在此技術領域中具有通常知識者將可理解，其他可能做出的變化也在其他實施例的範圍中考慮到。雖然方法的實施例可能用特定順序描述，各種其他方法的實施例可在任何符合邏輯的順序中進行，並且可包含比在此描述更少或更多的步驟。
在用於形成電晶體的金屬閘極之置換閘極製程中，虛置(dummy)閘極堆疊形成於基板上作為之後形成於基板上的實際閘極堆疊之佔位者(placeholder)，間隔物部件圍繞虛置閘極堆疊而形成。在源極/汲極區形成之後，形成本發明實施例之接觸蝕刻停止層(CESL)和襯層，並且形成層間介電層於襯層上。之後，移除虛置閘極堆疊，留下開口被間隔物部件、接觸蝕刻停止層、襯層和層間介電層圍繞。然後，形成金屬閘極於間隔物部件、接觸蝕刻停止層、襯層和層間介電層所定義 出的開口內。
金屬閘極結構包含閘極介電層(像是高介電常數介電層)、選擇性的阻障層、蓋層、功函數調整層和閘極金屬電極。可使用多個沉積和圖案化製程來形成這些層，例如用於微調電晶體的臨界電壓(Vt)。在一些實施例中，這些層可使用不同材料用於不同種類的電晶體，像是p型鰭式場效電晶體(FinFET)或n型鰭式場效電晶體，以提高所需的裝置電性效能。在圖案化製程期間選擇性地使用蓋層以保護閘極介電層，然而，閘極介電層和選擇性的阻障層可能會被一些清潔及/或蝕刻製程無意地蝕刻，結果，閘極介電層和選擇性的阻障層可能會損失其在金屬閘極結構中的效果和功能，本發明實施例可以解決此問題。
第1圖繪示進行製造流程100形成半導體裝置的結構之示範流程圖，半導體裝置201的結構例如為第2圖中繪示的簡化鰭式場效電晶體(FinFET)裝置的結構。第2圖中未繪示或描述的其他方面可從後續的圖示和描述中得知，第2圖中的結構可以用電性連接或耦接的方式來操作例如一個或多個電晶體。第3A-16B圖是根據一些實施例，相應於製造流程100的各個階段之基板的一部分之剖面示意圖。應注意的是，製造流程100可用來形成任何適當的結構，包含第2-16B圖中繪示的半導體裝置201的結構，或在此未繪示的其他半導體裝置的結構。
第2圖中繪示的簡化鰭式場效電晶體(FinFET)之半導體裝置201的結構形成於基板70上，基板70可以是或可包含整體(bulk)半導體基板、絕緣體上的半導體 (semiconductor-on-insulator，SOI)基板、或其他基板。基板70的半導體材料可包含或可以是選自以下材料中的至少一種：矽(例如結晶矽，像是Si<100>或Si<111>)、矽鍺、鍺、砷化鎵、或其他半導體材料。半導體材料可以是摻雜或未摻雜的，像是用p型或n型摻質予以摻雜。在一些實施例中，利用絕緣體上的半導體(SOI)結構作為基板70，基板70可包含設置在絕緣層上的半導體材料，絕緣層可以是設置在半導體基板中的埋置絕緣體，或者絕緣層可以是玻璃或藍寶石基板。在此描述的實施例中，基板70為含矽材料，像是結晶矽基板。此外，基板70不限於任何特定尺寸、形狀或材料。基板70可以是圓形(round/circular)基板，具有200mm的直徑、300mm的直徑、或其他直徑，像是450mm或其他直徑。基板70也可以是任何多邊形、正方形、矩形、弧形或其他非圓形的工件(workpiece)，像是需要的多邊形基板。
每個鰭結構74提供主動區，一或多個裝置形成於主動區。使用合適的製程製造鰭結構74，包含遮蔽、微影及/或蝕刻製程。在一例中，形成遮罩層於基板70上方。微影製程包含形成光阻層(resist)於遮罩層上，將光阻層曝光於一圖案，進行曝後烤製程，以及將光阻層顯影以圖案化光阻層。使用合適的蝕刻製程將光阻層的圖案轉移至遮罩層，以形成遮罩元件。然後當蝕刻製程形成凹陷76於基板中時，遮罩元件可用來保護基板70的一些區域，留下延伸的鰭，像是鰭結構74。可使用反應性離子蝕刻(reactive ion etch，RIE)及/或其他適當製程蝕刻出凹陷76，可使用多個其他實施例之方法來形成鰭結構於 基板上。
在一實施例中，鰭結構74大約為10奈米(nm)的寬度，且在大約10nm到60nm的高度範圍內，例如約50nm的高度。然而，可以理解的是，其他尺寸可用於鰭結構74。在一例中，鰭結構74包含矽材料或其他元素半導體，像是鍺；或者包含化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦。鰭結構74也可以是合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或前述之組合。此外，鰭結構74可使用需要的n型及/或p型摻質予以摻雜。
如前所述，在一例中，可藉由蝕刻掉基板70的一部份，以形成凹陷76在基板70中而形成複數個鰭結構74。然後，凹陷76內可填充隔離材料，使隔離材料凹陷或回蝕刻隔離材料，以形成隔離結構78，也可使用其他用於隔離結構78及/或鰭結構74的製造技術。隔離結構78可隔離基板70的一些區域，例如鰭結構74中的主動區。在一例中，隔離結構78可以是淺溝槽隔離(shallow trench isolation，STI)結構及/或其他合適的隔離結構。淺溝槽隔離結構可由氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、低介電常數介電材料、及/或其他合適的絕緣材料形成。淺溝槽隔離結構可包含多層結構，例如具有一或多層的襯層。
形成虛置閘極結構212於鰭結構74上，在第2圖繪示的例子中，虛置閘極結構212包含閘極介電層80、閘極電極層82和硬遮罩84。值得注意的是，虛置閘極結構212還可包含 蓋層及/或其他合適的層。在虛置閘極結構212中的各種層可藉由適當的沉積技術形成，並且藉由適當的微影和蝕刻技術將各種層圖案化。虛置閘極結構212與鰭結構74契合(engages)在鰭結構74的兩側邊或三側邊上。源極/汲極區52a和52b相對於虛置閘極結構212，設置在鰭結構74的兩側區域中。如圖所示，可在各種電晶體之間共享一些源極/汲極區，且圖中未繪示為共享的其他源極/汲極區例如可以與圖中未繪示的相鄰電晶體共享。在一些例子中，各個源極/汲極區可連接或耦接在一起，使得鰭式場效電晶體(FinFETs)實現為兩個功能的電晶體。舉例而言，如果相鄰的(例如相對至相對的)源極/汲極區52a和52b電性連接，例如通過磊晶成長將這些區域合併(例如合併源極/汲極區52a和52b)，可以實現兩個功能的電晶體。在其他例子中的其他配置可實現其他數目的功能電晶體。
在此描述的虛置(dummy)一詞指的是犧牲結構，虛置結構將會在後來的階段被移除，並且將會被另一結構取代，像是置換閘極製程中的高介電常數介電層和金屬閘極結構，置換閘極製程指的是在全部閘極製造過程的後來階段製造閘極結構。閘極介電層80可以是介電氧化物層。舉例而言，介電氧化物層可由化學氧化、熱氧化、原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、及/或其他合適的方法形成。閘極電極層82可以是多晶矽層或其他合適的層。舉例而言，閘極電極層82可由適當的沉積製程形成，像是低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)和電漿增強化學氣相沉積 (plasma-enhanced CVD，PECVD)。硬遮罩84可以是任何適合用來將閘極電極層82圖案化為希望得到的部件/尺寸於基板上的材料。
在一實施例中，虛置閘極結構212的各種層先沉積為毯覆層(blanket layers)，然後，通過包含微影和蝕刻製程之製程將毯覆層圖案化，移除毯覆層的一些部分，並且保留剩餘部分在隔離結構78和鰭結構74上，以形成虛置閘極結構212。
在一例中，半導體裝置201的結構包含p型裝置區250a和n型裝置區250b。一或多個p型裝置，像是p型鰭式場效電晶體(FinFETs)，可形成在p型裝置區250a中，且一或多個n型裝置，像是n型鰭式場效電晶體，可形成在n型裝置區250b中。半導體裝置201的結構可被包含在積體電路(IC)中，像是微處理器、記憶體裝置、及/或其他積體電路(IC)。
第2圖還繪示出參考剖面，其用於後來的圖示中。剖面A-A在一平面中，其沿著例如相對兩側的源極/汲極區52a和52b之間的鰭結構74中的通道。剖面B-B在垂直於剖面A-A的平面中，且橫越鰭結構74中的源極/汲極區52a。為了清楚起見，後續圖示指的是這些參考剖面，後續圖示的結尾以“A”標示的，說明在製造過程的各個例子中對應於剖面A-A的剖面圖，且後續圖示的結尾以“B”標示的，說明在製造過程的各個例子中對應於剖面B-B的剖面圖。在一些圖示中，可以省略繪示的組件或部件的一些參考符號，以避免擋住其他組件或部件，這是為了讓圖示更容易顯示。
參照回第1圖所示的製造流程100，製造流程100在 操作102開始，提供如第3A-3B圖所示的基板70，準備製造半導體裝置，像是將形成在基板70上的半導體裝置201。
在操作104，進行蝕刻製程以形成凹陷76於基板70中，並定義出鰭結構74於基板70中，如第4A-4B圖所示。使用遮罩72(例如硬遮罩)來幫助形成鰭結構74於基板70中。舉例而言，沉積一或多個遮罩層於半導體的基板70上，然後將一或多個遮罩層圖案化成為遮罩72。在一些例子中，一或多個遮罩層可包含或可以是氮化矽、氮氧化矽、碳化矽、碳氮化矽、類似材料、或前述之組合，並且可藉由化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(ALD)、或其他沉積技術進行沉積。使用微影技術可將一或多個遮罩層圖案化，舉例而言，可形成光阻於一或多個遮罩層上，像是藉由旋轉塗布，並且藉由使用適合的光罩將光阻曝光於光線而圖案化。然後光阻之曝光或未曝光的部分可被移除，取決於所使用的是正型或負型光阻。然後，光阻的圖案可轉移至一或多個遮罩層，像是藉由使用合適的蝕刻製程，其形成遮罩72。蝕刻製程可包含反應性離子蝕刻(RIE)、中性束蝕刻(neutral beam etch，NBE)、感應耦合電漿(inductive coupled plasma，ICP)蝕刻、類似蝕刻、或前述之組合。此蝕刻可以是異向性(anisotropic)。之後，例如在灰化或濕式剝離製程中移除光阻。
在操作106，形成隔離結構78於凹陷76中，每個隔離結構78在相對應的凹陷76中，如第5A-5B圖所示。隔離結構78可包含或可以是絕緣材料，像是氧化物(例如氧化矽)、氮化 物、類似材料、或前述之組合，且可藉由高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)、可流動的化學氣相沉積(flowable CVD，FCVD)(例如，在遠程電漿系統中沉積而後固化以CVD為主的材料，使得沉積材料轉變成另一材料，像是氧化物)、類似製程、或前述之組合形成絕緣材料。也可使用藉由任何適當製程形成的其他絕緣材料。在圖示說明的實施例中，隔離結構78包含氧化矽，其藉由可流動的化學氣相沉積(FCVD)製程形成。平坦化製程，像是化學機械研磨(Chemical Mechanical Polish，CMP)可移除任何多餘的絕緣材料和任何剩餘的遮罩(例如用來蝕刻出凹陷76及形成鰭結構74)，以使得絕緣材料的頂面和鰭結構74的頂面成為大致上共平面。然後，可將絕緣材料凹陷，以形成隔離結構78。將絕緣材料凹陷，可使得鰭結構74從相鄰的隔離結構78之間突出，鰭結構74可至少部分突出，藉此劃定鰭結構74為半導體的基板70上的主動區。使用合適的蝕刻製程可將絕緣材料凹陷，像是對於絕緣材料的材料具有選擇性的蝕刻製程。舉例而言，可使用CERTAS®蝕刻、或應用材料公司(Applied Materials)SICONI設備、或稀釋的氫氟酸(dHF)進行化學氧化物移除。此外，隔離結構78的頂面可具有如圖所示的平坦表面、凸面、凹面(像是碟狀)、或前述之組合，其表面型態可從蝕刻製程產生。
在操作108，形成虛置閘極結構212於基板上，如第6A-6B圖中繪示。虛置閘極結構212位於鰭結構74上，且橫向延伸垂直於鰭結構74。每個虛置閘極結構212包含閘極介電層80、閘極電極層82和硬遮罩84。雖然說明虛置閘極結構212為 用在置換閘極製程中，值得注意的是，其他類型的閘極結構也可以用在其他類型的製程中，像是閘極先(gate-first)製程。
在一實施例中，可藉由依序形成個別層，然後將這些層圖案化為虛置閘極結構212，而形成閘極介電層80、閘極電極層82和硬遮罩84。舉例而言，用於閘極介電層80的層可包含或可以是氧化矽、氮化矽、高介電常數介電材料、類似材料、或前述之多層。高介電常數介電材料可具有大於約7.0的k值，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金屬氧化物或矽酸鹽、前述之多層、或前述之組合。用於閘極介電層80的層可用熱成長及/或化學成長方式形成於鰭結構74上，或者順形地(conformally)沉積於鰭結構74上，像是藉由電漿增強CVD(PECVD)、ALD、分子束沉積(molecular-beam deposition，MBD)、或其他沉積技術。用於閘極電極層82的層可包含或可以是矽(例如多晶矽，其可以是摻雜或未摻雜的)、含金屬材料(像是鈦、鎢、鋁、釕(ruthenium)、或類似金屬)、或前述之組合(像是前述金屬之矽化物或多層)。用於閘極電極層82的層可藉由CVD、PVD或其他沉積技術而沉積。用於硬遮罩84的層可包含或可以是氮化矽、氮氧化矽、氮碳化矽(silicon carbon nitride)、類似材料、或前述之組合，且可藉由CVD、PVD、ALD或其他沉積技術而沉積。然後可將用於硬遮罩84、閘極電極層82和閘極介電層80的各層圖案化，舉例而言，使用類似前述之微影和一或多個蝕刻製程，以形成每個閘極堆疊的硬遮罩84、閘極電極層82和閘極介電層80。
在置換閘極製程中，閘極介電層80可以是界面介 電層。可藉由依序形成閘極介電層80、閘極電極層82和硬遮罩84的各個層，然後將這些層圖案化為閘極堆疊，而形成虛置閘極結構212。舉例而言，用於界面介電的層可包含或可以是氧化矽、氮化矽、類似材料、或前述之多層。用於界面介電的層可用熱成長及/或化學成長方式形成於鰭結構74上，或順形地沉積於鰭結構74上，像是藉由PECVD、ALD、或其他沉積技術。用於閘極電極層82的層可包含或可以是矽(例如多晶矽)或其他材料，其藉由CVD、PVD、或其他沉積技術而沉積。用於硬遮罩84的層可包含或可以是氮化矽、氮氧化矽、氮碳化矽、類似材料、或前述之組合，其藉由CVD、PVD、ALD、或其他沉積技術而沉積。然後可將用於硬遮罩84、閘極電極層82和閘極介電層80的各層圖案化，舉例而言，使用類似前述之微影和一或多個蝕刻製程，以形成每個虛置閘極結構212的硬遮罩84、閘極電極層82和閘極介電層80。
在一些實施例中，形成虛置閘極結構212之後，可形成輕摻雜汲極(lightly doped drain，LDD)區(未特別繪示)於主動區中。舉例而言，可使用閘極堆疊作為遮罩，植入摻質至主動區內(例如鰭結構74)。示範的摻質可包含或可以是，舉例而言，硼用於p型裝置，且磷或砷用於n型裝置，然而其他摻質也可使用。輕摻雜汲極(LDD)區可具有摻質濃度在從約1015原子數(atoms)/cm-3到約1017atoms/cm-3的範圍內。
在操作110，形成間隔物層85於虛置閘極結構212的側壁上，如第7A-7B圖所示。一或多個間隔物層85順形地形成於基板上，一或多個間隔物層85包含與用在虛置閘極結構 212的材料不同的材料。在一例中，一或多個間隔物層85可包含或可以是碳氧化矽(silicon carbon oxide)、氮化矽、氮氧化矽、碳氮化矽、類似材料、前述之多層、或前述之組合，且可藉由CVD、ALD、或其他沉積技術而沉積。
在操作112，將一或多個間隔物層85異向性地蝕刻，以形成間隔物部件86希望得到的輪廓，如第8A-8B圖所示。產生的間隔物部件86可沿著虛置閘極結構212的側壁形成(例如閘極介電層80、閘極電極層82和硬遮罩84的側壁)，以及沿著鰭結構74的側壁形成。舉例而言，取決於鰭結構74在隔離結構78上方的高度，蝕刻製程可包含RIE、NBE或其他蝕刻製程。在一實施例中，間隔物部件86包含介電材料，像是氮化矽或氮氧化矽。
在操作114，形成凹陷90於基板70中，以用於源極/汲極區，如第9A-9B圖所示。如圖示說明，凹陷90形成在鰭結構74中，且位於虛置閘極結構212的兩側。凹陷90可藉由蝕刻製程達成，蝕刻製程可以是等向性或異向性，或者還可以對半導體的基板70的一或多個晶面具有選擇性。因此，凹陷90可依據實行的蝕刻製程而具有各種剖面輪廓。蝕刻製程可以是乾蝕刻，像是BIE、NBE或類似蝕刻；或者是濕蝕刻，像是使用四甲基氫氧化銨(tetramethyalammonium hydroxide，TMAH)、氫氧化銨(或稱氨水)(ammonium hydroxide，NH4OH)、或其他蝕刻劑。
在操作116，在凹陷90形成於基板70中之後，可進行磊晶沉積製程，以成長磊晶源極/汲極區92，如第10A-10B 圖所示。磊晶源極/汲極區92可包含或可以是矽鍺(SixGe1-x，其中x可以介於約0和1之間)、碳化矽、磷化矽、純或大致上純的鍺、III-V族化合物半導體、II-VI族化合物半導體、或類似材料。舉例而言，用於形成III-V族化合物半導體的材料包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和類似材料。可藉由在凹陷90內磊晶成長材料，而形成磊晶源極/汲極區92於凹陷90內，像是藉由金屬有機化學氣相沉積(metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、選擇性磊晶成長(selective epitaxial growth，SEG)、類似製程、或前述之組合。如第10A-10B圖的圖示說明，由於被隔離結構78阻擋，磊晶源極/汲極區92先垂直地成長於凹陷90內，在此期間磊晶源極/汲極區92沒有水平成長。在凹陷90被完全填充之後，磊晶源極/汲極區92可垂直和水平地成長以形成刻面(facets)，其可對應於半導體的基板70的晶面。在一些例子中，使用不同材料用於p型裝置和n型裝置的磊晶源極/汲極區。在形成凹陷或磊晶成長期間，適當的遮罩可讓不同材料用在不同裝置中。
在本發明所屬技術領域中具有通常知識者應理解，可以省略第9A-9B和10A-10B圖的形成凹陷和磊晶成長，且源極/汲極區可藉由使用虛置閘極結構212和間隔物部件86作為遮罩，植入摻質至鰭結構74中而形成。在一些例子中，實行磊晶源極/汲極區92，磊晶源極/汲極區92也可以進行摻雜，像是藉由在磊晶成長期間進行原位(in-situ)摻雜，及/或在磊晶 成長之後，植入摻質至磊晶源極/汲極區92中。示範的摻質可包含或可以是，舉例而言，硼用於p型裝置，且磷或砷用於n型裝置，然而其他摻質也可使用。磊晶源極/汲極區92(或其他源極/汲極區)可具有摻質濃度在從約1019atoms/cm-3到約1021atoms/cm-3的範圍內。因此，源極/汲極區可由摻雜劃定邊界(例如藉由佈植及/或如果適當的話，在磊晶成長期間原位摻雜)，及/或如果適當的話，由磊晶成長劃定邊界，其還可劃定主動區邊界，源極/汲極區在主動區中劃定邊界。
在操作118，形成接觸蝕刻停止層(CESL)96覆蓋虛置閘極結構212，如第11A-11B圖所示。當形成例如接點(contacts)或導孔(vias)時，接觸蝕刻停止層96可提供停止蝕刻製程的機制。接觸蝕刻停止層96可由介電材料形成，其具有與相鄰的層或元件不同的蝕刻選擇性。接觸蝕刻停止層96形成於磊晶源極/汲極區92的表面上、間隔物部件86的側壁和頂面上、硬遮罩84的頂面上、以及隔離結構78的頂面上。接觸蝕刻停止層96可包含或可以是含氮材料、含矽材料、及/或含碳材料。此外，接觸蝕刻停止層96可包含或可以是氮化矽、碳氮化矽、碳氮化物(carbon nitride)、氮氧化矽、碳氧化矽、類似材料、或前述之組合。接觸蝕刻停止層96可由沉積製程沉積而成，像是電漿增強原子層沉積(Plasma Enhanced ALD、PEALD)、化學氣相沉積(CVD)、或其他沉積技術。
在操作120，接著形成襯層98於接觸蝕刻停止層96上，如第12A-12B圖所示。襯層98順形地(conformally)形成於接觸蝕刻停止層96上，但是在形成層間介電層之前。襯層98能 夠幫助調整全部的膜層堆疊的應力程度，以調整裝置的電性效能。襯層98也可做為接觸蝕刻停止層96、隔離結構78和主動區(像是磊晶源極/汲極區92)之間的緩衝層，使得這些不同區域(隔離區和主動區)之間以及形成在附近的層的應力受到約束(stress constraint)，在操作124進行的退火製程之後可以釋放應力，這將更詳細說明如後。此外，襯層98也可作為阻擋層，如果有任何水、蒸氣或水分來自間隔物部件86或者來自後續製程，都可以被襯層98有效地阻擋，以避免水、蒸氣或水分穿透進入鄰近的主動區，像是磊晶源極/汲極區92或之後形成的導電部件(例如接點)，水、蒸氣或水分的穿透可能會不利地影響裝置的電性效能。另外，襯層98也可作為蝕刻停止促進層，幫助蝕刻及/或圖案化製程的製程控制，以有效地停止在接觸蝕刻停止層96上。
在一例中，襯層98可以是含矽層，其可由ALD、CVD、爐管加熱(thermal furnace)、或任何合適的沉積製程形成。襯層98可以是無氮材料，像是無氮含矽層。在一特定例子中，襯層98可以是非晶矽層、結晶矽層、或由爐管加熱製程形成的任何合適的含矽材料。在一例中，沉積製程時間可控制在約30分鐘到約300分鐘的範圍內。襯層98的厚度在約5Å到約200Å的範圍內，例如從約10Å到約150Å，像是約20Å。用於形成襯層98的爐管沉積製程的溫度可控制在從約300度C(℃)到約800℃的範圍內，例如從約400℃到約600℃，像是約500℃。
在操作122，在襯層98形成於基板70上之後，形成層間介電層99於襯層98之上，如第13A-13B圖所示。層間介電 層99可包含的材料例如為四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜的矽酸鹽玻璃、摻雜的氧化矽，像是硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔融矽石玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、摻雜硼的矽玻璃(boron doped silicon glass，BSG)、SiOxCy、旋塗玻璃(Spin-On-Glass)、旋塗聚合物(Spin-On-Polymers)、矽碳材料(silicon carbon material)、前述之化合物、前述之複合物、及/或其他合適的介電材料。層間介電層99可由旋轉塗布、CVD、FCVD、PECVD、PVD或其他合適的沉積技術沉積而成。在一實施例中，層間介電層99由可流動的化學氣相沉積(FCVD)製程形成，以填充於相鄰的虛置閘極結構212之間。在一例中，層間介電層99為氧化矽層，其具有輕摻雜的氫和氮摻質形成於其中。當層間介電層99可具有其他摻質形成於其中時，層間介電層99的氧化矽層可具有矽與氧之比例(Si：O)稍微少於1：2，從大約1：1.6到大約1：1.8。
在操作124，進行退火製程。從退火製程提供的熱能可緻密化和提升襯層98與層間介電層99的接合結構。因此，來自層間介電層99的懸氧鍵(dangling oxygen bonds)之後可與來自襯層98的懸矽鍵(dangling silicon bonds)反應，將襯層98轉變成內襯氧化層(liner oxide layer)97，如第14A-14B圖所示。來自層間介電層99的多餘及/或未反應的氧元素可被驅使與來自襯層98的矽(例如非晶矽)反應，因此而形成內襯氧化層97，像是層間介電層99與接觸蝕刻停止層96之間的氧化矽層。 在一些例子中，層間介電層99由可流動的CVD(FCVD)製程形成，來自可流動的CVD製程的前驅物來源通常是以液相/溶液為基礎，由於在沉積製程期間相對高的水分程度，可發現多餘量的氧元素。因此，藉由使用在操作124的退火製程，未反應、多餘或懸鍵之氧元素可被有效地驅使和擴散，以與來自襯層98的矽元素反應，使得襯層98轉變成內襯氧化層97，像是含氧化矽層。
因此，在襯層98轉變成內襯氧化層97之後，內襯氧化層97可具有矽與氧之比例(Si：O)在大約1：2，像是從大約1：1.8到大約1：2。當襯層98從非晶矽層形成而不具有其他摻質時，可從內襯氧化層97發現相對純的膜層結構，其包含占大多數的矽和氧。因此，內襯氧化層97的氧濃度等級與矽濃度等級之比例(像是O：Si從大約1.8：1到大約2：1)大於層間介電層99中的氧濃度等級與矽濃度等級之比例(像是O：Si從大約1.6：1到大約1.8：1)。當在層間介電層99中的其他不純物，像是N或H可能會分享和佔據與氧的鍵結時，其降低了氧與矽濃度的比例。
此外，來自退火製程的熱能也可造成間隔物部件86、襯層98、磊晶源極/汲極區92和層間介電層99的膜層結構之熱擴散，幫助在成對的不同材料的介面處之局部的應力應變之釋放。結果，由襯層98引起的拉伸應力可變成由內襯氧化層97引起的壓縮應力，內襯氧化層97由爐管製程產生。壓縮應力之膜層結構可提供橫跨基板表面之較好的膜層均勻度，以及與下方層的較好黏著力，以避免膜層堆疊剝落和裂開。因此，可以消除在膜層堆疊的不同層之間的應力不匹配所引起的漏電 流問題之類似情況。另外，由於不匹配的晶格結構或者在不同材料的介面處之接合結構可能會發生的應力約束也可以有效地被釋放，或者藉由退火製程期間提供的熱能重新建構或重新排列原子可調整上述之應力約束，因此可讓不希望發生的漏電流降至最低或消除。
此外，在熱退火製程期間，從層間介電層99朝向襯層98移動的氧元素之側向移動也可幫助重新壓緊(re-packing)膜層的原子結構，因此而釋放局部應力和應變，提供所希望得到的壓縮應力之膜層結構。因此，內襯氧化層97可為膜層堆疊之應力調整器，以有效地調整層間介電結構中的整體應力等級。
在一例中，熱退火製程可在熱退火腔室中或任何合適的設備中進行，其可提供熱能至基板。在此製程期間，製程溫度可控制到800℃。在一例中，在熱退火製程期間，製程溫度可控制在從約300℃到約700℃的範圍內，像是大約600℃。
在一實施例中，熱退火製程可在製程腔室中原位進行(in-situ)，其為操作120或122的沉積製程進行之製程腔室。在退火期間，可供給退火氣體混合物。在退火氣體混合物中供給的氣體可包含含有氧的氣體(像是O2、O3、N2O)、水蒸氣(H2O)、CO2、CO和類似氣體。在一特定例子中，退火氣體混合物可包含水蒸氣(H2O)。
在一例中，於熱退火製程之後，與襯層98相比，內襯氧化層97可具有相對較厚的厚度，其在從約20Å到約300Å的範圍內，例如從約30Å到約180Å，像是約50Å，這是在退火 製程期間由熱擴張和氧化所造成。
值得注意的是，在熱退火製程之後，可將層間介電層99平坦化，像是藉由化學機械研磨(CMP)，以提供平坦表面。後續，可從基板70移除虛置閘極結構212，以定義出開口50於層間介電層99中，如第15A-15B圖繪示，此開口之後可讓置換閘極結構52，像是金屬閘極結構形成於其中，以繼續製造半導體裝置201的結構，如第16A-16B圖所示。在一例中，置換閘極結構52可包含界面層(未繪示)、高介電常數介電層53、功函數調整層54和金屬電極結構55形成於其中，以形成金屬閘極結構，如第16A-16B圖所示。
儘管未意圖加以限制，本發明的一或多個實施例提供許多好處於半導體裝置及其形成方法。舉例而言，本發明的一些實施例提供形成襯層於接觸蝕刻停止層與層間介電層之間的方法，襯層可做為應力調整層、阻擋層或阻障層，其有效地提高基板上的半導體裝置之電性效能。襯層可先由非晶矽層形成，且之後藉由熱退火製程轉變成內襯氧化層。襯層變成內襯氧化層的轉變也可以讓局部應力變換，使得在膜層堆疊介面處的應力應變釋放，以提供更好的膜層結構之整合和黏附。
在一些實施例中，半導體裝置包含在基板上的主動區，主動區包含源極/汲極區，閘極結構位於主動區之上，源極/汲極區鄰近閘極結構，間隔物部件沿著閘極結構的側壁，接觸蝕刻停止層位於間隔物部件上，內襯氧化層位於接觸蝕刻停止層上，以及層間介電層位於內襯氧化層上，其中內襯氧化層的氧濃度等級大於層間介電層。在一實施例中，內襯氧 化層具有矽與氧之比例從大約1：1.8到大約1：2。在一實施例中，層間介電層具有矽與氧之比例從大約1：1.6到大約1：1.8。在一實施例中，內襯氧化層為含氧化矽層。在一實施例中，閘極結構包含金屬閘極結構，其包含金屬閘極電極位於高介電常數介電層上。在一實施例中，內襯氧化層的厚度在從約20Å到約300Å的範圍內。在一實施例中，接觸蝕刻停止層為含氮化矽材料。
在另一實施例中，形成半導體裝置的方法包含形成襯層於接觸蝕刻停止層上，接觸蝕刻停止層位於基板上，基板具有閘極結構形成於其上，其中襯層包含無氮材料；以及形成層間介電層於襯層上，其中襯層和層間介電層包含不同膜層材料。在一實施例中，襯層為非晶矽層。在一實施例中，於基板上進行熱退火製程。在一實施例中，當進行熱退火製程時，供給退火氣體混合物，其中退火氣體混合物還包含水蒸氣。在一實施例中，將襯層轉變成含氧化物層。在一實施例中，含氧化物層的氧濃度大於層間介電層。在一實施例中，將襯層轉變成氧化矽層。在一實施例中，襯層由在基板上進行爐管沉積製程而形成。
在又另一實施例中，形成半導體裝置的方法包含形成襯層於基板上的接觸蝕刻停止層上，基板具有閘極結構形成於其上；以及藉由熱退火製程將襯層轉變成內襯氧化層。在一實施例中，於襯層轉變成內襯氧化層之前，形成層間介電層於襯層上。在一實施例中，內襯氧化層具有的氧濃度大於層間介電層。在一實施例中，熱退火製程提供氧元素至襯層。在一 實施例中，襯層為非晶矽層，且內襯氧化層為氧化矽層。
以上概述了數個實施例的部件，使得在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的概念。在本發明所屬技術領域中具有通常知識者應該理解，可以使用本發明實施例作為基礎，來設計或修改其他製程和結構，以實現與在此所介紹的實施例相同的目的及/或達到相同的好處。在本發明所屬技術領域中具有通常知識者也應該理解，這些等效的結構並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，在此可以做出各種改變、取代和其他選擇。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (14)

  1. 一種半導體裝置，包括：一主動區，位於一基板上，該主動區包括源極/汲極區；一閘極結構，位於該主動區之上，該源極/汲極區鄰近該閘極結構；一間隔物部件，沿著該閘極結構的側壁；一接觸蝕刻停止層，位於該間隔物部件上；一內襯氧化層，位於該接觸蝕刻停止層上；以及一層間介電層，位於該內襯氧化層上，其中該內襯氧化層具有的氧濃度等級大於該層間介電層。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該內襯氧化層具有的矽與氧之比例從約1：1.8到約1：2。
  3. 如申請專利範圍第1或2項所述之半導體裝置，其中該層間介電層具有的矽與氧之比例從約1：1.6到約1：1.8。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該內襯氧化層為一含氧化矽層。
  5. 如申請專利範圍第1或2項所述之半導體裝置，其中該接觸蝕刻停止層為一含氮化矽材料。
  6. 一種半導體裝置的形成方法，包括：形成一襯層於一基板上的一接觸蝕刻停止層上，該基板具有一閘極結構形成於其上，其中該襯層包括一無氮材料；以及形成一層間介電層於該襯層上，其中該襯層和該層間介電層包括不同的膜層材料。
  7. 如申請專利範圍第6項所述之半導體裝置的形成方法，其中該襯層為一非晶矽層。
  8. 如申請專利範圍第6或7項所述之半導體裝置的形成方法，更包括：於該基板上進行一熱退火製程。
  9. 如申請專利範圍第8項所述之半導體裝置的形成方法，更包括：當進行該熱退火製程時，供給一退火氣體混合物，其中該退火氣體混合物更包括水蒸氣。
  10. 如申請專利範圍第8項所述之半導體裝置的形成方法，更包括：將該襯層轉變成一含氧化物層。
  11. 一種半導體裝置的形成方法，包括：形成一襯層於一基板上的一接觸蝕刻停止層上，該基板具有一閘極結構形成於其上；以及藉由一熱退火製程將該襯層轉變成一內襯氧化層。
  12. 如申請專利範圍第11項所述之半導體裝置的形成方法，更包括：在將該襯層轉變成該內襯氧化層之前，形成一層間介電層於該襯層上。
  13. 如申請專利範圍第12項所述之半導體裝置的形成方法，其中該內襯氧化層具有的氧濃度大於該層間介電層。
  14. 如申請專利範圍第11至13項中任一項所述之半導體裝置的形成方法，其中該襯層為非晶矽層，且該內襯氧化層為氧化矽層。
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