TWI787773B - 積體電路結構及形成半導體元件的方法 - Google Patents

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張哲綸
李威養
林家彬
彭遠清
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Abstract

積體電路(integrated circuit；IC)結構包括閘極結構、源極磊晶結構、汲極磊晶結構、前側互連結構、背側介電層及背側通孔。源極磊晶結構及汲極磊晶結構分別在閘極結構之相對側上。前側互連結構在源極磊晶結構之前側及汲極磊晶結構之前側上。背側介電層在源極磊晶結構之背側及汲極磊晶結構之背側上且其中具有氣隙。背側通孔延伸穿過背側介電層至源極磊晶結構及汲極磊晶結構中之第一者。

Description

積體電路結構及形成半導體元件的方法
本揭示案是關於一種積體電路結構以及一種形成半導體元件的方法。
隨著半導體行業已發展至奈米技術製程節點以追求更高的元件密度、更高的效能及更低的成本，來自製造及設計問題之挑戰已導致三維設計的發展，諸如，多閘極場效應電晶體(field effect transistor；FET)，包括鰭片式FET(Fin FET)及環繞式閘極(gate-all-around；GAA)FET。在Fin FET中，閘電極與通道區域之三個側表面相鄰，其中閘極介電層插入在此三個側表面之間。因為閘極結構環繞(包裹)三個表面上之鰭片，所以電晶體基本上具有三個閘極，用於控制流經鰭片或通道區域之電流。遺憾地是，第四側(通道之底部部分)遠離閘電極且因此不受嚴格的閘極控制。相比之下，在GAA FET中，通道區域之所有側表面皆被閘電極環繞，此允許通道區域中之更完全耗盡(depletion)，且由於更陡的次臨界電流擺幅(sub-threshold current swing；SS)及更小的汲 極引發的阻障降低(drain induced barrier lowering；DIBL)而導致較少的短通道效應。
本揭示案提供一種積體電路，包括閘極結構、源極磊晶結構、汲極磊晶結構、前側互連結構、背側介電層及背側通孔。源極磊晶結構及汲極磊晶結構分別在閘極結構之相對側上。前側互連結構在源極磊晶結構之前側及汲極磊晶結構之前側上。背側介電層在源極磊晶結構之背側及汲極磊晶結構之背側上且具有在其中之氣隙。背側通孔延伸穿過背側介電層至源極磊晶結構及汲極磊晶結構中之第一者。
本揭示案提供一種積體電路，包括複數個第一通道層、複數個第二通道層、第一閘極結構、第二閘極結構、第一源極磊晶結構、第二源極磊晶結構、汲極磊晶結構、前側互連結構、第一背側通孔、第二背側通孔及介電層。複數個第一通道層以間隔方式佈置在彼此上方，及複數個第二通道層以間隔方式佈置在彼此上方。第一閘極結構環繞複數個第一通道層之每一者，及第二閘極結構環繞複數個第二通道層之每一者。第一源極磊晶結構及汲極磊晶結構分別在複數個第一通道層之相對端部表面上。第二源極磊晶結構及汲極磊晶結構分別在複數個第二通道層之相對端部表面上。前側互連結構在第一源極磊晶結構之前側、汲極磊晶結構之前側及第二源極磊晶結構之前側上。第一 背側通孔及第二背側通孔分別在第一源極磊晶結構之背側及第二源極磊晶結構之背側上。介電層橫向地環繞第一背側通孔及第二背側通孔，介電層具有橫向地在第一背側通孔與第二背側通孔之間的氣隙。
本揭示案提供一種形成半導體元件的方法，包含以下操作。在基板中蝕刻凹槽。在基板中之凹槽中形成犧牲磊晶插塞。在基板之上形成源極磊晶結構及汲極磊晶結構，其中源極磊晶結構及汲極磊晶結構之一者形成在犧牲磊晶插塞之上。橫向地在源極磊晶結構與汲極磊晶結構之間形成閘極結構。移除基板之至少一部份以使得犧牲磊晶插塞自源極磊晶結構及汲極磊晶結構中之此者的背側突出。在犧牲磊晶插塞之上形成介電層，介電層具有在其中之氣隙。移除犧牲磊晶插塞以形成延伸穿過介電層之背側通孔開口。在背側通孔開口中形成背側通孔。
100:積體電路結構
100':積體電路結構
102:溝槽
110:基板
110a:經回蝕基板
112:基板部分
120:磊晶堆疊
122:磊晶層/犧牲層
124:磊晶層/通道層/奈米片
130:鰭片
140:淺溝槽隔離(STI)特徵
150:閘極結構
152:虛設閘極介電層
154:虛設閘電極層
156:氧化物層
158:氮化物層
160:間隔物材料層
162:第一間隔物層
164:第二間隔物層
170:內部間隔物材料層
180:犧牲磊晶插塞/SiGe插塞
182:第一SiGe層
184:第二SiGe層
190D:汲極磊晶結構
190S:源極磊晶結構
192:第一磊晶層
194:第二磊晶層
200:接觸蝕刻終止層(CESL)
210:前側ILD層
220:閘極結構
222:閘極介電層
224:功函數金屬層
226:填充金屬
230:汲極矽化物區域
240:汲極接觸件
250:前側多層互連(MLI)結構
252:前側金屬化層
253:第一前側金屬間介電(IMD)層
254:第二前側IMD層
255:前側金屬接線
256:前側金屬通孔
260:載體基板
270:背側ILD層
271:懸垂物
272:氣隙
280:源極矽化物區域
290:金屬材料層
292:背側通孔
300:背側MLI結構
301:最底部背側金屬化層
302:背側金屬化層
303:背側IMD層
304:第一背側金屬間介電(IMD)層
305:背側金屬接線
306:第二背側IMD層
307:背側金屬接線
308:背側通孔
400:犧牲磊晶帽
401:水平刻面
402:上斜刻面
403:垂直刻面
403h:位準高度
404:下斜刻面
409:犧牲錘形通孔
410:背側ILD層
412:氣隙
420:源極矽化物區域
430:金屬材料層
432:背側通孔
4321:第一部分
4322:第二部分
4323:第三部分
4324:第四部分
910:硬遮罩(HM)層
912:氧化物層
914:氮化物層
S101:步驟
S102:步驟
S103:步驟
S104:步驟
S105:步驟
S106:步驟
S107:步驟
S108:步驟
S109:步驟
S110:步驟
S111:步驟
S112:步驟
S113:步驟
S114:步驟
S115:步驟
S116:步驟
S117:步驟
S118:步驟
S119:步驟
S120:步驟
S121:步驟
S122:步驟
S123:步驟
S124:步驟
D:汲極區域
D3:橫向距離
D4:橫向距離
D6:橫向距離
G4:縫隙
G6:縫隙
GT1:閘極溝槽
H4:突出高度
H6:突出高度
M1:方法
O1:開口
O5:背側通孔開口
O7:背側通孔開口
O71:第一部分
O72:第二部分
O73:第三部分
O74:第四部分
P1:已圖案化遮罩
R1:凹槽
R2:橫向凹槽
R3:源極區域凹槽
S:源極區域
T3:深度
X:方向
Y:方向
Z:方向
X-X:切線
Y-Y:切線
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1A圖至第1C圖為根據一些實施例之繪示形成積體電路結構的方法之流程圖。
第2圖、第3圖、第4圖、第5A圖、第6A圖、第7A圖及第8A圖為處在第1A圖至第1C圖之方法的中間 階段之積體電路結構的一些實施例之透視圖。
第5B圖、第6B圖、第7B圖、第8B圖、第9圖至第13圖、第14A圖、第15圖至第25圖為處在第1A圖至第1C圖之方法的中間階段之積體電路結構的一些實施例沿第一切線之橫截面圖。
第14B圖為處在第1A圖至第1C圖之方法的中間階段之積體電路結構的一些實施例沿第二切線之橫截面圖。
第26圖至第33圖為根據本揭示案之一些其他實施例之用於製造積體電路結構的各個階段之橫截面圖。
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實例以簡化本揭示案。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭示案可在各種實例中重複元件符號及/或字母。此重複是出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「在……下方」、「下部」、「在……上方」、 「上部」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。如本文中所使用，「大約」、「約」、「大致」或「大體上」應大體意謂在給定值或範圍的百分之二十內、或百分之十內、或百分之五內。本文中所給出之數值為近似的，意謂若無明確陳述，則可推斷出術語「大約」、「約」、「大致」或「大體上」。
本揭示案大體是關於積體電路結構及其形成方法，且更特定言之，是關於製造具有背側通孔之環繞式閘極(gate-all-around；GAA)電晶體，此些背側通孔在GAA電晶體之源極區域及/或汲極區域下方。亦應注意，本揭示案以多閘極電晶體之形式來呈現實施例。多閘極電晶體包括閘極結構形成在通道區域的至少兩個側上之彼些電晶體。此些多閘極元件可包括p型金屬-氧化物-半導體元件或n型金屬-氧化物-半導體元件。由於其鰭片狀的結構，因此可呈現特定實例並在本文中稱作FINFET。本文中亦呈現被稱作環繞式閘極(GAA)元件之類型的多閘極電晶體類型之實施例。GAA元件包括使其閘極結構或閘極結構的一部分形成在通道區域的4個側上(例如，環繞通道區域的一部分)之任何元件。本文中所呈現之元件亦包括具有設置於在(若干)奈米片通道、(若干)奈米線通道及/或其 他適當的通道所配置之通道區域的實施例。本文中呈現可具有與單個、連續的閘極結構相關聯之一或更多個通道區域(例如，奈米片)之元件的實施例。然而，一般熟習此項技術者應認識到，本教示可應用於單個通道(例如，單個奈米片)或任何數目個通道。一般熟習此項技術者可認識到可受益於本揭示案的態樣之半導體元件的其他實例。
隨著鰭片式場效應電晶體(fin field effect transistor；FinFET)中之鰭片寬度的尺度減小，通道寬度變化可能導致遷移率損耗。研究出諸如奈米片電晶體之GAA電晶體作為對鰭片式場效應電晶體之替代方案。在奈米片電晶體中，圍繞通道(例如，奈米片通道或奈米線通道)製作電晶體的閘極，使得通道被閘極環繞或嚢裝。此電晶體具有改善由閘極對通道的靜電控制之優勢，亦減輕了漏電流。
為了對具有大量GAA電晶體之積體電路(integrated circuit；IC)結構創建更多的佈線空間，研究出使用背側金屬通孔將背側電力導軌連接至GAA電晶體之源極區域的背側，作為對形成在電晶體之源極區域的前側上之前側電力導軌的替代方案。然而，電阻電容(resistance capacitance；RC)時間延遲可能由於背側金屬通孔之間的距離縮短而增大，藉此使GAA電晶體之元件效能降級。因此，在本揭示案之一些實施例中，在背側金屬通孔周圍形成具有一或更多個氣隙之背側層間介電(interlayer dielectric；ILD)層。具有氣隙之一個優 勢在於，氣隙中之空氣表現出大致等於1之相對介電常數(或稱為介電常數)。此低介電常數有助於減少相鄰背側通孔之間的電容性耦合。此減少的電容性耦合可有助於提高可靠性特性。
第1A圖至第1C圖中繪示包括製造具有多閘極元件的積體電路結構之半導體製造的方法M1。如本文中所使用，術語「多閘極元件」用以描述具有安置在元件之至少一個通道的多個側上之至少某一閘極材料之元件(例如，半導體電晶體)。在一些實例中，多閘極元件可稱作GAA元件或奈米片元件，其具有安置在元件之至少一個通道的至少四個側上之閘極材料。通道區域可稱作「奈米線」，其如本文中所使用包括各種幾何形狀(例如，圓柱形、條形)及各種尺寸之通道區域。
第2圖、第3圖、第4圖、第5A圖、第6A圖、第7A圖及第8A圖為處在第1A圖至第1C圖之方法M1的中間階段之積體電路結構100的一些實施例之透視圖。第5B圖、第6B圖、第7B圖、第8B圖、第9圖至第13圖、第14A圖、第15圖至第25圖為處在方法M1的中間階段之積體電路結構100的一些實施例沿第一切線(例如，第5A圖中之切線X-X)之橫截面圖，此第一切線是沿通道之縱向方向且垂直於基板之頂表面。第14B圖為處在方法M1的中間階段之積體電路結構100的一些實施例沿第二切線(例如，第5A圖中之切線Y-Y)之橫截面圖，此第二切線是在閘極區域中且垂直於通道之縱向方 向。
與本文所論述之其他方法實施例及例示性元件一樣，應理解，可藉由CMOS技術製程流程來製造積體電路結構100的部分，且因此本文中僅簡要描述一些製程。另外，例示性積體電路結構可包括各種其他元件及特徵，諸如，其他類型之元件(諸如，其他電晶體、雙極接面電晶體、電阻器、電容器、電感器、二極體、保險絲、靜態隨機存取記憶體(static random access memory；SRAM)及/或其他邏輯電路，等等)，但為了更佳地理解本揭示案之概念而加以簡化。在一些實施例中，例示性積體電路結構包括可互連之複數個半導體元件(例如，電晶體)，包括PFET、NFET，等等。此外，應注意，正如本揭示案中所提供之方法及例示性諸圖的其餘部分，方法M1之製程步驟(包括參考第2圖至第25圖所給出之任何描述)僅為例示性的，且並不意欲限制以下申請專利範圍中所具體敘述之內容。
參考第1A圖，方法M1在步驟S101處開始，此處在基板上生長一或更多個磊晶層。參考第2圖之實例，在步驟S101之一些實施例中，在基板110之上形成磊晶堆疊120。在一些實施例中，基板110可包括矽(Si)。或者，基板110可包括鍺(Ge)、矽鍺(SiGe)、Ⅲ至V族材料(例如，GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb及/或GaInAsP；或其組合)，或其他適當的半導體材料。在一些實施例中， 基板110可包括絕緣層上半導體(semiconductor-on-insulator；SOI)結構，諸如，內埋式介電層。又或者，基板110可包括(諸如)藉由稱作氧佈植分離(separation by implantation of oxygen；SIMOX)技術的方法、晶圓接合、SEG或另一適當方法所形成之內埋式介電層，諸如，內埋氧化物(buried oxide；BOX)層。
磊晶堆疊120包括為第一組成物之磊晶層122，中間插入有第二組成物之磊晶層124。第一及第二組成物可以不同。在一些實施例中，磊晶層122為SiGe，且磊晶層124為矽(Si)。然而，其他實施例是可能的，包括提供具有不同氧化速率及/或蝕刻選擇性的第一組成物及第二組成物之彼些實施例。在一些實施例中，磊晶層122包括SiGe，且其中磊晶層124包括Si，磊晶層124之Si氧化速率小於磊晶層122之SiGe氧化速率。
磊晶層124或其部分可形成多閘極電晶體之(若干)奈米片通道。本文中使用術語奈米片(nanosheet)來表示具有奈米級或甚至微米級尺寸且具有細長形狀之任何材料部分，而與此部分之橫截面形狀無關。因此，此術語表示圓形及大體上圓形橫截面之細長材料部分，及包括(例如)形狀為圓柱形或大體上矩形橫截面之樑(beam)或條形材料部分。以下進一步論述使用磊晶層124限定元件之(若干)通道。
應注意的是，磊晶層122的三個層及磊晶層124 的三個層如第2圖中所繪示地交替佈置，此僅出於說明目的且並不意欲限制申請專利範圍中所具體敘述之內容。可瞭解的是，可在磊晶堆疊120中形成任何數目個磊晶層；層之數目取決於電晶體的通道區域之期望數目。在一些實施例中，磊晶層124之數目在2與10之間。
在一些實施例中，每一磊晶層122具有範圍自約1nm至約10nm之厚度，但其他範圍在本揭示案之各種實施例的範疇內。磊晶層122的厚度可為大體上均勻的。在一些實施例中，每一磊晶層124具有範圍自約1nm至約10nm之厚度，但其他範圍在本揭示案之各種實施例的範疇內。在一些實施例中，堆疊之磊晶層124的厚度為大體上均勻的。如以下更詳細描述，磊晶層124可充當隨後形成之多閘極元件的(若干)通道區域，且基於元件效能考慮因素來選擇厚度。(若干)通道區域中之磊晶層122可最終被移除，且用以限定隨後形成之多閘極元件的(若干)相鄰通道區域之間的垂直距離，且基於元件效能考慮因素來選擇厚度。因此，磊晶層122亦可稱作犧牲層，且磊晶層124亦可稱作通道層。
舉例而言，可藉由分子束磊晶(molecular beam epitaxy；MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition；MOCVD)製程及/或其他適當的磊晶生長製程來執行堆疊120之層的磊晶生長。在一些實施例中，磊晶生長層(諸如，磊晶層124)包括與基板110相同之材料。在一些實 施例中，磊晶生長層122及124包括與基板110不同之材料。如上所述，在至少一些實例中，磊晶層122包括磊晶生長之矽鍺(SiGe)層，且磊晶層124包括磊晶生長之矽(Si)層。或者，在一些實施例中，磊晶層122及124中之任一者可包括其他材料，諸如，鍺、化合物半導體(諸如，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(諸如，SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)，或其組合。如所論述，可基於提供不同的氧化及/或蝕刻選擇性性質來選擇磊晶層122及124之材料。在一些實施例中，磊晶層122及124為大體上無摻雜劑的(亦即，具有自約0cm-3至約1×1018cm-3之外來摻雜劑濃度)，其中(例如)在磊晶生長製程期間不執行有意的摻雜。
方法M1接著進行至步驟S102，此處藉由圖案化形成半導體鰭片。參考第3圖之實例，在方塊S102之一些實施例中，形成自基板110延伸之複數個半導體鰭片130。在各種實施例中，鰭片130中的每一者包括由基板110形成之基板部分112，及包括磊晶層122及124之磊晶堆疊的磊晶層中之每一者的部分。可使用適當製程(包括雙重圖案化或多重圖案化製程)製造鰭片130。大體而言，雙重圖案化或多重圖案化製程組合了光微影及自對準製程，從而允許形成(例如)間距比原本使用單個、直接光微影製程可獲得之圖案小的圖案。舉例而言，在一個實施例中，犧牲層形成在基板之上並使用光微影製程來圖案 化犧牲層。使用自對準製程在已圖案化的犧牲層旁邊形成間隔物。接著移除犧牲層，且可接著使用剩餘間隔物或心軸藉由蝕刻初始的磊晶堆疊120來圖案化鰭片130。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應性離子蝕刻(reactive ion etching；RIE)及/或其他適當製程。
在如第2圖及第3圖中所繪示之實施例中，在圖案化鰭片130之前，在磊晶堆疊120之上形成硬遮罩(hard mask；HM)層910。在一些實施例中，HM層包括氧化物層912(例如，可包括SiO2之襯墊氧化物層)及形成在此氧化物層之上的氮化物層914(例如，可包括Si3N4之襯墊氮化物層)。氧化物層912可充當磊晶堆疊120與氮化物層914之間的黏合層，且可充當用於蝕刻氮化物層914之蝕刻終止層。在一些實例中，HM氧化物層912包括熱生長氧化物、化學氣相沉積(chemical vapor deposition；CVD)所沉積之氧化物，及/或原子層沉積(atomic layer deposition；ALD)所沉積之氧化物。在一些實施例中，藉由CVD及/或其他適當技術將HM氮化物層914沉積在HM氧化物層912上。
可隨後使用包括光微影及蝕刻製程之適當製程來製造鰭片130。光微影製程可包括在HM層910之上形成光阻層(未示出)，將光阻劑曝光於圖案，執行曝光後烘烤製程，以及使抗蝕劑顯影以形成包括抗蝕劑之已圖案化遮罩。在一些實施例中，可使用電子束(electron beam；e-beam)微影製程或使用在EUV區域中、具有(例如) 約1nm至100nm之波長的光之極紫外線(extreme ultraviolet；EUV)微影製程來執行圖案化抗蝕劑以形成已圖案化遮罩元件。已圖案化遮罩可接著用以保護基板110之區域及形成於其上的層，而同時蝕刻製程在不受保護區域中形成穿過HM層910、穿過磊晶堆疊120且至基板110中之溝槽102，藉此留下複數個延伸鰭片130。可使用乾式蝕刻(例如，反應性離子蝕刻)、濕式蝕刻及/或其組合來蝕刻溝槽102。亦可使用用以在基板上形成鰭片之方法的諸多其他實施例，包括(例如)限定鰭片區域(例如，藉由遮罩或隔離區域)及以鰭片130的形式來磊晶生長磊晶堆疊120。
參考第1A圖及第4圖，方法M1藉由形成插入有多個鰭片130之淺溝槽隔離(shallow trench isolation；STI)特徵140而進行至步驟S103。舉例而言且並非限制，首先在基板110之上沉積介電層，用介電材料填充溝槽102。在一些實施例中，介電層可包括氧化矽、氮化矽、氧氮化矽、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass；FSG)、低介電常數介電質，其組合，及/或其他適當材料。在各種實例中，可藉由CVD製程、次大氣壓CVD(subatmospheric CVD；SACVD)製程、可流動CVD(flowable CVD)製程、ALD製程、物理氣相沉積(physical vapor deposition；PVD)製程及/或其他適當製程來沉積介電層。在一些實施例中，在沉積介電層之後，可退火積體電 路結構100，以(例如)提高介電層之品質。在一些實施例中，介電層(及隨後形成之STI特徵140)可包括多層結構，例如，具有一或更多個內襯層。
在形成隔離(STI)特徵之一些實施例中，在沉積介電層之後，薄化並(例如)藉由化學機械研磨(chemical mechanical polishing；CMP)製程來平坦化已沉積之介電材料。在一些實施例中，HM層910(如第3圖中所繪示)充當CMP終止層。使插入有多個鰭片130之STI特徵140凹陷。參考第4圖之實例，使STI特徵140凹陷以提供在STI特徵140上方延伸之鰭片130。在一些實施例中，凹陷製程可包括乾式蝕刻製程、濕式蝕刻製程，及/或其組合。亦可在使STI特徵140凹陷之前、在其期間及/或在其之後移除HM層910。可(例如)藉由使用H3PO4或其他適當蝕刻劑之濕式蝕刻製程來移除HM層910之氮化物層914。在一些實施例中，藉由用以使STI特徵140凹陷之同一蝕刻劑來移除HM層910之氧化物層912。在一些實施例中，控制凹陷深度(例如，藉由控制蝕刻時間)，以便導致鰭片130之已暴露上部部分的期望高度。在所繪示實施例中，此期望高度暴露了在鰭片130中之磊晶堆疊120的層中之每一者。
方法M1接著進行至步驟S104，此處形成犧牲層/特徵，且特定言之是形成虛設閘極結構。雖然本論述是針對替換閘極製程，藉以形成虛設閘極結構並隨後被替換，但其他配置是有可能的。
參考第5A圖及第5B圖，形成閘極結構150。在一些實施例中，閘極結構150為隨後被移除之虛設(犧牲)閘極結構。因此，在使用最後閘極製程之一些實施例中，閘極結構150為虛設閘極結構，且將在積體電路結構100之後續處理階段中被最終閘極結構替換。特定而言，虛設閘極結構150可在稍後處理階段中被如以下所論述之高介電常數介電層(high-k dielectric layer；HK)及金屬閘電極(metal gate electrode；MG)替換。在一些實施例中，虛設閘極結構150形成在基板110之上且至少部分地安置在鰭片130之上。下伏於虛設閘極結構150的鰭片130的部分可稱作通道區域。虛設閘極結構150亦可限定鰭片130之源極/汲極(source/drain；S/D)區域，例如，鰭片130之與通道區域相鄰且在通道區域的相對側上之區域。
在所繪示實施例中，步驟S104首先在鰭片130之上形成虛設閘極介電層152。在一些實施例中，虛設閘極介電層152可包括SiO2、氮化矽、高介電常數介電材料及/或其他適當材料。在各種實例中，可藉由CVD製程、次大氣壓CVD(SACVD)製程、可流動CVD製程、ALD製程、PVD製程或其他適當製程來沉積虛設閘極介電層152。舉例而言，虛設閘極介電層152可用以防止後續製程(例如，虛設閘極結構之後續形成)對鰭片130的損壞。隨後，步驟S104形成虛設閘極結構150之其他部分，包括虛設閘電極層154及硬遮罩，此硬遮罩可包括多個層 156及158(例如，氧化物層156及氮化物層158)。在一些實施例中，藉由各種製程步驟形成虛設閘極結構150，諸如，層沉積、圖案化、蝕刻以及其他適當的處理步驟。例示性的層沉積製程包括CVD(包括低壓CVD及電漿增強CVD)、PVD、ALD、熱氧化、電子束蒸鍍，或其他適當沉積技術，或其組合。在形成閘極結構時，例如，圖案化製程包括微影製程(例如，光微影或電子束微影)，此微影製程可進一步包括光阻劑塗佈(例如，旋塗)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻劑顯影、沖洗、乾燥(例如，旋轉乾燥及/或硬烘烤)、其他適當微影技術，及/或其組合。在一些實施例中，蝕刻製程可包括乾式蝕刻(例如，RIE蝕刻)、濕式蝕刻及/或其他蝕刻方法。在一些實施例中，虛設閘電極層154可包括多晶矽(聚矽)。在一些實施例中，硬遮罩包括氧化物層156(諸如，可包括SiO2之襯墊氧化物層)，及氮化物層158(諸如，可包括Si3N4及/或氧氮化矽之襯墊氮化物層)。在一些實施例中，在圖案化虛設閘電極層154之後，自鰭片130之S/D區域移除虛設閘電極層152。蝕刻製程可包括濕式蝕刻、乾式蝕刻，及/或其組合。選擇蝕刻製程以選擇性地蝕刻虛設閘電極層152，而不會實質上蝕刻鰭片130、虛設閘電極層154、氧化物層156及氮化物層158。
參考第1A圖，方法M1接著進行至步驟S105，此處在虛設閘極結構之側壁上形成閘極間隔物。如第5A圖及第5B圖中所繪示，在步驟S105之一些實施例中， 在基板上沉積間隔物材料層。此間隔物材料層可為保形層，其隨後經回蝕以形成閘極側壁間隔物。在所繪示實施例中，間隔物材料層160保形地安置在虛設閘極結構150之頂部及側壁上。間隔物材料層150可包括介電材料，諸如，氧化矽、氮化矽、碳化矽、氧氮化矽、SiCN膜、氧碳化矽、SiOCN膜及/或其組合。在一些實施例中，間隔物材料層160包括多個層，諸如，第一間隔物層162，及形成在第一間隔物層162之上的第二間隔物層164(在第5B圖中繪示)。舉例而言，可藉由使用諸如CVD製程、次大氣壓CVD(SACVD)製程、可流動CVD製程、ALD製程、PVD製程或其他適當製程之製程在閘極結構150之上沉積介電材料而形成間隔物材料層160。接著在已沉積的間隔物材料層160上執行各向異性蝕刻製程，以暴露鰭片130之未被虛設閘極結構150(例如，在鰭片130之源極/汲極區域中)覆蓋的部分。可藉由此各向異性蝕刻製程完全移除間隔物材料層之直接在虛設閘極結構150上方的部分。為了簡化，可保留間隔物材料層之在虛設閘極結構150的側壁上之部分，從而形成閘極側壁間隔物，其被表示為閘極間隔物160。應注意，儘管閘極間隔物160在第5B圖之橫截面圖中為多層結構，但為了簡化起見，在第5A圖之透視圖中將其繪示為單層結構。
參考第1A圖，方法M1接著進行至步驟S106，此處移除鰭片之已暴露部分。參考第6A圖及第6B圖，在步驟S106之一些實施例中，藉由使用(例如)將虛設閘 極結構150及閘極間隔物160用作蝕刻遮罩之各向異性蝕刻製程來蝕刻半導體鰭片130之橫向地延伸超過閘極間隔物160(例如，在鰭片130之源極/汲極區域中)的已暴露部分，從而導致了進入半導體鰭片130中且在對應虛設閘極結構150之間的凹槽R1。在各向異性蝕刻之後，犧牲層122及通道層124之端部表面由於此各向異性蝕刻而與閘極間隔物160之相應的最外部側壁對準。在一些實施例中，可藉由用電漿源及反應氣體之乾式化學蝕刻來執行各向異性蝕刻。電漿源可為電感耦合電漿(inductively coupled plasma；ICR)源、變壓器耦合電漿(transformer coupled plasma；TCP)源、電子迴旋共振(electron cyclotron resonance；ECR)源或其類似者，且反應氣體可為(例如)氟基氣體(諸如，SF6、CH2F2、CH3F、CHF3或其類似者)、氯基氣體(例如，Cl2)、溴化氫氣體(HBr)、氧氣(O2)、其類似者，或其組合。
參考第1A圖，方法M1接著進行至步驟S107，此處使犧牲層122橫向地凹陷。參考第7A圖及第7B圖，在步驟S107之一些實施例中，藉由使用適當蝕刻技術使犧牲層122橫向地或水平地凹陷，從而導致各自垂直地在對應通道層124之間的橫向凹槽R2。可藉由使用選擇性蝕刻製程來執行步驟S107。舉例而言且並非限制性，犧牲層122為SiGe且通道層124為矽，以允許進行犧牲層122之選擇性蝕刻。在一些實施例中，選擇性濕式蝕刻包 括APM蝕刻(例如，氫氧化氨-過氧化氫-水混合物(ammonia hydroxide-hydrogen peroxide-water mixture；APM))，其以比其蝕刻Si更快的蝕刻速率蝕刻SiGe。在一些實施例中，選擇性蝕刻包括SiGe的氧化，之後為SiGeOx的移除。舉例而言，可藉由O3清潔來提供氧化，且接著藉由以比其蝕刻Si更快的蝕刻速率選擇性地蝕刻SiGeOx之蝕刻劑(諸如NH4OH)來移除SiGeOx。此外，因為Si之氧化速率遠低於(有時低30倍)SiGe之氧化速率，所以通道層124不會明顯地被使犧牲層122橫向凹陷之製程所蝕刻。因此，通道層124橫向地延伸經過犧牲層122之相對端部表面。
參考第1A圖，方法M1接著進行至步驟S108，此處在橫向凹陷之犧牲層的相對端部表面上形成內部間隔物。如第8A圖及第8B圖中所繪示，在步驟S108之一些實施例中，形成內部間隔物材料層170，以填充由以上參考第7A圖及第7B圖所論述之橫向蝕刻犧牲層122所留下之凹槽R2。內部間隔物材料層170可為低介電常數介電材料，諸如，SiO2、SiN、SiCN或SiOCN，且可藉由適當沉積方法(諸如，ALD)形成。在沉積了內部間隔物材料層170之後，可執行各向異性蝕刻製程以修整已沉積之內部間隔物材料170，以使得僅留下了已沉積之內部間隔物材料170之填充由橫向蝕刻犧牲層122所留下之凹槽R2的部分。在修整製程之後，為了簡化，將已沉積之內部間隔物材料的剩餘部分表示為內部間隔物170。內部間 隔物170用以隔離金屬閘極與在後續處理中所形成之源極/汲極區域。在第8A圖及第8B圖之實例中，內部間隔物170之側壁與通道層124之側壁對準。
參考第1A圖，方法M1接著進行至步驟S109，此處使鰭片之源極區域進一步凹陷。參考第9圖，在步驟S109之一些實施例中，首先形成已圖案化遮罩P1，以覆蓋鰭片130之汲極區域D但不覆蓋鰭片130之源極區域S，且接著使鰭片130之源極區域S凹陷，從而導致半導體鰭片130中之源極區域凹槽R3。在一些實施例中，已圖案化遮罩P1可為藉由適當光微影製程所形成之光阻劑遮罩。舉例而言，光微影製程可包括在如第8A圖及第8B圖中所繪示的結構之上旋塗光阻層，執行曝光後烘烤製程，及使光阻層顯影以形成已圖案化遮罩P1。在一些實施例中，圖案化抗蝕劑以形成已圖案化遮罩元件可使用電子束(e-beam)微影製程或極紫外線(EUV)微影製程來執行。
一旦形成了已圖案化遮罩P1，便可使用(例如)各向異性蝕刻製程在源極區域S中形成源極區域凹槽R3。在一些實施例中，可藉由用電漿源及反應氣體之乾式化學蝕刻來執行各向異性蝕刻。舉例而言且並非限制性，電漿源可為電感耦合電漿(ICR)源、變壓器耦合電漿(TCP)源、電子迴旋共振(ECR)源或其類似者，且反應氣體可為氟基氣體(諸如，SF6、CH2F2、CH3F、CHF3或其類似者)、氯基氣體(例如，Cl2)、溴化氫氣體(HBr)、氧氣(O2)、其類似者，或其組合。
源極區域凹槽R3具有深度T3，其足夠深以允許在隨後形成之背側ILD層(如以下將更詳細地論述)中形成氣隙。換言之，源極區域凹槽R3愈深，則氣隙在背側ILD層中的形成愈容易。因此，選擇源極區域凹槽R3之深度T3以允許後續處理中之氣隙形成。舉例而言，源極區域凹槽R3之深度T3在自約30nm至約100nm之範圍中。若源極區域凹槽R3之深度T3過小，則由於隨後形成之縫隙G4(如第20圖中所繪示)在z方向上的縫隙高度不足而可能無法良好地形成氣隙(例如，第21圖中所繪示之氣隙272)。若源極區域凹槽R3之深度T3過大，因為背側ILD層270中之空氣空間不足，則隨後形成之背側ILD層270(如第21圖中所繪示)中的等效介電常數值(亦即，介電常數)可能不夠低。然而，源極區域凹槽R3之深度T3的其他範圍在本揭示案之各種實施例的範疇內，只要可在背側ILD層中形成氣隙即可。此外，源極區域凹槽R3之間的橫向距離D3愈短，則氣隙在背側ILD層中的形成愈容易。因此，選擇源極區域凹槽R3之間的橫向距離D3以允許後續處理中之氣隙形成。舉例而言，源極區域凹槽R3之間的橫向距離D3在自約50nm至約100nm之範圍中。若源極區域凹槽R3之間的橫向距離D3過小，則隨後形成之背側ILD層270(如第21圖中所繪示)中的等效介電常數將不夠低，其是因為空氣空間可能太小，空氣空間太小是由於已沉積之介電質在背側ILD層270的沉積期間之早期合併引起的。若源極區域凹槽R3之間的 橫向距離D3過大，則將無法良好地形成氣隙272(如第21圖中所繪示)。然而，源極區域凹槽R3之間的橫向距離D3之其他範圍在本揭示案之各種實施例的範疇內，只要可在背側ILD層中形成氣隙即可。
選擇用於形成源極區域凹槽R3之蝕刻時間/持續時間，以允許源極區域凹槽R3之深度T3滿足在如上所述範圍內之目標值。舉例而言且並非限制性，用於形成源極區域凹槽R3之蝕刻時間/持續時間在自約30秒至約300秒之範圍中。若用於形成源極區域凹槽R3之蝕刻時間/持續時間過短，則源極區域凹槽R3之深度T3可能不足以允許背側ILD層中之氣隙形成。若用於形成源極區域凹槽R3之蝕刻時間/持續時間過長，則源極區域凹槽R3之深度T3可能太深，使得隨後形成之背側ILD層270中的等效介電常數可能不夠低，這是因為背側ILD層270中之空氣空間不足。
在如第9圖中所繪示之一些實施例中，源極區域凹槽R3可能具有自內部間隔物170之最外部側壁橫向偏移的側壁。此是由於將蝕刻劑離子導向至虛設閘極結構150之間的深凹槽R1中而引起之遮蔽效應。然而，在一些其他實施例中，源極區域凹槽R3之側壁可能與內部間隔物170之最外部側壁對準。
參考第1B圖，方法M1接著進行至步驟S110，此處在相應的源極區域凹槽中形成犧牲磊晶插塞。參考第10圖，在步驟S110之一些實施例中，在已圖案化遮罩 P1就位的情況，執行磊晶生長製程以在源極區域凹槽R中生長磊晶材料，直至磊晶材料積累填充源極區域凹槽R3之犧牲磊晶插塞180為止。磊晶材料具有與基板110不同之組成物，因此導致犧牲磊晶插塞180與基板110之間的不同蝕刻選擇性。舉例而言，基板110為Si且犧牲磊晶插塞180為SiGe。在一些實施例中，因為犧牲磊晶插塞180將在後續處理中被移除且不充當最終IC產品中之電晶體的源極端，所以犧牲磊晶插塞180沒有p型摻雜劑(例如，硼)及n型摻雜劑(例如，磷)之SiGe。在一些實施例中，犧牲磊晶插塞180各自具有第一SiGe層182，及在第一SiGe層182之上的第二SiGe層184。第一SiGe層182及第二SiGe層184至少在鍺原子百分比(Ge%)方面不同，此繼而允許第一SiGe層182及第二SiGe層184之間的不同蝕刻選擇性。在某些實施例中，第一SiGe層182具有比第二SiGe層184高的鍺原子百分比。舉例而言且並非限制性，第一SiGe層182中之鍺原子百分比在自約20%至約50%之範圍中，且第二SiGe層184中之鍺原子百分比在自約5%至約20%之範圍中。一旦犧牲磊晶插塞180之形成完成，便藉由(例如)灰化(ashing)移除已圖案化遮罩P1。
為了防止在Si通道層124之端部表面上無意地形成SiGe，根據本揭示案之一些實施例，可以自下至上的方式生長SiGe插塞180。舉例而言且並非限制性，可藉由磊晶沉積/部分蝕刻製程來生長SiGe插塞180，此磊晶沉 積/部分蝕刻製程重複磊晶沉積/部分蝕刻製程至少一次。此重複的沉積/部分蝕刻製程亦稱為循環沉積-蝕刻(cyclic deposition-etch；CDE)製程。在一些實施例中，藉由選擇性磊晶生長(selective epitaxial growth；SEG)來生長此些SiGe插塞180，其中添加蝕刻氣體以促成矽鍺自具有第一晶面之源極區域凹槽R3的底表面而非自具有不同於第一晶面的第二晶面之通道層124的垂直端部表面選擇性生長。舉例而言，使用反應氣體磊晶地生長SiGe插塞180，諸如，HCl作為蝕刻氣體，GeH4作為Ge前驅物氣體，DCS及/或SiH4作為Si前驅物氣體，H2及/或N2作為載氣。在一些實施例中，蝕刻氣體可為其他含氯氣體或含溴氣體，諸如，Cl2、BCl3、BiCl3、BiBr3或其類似者。
因為源極區域凹槽R3之底表面及通道層124之垂直端部表面具有不同的晶體定向平面，所以控制SiGe沉積條件(例如，藉由調節Ge前驅物氣體、Si前驅物氣體及載氣之間的流動速率比率)，以使得源極區域凹槽R3之底表面上的SiGe生長速率比通道層124之垂直端部表面上的SiGe生長速率快。因此，併入蝕刻步驟之SiGe沉積步驟促成自下至上之SiGe生長。舉例而言，SiGe自源極區域凹槽R3之底表面以比自通道層124之端部表面更快的速率生長。蝕刻氣體以相當的蝕刻速率蝕刻自通道層124之端部表面生長的SiGe以及自源極區域凹槽R3之底表面生長的SiGe。然而，因為自源極區域凹槽R3之 底表面的SiGe生長速率比自通道層124之端部表面的快，所以淨效應為SiGe將以自下至上的方式大體上自源極區域凹槽R3之底表面生長。舉例而言且並非限制性，在CDE製程之每一沉積-蝕刻循環中，一旦通道層124之端部表面被暴露，則蝕刻步驟終止，且自源極區域凹槽R3之底表面生長的SiGe保留在源極區域凹槽R3中，因為其比自通道層124之端部表面生長的SiGe厚。以此方式，可實現自下至上之生長。如上所述之CDE製程僅為一個實例以解釋如何在源極區域凹槽R3中而不自Si通道層124之端部表面形成SiGe插塞180，且亦可使用其他適當技術形成SiGe插塞180。
為了實現第一SiGe層182及第二SiGe層184中之不同鍺原子百分比，視其相應的生長製程而變化Ge前驅物氣體(例如，GeH4)之流動速率與Si前驅物氣體(例如，SiH4)之流動速率的比率。舉例而言，Ge與Si的前驅物流動速率比率在第一SiGe層182之磊晶生長期間比在第二SiGe層184之磊晶生長期間更大。以此方式，第一SiGe層182之鍺原子百分比大於第二SiGe層184之鍺原子百分比。
參考第1B圖，方法M1接著進行至步驟S111，此處在犧牲磊晶插塞之上形成源極磊晶結構，且在鰭片的汲極區域之上形成汲極磊晶結構。參考第11圖之實例，在步驟S111之一些實施例中，在相應的犧牲磊晶插塞180之上形成源極磊晶結構190S，且在半導體鰭片130的汲 極區域D之上形成汲極磊晶結構190D。可藉由執行磊晶生長製程而形成源極磊晶結構190S/汲極磊晶結構190D，此磊晶生長製程在犧牲磊晶插塞180及鰭片130上提供磊晶材料。在磊晶生長製程期間，虛設閘極結構150及閘極側壁間隔物160將源極磊晶結構190S/汲極磊晶結構190D限制在源極/汲極區域S/D。適當的磊晶製程包括CVD沉積技術(例如，氣相磊晶(vapor-phase epitaxy；VPE)及/或超高真空CVD(ultra-high vacuum CVD；UHV-CVD))、分子束磊晶，及/或其他適當製程。磊晶生長製程可使用氣體及/或液體前驅物，此些前驅物與鰭片130、犧牲磊晶插塞180及通道層124之半導體材料的組成物相互作用。
在一些實施例中，源極磊晶結構190S/汲極磊晶結構190D可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他適當材料。可在磊晶製程期間藉由引入包括以下各者之摻雜物質來原位摻雜源極磊晶結構190S/汲極磊晶結構190D：p型摻雜劑，諸如，BF2；n型摻雜劑，諸如，磷或砷；及/或包括其組合之其他適當的摻雜劑。若源極磊晶結構190S/汲極磊晶結構190D未經原位摻雜，則執行佈植製程(亦即，接面佈植製程)以摻雜源極磊晶結構190S/汲極磊晶結構190D。在一些例示性實施例中，在NFET元件中之源極磊晶結構190S/汲極磊晶結構190D包括SiP，而在PFET元件中之源極磊晶結構190S/汲極磊晶結構190D包括GeSnB及/或 SiGeSnB。
在一些實施例中，源極磊晶結構190S/汲極磊晶結構190D各自包括第一磊晶層192，及在第一磊晶層192之上的第二磊晶層194。第一磊晶層192及第二磊晶層194可至少在鍺原子百分比(Ge%)或磷濃度(P%)方面不同。在所描繪實施例中，第一磊晶層192可不僅自犧牲磊晶插塞180及鰭片130之頂表面生長，而且自通道層124之端部表面生長。此是因為，源極磊晶結構190S/汲極磊晶結構190D的形成不需要如先前關於犧牲磊晶插塞180所論述之自下至上方法。
在其中源極磊晶結構190S/汲極磊晶結構190D包括用於形成PFET之GeSnB及/或SiGeSnB的一些實施例中，第一磊晶層192及第二磊晶層194至少在鍺原子百分比(Ge%)方面不同。在某些實施例中，第一SiGe層192具有比第二SiGe層194低的鍺原子百分比。第一SiGe層192中之低的鍺原子百分比有助於減小關於鰭片130中之未摻雜Si的肖特基(Schottky)阻障。第二SiGe層194中之高的鍺原子百分比有助於減小源極/汲極接觸電阻。舉例而言且並非限制性，第一SiGe層192中之鍺原子百分比在自約5%至約20%之範圍中，且第二SiGe層194中之鍺原子百分比在自約30%至約50%之範圍中。在一些實施例中，第二SiGe層194可具有梯度鍺原子百分比。舉例而言，第二SiGe層194中之鍺原子百分比隨著與第一SiGe層192之距離增大而增大。
在其中源極磊晶結構190S/汲極磊晶結構190D包括用於形成NFET之SiP的一些實施例中，第一SiP層192及第二SiP層194至少在磷濃度(phosphorous concentration；P%)方面不同。在某些實施例中，第一SiP層192具有比第二SiP層194低的磷濃度。第一SiP層192中之低的磷濃度有助於減小關於鰭片130中之未摻雜Si的肖特基阻障。第二SiP層194中之高的磷濃度有助於減小源極/汲極接觸電阻。舉例而言且並非限制性，第一SiP層192中之磷濃度在自約10%至約30%之範圍中，且第二SiP層194中之磷濃度在自約20%至約60%之範圍中。在一些實施例中，第二SiP層194可具有梯度磷濃度。舉例而言，第二SiP層194中之磷濃度隨著與第一SiP層192之距離增大而增大。
一旦已形成源極磊晶結構190S/汲極磊晶結構190D，便可執行退火製程，以活化源極磊晶結構190S/汲極磊晶結構190D中之p型摻雜劑或n型摻雜劑。退火製程可為(例如)快速熱退火(rapid thermal anneal；RTA)、雷射退火、毫秒熱退火(millisecond thermal annealing；MSA)製程或其類似者。
參考第1B圖及第12圖，方法M1接著進行至步驟S112，此處在基板110上形成前側ILD層210。在此上下文中將ILD層210稱作「前側」ILD層，這是因為其形成在多閘極電晶體之前側(亦即，多閘極電晶體之閘極自源極/汲極區域190S/190D突出的側)上。在一些實 施例中，在形成ILD層210之前，亦形成接觸蝕刻終止層(contact etch stop layer；CESL)200。在一些實例中，CESL包括氮化矽層、氧化矽層、氧氮化矽層，及/或具有與前側ILD層210不同的蝕刻選擇性之其他適當材料。可藉由電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)製程及/或其他適當的沉積或氧化製程來形成CESL。在一些實施例中，前側ILD層210包括諸如以下各者之材料：正矽酸乙酯(tetraethylorthosilicate；TEOS)氧化物、無摻雜矽酸鹽玻璃、或摻雜氧化矽(諸如，硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼摻雜矽玻璃(boron doped silicon glass；BSG))及/或具有與CESL 200不同的蝕刻選擇性之其他適當介電材料。可藉由PECVD製程或其他適當沉積技術來沉積前側ILD層210。在一些實施例中，在形成前側ILD層210之後，積體電路結構100可經歷高熱預算(high thermal budget)製程以退火前側ILD層210。
在一些實例中，在沉積前側ILD層之後，可執行平坦化製程以移除前側ILD層之過量材料。舉例而言，平坦化製程包括化學機械平坦化(CMP)製程，其移除前側ILD層210(及CESL層，若存在)之上覆虛設閘極結構150的部分，且平坦化積體電路結構100之頂表面。在一些實施例中，CMP製程亦移除硬遮罩層156、158(如第 11圖中所示)並暴露虛設閘電極層154。
參考第1B圖，方法M1接著進行至步驟S113，此處首先移除虛設閘極結構150(如第12圖中所示)，且接著移除犧牲層122。所得結構繪示於第13圖中。在所繪示實施例中，步驟S113首先藉由使用選擇性蝕刻製程(例如，選擇性乾式蝕刻、選擇性濕式蝕刻或其組合)移除虛設閘極結構150，此選擇性蝕刻製程以比其蝕刻其他材料(例如，閘極側壁間隔物160、CESL 200及/或前側ILD層210)更快的蝕刻速率蝕刻虛設閘極結構150中之材料，從而導致在對應的閘極側壁間隔物160之間的閘極溝槽GT1，其中犧牲層122暴露於閘極溝槽GT1中。隨後，步驟S113藉由使用另一選擇性蝕刻製程移除閘極溝槽GT1中之犧牲層122，此另一選擇性蝕刻製程以比其蝕刻通道層124更快的蝕刻速率蝕刻犧牲層122，從而在相鄰通道層124之間形成開口O1。以此方式，通道層124變成懸浮在基板110之上且在源極磊晶結構190S/汲極磊晶結構190D之間的奈米片。此步驟亦稱為通道釋放製程。在此臨時處理步驟中，可藉由周圍環境條件(例如，空氣、氮氣，等)填充奈米片124之間的開口O1。在一些實施例中，取決於奈米片124之幾何形狀，可互換地將其稱作奈米線、奈米板及奈米環。舉例而言，在一些其他實施例中，由於用於完全移除犧牲層122之選擇性蝕刻製程，通道層124可經修整而具有大體上圓形的形狀(亦即，圓柱形)。在此情形下，所得通道層124可稱為奈米線。
在一些實施例中，藉由使用選擇性濕式蝕刻製程移除犧牲層122。在一些實施例中，犧牲層122為SiGe且通道層124為矽，以允許進行犧牲層122之選擇性移除。在一些實施例中，選擇性濕式蝕刻包括APM蝕刻(例如，氫氧化氨-過氧化氫-水混合物)。在一些實施例中，選擇性移除包括SiGe氧化，之後為SiGeOx移除。舉例而言，可藉由O3清潔來提供氧化，且接著藉由以比其蝕刻Si更快的蝕刻速率選擇性地蝕刻SiGeOx之蝕刻劑(諸如NH4OH)來移除SiGeOx。此外，因為Si之氧化速率遠低於(有時低30倍)SiGe之氧化速率，所以通道層124可能不會明顯地被通道釋放製程所蝕刻。可注意到，通道釋放步驟及使犧牲層橫向凹陷之先前步驟(亦即，步驟S107)使用以比蝕刻Si更快的蝕刻速率蝕刻SiGe之選擇性蝕刻製程，且因此在一些實施例中，此兩個步驟可使用相同的蝕刻劑化學品。在此情形下，通道釋放步驟之蝕刻時間/持續時間比使犧牲層橫向凹陷之先前步驟的蝕刻時間/持續時間長，以便完全移除犧牲SiGe層。
參考第1B圖及第14A圖、第14B圖，方法M1接著進行至步驟S114，此處分別在閘極溝槽GT1中形成替換閘極結構220，以環繞懸浮在閘極溝槽GT1中之奈米片124中的每一者。閘極結構220可為GAA FET之最終閘極。最終閘極結構可為高介電常數/金屬閘極堆疊，然而，其他組成物是可能的。在一些實施例中，閘極結構220中之每一者形成與複數個奈米片124所提供之多個通道相 關聯的閘極。舉例而言，高介電常數/金屬閘極結構220形成在由奈米片124的釋放所提供之開口O1(如第13圖中所繪示)中。在各種實施例中，高介電常數/金屬閘極結構220包括形成在奈米片124周圍之閘極介電層222、形成在閘極介電層222周圍之功函數金屬層224，及形成在功函數金屬層224周圍且填充閘極溝槽GT1的其餘部分之填充金屬226。閘極介電層222包括介面層(例如，氧化矽層)及在此介面層之上的高介電常數閘極介電層。如本文中所使用及描述，高介電常數閘極介電質包括具有高介電常數(例如，大於熱氧化矽的介電常數(約3.9))之介電材料。高介電常數/金屬閘極結構220內所使用之功函數金屬層224及/或填充金屬226可包括金屬、金屬合金或金屬矽化物。高介電常數/金屬閘極結構220的形成可包括用以形成各種閘極材料之沉積、一或更多個內襯層，及用以移除過量閘極材料之一或更多個CMP製程。如第14B圖之橫截面圖(其是沿高介電常數/金屬閘極結構220之縱軸截取)中所繪示，高介電常數/金屬閘極結構220環繞奈米片124中之每一者，且因此被稱作GAA FET之閘極。
在一些實施例中，閘極介電層222之介面層可包括介電材料，諸如，氧化矽(SiO2)、HfSiO及氧氮化矽(SiON)。可藉由化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他適當方法形成介面層。閘極介電層222之高介電常數介電層可包括氧化鉿(HfO2)。 或者，閘極介電層222可包括其他高介電常數介電質，諸如，鉿矽氧化物(HfSiO)、鉿矽氧氮化物(HfSiON)、鉿鉭氧化物(HfTaO)、鉿鈦氧化物(HfTiO)、鉿鋯氧化物(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、鍶鈦氧化物(SrTiO3；STO)、鋇鈦氧化物(BaTiO3；BTO)、鋇鋯氧化物(BaZrO)、鉿鑭氧化物(HfLaO)、鑭矽氧化物(LaSiO)、鋁矽氧化物(AlSiO)、氧化鋁(Al2O3)、氮化矽(Si3N4)、氧氮化矽(SiON)，及其組合。
功函數金屬層224可包括功函數金屬，以便為高介電常數/金屬閘極結構220提供適當的功函數。對於n型GAA FET而言，功函數金屬層224可包括一或更多種n型功函數金屬(N型金屬)。n型功函數金屬可例示性地包括但不限於鋁化鈦(TiAl)、鈦鋁氮化物(TiAlN)、碳氮化鉭(TaCN)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、金屬碳化物(例如，碳化鉿(HfC)、碳化鋯(ZrC)、碳化鈦(TiC)、碳化鋁(AlC))、鋁化物，及/或其他適當材料。另一方面，對於p型GAA FET而言，功函數金屬層224可包括一或更多種p型功函數金屬(P型金屬)。p型功函數金屬可例示性地包括但不限於氮化鈦(TiN)、氮化鎢(WN)、鎢(W)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、導電金屬氧化物，及/或其他適當材料。
在一些實施例中，填充金屬226可例示性地包括但不限於鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、 矽化鎳、矽化鈷、TaC、TaSiN、TaCN、TiAl、TiAlN或其他適當材料。
參考第1B圖，方法M1接著進行至步驟S115，此處在汲極磊晶結構之上形成汲極接觸件。參考第15圖，在一些實施例中，步驟S115首先藉由使用適當的光微影及蝕刻技術形成穿過前側ILD層210及CESL 200之汲極接觸件開口，以暴露汲極磊晶結構190D。隨後，步驟S115藉由使用矽化製程在汲極磊晶結構190D之前側上形成汲極矽化物區域230，之後在汲極矽化物區域230之上形成汲極接觸件240。可藉由以下各者來形成矽化(silicidation)：在已暴露的汲極磊晶結構190D之上沉積金屬層(例如，鎳層或鈷層)；退火此金屬層以使得金屬層與汲極磊晶結構190D中之矽(及鍺，若存在)反應以便形成金屬矽化物區域230(例如，矽化鎳或矽化鈷)；及之後移除未反應之金屬層。可如下來形成汲極接觸件240：藉由使用適當沉積技術(例如，CVD、PVD、ALD、其類似者或其組合)沉積一或更多種金屬材料(例如，鎢、鈷、銅、其類似者或其組合)以填充汲極接觸件孔，之後進行CMP製程以移除在汲極接觸件開口外部之過量金屬材料。
參考第1B圖及第16圖，方法M1接著進行至步驟S116，此處在基板110上形成前側多層互連(multilayer interconnection；MLI)結構250。前側MLI結構250可包括複數個前側金屬化層252。前側 金屬化層252之數目可根據積體電路結構100之設計規範而變化。為了簡化，第16圖中僅繪示兩個前側金屬化層252。前側金屬化層252各自包括第一前側金屬間介電(inter-metal dielectric；IMD)層253及第二前側IMD層254。第二前側IMD層254形成在對應的第一前側IMD層253之上。前側金屬化層252包括分別在第二前側IMD層254中水平地或橫向地延伸之一或更多個水平互連件(諸如，前側金屬接線255)，及分別在第一前側IMD層253中垂直地延伸之垂直互連件(諸如，前側金屬通孔256)。
在一些實施例中，最底部前側金屬化層252中之前側金屬通孔256與閘極結構220接觸以形成與閘極結構220之電連接，且最底部前側金屬化層252中之前側金屬通孔256與汲極接觸件240接觸以形成與汲極磊晶結構190D之電連接。
可使用(例如)單鑲嵌製程、雙重鑲嵌製程、其類似者或其組合形成前側金屬接線255及前側金屬通孔256。在一些實施例中，前側IMD層253至254可包括安置在此些導電特徵之間的低介電常數介電材料，其具有(例如)低於約4.0或甚至2.0之介電常數值。在一些實施例中，前側IMD層可由藉由任何適當方法(諸如，旋塗、化學氣相沉積(CVD)、電漿增強CVD(PECVD)或其類似者)形成之(例如)磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、SiOxCy、旋塗玻璃、旋 塗聚合物、氧化矽、氧氮化矽、其組合或其類似者製成。前側金屬接線255及前側金屬通孔256可包括金屬材料，諸如，銅、鋁、鎢、其組合，或其類似者。在一些實施例中，前側金屬接線255及前側金屬通孔256可進一步包括一或更多個阻障/黏合層(未示出)，以保護相應的前側IMD層253至254免受金屬擴散(例如，銅擴散)及金屬中毒。一或更多個阻障/黏合層可包括鈦、氮化鈦、鉭、氮化鉭或其類似者，且可使用物理氣相沉積(PVD)、CVD、ALD或其類似者形成。
參考第1B圖及第17圖，方法M1接著進行至步驟S117，此處根據本揭示案之一些實施例將載體基板260接合至前側MLI結構250。載體基板260可為矽(摻雜的或無摻雜的)，或可包括其他半導體材料，諸如，鍺；化合物半導體；或其組合。載體基板260可在對積體電路結構100的背側之後續處理期間提供結構性支撐，且在一些實施例中可保留在最終產品中。在一些其他實施例中，可在對積體電路結構100的背側之後續處理完成之後移除載體基板260。在一些實施例中，載體基板260藉由(例如)熔合接合至前側MLI結構250之最頂部介電層。其後，將積體電路結構100上下翻轉，以使得基板110之背側表面面朝上，如第18圖中所繪示。
參考第1B圖及第19圖，方法M1接著進行至步驟S118，此處薄化基板110以暴露犧牲磊晶插塞180。在一些實施例中，藉由CMP製程、拋光製程或其類似者來 實現薄化。
參考第1B圖，方法M1接著進行至步驟S119，此處移除基板110。參考第20圖，在步驟S119之一些實施例中，藉由使用以比其蝕刻SiGe插塞180更快的蝕刻速率蝕刻Si之選擇性蝕刻製程移除Si基板110。在一些實施例中，用於選擇性地移除Si基板110之選擇性蝕刻製程可為濕式蝕刻製程，此濕式蝕刻製程使用諸如氫氧化四甲基銨(tetramethylammonium hydroxide；TMAH)、氫氧化鉀(KOH)、NH4OH、其類似者或其組合之濕式蝕刻溶液。
由於選擇性蝕刻製程，犧牲磊晶插塞180自源極磊晶結構190S之背側突出了突出高度H4，且以橫向距離D4彼此分離。因為犧牲磊晶插塞180繼承了源極區域凹槽R3(如第9圖中所繪示)之幾何形狀，所以犧牲磊晶插塞180之突出高度H4與源極區域凹槽R3之深度T3大體上相同，且犧牲磊晶插塞180之間的橫向距離D4亦與源極區域凹槽R3之間的橫向距離D3相同。舉例而言且並非限制性，犧牲磊晶插塞180之突出高度H4在自約30nm至約100nm之範圍中，且犧牲磊晶插塞180之間的橫向距離D4在自約50nm至約100nm之範圍中。
參考第1C圖，方法M1接著進行至步驟S120，此處在犧牲磊晶插塞180周圍形成具有一或更多個氣隙之背側ILD層。參考第21圖，在一些實施例中，步驟S120首先藉由使用適當沉積技術(諸如，保形沉積技術，如CVD) 在犧牲磊晶插塞180之上沉積背側ILD層270的介電材料。隨後，步驟S120藉由使用(例如)回蝕製程、CMP製程或其類似者薄化已沉積之介電材料，直至自背側ILD層270暴露了犧牲磊晶插塞180為止。在此上下文中將ILD層270稱作「背側」ILD層，因為其形成在與多閘極電晶體的前側相對之多閘極電晶體的背側上，在此背側處，替換閘極220自源極區域190S/汲極區域190D突出。
將介電材料沉積至犧牲磊晶插塞180之間的窄縫隙G4(如第20圖中所繪示)中會由於犧牲磊晶插塞180之間的縫隙G4之高的深寬比(亦即，縫隙高度(亦即，犧牲磊晶插塞180之突出高度H4)與縫隙寬度(亦即，犧牲磊晶插塞之間的橫向距離D4)之比率)而導致所得背側ILD層270中之一或更多個氣隙272(亦即，填充有空氣之縫隙)。更詳細而言，犧牲磊晶插塞180之間的縫隙G4之高的深寬比可導致在保形沉積製程期間形成於犧牲磊晶插塞180之間的縫隙G4的上部部分中之懸垂物(overhang)271(如第20圖中所繪示)。此些懸垂物271可防止背側ILD層270完全填充犧牲磊晶插塞180之間的縫隙G4，以使得在如第21圖所示之所得背側ILD層270中留下並密封氣隙272。在一些實施例中，保形沉積製程為無電漿沉積，諸如，熱CVD製程或其類似者。此是因為沉積製程(例如，高密度電漿(high-density plasma；HDP)CVD)中所使用之電漿可能會在沉積期間導致濺射蝕刻，此繼而可能抑制形成在犧牲磊晶插塞180 之間的縫隙G4的上部部分上之懸垂物271，此繼而可能抑制在背側ILD層270中形成氣隙272。
在如第21圖中所描繪之一些實施例中，氣隙272可具有錐形輪廓，其寬度隨著距汲極磊晶結構190D之距離增大而減小。此是因為懸垂物的形成開始於犧牲磊晶插塞180之間的縫隙G4的上部部分。然而，應注意，純粹出於演示目的選擇了第21圖中所示之形狀，且並不意欲限制本揭示案之各種實施例。舉例而言，氣隙272包括其他形狀(諸如但不限於矩形、橢圓形、正方形、梯形、三角形及/或其類似者)是在本揭示案之範疇及精神內。在一些實施例中，氣隙272可與汲極磊晶結構190D重疊，這是因為懸垂物的形成開始於自源極磊晶結構190S延伸之犧牲磊晶插塞180的上部部分。
在一些實施例中，背側ILD層270包括諸如以下各者之材料：正矽酸乙酯(TEOS)氧化物、無摻雜矽酸鹽玻璃，或摻雜氧化矽(諸如，硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG))及/或其他適當介電材料。在一些實施例中，背側ILD層270具有與前側ILD層210相同之材料。
參考第1C圖及第22圖，方法M1接著進行至步驟S121，此處移除犧牲磊晶插塞180以形成延伸穿過背側ILD層270之背側通孔開口O5，以暴露源極磊晶結構190S之背側。在步驟S121之一些實施例中，藉由使用選擇性蝕刻製程來移除犧牲磊晶插塞180，此選擇性蝕刻製 程以比其蝕刻背側ILD層270之介電材料更快的蝕刻速率蝕刻犧牲磊晶插塞180之SiGe。換言之，選擇性蝕刻製程使用腐蝕SiGe而難以腐蝕背側ILD層270之蝕刻劑。因此，在選擇性蝕刻製程完成之後，氣隙272保持密封在背側ILD 270中。舉例而言且並非限制性，藉由諸如APM蝕刻(例如，氫氧化氨-過氧化氫-水混合物)之選擇性濕式蝕刻移除犧牲磊晶插塞180，此選擇性濕式蝕刻以比其蝕刻介電材料更快的蝕刻速率選擇性地蝕刻SiGe。
如先前所論述，第二SiGe層184具有比第一SiGe層182低的鍺原子濃度，因此允許第一SiGe層182與第二SiGe層184之間不同的蝕刻選擇性。因此，在一些實施例中，SiGe選擇性蝕刻製程可以比其蝕刻第一SiGe層182更慢的蝕刻速率蝕刻第二SiGe層184。因此，第二SiGe層184可減慢SiGe選擇性蝕刻製程，且因此充當SiGe選擇性蝕刻製程中之可偵測蝕刻終點，以便防止源極磊晶結構190S被SiGe選擇性蝕刻製程腐蝕。以此方式，在本揭示案之一些實施例中，在SiGe選擇性蝕刻製程之後，源極磊晶結構190S可保持大體上完整。在一些其他實施例中，源極磊晶結構190S之背側由於SiGe選擇性蝕刻製程而凹陷。在彼情形下，可蝕刻穿過背側通孔開口O5的底部處之源極磊晶結構190S的第一磊晶層192，以使得第二磊晶層194(其具有比第一磊晶層192高的Ge%或P%)可在背側通孔開口O5的底部處被暴露。
參考第1C圖，方法M1接著進行至步驟S122，此處在背側開口中形成背側通孔之金屬材料層。參考第23圖，在一些實施例中，步驟S122首先藉由使用矽化製程在源極磊晶結構190S中的每一者之背側上形成源極矽化物區域280，之後在源極矽化物區域280之上沉積金屬材料層290。可藉由以下各者來形成矽化：在源極磊晶結構190S的已暴露背側之上沉積金屬層(例如，鎳層或鈷層)；退火此金屬層以使得金屬層與源極磊晶結構190S中之矽(及鍺，若存在)反應以便形成金屬矽化物區域280(例如，矽化鎳或矽化鈷)；及之後移除未反應之金屬層。一旦完成了源極矽化物區域280的形成，便藉由使用適當沉積技術(例如，CVD、PVD、ALD、其類似者或其組合)沉積一或更多種金屬材料(鎢、鈷、銅、其類似者或其組合)以形成過量填充背側通孔開口O5之金屬材料層290。
參考第1C圖及第24圖，方法M1接著進行至步驟S123，此處薄化金屬材料層290以在背側通孔開口O5中形成背側通孔292。在步驟S123之一些實施例中，執行CMP製程以薄化金屬材料層290(如第23圖中所繪示)直至背側ILD層270被暴露為止，而同時留下背側通孔開口O5中之金屬材料290的分離部分充當背側通孔292。在一些實施例中，CMP製程使用高選擇性漿料(high-selectivity slurry；HSS)，其在金屬材料290與背側ILD層270的介電材料之間具有高的移除選擇性，使得研磨終點的確定更為清楚。更特定而言，在使用HSS 之CMP製程中，金屬材料290具有比背側ILD層270的介電材料更快的移除速率(removal rate；RR)，使得背側ILD層270可減慢或甚至終止CMP製程，且因此背側ILD層270充當CMP製程中之可偵測研磨終點。以此方式，背側ILD層270可在CMP製程之後保持大體上完整，使得氣隙272保持密封在背側ILD層270中。因為密封氣隙272中之空氣表現出大致等於1之相對介電常數(permittivity，或稱為介電常數)，所以可減少相鄰背側通孔292之間的電容耦合以減小RC時間延遲，此繼而提高了積體電路100之操作速度。在一些實施例中，用於此CMP製程中之HSS包括(舉例而言且並非限制)氧化鋁、氫氧化鉀、丙二酸、硝酸鐵、去離子水或其組合。
參考第1C圖及第25圖，方法M1接著進行至步驟S124，此處在背側通孔292及背側ILD層270之上形成背側MLI結構300。背側MLI結構300可包括最底部背側金屬化層301，及在最底部背側金屬化層301之上的複數個上部背側金屬化層302。上部背側金屬化層302之數目可根據積體電路結構100之設計規範而變化。為了簡化，僅在第25圖中繪示兩個背側金屬化層302(亦稱為背側M1層及背側M2層)。
最底部背側金屬化層301(亦稱為背側M0層)包括在背側ILD層270之上的背側IMD層303，及分別在背側IMD層303中水平地或橫向地延伸之一或更多個水平互連件(諸如，背側金屬接線305)。最底部背側金 屬化層301中之金屬接線305為在一或更多個源極背側通孔292之上延伸且與一或更多個源極背側通孔292接觸之電力導軌，以便形成與一或更多個源極磊晶結構190S之電連接。因為電力導軌形成在背側MLI結構300中，所以可為積體電路結構100提供更多的佈線空間。
背側金屬化層(例如，背側M1層及M2層)302各自包括第一背側金屬間介電(IMD)層304及第二背側IMD層306。第二背側IMD層306形成在對應的第一背側IMD層304之上。背側金屬化層302包括分別在第二背側IMD層306中水平地或橫向地延伸之一或更多個水平互連件(諸如，背側金屬接線307)，及分別在第一背側IMD層304中垂直地延伸之垂直互連件(諸如，背側通孔308)。
在一些實施例中，由於在將IC結構100上下翻轉之後在背側IMD層304中蝕刻通孔開口的本質，背側通孔308具有錐形輪廓(如以虛線所指示)，其寬度隨著距背側ILD層270之距離減小而減小。此外，由於在將IC結構100上下翻轉之前蝕刻源極區域凹槽R3(如第9圖之所繪示)的本質，背側通孔292具有錐形輪廓，其寬度隨著距源極磊晶結構190S之距離增大而減小。因此，背側通孔292在與背側通孔308變窄之方向相反的方向上變窄。更具體而言，背側通孔292在朝向背側MLI結構300之方向上變窄，且背側通孔308在朝向前側MLI結構250之方向上變窄。
第26圖至第33圖根據本揭示案之一些其他實施例繪示用於製造積體電路結構100'的各種階段之例示性橫截面圖。應理解，可在由第26圖至第33圖所示之製程之前、在其期間及在其之後提供額外操作，且可替換或消除以下所述操作中的一些而獲得方法之額外實施例。操作/製程之次序可互換。可在以下實施例中採用如關於第2圖至第25圖所描述之相同或類似的配置、材料、製程及/或操作，且可省略詳細解釋。
在形成如第19圖中所示的結構之後，基板110經回蝕以使得犧牲磊晶插塞180的上部部分自經回蝕基板110a突出。在第26圖中繪示所得結構。在一些實施例中，藉由使用以比其蝕刻SiGe插塞180更快的蝕刻速率蝕刻Si之選擇性蝕刻製程來回蝕Si基板110。在一些實施例中，用於選擇性地移除Si基板110之選擇性蝕刻製程可為濕式蝕刻製程，此濕式蝕刻製程使用諸如氫氧化四甲基銨(TMAH)、氫氧化鉀(KOH)、NH4OH、其類似者或其組合之濕式蝕刻溶液。控制蝕刻時間/持續時間，以使得在回蝕完成之後，Si基板110的下部部分110a保留在犧牲磊晶插塞180周圍。
接下來，在犧牲磊晶插塞180之突出部分上形成犧牲磊晶帽400。在第27圖中繪示所得結構。在一些實施例中，犧牲磊晶帽400為無p型摻雜劑(例如，硼)及n型摻雜劑(例如，磷)之SiGe，因為犧牲磊晶帽400將在後續處理中被移除且不充當最終IC產品中之電晶體 的源極端。犧牲磊晶帽400及犧牲磊晶插塞180之組合結構在橫截面圖中可為錘形的(hammer-shaped)，且因此稱作犧牲錘形通孔409，此犧牲錘形通孔409將在後續處理中被錘形背側通孔替換。在一些實施例中，犧牲SiGe帽400具有比犧牲SiGe插塞180之第二SiGe層184高的鍺原子濃度，此繼而允許在後續背側通孔開口蝕刻中以比蝕刻第二SiGe層184更快的蝕刻速率蝕刻SiGe帽400。舉例而言且並非限制，犧牲SiGe帽400中之鍺原子百分比在自約20%至約50%之範圍中。在一些實施例中，犧牲SiGe帽400具有與犧牲SiGe插塞180之第一SiGe層182的鍺原子百分比相當的鍺原子百分比，這是因為第一SiGe層182不在後續背側通孔開口蝕刻中充當蝕刻終點。
由於犧牲磊晶插塞180之不同表面的不同晶面上之不同生長速率，犧牲磊晶帽400的生長包括橫向生長及垂直生長。刻面因而形成為犧牲帽400之表面。舉例而言且並非限制性，在第27圖之橫截面圖中，犧牲磊晶帽400各自具有錘形輪廓或八邊形輪廓，此輪廓包括：在其頂部處之水平刻面401；一對上斜刻面402，背向基板110a且以一角度自水平刻面401之相對側延伸；一對垂直刻面403，分別自此對傾斜刻面402之底部邊緣延伸；及一對下斜刻面404，面向基板110a且分別以一角度自此對垂直刻面403之底部邊緣延伸。犧牲磊晶帽400之橫向生長減小了犧牲錘形通孔409之間的縫隙G6之橫向距離D6， 且犧牲磊晶帽400之垂直生長增大了犧牲錘形通孔409之高度H6。因此，犧牲磊晶帽400可增大犧牲錘形通孔409之間的縫隙G6之深寬比，此繼而有助於在隨後形成之背側ILD層中的氣隙形成。
在一些實施例中，可藉由磊晶沉積/部分蝕刻製程來生長犧牲磊晶帽400，此製程重複磊晶沉積/部分蝕刻製程至少一次。此重複的沉積/部分蝕刻製程亦稱為循環沉積-蝕刻(CDE)製程，其包括沉積步驟及蝕刻步驟之一或更多次重複。舉例而言，CDE製程可執行沉積步驟，之後執行蝕刻步驟，且接著重複沉積及清潔步驟。在其中犧牲磊晶帽400為SiGe之一些例示性實施例中，可使用反應氣體磊晶地生長SiGe帽400，諸如，HCl作為蝕刻氣體，GeH4作為Ge前驅物氣體，DCS及/或SiH4作為Si前驅物氣體，H2及/或N2作為載氣。在一些實施例中，蝕刻氣體可為其他含氯氣體或含溴氣體，諸如，Cl2、BCl3、BiCl3、BiBr3或其類似者。
可控制SiGe沉積條件(例如，藉由調節Ge前驅物氣體、Si前驅物氣體及載氣之間的流動速率比率)，使得SiGe插塞180之表面上的SiGe生長速率比經回蝕Si基板110a之背側表面上的SiGe生長速率快，這是因為SiGe插塞180之表面具有與經回蝕Si基板110a之背側表面不同的晶體定向平面。此外，蝕刻氣體以與其蝕刻自SiGe插塞180生長之SiGe相當的蝕刻速率蝕刻自經回蝕Si基板110a生長之SiGe。CDE製程之淨效應在於， SiGe帽400將選擇性地自SiGe插塞180生長，而同時使得Si基板110a之背側表面被暴露。舉例而言且並非限制性，在CDE製程之每一沉積-蝕刻循環中，一旦Si基板110a之背側表面被暴露，蝕刻步驟便終止，而同時自SiGe插塞180生長之SiGe保留在SiGe插塞180上，因為其比自Si基板110a之背側表面生長的SiGe厚。
如上所述之CDE製程僅為一個實例以解釋如何在SiGe插塞180上而不自Si基板110a之背側表面形成SiGe帽400，且亦可使用其他適當技術形成SiGe帽400。舉例而言，在一些其他實施例中，可在形成SiGe帽400之前在Si基板110a的背側表面之上形成經圖案化遮罩(例如，氧化物遮罩)，以使得經圖案化遮罩可防止在Si基板110a的背側表面上之SiGe生長。藉由(例如)以下來形成經圖案化遮罩：在Si基板110a的背側表面之上且亦在SiGe插塞180之上沉積介電材料，之後回蝕介電材料以使得SiGe插塞180的上部部分突出在經回蝕介電材料上方。在經圖案化遮罩就位的情況下，可藉由使用MOCVD、MBE及/或其他適當磊晶生長製程在SiGe插塞180上形成SiGe帽400。接著在形成SiGe帽400之後自Si基板110a的背側表面移除經圖案化遮罩，從而在SiGe帽400的最底端與Si基板110a的背側表面之間留下縫隙。在彼情形下，SiGe帽400由於圖案化遮罩移除所留下之縫隙而完全與Si基板110a分離開。
在完成犧牲磊晶帽400的形成之後，藉由使用選 擇性蝕刻製程移除基板110，從而在犧牲錘形通孔409之間留下具有高的深寬比之縫隙G6。在第28圖中繪示所得結構。舉例而言，在其中基板110為Si且犧牲錘形通孔409為SiGe之一些實施例中，藉由使用選擇性蝕刻製程移除Si基板110，此選擇性蝕刻製程以比其蝕刻SiGe通孔結構409更快的蝕刻速率蝕刻Si。在一些實施例中，用於選擇性地移除Si基板110之選擇性蝕刻製程可為濕式蝕刻製程，此濕式蝕刻製程使用諸如氫氧化四甲基銨(TMAH)、氫氧化鉀(KOH)、NH4OH、其類似者或其組合之濕式蝕刻溶液。
由於選擇性蝕刻製程，犧牲錘形通孔409自源極磊晶結構190S之背側突出了突出高度H6，且以橫向距離D6彼此分離。舉例而言且並非限制性，例如，犧牲錘形通孔409之突出高度H6在自約40nm至約150nm之範圍中，且犧牲錘形通孔409之間的橫向距離D6在自約20nm至約80nm之範圍中。
接下來，如第29圖中所繪示，藉由使用適當沉積技術(諸如，保形沉積技術，如CVD)在犧牲錘形通孔409、源極磊晶結構190S/汲極磊晶結構190D、替換閘極結構220及內部間隔物170之上形成背側ILD層410。將介電材料沉積至犧牲錘形通孔409之間的窄縫隙G6(如第28圖中所繪示)中會由於犧牲錘形通孔409之間的縫隙G6之高的深寬比(亦即，縫隙高度(亦即，犧牲錘形通孔409之突出高度H6)與縫隙寬度(亦即，犧牲錘形 通孔409之間的橫向距離D6)之比率)而導致所得背側ILD層410中之一或更多個氣隙412(亦即，填充有空氣之縫隙)。更詳細而言，具有高的深寬比之縫隙G6可導致在保形沉積製程期間形成於犧牲錘形通孔409之間的縫隙G6的上部部分中之懸垂物，此繼而防止介電材料410完全填充犧牲錘形通孔409之間的縫隙G6，從而在所得背側ILD層410中留下一或更多個氣隙412。
在一些實施例中，用於形成背側ILD層410之保形沉積製程為無電漿沉積(諸如，熱CVD或其類似者)，其可有助於懸垂物形成且因而有助於氣隙形成。在所描繪實施例中，氣隙412可具有隨著距汲極磊晶結構190D之距離增大而減小之寬度。然而，應注意，純粹出於示例目的選擇了第29圖中所示之形狀，且並不意欲限制本揭示案之各種實施例。舉例而言，氣隙412包括其他形狀(諸如但不限於矩形、橢圓形、正方形、梯形、三角形及/或其類似者)為在本揭示案之範疇及精神內。在一些實施例中，氣隙412可與汲極磊晶結構190D重疊。
在一些實施例中，背側ILD層410包括諸如以下各者之材料：正矽酸乙酯(TEOS)氧化物、無摻雜矽酸鹽玻璃，或摻雜氧化矽(諸如，硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG))及/或其他適當介電材料。在一些實施例中，背側ILD層410具有與前側ILD層210相同之材料。
一旦背側ILD層410之沉積完成，便薄化背側 ILD層410直至犧牲錘形通孔409被暴露為止。可藉由回蝕製程、CMP製程或其類似者來實現此薄化。以回蝕製程為例，因為犧牲錘形通孔409由SiGe形成，其不同於背側ILD層410之介電材料，所以可選擇用於回蝕製程中之蝕刻劑，使得犧牲錘形通孔409具有比背側ILD層410慢的蝕刻速率。以此方式，錘形通孔409可充當可偵測蝕刻終點，此繼而防止過度蝕刻背側ILD層410，以使得在回蝕製程完成之後，氣隙412保持密封在背側ILD層410中。
在所描繪實施例中，為了降低氣隙412由於過度蝕刻而暴露的風險，回蝕製程在犧牲磊晶帽400之頂部水平刻面401的位準高度處終止。然而，在一些其他實施例中，可精細調節回蝕時間/持續時間以在略低的位準高度處終止，諸如，在垂直刻面403的最頂部及最底部位置之間的位準高度403h處，以使得犧牲磊晶帽400的上部部分可自背側ILD層410突出，而同時氣隙412在回蝕製程完成之後保持密封。
接下來，移除已暴露之犧牲錘形通孔409，以形成延伸穿過背側ILD層410之背側通孔開口O7，以便暴露源極磊晶結構190S之背側。在第31圖中繪示所得結構。背側通孔開口O7在橫截面圖中可為錘形的，因為其繼承了犧牲錘形通孔409之幾何形狀。更詳細而言，背側通孔開口O7各自具有如下各者：第一部分O71，其具有錐形輪廓，此錐形輪廓具有隨著距源極磊晶結構190S之距離 增大而減小的寬度；第二部分O72，其在第一部分O71之上且具有錐形輪廓，此錐形輪廓具有隨著距源極磊晶結構190S之距離減小而減小的寬度；第三部分O73，其在第二部分O72之上且具有垂直側壁及隨著距源極磊晶結構190S之距離增大而保持均勻的寬度；及第四部分O74，其在第三部分O73之上且具有錐形輪廓，此錐形輪廓具有隨著距源極磊晶結構190S之距離增大而減小的寬度。
在其中在背側ILD層410上執行之先前回蝕製程在垂直刻面403的最頂部及最底部位置之間的位準高度403h處終止的一些實施例中，背側通孔開口O7無第四(錐形)部分O74。在彼情境下，背側通孔開口O7之頂部部分為具有垂直側壁及最大寬度之第三部分O73，此繼而增大了用於隨後形成之背側通孔的接觸面積，從而減小了接觸電阻並進一步減小了RC時間延遲。
接下來，如第32圖中所繪示，藉由使用矽化製程分別在源極磊晶結構190S之背側上形成源極矽化物區域420，且接著在源極矽化物區域420之上沉積金屬材料層430。先前關於如第23圖中所繪示之矽化物區域280及金屬材料層論述了源極矽化物區域420及金屬材料層430之形成方法及材料，且因此為了簡要起見本文中不再重複。
接著藉由使用(例如)CMP薄化金屬材料層430，直至背側ILD層410被暴露為止。在CMP製程完成之後，金屬材料層430的部分保留在相應的背側通孔開口O7中 且充當背側通孔432。隨後，在背側通孔432及背側ILD層410之上形成背側MLI結構300。在第33圖中繪示所得結構。先前關於用於形成如第24圖中所繪示之背側通孔292的CMP製程論述了用於形成背側通孔432之CMP製程的例示性細節，且因此為了簡要起見本文中不再重複。先前關於第25圖論述了背側MLI結構300之例示性形成方法及材料，且因此為了簡要起見本文中不再重複。
在第33圖之所描繪實施例中，背側通孔432各自具有如下各者：第一部分4321，其具有錐形輪廓，此錐形輪廓具有隨著距源極磊晶結構190S之距離增大而減小的寬度；第二部分4322，其在第一部分4321之上且具有錐形輪廓，此錐形輪廓具有隨著距源極磊晶結構190S之距離減小而減小的寬度；第三部分4323，其在第二部分4322之上且具有垂直側壁及隨著距源極磊晶結構190S之距離增大而保持均勻的寬度；及第四部分4324，其在第三部分4323之上且具有錐形輪廓，此錐形輪廓具有隨著距源極磊晶結構190S之距離增大而減小的寬度。
在其中在背側ILD層410上執行之先前回蝕製程在垂直刻面403(參見第30圖)的最頂部及最底部位置之間的位準高度403h處終止的一些實施例中，背側通孔432無第四(錐形)部分4324。在彼情境下，背側通孔432之頂部部分為具有垂直側壁及最大寬度之第三部分4323，此繼而增大了與背側電力導軌305之接觸面積，從而減小了接觸電阻並進一步減小了RC時間延遲。
基於以上論述，可見本揭示案提供了優勢。然而，應理解，其他實施例可提供額外優勢，且不一定在本文中揭示所有優勢，且對於所有實施例而言無特定優勢為必需。一個優勢在於，可在電晶體之背側上形成背側通孔及背側金屬接線(例如，背側電力導軌)，此繼而允許更多的佈線空間且因而允許更高的佈線密度。另一優勢在於，橫向地環繞背側通孔及/或背側金屬接線之一或更多個背側介電層具有在其中之一或更多個氣隙，此繼而減少了背側通孔及/或背側金屬接線之間的電容耦合，從而導致減小的RC時間延遲。
在一些實施例中，一種積體電路(IC)結構包括閘極結構、源極磊晶結構、汲極磊晶結構、前側互連結構、背側介電層及背側通孔。源極磊晶結構及汲極磊晶結構分別在閘極結構之相對側上。前側互連結構在源極磊晶結構之前側及汲極磊晶結構之前側上。背側介電層在源極磊晶結構之背側及汲極磊晶結構之背側上且具有在其中之氣隙。背側通孔延伸穿過背側介電層至源極磊晶結構及汲極磊晶結構中之第一者。
在一些實施例中，氣隙具有隨著距前側互連結構之距離增大而減小的寬度。
在一些實施例中，氣隙與源極磊晶結構及汲極磊晶結構之第二者重疊。
在一些實施例中，背側通孔具有錐形輪廓，其具有隨著距前側互連結構之距離增大而減小的寬度。
在一些實施例中，背側通孔包括在源極磊晶結構及汲極磊晶結構之第一者之上的第一部分，及在第一部分之上的第二部分，第一部分具有隨著距前側互連結構之距離增大而減小的寬度，且第二部分具有隨著距前側互連結構之距離增大而增大的寬度。
在一些實施例中，背側通孔進一步包括在第二部分之上的第三部分，且第三部分具有隨著距前側互連結構之距離增大而均勻的寬度。
在一些實施例中，背側通孔進一步包括在第三部分之上的第四部分，且第四部分具有隨著距前側互連結構之距離增大而減小的寬度。
在一些實施例中，源極磊晶結構及汲極磊晶結構之第一者為源極磊晶結構。
在一些實施例中，源極磊晶結構及汲極磊晶結構之第二者沒有在背側介電層中延伸之背側通孔。
在一些實施例中，源極磊晶結構及汲極磊晶結構之第二者為汲極磊晶結構。
在一些實施例中，積體電路結構進一步包括在背側介電層的背側上之背側互連結構。
在一些實施例中，一種IC結構包括複數個第一通道層、複數個第二通道層、第一閘極結構、第二閘極結構、第一及第二源極磊晶結構、汲極磊晶結構、前側互連結構、第一及第二背側通孔及介電層。複數個第一通道層以間隔方式佈置在彼此上方，且複數個第二通道層亦以間隔方式 佈置在彼此上方。第一閘極結構環繞複數個第一通道層中之每一者，且第二閘極結構環繞複數個第二通道層中之每一者。第一源極磊晶結構及汲極磊晶結構分別在複數個第一通道層之相對端部表面上。第二源極磊晶結構及汲極磊晶結構分別在複數個第二通道層之相對端部表面上。前側互連結構在第一源極磊晶結構之前側、汲極磊晶結構之前側及第二源極磊晶結構之前側上。第一背側通孔及第二背側通孔分別在第一源極磊晶結構之背側及第二源極磊晶結構之背側上。介電層橫向地環繞第一背側通孔及第二背側通孔且具有橫向地在第一背側通孔與第二背側通孔之間的氣隙。
在一些實施例中，積體電路結構進一步包括複數個矽化物區域，分別在第一源極磊晶結構之背側及第二源極磊晶結構之背側上。
在一些實施例中，汲極磊晶結構之背側沒有矽化物區域。
在一些實施例中，氣隙與汲極磊晶結構重疊。
在一些實施例中，氣隙具有隨著距汲極磊晶結構之距離增大而減小的寬度。
在一些實施例中，一種形成半導體元件的方法包括：在基板中蝕刻凹槽；在此基板中之此凹槽中形成犧牲磊晶插塞；在基板之上形成源極磊晶結構及汲極磊晶結構，其中此源極磊晶結構及此汲極磊晶結構中之一者形成在此犧牲磊晶插塞之上；橫向地在源極磊晶結構與汲極磊晶結構 之間形成閘極結構；移除基板之至少一部份以使得犧牲磊晶插塞自源極磊晶結構及汲極磊晶結構中之此者的背側突出；在犧牲磊晶插塞之上形成介電層，此介電層具有在其中之氣隙；移除犧牲磊晶插塞以形成延伸穿過介電層之背側通孔開口；以及在此背側通孔開口中形成背側通孔。
在一些實施例中，形成犧牲磊晶插塞，以使得第一矽鍺層形成在基板中之凹槽的下部部分中，且第二矽鍺層形成在基板中之凹槽的上部部分中，且第二矽鍺層具有比第一矽鍺層低的鍺原子百分比。
在一些實施例中，使用選擇性蝕刻製程移除犧牲磊晶插塞，選擇性蝕刻製程以比蝕刻第二矽鍺層更快的蝕刻速率蝕刻第一矽鍺層。
在一些實施例中，在形成介電層期間在犧牲磊晶插塞的上部部分上形成懸垂物。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭示案之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例之相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下在本文作出各種改變、代替及替換。
100':積體電路結構
124:磊晶層
170:內部間隔物材料層
190D:汲極磊晶結構
190S:源極磊晶結構
192:第一磊晶層
194:第二磊晶層
200:接觸蝕刻終止層(CESL)
210:前側ILD層
220:高介電常數/金屬閘極結構
222:閘極介電層
224:功函數金屬層
226:填充金屬
250:前側多層互連(MLI)結構
253:第一前側金屬間介電(IMD)層
254:第二前側IMD層
255:前側金屬接線
256:前側金屬通孔
260:載體基板
300:背側MLI結構
301:最底部背側金屬化層
302:上部背側金屬化層
303:背側IMD層
304:第一背側金屬間介電(IMD)層
305:背側金屬接線
306:第二背側IMD層
307:背側金屬接線
308:背側通孔
403h:水平高度
410:背側ILD層
420:源極矽化物區域
432:背側通孔
4321:第一部分
4322:第二部分
4323:第三部分
4324:第四部分
D:汲極區域
S:源極區域

Claims (10)

  1. 一種積體電路結構，包括：一閘極結構；一源極磊晶結構及一汲極磊晶結構，分別在該閘極結構之相對側上；一前側互連結構，在該源極磊晶結構之一前側及該汲極磊晶結構之一前側上；一背側介電層，在該源極磊晶結構之一背側及該汲極磊晶結構之一背側上且具有在其中之一氣隙，其中該氣隙具有隨著距該前側互連結構之一距離增大而減小的一寬度；以及一背側通孔，延伸穿過該背側介電層至該源極磊晶結構及該汲極磊晶結構之一第一者。
  2. 如請求項1所述之積體電路結構，其中該源極磊晶結構及該汲極磊晶結構之該第一者為該源極磊晶結構。
  3. 如請求項1所述之積體電路結構，其中該氣隙與該源極磊晶結構及該汲極磊晶結構之一第二者重疊。
  4. 如請求項1所述之積體電路結構，其中該背側通孔具有一錐形輪廓，其具有隨著距該前側互連結構之一距離增大而減小的一寬度。
  5. 如請求項1所述之積體電路結構，其中該背側通孔包括在該源極磊晶結構及該汲極磊晶結構之該第一者之上的一第一部分，及在該第一部分之上的一第二部分，該第一部分具有隨著距該前側互連結構之一距離增大而減小的一寬度，且該第二部分具有隨著距該前側互連結構之一距離增大而增大的一寬度。
  6. 如請求項1所述之積體電路結構，其中該源極磊晶結構及該汲極磊晶結構之一第二者沒有在該背側介電層中延伸之一背側通孔。
  7. 一種積體電路結構，包括：複數個第一通道層以一間隔方式佈置在彼此上方，及複數個第二通道層以一間隔方式佈置在彼此上方；環繞該些第一通道層之每一者的一第一閘極結構，及環繞該些第二通道層之每一者的一第二閘極結構；一第一源極磊晶結構及一汲極磊晶結構，分別在該些第一通道層之相對端部表面上；一第二源極磊晶結構及該汲極磊晶結構，分別在該些第二通道層之相對端部表面上；一前側互連結構，在該第一源極磊晶結構之一前側、該汲極磊晶結構之一前側及該第二源極磊晶結構之一前側上； 一第一背側通孔及一第二背側通孔，分別在該第一源極磊晶結構之一背側及該第二源極磊晶結構之一背側上；以及一介電層，橫向地環繞該第一背側通孔及該第二背側通孔，該介電層具有橫向地在該第一背側通孔與該第二背側通孔之間的一氣隙。
  8. 如請求項7所述之積體電路結構，進一步包括：複數個矽化物區域，分別在該第一源極磊晶結構之該背側及該第二源極磊晶結構之該背側上。
  9. 一種形成一半導體元件的方法，包括：在一基板中蝕刻一凹槽；在該基板中之該凹槽中形成一犧牲磊晶插塞；在該基板之上形成一源極磊晶結構及一汲極磊晶結構，其中該源極磊晶結構及該汲極磊晶結構之一者形成在該犧牲磊晶插塞之上；橫向地在該源極磊晶結構與該汲極磊晶結構之間形成一閘極結構；移除該基板之至少一部份以使得該犧牲磊晶插塞自該源極磊晶結構及該汲極磊晶結構中之該者的一背側突出；在該犧牲磊晶插塞之上形成一介電層，該介電層具有在其中之一氣隙； 移除該犧牲磊晶插塞以形成延伸穿過該介電層之一背側通孔開口；以及在該背側通孔開口中形成一背側通孔。
  10. 如請求項9所述之方法，其中形成該犧牲磊晶插塞，以使得一第一矽鍺層形成在該基板中之該凹槽的一下部部分中，且一第二矽鍺層形成在該基板中之該凹槽的一上部部分中，且該第二矽鍺層具有比該第一矽鍺層低的一鍺原子百分比。
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