TWI784512B - 半導體裝置及其製造方法 - Google Patents

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TWI784512B
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gate dielectric
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熊德智
吳俊德
鵬 王
林煥哲
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台灣積體電路製造股份有限公司
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Abstract

一種方法，包含形成閘極結構在閘極間隙壁間且在半導體基材上；回蝕閘極結構，以降至閘極間隙壁之頂端下；形成閘極介電蓋層在被回蝕的閘極結構上；進行離子佈植製程，以形成摻雜區域在閘極介電蓋層中；沉積接觸蝕刻中止層在閘極介電蓋層上及層間介電層在接觸蝕刻中止層上；進行第一蝕刻製程，以形成閘極接觸開口，延伸過層間介電層，且在達閘極介電蓋層之摻雜區域前終止；進行第二蝕刻製程，以加深閘極接觸開口，第二蝕刻製程以比蝕刻接觸蝕刻中止層較慢的蝕刻速率蝕刻閘極介電蓋層之摻雜區域；以及形成閘極接觸在被加深的閘極接觸開口內。

Description

半導體裝置及其製造方法
本揭露是關於一種半導體裝置，特別是關於一種半導體裝置及其製造方法。
IC材料和設計的技術進步已生產出許多世代的IC，且每一世代都比前一代具有較小和更複雜的電路。在IC進化的過程中，功能密度(即每個晶片面積中內連接裝置的數目)普遍隨著幾何尺寸[即利用一次製程所能創造最小的組件(或線)]的減小而增加。尺度縮小製程一般提供增加生產效率和減少相關成本的效益。
本揭露之一態樣係提供一種半導體裝置的製造方法，其包含形成閘極結構在閘極間隙壁之間且在半導體基材上；回蝕閘極結構，以降至閘極間隙壁之頂端之下；形成閘極介電蓋層在被回蝕的閘極結構上；進行離子佈植製程，以形成摻雜區域在閘極介電蓋層中；沉積接觸蝕刻中 止層在閘極介電蓋層上，以及層間介電層在接觸蝕刻中止層上；進行第一蝕刻製程，以形成閘極接觸開口，延伸穿過層間介電層，且在達到閘極介電蓋層之摻雜區域之前終止；進行第二蝕刻製程，以加深閘極接觸開口，其中相對於蝕刻接觸蝕刻中止層，第二蝕刻製程係以較慢的蝕刻速率蝕刻閘極介電蓋層之摻雜區域；以及形成閘極接觸在被加深的閘極接觸開口內。
本揭露之另一態樣係提供一種半導體裝置的製造方法，其包含在第一閘極結構上形成第一閘極介電蓋層及在第二閘極結構上形成第二閘極介電蓋層；在第一閘極介電蓋層內形成第一摻雜區域及在第二閘極介電蓋層內形成第二摻雜區域；在第一閘極介電蓋層及第二閘極介電蓋層上沉積接觸蝕刻中止層，及在接觸蝕刻中止層上沉積層間介電層；進行第一蝕刻製程，以形成第一閘極接觸開口及第二閘極接觸開口延伸穿過層間介電層，以暴露接觸蝕刻中止層，其中相對於第二閘極接觸開口，第一閘極接觸開口具有較小的寬度；在接觸蝕刻中止層上進行第二蝕刻製程，以使第一閘極接觸開口及第二閘極接觸開口朝第一閘極結構及第二閘極結構延伸，其中在第二蝕刻製程蝕刻穿過第一閘極介電蓋層內的第一摻雜區域之後，相對於蝕刻第一摻雜區域之前，第一閘極接觸開口之側壁輪廓變得更垂直；以及在進行第二蝕刻製程之後，在第一閘極接觸開口內形成第一閘極接觸以及在第二閘極接觸開口內形成第二閘極接觸。
本揭露之再一態樣係提供一種半導體裝置，其包含在基材上的源極/汲極磊晶結構、分別在源極/汲極磊晶結構上的源極/汲極接觸、側向地介於源極/汲極接觸之間的閘極結構、在閘極結構上的閘極介電蓋層，且閘極介電蓋層之相對側壁分別接觸源極/汲極接觸，其中閘極介電蓋層之摻雜區域係自閘極介電蓋層之上表面延伸至閘極介電蓋層、延伸穿過源極/汲極接觸及閘極介電蓋層的接觸蝕刻中止層、在接觸蝕刻中止層上的層間介電層以及延伸穿過層間介電層、接觸中止層及閘極介電蓋層之摻雜區域的閘極接觸，以電性連接閘極結構。
12:基材
14:隔離區域
100:積體電路結構
102:半導體條
104:鰭片
106:虛擬閘極結構
108:閘極介電層
110:虛擬閘極電極
112:底部罩幕
114:頂部罩幕
116:閘極間隙壁
118:第一間隙壁層
120:第二間隙壁層
122:磊晶結構
126:層間介電層
130:閘極結構
132:閘極介電層
134:功函數金屬層
136:填充金屬
138:金屬蓋層
140:介電蓋層層
142:閘極介電蓋層
1421:摻雜區域
1422:未摻雜區域
144:源極/汲極接觸
145:蝕刻阻抗層
146:中間接觸蝕刻中止層
148:層間介電層
151,152:閘極接觸
200:積體電路結構
202:溝槽
210:基材
212:部分
220:磊晶堆疊
222:磊晶層，犠牲層
224:磊晶層，通道層
230:鰭片
240:淺溝槽隔離區域
250:虛擬閘極結構
252:虛擬閘極介電層
254:虛擬閘極電極層
256:氧化物層，硬罩幕層
258:氮化物層，硬罩幕層
260:閘極間隙壁
262:第一間隙壁層
264:第二間隙壁層
270:內間隙壁材料層
280:源極/汲極磊晶結構
310:層間介電層
320:閘極結構
322:閘極介電層
324:功函數金屬層
326:填充金屬
330:金屬蓋層
340:閘極介電蓋層
3401:摻雜區域
3402:未摻雜區域
350:源極/汲極接觸
360:中間接觸蝕刻中止層
370:層間介電層
381,382:閘極接觸
910:硬罩幕層
912:氧化物層
914:氮化物層
A1:第一垂直蝕刻速率
A2:第二垂直蝕刻速率
B-B:線
C22,C42:缺口角
DP:摻質
D1,D3:摻雜深度
D21,D22:深度
ET1,ET3:接觸蝕刻製程
ET2,ET4:襯墊移除蝕刻製程
GT1,GT2:閘極溝槽
IMP1,IMP2:離子佈植製程
O21,O22,O41,O42:閘極接觸開口
O6:開口
R1,R6:凹槽
S/D:源極/汲極區域
T1,T3:厚度
W21,W41:第一最大寬度
W22,W42:第二最大寬度
X-X,Y-Y:切線
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
[圖1]至[圖20B]係繪示根據本揭露一些實施例之積體電路結構形成之中間階段的透視圖及剖面視圖。
[圖21]至[圖39B]係繪示根據本揭露一些實施例之積體電路結構形成之中間階段的透視圖及剖面視圖。
以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之成份和排列方式的特定例示是為 了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，元件的尺寸並不限於所揭露之範圍或數值，而是可取決於製程條件及/或裝置所要的特性。再者，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。除此之外，本揭露在各種具體例中重覆參考數值及/或字母。此重覆的目的是為了使說明簡化且清晰，並不表示各種討論的實施例及/或配置之間有關係。
再者，空間相對性用語，例如「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。如本文所使用的「大約(around)」、「約(about)」、「近乎(approximately)」或「實質上(substantially)」一般係代表在所述之數值或範圍的百分之20以內、或百分之10以內、或百分之5以內。本文所述之數量值係近似值，表示即使未明確指出，仍可推斷用語「大約(around)」、「約(about)」、「近乎(approximately)」或「實質上(substantially)」。
本揭露總體上係關於積體電路結構及其製造方法， 更特別是關於製造電晶體[例如鰭式場效電晶體(fin field-effect transistors，FinFETs)、環繞式閘極(gate-all-around，GAA)電晶體]以及在電晶體之閘極結構上的閘極接觸。亦須注意的是，本揭露呈現的實施例係以多閘極電晶體的形式。多閘極電晶體包含閘極結構係形成在通道區域之至少二側上的電晶體。這些多閘極裝置可包含p型金屬氧化物半導體裝置或n型金屬氧化物半導體裝置。可能呈現且本文所述的特例係鰭式場效電晶體，由於其像鰭片的結構。鰭式場效電晶體之閘極結構係形成在通道區域的三個側面(例如圍繞半導體鰭片內的通道區域之上部)。本文中亦呈現被稱為環繞式閘極裝置的多閘極電晶體結構之型式的實施例。環繞式閘極裝置包含其閘極結構或閘極結構之部分形成在通道區域的四面上的任何裝置(例如環繞通道區域的一部分)。本文所述之裝置亦包含具有通道區域設置在奈米板片通道、奈米線通道及/或其他合適的通道配置內的實施例。
在用以製造電晶體的前道(front-end-of-line，FEOL)製程完成之後，閘極接觸係形成在電晶體的閘極結構上。閘極接觸的形成一般包含但不限於例如，沉積層間介電(interlayer dielectric，ILD)層在覆蓋高介電係數/金屬閘極(high k/metal gate，HKMG)的閘極介電蓋層上、藉由利用一或多個蝕刻製程，形成閘極接觸開口延伸穿過層間介電層及閘極介電蓋層，然後沉積一或多個金屬層在閘極接觸開口內，以做為閘極接觸。
在一些實施例中，在層間介電層形成之前，額外的蝕刻中止層[亦稱為中間接觸蝕刻中止層(middle contact etch stop layer，MCESL)]係毯覆形成在閘極介電蓋層上。中間接觸蝕刻中止層具有與層間介電層不同的蝕刻選擇性，因此中間接觸蝕刻中止層可減緩蝕刻穿過層間介電層的蝕刻製程。在進行接觸蝕刻製程以形成閘極接觸開口延伸過層間介電層之後，其他的蝕刻製程[偶爾被稱為襯墊移除(liner removal，LRM)蝕刻，因為中間接觸蝕刻中止層及閘極介電蓋層可接合做為在閘極結構之上表面上的襯墊]係進行以貫穿中間接觸蝕刻中止層及閘極介電蓋層。
接觸蝕刻製程可根據電路功能及/或設計準則而形成具有不同尺寸的閘極接觸開口。另外，由於接觸蝕刻製程的不精確性，不同尺寸的閘極接觸開口可被不經意地形成。在接觸蝕刻製程中形成的尺寸差異可能造成較寬的閘極接觸開口，相對於較窄的閘極接觸開口，可延伸至更深的中間接觸蝕刻中止層中。開口之深度的差異係稱為深度負載問題(depth loading issue)。因為深度負載問題，在進行襯墊移除蝕刻製程之前，較寬的閘極接觸開口有時可擊穿中間接觸蝕刻中止層甚至閘極介電蓋層。因此，襯墊移除蝕刻製程可進一步加深較寬的閘極接觸開口至例如在閘極結構旁邊的閘極間隙壁，造成在閘極間隙壁中如虎牙般的凹陷，反而造成漏電流的風險增加(例如自閘極接觸至源極/汲極接觸的漏電流)。再者，由於深度負載的緣故， 較窄的閘極接觸開口偶爾具有比較寬的閘極接觸開口更錐形的輪廓，反而造成閘極接觸區域減少，因而增加接觸阻抗。
因此，本揭露的各種實施例提供在閘極介電蓋層上進行額外的離子佈植步驟。離子佈植步驟在閘極介電蓋層內創造具有不同材料組成的摻雜區域，因此在閘極介電蓋層內的未摻雜區域有不同的蝕刻選擇性。當閘極接觸開口達到摻雜區域時，摻雜區域因而減緩襯墊移除蝕刻製程。減緩襯墊移除蝕刻製程可避免如虎牙的圖案形成在較大的開口內，反而減少漏電流的風險。再者，減緩襯墊移除蝕刻可形成具有較垂直輪廓的接觸開口，反而使得閘極接觸區域增加，因而減少接觸阻抗。
圖1至圖20B係繪示根據本揭露一些實施例之積體電路結構100形成之中間階段的透視圖及剖面視圖。根據一些例示的實施例，形成的電晶體可包含p型電晶體(例如p型FinFET)及n型電晶體(例如n型FinFET)。透過各種視圖及說明的實施例，相似的參考數值係用以表示相似的元件。應理解的是，在圖1至圖20B所示之製程之前、期間及之後可提供額外的操作，且在此方法的其他實施例中，以下所述的一些操作係可被取代或減少。操作/製程的順序可調換。
圖1係繪示初始結構的透視圖。初始結構包含基材12。基材12可為半導體基材(在一些實施例中亦稱為晶圓)，其可為矽基材、矽鍺基材或以其他半導體材料所形成 的基材。根據本揭露的一些實施例，基材12包含主體矽基材及磊晶矽鍺(SiGe)層或鍺層(不含矽)在主體矽基材上。基材12可以p型或n型雜質摻雜。例如淺溝槽隔離(shallow trench isolation，STI)的隔離區域14可被形成為延伸至基材12中。在相鄰淺溝槽隔離區域14之間的基材12之部分係被當作半導體條102。
淺溝槽隔離區域14可包含襯氧化物(圖未繪示)。襯氧化物可以熱氧化物形成，其中熱氧化物係透過基材之表面層的熱氧化所形成。襯氧化物亦可以被沉積的氧化矽層所形成，其係利用例如原子層沉積(Atomic Layer Deposition，ALD)、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition，HDPCVD)或化學氣相沉積(Chemical Vapor Deposition，CVD)而形成。淺溝槽隔離區域14也可包含在襯氧化物上的介電材料，且介電材料可利用流動式化學氣相沉積(flowable chemical vapor deposition，FCVD)、旋塗沉積(spin-on coating)等而形成。
請參閱圖2，淺溝槽隔離區域14係被凹陷，以使半導體條102之頂部部分突出至高於相鄰的淺溝槽隔離區域14之上表面，而形成突出鰭片104。蝕刻可利用乾式蝕刻製程來進行，其中NH3及NF3係用做蝕刻氣體。根據本揭露的另一些實施例，淺溝槽隔離區域14的凹陷係利用溼式蝕刻製程來進行。舉例而言，蝕刻化學品可包含稀 釋的HF。
在上述例示實施例中，鰭片可以任意合適的方法被圖案化。舉例而言，鰭片可利用一或多種光微影製程(包含雙重圖案化或多重圖案化製程)來被圖案化。一般而言，雙重圖案化或多重圖案化製程結合光微影及自校準製程，而使例如所創造的圖案之間距小於其他利用單一、直接光微影製程所獲得的間距。舉例而言，在一實施例中，犠牲層係形成在基材上且利用光微影製程被圖案化。間隙壁係利用自校準製程而沿著被圖案化的犠牲層所成。接著，移除犠牲層，且剩下的間隙壁或心軸可接著被用以圖案化鰭片。
突出鰭片104之材料也可被不同於基材12的材料所取代。舉例而言，若突出鰭片104係做為n型電晶體，突出鰭片104可以Si、SiP、SiC、SiPC或例如InP、GaAs、AlAs、InAs、InAlAs、InGaAs等III-V族化合物半導體所形成。另外，若突出鰭片104係做為p型電晶體，突出鰭片104可以Si、SiGe、SiGeB、Ge或例如InSb、GaSb、InGaSb等III-V族化合物半導體所形成。
請參閱圖3A及圖3B，虛擬閘極結構106係形成在突出鰭片104的上表面及側壁上。圖3B係繪示圖3A中包含B-B線的垂直平面所獲得的剖面視圖。虛擬閘極結構106包含跨越鰭片104連續沉積閘極介電層及虛擬閘極電極層，接著圖案化閘極介電層及虛擬閘極電極層。由於 圖案化，虛擬閘極結構106包含閘極介電層108及在閘極介電層108上的虛擬閘極電極110。閘極介電層108可為任何可接受的介電層，例如氧化矽、氮化矽等或其組合，且可利用任何可接受的製程來形成，例如熱氧化、旋塗製程、化學氣相沉積等。虛擬閘極電極110可為任何可接受的電極層，例如包含多晶矽、金屬等或其組合。閘極電極層可被任何可接受的沉積製程所沉積，例如化學氣相沉積、電漿輔助化學氣相沉積(plasma enhanced CVD，PECVD)等。每一個虛擬閘極結構106跨越單一或複數個突出鰭片104。虛擬閘極結構106之縱向方向垂直於對應的突出鰭片104的縱向方向。
罩幕圖案可被形成在虛擬閘極電極層上，以幫助圖案化。在一些實施例中，硬罩幕圖案包含在多晶矽毯覆層上的底部罩幕112及在底部罩幕112上的頂部罩幕114。硬罩幕圖案係由一或多層的SiO2、SiCN、SiON、Al2O3、SiN或其他合適的材料所組成。在特定實施例中，底部罩幕112包含氮化矽，而頂部罩幕114包含氧化矽。藉由利用罩幕圖案做為蝕刻罩幕，虛擬電極層係被圖案化成虛擬閘極電極110，而毯覆閘極介電層係被圖案化成閘極介電層108。
接著，如圖4所繪示，閘極間隙壁116形成在虛擬閘極結構106之側壁上。在閘極間隙壁形成步驟的一些實施例中，間隙壁材料層係沉積在基材12上。間隙壁材料可為共形層，其係之後被回蝕以形成閘極側壁間隙壁116。 在一些實施例中，間隙壁材料層包含多層，例如第一間隙壁層118及形成在第一間隙壁層118上的第二間隙壁層120。第一間隙壁層118及第二間隙壁層120之每一者係由合適的材料所形成，例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN及/或其組合。做為例示但不限制的是，第一間隙壁層118及第二間隙壁層120可藉由連續沉積二種不同介電材料在虛擬閘極結構106上而形成，其係利用例如化學氣相沉積製程、次常壓化學氣相沉積(subatmospheric CVD，SACVD)製程、流動性化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他合適的製程。接著，異向性蝕刻製程係在被沉積的間隙壁層118及120上進行，以暴露出鰭片104之未被虛擬閘極結構106所覆蓋的部分(例如在鰭片104的源極/汲極區域)。在虛擬閘極結構106正上方的間隙壁層116及118之部分可藉由此異向性蝕刻製程而完全地移除。在虛擬閘極結構106之側壁上的間隙壁層118及120之部分可保留，形成閘極側壁間隙壁，可簡稱為閘極間隙壁116。在一些實施例中，第一間隙壁層118係由氧化矽所形成，其具有低於氮化矽的介電常數，且第二間隙壁層120係由氮化矽所形成，其對後續的蝕刻製程具有比氧化矽高的蝕刻抗性(例如蝕刻鰭片104中的源極/汲極凹陷)。在一些實施例中，閘極側壁間隙壁116可被用以抵消後續形成的摻雜區域，例如源極/汲極區域。閘極間隙壁116可進一步的被用以設計或修飾源極/汲極區域輪廓。
在圖5中，在閘極側壁間隙壁116的製造完成之後，源極/汲極磊晶結構122係形成在鰭片104之源極/汲極區域上，其係未被虛擬閘極結構106及閘極側壁間隙壁116所覆蓋。在一些實施例中，源極/汲極磊晶結構122的製造包含使鰭片104之源極/汲極區域凹陷，接著磊晶成長半導體材料在鰭片104之被凹陷的源極/汲極區域中。
可利用合適的選擇性蝕刻製程使鰭片104之源極/汲極區域凹陷，其係侵蝕半導體鰭片104，但幾乎不侵蝕閘極間隙壁116及虛擬閘極結構106的頂部罩幕114。舉例而言，使半導體鰭片104凹陷可藉由利用電漿源及蝕刻氣體的乾式化學蝕刻來進行。電漿源可為感應耦合式電漿(inductively coupled plasma，ICP)蝕刻、變壓耦合式電漿(transformer coupled plasma，TCP)蝕刻、電子迴旋共振(electron cyclotron resonance，ECR)蝕刻、反應性離子蝕刻(reactive ion etch，RIE)等，且蝕刻氣體可為氟、氯、溴及其組合等，其係相較於蝕刻閘極間隙壁116及虛擬閘極結構106之頂部罩幕114，以較快的蝕刻速率蝕刻半導體鰭片104。在另一些實施例中，使半導體鰭片104凹陷可藉由溼式化學蝕刻來進行，例如銨-過氧化氫混合物(ammonium peroxide mixture，APM)、NH4OH、氫氧化四甲銨(tetramethylammonium hydroxide，TMAH)及其組合等，其係相較於蝕刻閘極間隙壁116及虛擬閘極結構106之頂部罩幕114，以較快的蝕刻速率蝕刻半導體鰭片 104。在另一些實施例中，使半導體鰭片104凹陷可藉由結合乾式化學蝕刻及溼式化學蝕刻來進行。
一旦在鰭片104之源極/汲極區域中形成凹陷，可利用一或多個磊晶或磊晶(epitaxial，epi)製程在鰭片104之源極/汲極凹陷中形成源極/汲極磊晶結構122，以在半導體鰭片104上提供一或多個磊晶材料。在磊晶成長製程過程中，閘極間隙壁116限制一或多個磊晶材料至鰭片104之源極/汲極區域。在一些實施例中，磊晶結構122的晶格常數係與半導體鰭片104的晶格常數不同，藉由磊晶結構122拉緊或加壓鰭片104中及磊晶結構122之間的通道區域，以改善半導體裝置的載子移動率及改進裝置效能。磊晶製程包含化學氣相沉積技術[例如電漿輔助化學氣相沉積、氣相磊晶(vapor-phase epitaxy，VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)]、分子束磊晶及/或其他合適的製程。磊晶製程可利用氣態及/或液態前驅物，其係可與半導體鰭片104之組成物交互作用。
在一些實施例中，源極/汲極磊晶結構122可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合適的材料。源極/汲極磊晶結構122在磊晶過程中藉由導入摻雜物質被原位摻雜，其中摻雜物質包含：p型摻質，例如硼或BF2；n型摻雜，例如磷或砷；及/或其他包含其組合之合適的摻質。若源極/汲極磊晶結構122不被原位摻雜，佈植製程(即接面佈植製程)係進行以摻雜源極/汲極磊 晶結構122。在一些例示實施例中，在n型電晶體中的源極/汲極磊晶結構122包含SiP，而其在p型者包含GeSnB及/或SiGeSnB。在不同裝置型式的實施例中，罩幕(例如光阻)係形成在n型裝置區域上，並暴露出p型裝置區域，而p型磊晶結構係形成在p型裝置區域中被暴露的鰭片104上。接著，罩幕可被移除。然後，罩幕(例如光阻)係形成在p型裝置區域上，並暴露出n型裝置區域，而n型磊晶結構係形成在n型裝置區域中被暴露的鰭片104上。接著，罩幕可被移除。
源極/汲極磊晶結構122一被形成，可進行退火製程，以活化在源極/汲極磊晶結構122中的p型摻質或n型摻質。退火製程可例如為快速熱退火(rapid thermal anneal，RTA)、雷射退火(laser anneal)、毫秒熱退火(millisecond thermal annealing，MSA)製程或相似者。
接著，在圖6中，層間介電層126係形成在基材12上。在一些實施例中，在形成層間介電層126之前，接觸蝕刻中止層(contact etch stop layer，CESL)係選擇性地被形成。在一些具體例中，接觸蝕刻中止層包含氮化矽層、氧化矽層、氮氧化矽層及/或其他與層間介電層126具有不同蝕刻選擇性的合適材料。接觸蝕刻中止層可藉由電漿輔助化學氣相沉積製程及/或其他合適的沉積或氧化製程來形成。在一些實施例中，層間介電層126包含例如四乙氧基矽烷(tetraethylorthosilicate，TEOS) 氧化物、未摻雜矽酸玻璃、或摻雜氧化矽，例如硼摻雜磷矽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、熔矽石玻璃(fused silica glass，FSG)、磷矽玻璃(Phospho-Silicate Glass，PSG)、硼矽玻璃(Boro-Silicate Glass，BSG)及/或其他與接觸蝕刻中止層具有不同蝕刻選擇性的合適介電材料。層間介電層126可藉由電漿輔助化學氣相沉積製程及/或其他合適的沉積技術來沉積。在一些實施例中，在層間介電層126形成之後，晶圓可依照高熱預算程序(high thermal budget process)，以退火層間介電層126。
在一些具體例中，在形成層間介電層126之後，可進行平坦化製程以移除層間介電層126多餘的材料。舉例而言，平坦化製程包含化學機械平坦化(chemical mechanical planarization，CMP)製程，其係移除在虛擬閘極結構106(以及接觸蝕刻中止層，若存在的話)上的層間介電層126之部分。在一些實施例中，化學機械平坦化製程亦移除硬罩幕層112及硬罩幕層114(如圖5所示)，並暴露出虛擬閘極電極110。
接著，如圖7所繪示，剩餘的虛擬閘極結構106係被移除，導致在對應的閘極側壁間隙壁116之間的閘極溝槽GT1。虛擬閘極結構106係利用選擇性蝕刻製程(例如：選擇性乾式蝕刻、選擇性溼式蝕刻或其組合)而被移除，其係相對於蝕刻其他材料(例如閘極側壁間隙壁116及/或層間介電層126)，可以更快的蝕刻速率來蝕刻虛擬閘極結 構106之材料。
然後，取代閘極結構130係分別地形成在閘極溝槽GT1中，如圖8所繪示。閘極結構130可為鰭式場效電晶體的最終閘極。每一個最終閘極結構可為高k/金屬閘極堆疊，然而可能為其他組成。在一些實施例中，每一個閘極結構130形成與鰭片104提供之通道區域的三側結合的閘極。換言之，每一個閘極結構130圍繞鰭片104的亖側。在各種實施例中，高k/金屬閘極結構130包含沿閘極溝槽GT1排列的閘極介電層132、形成在閘極介電層132上的功函數金屬層134以及形成在功函數金屬層134上的填充金屬136，並填充閘極溝槽GT1之剩餘空間。閘極介電層132包含層間層(例如氧化矽層)以及在層間層上的高k閘極介電層。如本文所使用及敘述的高k閘極介電質包含具有高介電常數的介電材料，例如介電常數高於熱氧化矽(約3.9)。用在高k/金屬閘極結構130中的功函數金屬層134及/或填充金屬層136可包含金屬、金屬合金或金屬矽化物。高k/金屬閘極結構130的形成可包含多重沉積製程，以形成各種閘極材料、一或多層襯層，以及一或多個化學機械平坦化製程，以移除多餘的閘極材料。
在一些實施例中，閘極介電層132的層間層可包含氧化矽(SiO2)、HfSiO或氮氧化矽(SiON)。層間層可藉由化學氧化、熱氧化、原子層沉積法、化學氣相沉積法及/或其他合適的方法來形成。閘極介電層132的高k介電層可包含二氧化鉿(HfO2)。另外，閘極介電層132可 包含其他高k介電質，例如矽氧化鉿(HfSiO)、矽氮氧化鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3，STO)、鈦酸鋇(BaTiO3，BTO)、氧化鋯鋇(BaZrO)、氧化鑭鉿(HfLaO)、氧化矽鑭(LaSiO)、氧化矽鋁(AlSiO)、氧化鋁(Al2O3)、氮化矽(Si3N4)、氮氧化矽(SiON)及其組合。
功函數金屬層134可包含功函數金屬，以提供高k/金屬閘極結構130合適的功函數。對n型鰭式場效電晶體而言，功函數金屬層134可包含一或多個n型功函數金屬(N-metal)。n型功函數金屬可例如包含但不限於鈦鋁(TiAl)、氮化鋁鈦(TiAlN)、碳氧化鉭(TaCN)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、金屬碳化物[例如：碳化鉿(HfC)、碳化鋯(ZrC)、碳化鈦(TiC)、碳化鋁(AlC)]、鋁化物及/或其他合適的材料。另外，對p型鰭式場效電晶體而言，功函數金屬層134可包含一或多個p型功函數金屬(P-metal)。p型功函數金屬可例如包含但不限於氮化鈦(TiN)、氮化鎢(WN)、鎢(W)、釕(Ru)、鎘(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、導電金屬氧化物及/或其他合適的材料。
在一些實施例中，填充金屬136可例如包含但不限於鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、TaC、TaSiN、TaCN、TiAl、TiAlN 或其他合適的材料。
接著，請參閱圖9。回蝕製程係進行以回蝕取代閘極結構130及閘極間隙壁116，形成在被回蝕之閘極結構130及被回蝕之閘極間隙壁116上的凹槽R1。在一些實施例中，由於取代閘極結構130之材料具有與閘極間隙壁116不同的蝕刻選擇性，可先進行第一選擇蝕刻製程以回蝕前述取代閘極結構130，因此降低取代閘極結構130可降至閘極間隙壁116之下。然後，可進行第二選擇蝕刻製程以降低閘極間隙壁116。如此一來，取代閘極結構130之頂表面可與閘極間隙壁116之頂表面在不同的水平面。舉例而言，在如圖9所示之描繪的實施例中，取代閘極結構130之頂表面係低於閘極間隙壁116之頂表面。然而，在另一些實施例中，取代閘極結構130之頂表面係與閘極間隙壁116之頂表面為等高或高於閘極間隙壁116之頂表面。
然後，閘極金屬蓋層138係選擇性地以合適的製程(例如CVD或ALD)分別形成在取代閘極結構130上方。在一些實施例中，金屬蓋層138係利用由下而上的方式形成在取代閘極結構130上。舉例而言，金屬蓋層138係選擇性地生長在金屬表面上，例如功函數金屬層134及填充金屬136，因此閘極間隙壁116之側壁係實質地免於金屬蓋層138的生長。金屬蓋層138可例如但不限於實質為無氟之鎢(fluorine-free tungsten，FFW)膜，其係具有小於5原子百分比的氟汙染，且在無氟之鎢係利用含氯前 驅物所形成之一些實施例中，氯汙染係大於3原子百分比。舉例而言，無氟之鎢膜或含無氟之鎢的膜可藉由原子層沉積或化學氣相沉積來形成，其係利用一或多個無氟的鎢前驅物，例如但不限於五氯化鎢(WCl5)、六氯化鎢(WCl6)。在一些實施例中，金屬蓋層138之部分可延伸至閘極介電層132上，以使金屬蓋層138也可覆蓋閘極介電層132之暴露的表面。由於金屬蓋層138係以由下往上的方式形成，其形成可藉由例如減少重覆回蝕製程來簡化，其係用以移除因共形生長而產生之不想要的金屬材料。
在金屬蓋層138係利用由下往上的方式形成的一些實施例中，相較於介電質表面(即在閘極間隙壁116及/或層間介電層126中的介電質)，在金屬表面上生長之金屬蓋層138具有不同的成核延遲期。在金屬表面上的成核延遲期係短於在介電質表面上。成核延遲期差異因此造成在金屬表面上的選擇性生長。本揭露在各種實施例中利用此選擇性允許自閘極結構130的金屬生長，而防止自間隙壁116及/或層間介電層126的金屬生長。因此，金屬蓋層138在閘極結構130上的沉積速率係比在間隙壁116及層間介電層126上更快。在一些實施例中，所得之金屬蓋層138之頂表面係低於被回蝕的閘極間隙壁116的頂表面。然而，在另一些實施例中，金屬蓋層138的頂表面係與被回蝕的閘極間隙壁116的頂表面等高或高於被回蝕的閘極間隙壁116的頂表面。
接著，介電蓋層140係形成在基材12上直到凹 槽R1被過量填充，如圖10所示。介電蓋層140包含SiN、SiC、SiCN、SiON、SiCON、其組合或相似物，且係藉由合適的沉積技術來形成，例如化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、遠端電漿原子層沉積(remote plasma ALD，RPALD)、電漿輔助原子層沉積(plasma enhanced ALD，PEALD)、其組合或類似的方法。然後，進行化學機械平坦化製程以移除在凹槽R1外的蓋層，留下介電蓋層140在凹槽R1之部分，以做為閘極介電蓋層142。所得之結構係繪示於圖11。
請參閱圖12，源極/汲極接觸144係形成為延伸穿過層間介電層126。源極/汲極接觸144的形成包含，做為例示但不限於，進行一或多次蝕刻製程以形成接觸開口延伸穿過層間介電層126(及接觸蝕刻中止層，若其存在)，以暴露出源極/汲極磊晶結構122、沉積一或多個金屬材料以過量填充接觸開口，然後進行化學機械平坦化製程，以移除在接觸開口外的多餘金屬材料。在一些實施例中，一或多個蝕刻製程係選擇性蝕刻，相較於蝕刻閘極介電蓋層142及閘極間隙壁，其係以較快的蝕刻速率來蝕刻層間介電層126。因此，選擇性蝕刻係利用介電蓋層142及閘極間隙壁116做為蝕刻罩幕來進行，以使接觸開口以及源極/汲極接觸144係形成為自對準源極/汲極磊晶結構122，而不須使用另外的光微影製程。在此例示中，源極/汲極接觸144可被稱為自對準接觸(self-aligned contacts，SAC)，且用以形成自對準接觸144的閘極介 電蓋層142可被稱為自對準接觸蓋142。因此對於自對準接觸形成，每一個自對準接觸蓋142分別具有與源極/汲極接觸144接觸之相對的側壁。
在圖13中，離子佈植製程IMP1係進行以摻雜一或多個雜質(例如摻質離子)至閘極介電蓋層142。舉例而言，離子化摻質DP(例如：氧、鍺、氬、氙、硼及/或其他合適的物質，其係可造成與閘極介電蓋層142之材料不同的蝕刻選擇性)可被植入閘極介電蓋層142，因而形成在閘極介電蓋層142中的摻雜區域1421。在一些實施例中，在進行離子佈植製程IMP1之前，圖案化罩幕(例如圖案化光阻)係藉由利用合適的光微影製程而形成，以覆蓋源極/汲極接觸144之暴露表面，佈植製程IMP1係利用圖案化罩幕做為佈植罩幕來進行，然後圖案化罩幕係在離子佈植製程IMP1完成之後被移除(例如藉由灰化)。在此狀況下，源極/汲極接觸144實質上係不具有摻質DP。另外，離子佈植製程IMP1也可植入一些離子化摻質DP至源極/汲極接觸144中，因而在源極/汲極接觸144中形成摻雜區域。在此狀況下，在源極/汲極接觸144中的摻雜區域可接著在後續用以在源極/汲極接觸144上形成源極/汲極介層窗的蝕刻製程中被打穿。
在一些實施例中，離子佈植製程IMP1係在約1E15離子/cm2至約5E20離子/cm2的劑量，約1keV至約180keV的能量及約20℃至約450℃的溫度下進行。所得摻雜區域1421的摻質濃度及/或摻雜深度係取決 於離子佈植製程IMP1的製程條件。若離子佈植製程IMP1的製程條件係在上述選擇範圍以外，所得摻雜區域1421的摻質濃度及/或摻雜深度可能無法令人滿意地減慢後續的襯墊移除蝕刻製程。
在一些實施例中，離子佈植製程IMP1植入分子氧離子(O2 +)或原子氧離子(O+)至閘極介電蓋層142，形成閘極介電蓋層142中的氧摻雜區域1421，而留下閘極介電蓋層142實質未摻雜的較低區域1422。因此，氧摻雜區域1421比未摻雜區域1422具有更高的氧濃度(或氧原子百分比)。做為例示而不構成限制的是，氧摻雜區域1421之氧濃度範圍為約1E18原子/cm3至約5E23原子/cm3，而未摻雜區域1422具有實質為零的氧濃度。若氧摻雜區域1421具有過高的氧濃度，氧摻雜區域1421的蝕刻速率可能太慢而無法在後續襯墊移除蝕刻製程中所預設的時間內打穿。若氧摻雜區域1421具有過低的氧濃度，氧摻雜區域1421的蝕刻速率可能太快而無法減慢後續的襯墊移除蝕刻製程。
在一些實施例中，由於離子佈植製程IMP1，氧摻雜區域1421具有氧濃度梯度。更詳細來說，氧摻雜區域1421的氧濃度係氧摻雜區域1421內之深度的函數。舉例而言，氧濃度可隨著與氧摻雜區域1421之頂表面的距離增加而減少。在閘極介電蓋層142為氮化矽的一些實施例中，氧摻雜區域1421中的氧對氮原子比也是梯度的。舉例而言，氧摻雜區域1421中的氧對氮原子比可隨著與氧 摻雜區域1421之頂表面的距離增加而減少。
在一些實施例中，摻雜區域1421之摻雜深度D1係自閘極介電蓋層142之頂表面延伸至閘極介電蓋層142中。在一些實施例中，對於3奈米科技世代，摻雜深度D1之範圍為約1埃(Angstroms)至約50埃。在一些進一步的實施例中，閘極介電蓋層142之摻雜深度D1對最大厚度T1的比例範圍為約3%至約60%。若摻雜深度D1及/或D1/T1比例過小，摻雜區域1421可能太薄而無法減慢後續的襯墊移除蝕刻製程。若摻雜深度D1及/或D1/T1比例過大，摻雜區域1421可能太厚而無法在預期時間內被打穿。對於其他科技世代，例如20奈米世代、16奈米世代、10奈米世代、7奈米世代、及/或5奈米世代，摻雜深度D1的範圍為約1nm至約20nm。
在一些實施例中，在離子佈植製程IMP1完成之後，可進行退火製程以回復在閘極介電蓋層142及/或源極/汲極接觸144中的佈植損壞。在另一些實施例中，可省略退火製程，因此摻雜區域1421可不經歷退火。
在圖14中，摻雜區域1421一在閘極介電蓋層142中被形成，中間接觸蝕刻中止層(middle contact etch stop layer，MCESL)146係接著形成在源極/汲極接觸144及閘極介電蓋層142上。中間接觸蝕刻中止層146可藉由電漿輔助化學氣相沉積製程及/或其他合適的沉積製程而形成。在一些實施例中，中間接觸蝕刻中止層146係氮化矽層及/或其他具有與後續形成之層間介電層 (如圖15所繪示)不同蝕刻選擇性的合適材料。在一些實施例中，閘極介電蓋層142之未摻雜區域1422及中間接觸蝕刻中止層146皆為氮化矽(SiN)，因此在閘極介電蓋層142中的摻雜區域1421(例如氧摻雜區域)具有與未摻雜區域1422及中間接觸蝕刻中止層146皆不同的蝕刻選擇性。
請參閱圖15，其他層間介電層148係形成在中間接觸蝕刻中止層146上。在一些實施例中，層間介電層148之材料包含例如四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜矽酸玻璃、或摻雜氧化矽，例如硼摻雜磷矽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、熔矽石玻璃(fused silica glass，FSG)、磷矽玻璃(Phospho-Silicate Glass，PSG)、硼矽玻璃(Boro-Silicate Glass，BSG)及/或其他與中間接觸蝕刻中止層146(例如氮化矽)具有不同蝕刻選擇性的合適介電材料。在特定實施例中，層間介電層148係由氧化矽(SiOx)所形成。層間介電層148可藉由電漿輔助化學氣相沉積製程或其他合適的沉積技術來沉積。
請參閱圖16，層間介電層148係藉由利用第一蝕刻製程(亦稱為接觸蝕刻製程)ET1而被圖案化以形成閘極接觸開口O21及O22延伸穿過層間介電層148。在一些實施例中，接觸蝕刻製程ET1係異向性蝕刻製程，例如電漿蝕刻。以電漿蝕刻為例，如圖15所繪示之半導體基材 12的結構係裝載至電漿工具中，並暴露至由無線電頻率(RF)或微波能量所產生的電漿環境，其係在含氟氣體(例如C4F8、C5F8、C4F6、CHF3或相似物質、惰性氣體，例如氬或氦、選擇性的弱氧化劑，例如O2或CO或相似物質)的氣相混合物中，持續時間係足以蝕刻穿過層間介電層148以及使在閘極接觸開口O21及O22之底部的中間接觸蝕刻中止層146的暴露部分凹陷。在包含C4F6、CF4、CHF3、O2及氬氣之氣體混合物中所產生的電漿可被用以蝕刻穿過層間介電層146以及使在閘極接觸開口O21及O22之底部的中間接觸蝕刻中止層146的暴露部分凹陷。電漿蝕刻環境之壓力係介於約10及約100mTorr，且電漿係藉由能量介於約50及約1000Watt的無線電頻率所產生。
在一些實施例中，前述接觸蝕刻製程ET1的蝕刻劑及蝕刻條件係以中間接觸蝕刻中止層146(例如SiN)之蝕刻速率係慢於層間介電層148(例如SiOx)的方式選擇。如此一來，中間接觸蝕刻中止層146可做為可偵測的蝕刻末端點，藉以防止過度蝕刻，且因此防止打穿或破壞中間接觸蝕刻中止層146。換言之，接觸蝕刻製程ET1係調整為以來蝕刻氧化矽。值得注意的是，當蝕刻電漿係由含氫氣(H2)的氣態混合物所產生時，氮化矽的蝕刻速率增加。因此，根據本揭露一些實施例，接觸蝕刻製程ET1係利用無氫氣態混合物來進行。換言之，接觸蝕刻製程ET1中的電漿係在沒有氫氣的氣態混合物中產生。如此一來，在接 觸蝕刻製程ET1中維持低的氮化矽蝕刻速率，因而使得蝕刻氧化矽(即層間介電層材料)比蝕刻氮化矽(即中間接觸蝕刻中止層及閘極介電蓋層材料)有更快的蝕刻速率。
在一些實施例中，在接觸蝕刻製程ET1之前，進行光微影製程以定義閘極接觸開口O21及O22之預期的上視圖案。舉例而言，光微影製程可包含旋轉塗佈在圖15所示之層間介電層148上的光阻層，進行後曝光烘烤製程，以及顯影光阻層以形成具有閘極接觸開口O21及O22之上視圖案的圖案化罩幕。在一些實施例中，圖案化光阻以形成圖案化罩幕係利用電子束(electron beam，e-beam)微影製程或極紫外光(extreme ultraviolet，EUV)微影製程來進行。
在一些實施例中，如圖16所繪示，閘極接觸開口O21的第一橫向尺寸(例如：第一最大寬度W21)及閘極接觸開口O22的第二橫向尺寸(例如：第二最大寬度W22)係在接觸蝕刻製程ET1中同時形成。第二最大寬度W22可大於第一最大寬度W21。閘極接觸開口O21及O22之間的寬度差異可根據電路功能及/或設計規則而刻意形成。另外，閘極接觸開口O21及O22之間的寬度差異可由於接觸蝕刻製程ET1的不精確性而不經意地形成。舉例而言，一或多個閘極接觸開口O21及O22係藉由其他特徵(例如形成在層間介電層148上的圖案化罩幕)來封閉，且當所形成的閘極接觸開口O21及O22係未對準原始的設計位置時，閘極接觸開口O21及O22係具有與原始設計不同 的尺寸。儘管所述圖式係顯示積體電路100結構僅包含較窄的閘極接觸開口O21及較寬的閘極接觸開口O22，這僅是做為例示。根據不同的應用，積體電路結構100可包含任意數量之具有不同尺寸的閘極接觸。
須注意的是，閘極接觸開口O21及O22的寬度差異影響接觸蝕刻製程ET1的結果，使得較窄的閘極接觸開口O21係比較寬的閘極接觸開口O22更淺。更特別地，接觸蝕刻製程ET1一旦完成，較窄的閘極接觸開口O21具有深度D21，而較寬的閘極接觸開口O22具有比深度D21更大的深度D22。閘極接觸開口O21及O22之深度差異係稱為深度負載，其係閘極接觸開口之寬度差異所造成。
圖17係繪示根據本揭露一些實施例之第二蝕刻製程(亦稱為襯墊移除蝕刻製程)ET2之起始階段的剖面視圖，圖18係繪示根據本揭露一些實施例之襯墊移除蝕刻製程ET2之後續階段的剖面視圖，而圖19A係繪示根據本揭露一些實施例之襯墊移除蝕刻製程ET2之最終階段的剖面視圖。襯墊移除蝕刻製程ET2的蝕刻持續時間係控制以擊穿(或稱為打穿)中間接觸蝕刻中止層146及閘極介電蓋層142，因此加深或向下延伸閘極接觸開口O21及O22至閘極結構130上的閘極金屬蓋層138。由於襯墊移除蝕刻製程ET2，閘極金屬蓋層138被暴露至加深的閘極接觸開口O21及O22的底部。
在一些實施例中，襯墊移除蝕刻製程ET2係異向 性蝕刻製程，例如電漿蝕刻[例如感應耦合式電漿(ICP)、電容耦合式電漿(capacitively coupled plasma，CCP)或相似者]，其係利用與接觸蝕刻製程ET1不同的蝕刻劑及/或蝕刻條件。襯墊移除蝕刻製程ET2的蝕刻劑及/或蝕刻條件係以使摻雜區域1421具有比中間接觸蝕刻中止層146及未摻雜區域1422更慢的蝕刻速率的方式來選擇。換言之，在襯墊移除蝕刻製程ET2中，摻雜區域1421具有比中間接觸蝕刻中止層146及未摻雜區域1422較高的蝕刻阻抗性。如此一來，摻雜區域1421可減慢襯墊移除蝕刻製程ET2，進而當閘極接觸開口O21及O22接觸摻雜區域1421時，減慢閘極接觸開口O21及O22的垂直蝕刻速率及深度增加。因此，較窄的閘極接觸開口O21及較寬的閘極接觸開口O22之間的深度差異可藉由摻雜區域1421而減少。因此，減少的深度負載可防止虎牙般的圖案形成在較寬的閘極接觸開口O22中，進而減少漏電流的風險(例如自閘極接觸洩漏電流至源極/汲極接觸)。再者，當閘極接觸開口O21及O22接觸摻雜區域1421時，由於摻雜區域1421減慢垂直蝕刻速率而非閘極接觸開口O21及O22之下部的側向蝕刻速率，襯墊移除蝕刻製程ET2可在蝕刻蝕刻阻抗層145時側向擴大閘極接觸開口O21及O22的下部，以使閘極接觸開口O21及O22之底部寬度增加，且閘極接觸開口O21及O22可變得比在摻雜區域1421被打穿前更垂直，如圖17至圖18所繪示。
以襯墊移除蝕刻製程ET2的電漿蝕刻為例，具有 如圖16所示之結構的半導體基材12係裝載至電漿設備，並暴露至由無線電頻率或微波能量所產生的電漿環境，其係在含氟氣體[例如CHF3、CF4、C2F2、C4F6、CxHyFz(x,y,z=0-9)或相似物質]、含氫氣體(例如H2)、含氮氣體(例如N2)及惰性氣體(例如氬或氦)的氣相混合物中，持續時間係足以蝕刻穿過摻雜區域1421及閘極介電蓋層142下方的未摻雜區域1422。電漿蝕刻環境之壓力係介於約10及約100mTorr，且電漿係藉由能量介於約50及約1000Watt的無線電頻率所產生。
相較於蝕刻摻雜氮化矽(例如氧摻雜氮化矽)，自含氫氣體混合物中產生的電漿可以較快的蝕刻速率蝕刻氮化矽，因此襯墊移除蝕刻製程ET2利用含氫氣體混合物以比蝕刻中間接觸蝕刻中止層146更慢的蝕刻速率來蝕刻摻雜區域1421。如此一來，摻雜區域1421可減慢襯墊移除蝕刻製程ET2。在一些實施例中，襯墊移除蝕刻製程ET2係利用CHF3氣體及H2氣體的氣體混合物，其CHF3氣體及H2氣體的流速比為約1：1至約1：100。在一些實施例中，襯墊移除蝕刻製程ET2係利用CH2F2氣體及H2氣體的氣體混合物，其CH2F2氣體及H2氣體的流速比為約1：1至約1：100。過高的H2氣體流速可能使蝕刻穿透閘極介電蓋層142之未摻雜區域1422造成過快的蝕刻速率，進而造成在較寬的閘極接觸開口O22中不可忽略的虎牙狀凹陷。過慢的H2氣體流速可能使摻雜區域1421及中間接觸蝕刻中止層146之間的蝕刻選擇性不足。在一些 實施例中，摻雜區域1421對中間接觸蝕刻中止層146及/或未摻雜區域1422的蝕刻速率比值範圍為約2至約10。
如圖17所示，襯墊移除蝕刻製程ET2的初始階段中，電漿蝕刻劑以第一垂直蝕刻速率A1蝕刻中間接觸蝕刻中止層146。在襯墊移除蝕刻製程ET2的下一階段中，閘極接觸開口O21及O22一旦打穿中間接觸蝕刻中止層146，閘極介電蓋層142的摻雜區域1421被暴露，然後電漿蝕刻劑以比第一垂直蝕刻速率A1更慢的第二垂直蝕刻速率A2來蝕刻摻雜區域1421，如圖18所示。因此，較窄的閘極接觸開口O21及較寬的閘極接觸開口O22之間的深度差異可藉由摻雜區域1421而減少。再者，襯墊移除蝕刻製程ET2可在蝕刻摻雜區域1421時側向擴大閘極接觸開口O21及O22的下部，以使閘極接觸開口O21及O22具有增加的底部寬度以及更垂直的側壁輪廓，如圖18所示。由於襯墊移除蝕刻製程ET2，如圖19A所示，閘極接觸開口O21及O22具有實質垂直的側壁且不具有如虎牙般的凹陷。
在一些實施例中，閘極接觸開口O21及O22之側壁係線性且垂直地延伸穿過層間介電層148的全部厚度、中間接觸蝕刻中止層146的全部厚度以及介電蓋層142的全部厚度，且沒有斜率變化。在另一些如圖19B所示的實施例中，閘極接觸開口O21及O22之下部分的側壁可變成錐形的，因為襯墊移除蝕刻製程ET2係以比蝕刻摻雜區域1421更快的垂直蝕刻速率來蝕刻閘極介電蓋層142的 未摻雜區域1422，特別是當閘極介電蓋層142係由與中間接觸蝕刻中止層146相同的材料(例如：氮化矽)所形成時。在這種情況下，在閘極接觸開口O21及O22之上部分中的閘極接觸開口O21及O22之側壁可以比閘極接觸開口O21及O22之下部分中的更垂直(或更陡峭)，且閘極接觸開口O21及O22之側壁的斜率變化可以在摻雜區域1421及未摻雜區域1422之間的界面。
在一些如圖19A所繪示的實施例中，較寬的閘極接觸開口O22可延伸至相鄰的閘極間隙壁116，造成閘極間隙壁116中的缺口角C22。此缺口角C22係由於接觸蝕刻製程ET1及/或襯墊移除蝕刻製程ET2的不精確性而不經意地形成。然而，即使如此，閘極間隙壁116不會不經意地被過度蝕刻而形成虎牙般的凹陷，因為較寬的閘極接觸開口O22中的深度增加會在打穿摻雜區域1421時變慢，如上所述。鑑於較寬的閘極接觸開口O22不具有或具有可忽略的虎牙般凹陷，可減少漏電流(例如源極/汲極接觸及後續形成在閘極接觸開口O22中的閘極接觸之間的漏電流)的風險。在閘極間隙壁116為雙層結構的一些實施例中，缺口的閘極間隙壁116具有階梯狀的頂表面結構，其中階梯狀頂表面結構的下階梯係以襯墊移除蝕刻製程ET2所凹陷的第一間隙壁層118的頂表面，而階梯狀頂表面結構的上階梯係襯墊移除蝕刻製程ET2所凹陷的第二間隙壁層120的頂表面。
在一些實施例中，上述的接觸蝕刻製程ET1及襯 墊移除蝕刻製程ET2係原位進行(例如利用相同電漿蝕刻設備，而沒有破真空)。在一些實施例中，接觸蝕刻製程ET1及襯墊移除蝕刻製程ET2係結合做原位蝕刻，其包含四階段：1)蝕刻穿透層間介電層148(例如氧化矽)，2)蝕刻穿透中間接觸蝕刻中止層146(例如氮化矽)，3)蝕刻穿透自對準接觸蓋142的摻雜區域1421(例如氧摻雜區域)，以及4)蝕刻穿透自對準接觸蓋142的未摻雜區域1422(例如氮化矽)。在一些實施例中，上述的接觸蝕刻製程ET1及襯墊移除蝕刻製程ET2係異位進行。接觸蝕刻製程ET1包含二階段：1)蝕刻穿透層間介電層148(例如氧化矽)，以及2)蝕刻穿透中間接觸蝕刻中止層146(例如氮化矽)。襯墊移除蝕刻製程ET2包含1)蝕刻穿透自對準接觸蓋142的摻雜區域1421(例如氧摻雜區域)，以及2)蝕刻穿透自對準接觸蓋142的未摻雜區域1422(例如氮化矽)。根據本揭露的各種實施例，這些階段的氣體比及/或能量可為相同或不同。在一些實施例中，由於自對準接觸蓋142的摻雜區域1421之厚度不大於約50埃，其可被自然地打穿，而不須顧慮蝕刻中止(即，不須考處蝕刻製程可能被摻雜區域1421所停止)。
請參閱圖20A，閘極接觸151及152係接著在閘極接觸開口O21及O22中形成，以透過閘極金屬蓋層138使電性連接至高k金屬閘極結構130。形成閘極接觸151及152係利用例如但不限於沉積一或多個金屬材料過度填充閘極接觸開口O21及O22，接著進行化學機械平坦化製 程以移除閘極接觸開口O21及O22外多餘的金屬材料。由於化學機械平坦化製程，閘極接觸151及152具有與層間介電層148實質共平面的頂表面。閘極接觸151及152可包含例如銅、鋁、鎢、其組合等金屬材料，且可藉由利用物理氣相沉積、化學氣相沉積、原子層沉積等方法來形成。在一些實施例中，閘極接觸151及152可進一步包含一或多個阻障/黏著層(圖未繪示)，以保護層間介電層148、中間接觸蝕刻中止層146及/或閘極介電蓋層142免於金屬擴散(例如銅擴散)，一或多個阻障/黏著層可包含鈦、氮化鈦、鉭、氮化鉭等，且可藉由利用物理氣相沉積、化學氣相沉積、原子層沉積等方法來形成。
在一些實施例中，閘極接觸151及152承接閘極接觸開口O21及O22的幾何形狀，其係具有垂直側壁輪廓且不具虎牙般的輪廓。更詳細地說，閘極接觸151及152之側壁係線性且垂直地延伸穿過層間介電層148的全部厚度、中間接觸蝕刻中止層146的全部厚度以及介電蓋層142之摻雜區域1421的全部厚度，且沒有斜率變化。在如圖20B所繪示之另一些實施例中，閘極接觸151及152之下部分的側壁可變成錐形的，因為襯墊移除蝕刻製程ET2係以比蝕刻摻雜區域1421更快的垂直蝕刻速率來蝕刻閘極介電蓋層142的未摻雜區域1422，特別是當閘極介電蓋層142係由與中間接觸蝕刻中止層146相同的材料(例如：氮化矽)所形成時。在這種情況下，在閘極接觸151及152之上部分中閘極接觸151及152之側壁係比閘極 接觸151及152之下部分中的更垂直(或更陡峭)，且閘極接觸151及152之側壁的斜率變化可以在摻雜區域1421及未摻雜區域1422之間的界面。
圖21至圖39B係繪示根據本揭露一些實施例之積體電路結構200形成之中間階段的透視圖及剖面視圖。根據一些例示的實施例，形成的電晶體可包含p型電晶體(例如p型GAA FET)及n型電晶體(例如n型GAA FET)。透過各種視圖及說明的實施例，相似的參考數值係用以表示相似的元件。應理解的是，在圖21至圖39B所示之製程之前、期間及之後可提供額外的操作，且在此方法的其他實施例中，以下所述的一些操作係可被取代或減少。操作/製程的順序可調換。
圖21、圖22、圖23、圖24A、圖25A、圖26A及圖27A係在製程中間階段之積體電路結構200的一些實施例的透視圖。圖24B、圖25B、圖26B、圖27B、圖28至圖30、圖31A及圖32至圖39B係在製程中間階段中，積體電路結構200沿著第一切線(例如圖24A中的切線X-X)的一些實施例的剖面視圖，其係沿著通道的縱向方向且垂直於基材的頂表面。圖31B係在製程中間階段中，積體電路結構200沿著第二切線(例如圖24A中的切線Y-Y)的一些實施例的剖面視圖，其係在閘極區域中且垂直於通道的縱向方向。
請參閱圖21，磊晶堆疊220係形成在基材210上。在一些實施例中，基材210可包含矽(Si)。另外，基 材210可包含鍺(Ge)、矽鍺(SiGe)、III-V族材料(例如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb及/或GaInAsP；或其組合)或其他合適的半導體材料。在一些實施例中，基材210可包含絕緣層上覆半導體(semiconductor-on-insulator，SOI)結構，例如埋入介電層。更另外地，基材210可包含例如埋入氧化物(buried oxide，BOX)層的埋入介電層，例如其係藉由分離植入氧氣(separation by implantation of oxygen，SIMOX)技術、晶圓鍵合、選擇性區域磊晶成長(selective epitaxial growth，SEG)或其他合適的方法所形成。
磊晶堆疊220包含被第二組成物的磊晶層224插入的第一組成物的磊晶層222。第一組成物及第二組成物可為不同。在一些實施例中，磊晶層222係SiGe，而磊晶層224為矽(Si)。然而，可能有另一些實施例包含具有不同氧化速率及/或蝕刻選擇性的第一組成物及第二組成物所提供者。在一些實施例中，磊晶層222包含SiGe而磊晶層224包含Si，磊晶層224之Si的氧化速率係比磊晶層222之尸SiGe的氧化速率慢。
磊晶層224或其部分可形成多重閘極電晶體的奈米片通道。奈米片的用語在此係用以指示具有奈米尺度或甚至微米尺度的任何材料部分，且無論此部分的剖面形狀，其具有拉長的形狀。因此，此用語同時指示圓形及實質為 圓形的剖面拉長之材料部分，且束狀或棒狀的材料部分包含例如圓柱狀或實質矩形的剖面。用於定義裝置的一個通道或多個通道的磊晶層224進一步在以下進行說明。
須注意的是，如圖21所示，三層磊晶層222及三層磊晶層224係交替地排列，其僅是為了做說明而無意構成限制，特別是對申請專利範圍。須理解的是，可在磊晶堆疊220中形成任何數量的磊晶層；層數係取決於電晶體所要的通道區域的數量。在一些實施例中，磊晶層224的數量係介於2和10之間。
以下進行更詳細的說明，磊晶層224可做為後續形成之多閘極裝置的(複數個)通道區域，且其厚度係基於裝置效能的考量而選擇。磊晶層222最後可被移除，且用以定義後續形成之多閘極裝置之相鄰通道區域之間的垂直距離，而其厚度係基於裝置效能的考量而選擇。因此，磊晶層222也可當作犠牲層，且磊晶層224也可當做通道層。
舉例而言，堆疊220之層的磊晶成長可藉由分子束磊晶(molecular beam epitaxy，MBE)製程、有機金屬化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)製程及/或其他合適的磊晶成長製程來進行。在一些實施例中，例如磊晶成長層224的磊晶成長層包含與基材210相同的材料。在一些實施例中，磊晶成長層222及磊晶成長層224包含與基材210不同的材料。如上所述，在至少一些具體例中，磊晶層222包含 磊晶成長矽鍺(SiGe)層，而磊晶層224包含磊晶成長矽(Si)層。另外，在一些實施例中，磊晶層222及磊晶層224其中之一者可包含其他材料，例如鍺、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或其組合。根據所述，磊晶層222及磊晶層224之材料可基於提供不同氧化及/或蝕刻選擇性質來做選擇。在一些實施例中，磊晶層222及磊晶層224實質係無摻雜(即，其外來摻質濃度為約0cm-3至約1×1018cm-3)，舉例而言，在磊晶成長製程中，沒有進行刻意的摻雜。
請參閱圖22，自基材210延伸的複數個半導體鰭片230係被形成。在各種實施例中，每一個鰭片230包含自基材210形成之基材部分212以及磊晶堆疊(包含磊晶層222及磊晶層224)之每一個磊晶層的部分。鰭片230可利用包含雙重圖案化或多重圖案化製程的合適製程來製造。一般而言，雙重圖案化或多重圖案化製程結合光微影及自校準製程，舉例而言，可使所創造的圖案之間距小於其他利用單一、直接微影製程所獲得之間距。舉例而言，在一實施例中，犠牲層係形成在基材上並利用光微影製程來被圖案化。間隙壁係利用自校準製程而形成在被圖案化犠牲層的旁邊。接著，移除犠牲層，而剩下的間隙壁或心軸可接著藉由蝕刻初始磊晶堆疊220以圖案化鰭片230。蝕刻製程可包含乾式蝕刻、溼式蝕刻、反應性離子蝕刻 (RIE)及/或其他合適的製程。
在圖21及圖22所繪示的實施例中，在圖案化鰭片230之前，硬罩幕(hard mask，HM)層910係形成在磊晶堆疊220上。在一些實施例中，硬罩幕層包含氧化物層912(例如墊氧化物層，其可包含SiO2)及形成在氧化物層上的氮化物層914(例如墊氮化物層，其可包含Si3N4)。氧化物層912可做為磊晶堆疊220及氮化物層914之間的黏著層，且可做為蝕刻氮化物層914的蝕刻中止層。在一些具體例中，硬罩幕氧化物層912包含熱成長氧化物、化學氣相沉積所沉積的氧化物及/或原子層沉積所沉積的氧化物。在一些實施例中，硬罩幕氮化物層914係藉由化學氣相沉積及/或其他合適的技術沉積在硬罩幕氧化物層912上。
隨後，鰭片230可利用包含光微影及蝕刻製程的合適製程來製造。光微影製程可包含形成光阻層(圖未繪示)在硬罩幕層910上、暴露光阻至圖案、進行後曝光烘烤製程以及顯影光阻以形成包含光阻之被圖案化的罩幕。在一些實施例中，可利用電子束微影製程或極紫外光微影製程(使用極紫外光區域的光，例如具有波長約1nm至約200nm)來進行圖案化光阻以形成被圖案化光罩元件。然後，被圖案化罩幕係用以保護基材210的區域及形成在其上方的層，而蝕刻製程在未保護區域中形成溝槽202穿過硬罩幕層910、穿過磊晶堆疊220至基材210中，藉此留下複數個延伸鰭片230。溝槽202可利用乾式蝕刻(例如反應 性離子蝕刻)、溼式蝕刻及/或其組合而被蝕刻。用以形成鰭片在基材上之方法的許多其他實施例亦可被使用，其包含例如定義鰭片區域(例如藉由罩幕或隔離區域)以及磊晶成長鰭片230之形式的磊晶堆疊220。
接著，如圖23所繪示，淺溝槽隔離區域240係形成為插入鰭片230之間。關於淺溝槽隔離區域240的材料及製程細節係與前述之淺溝槽隔離區域14者相似，因此，為了簡潔的目的，不再重複說明之。
請參閱圖24A及圖24B。虛擬閘極結構250係形成在基材210上且係至少部分地設置在鰭片230上。在虛擬閘極結構250下方的鰭片230之部分可被當作通道區域。虛擬閘極結構250也可定義鰭片230的源極/汲極(S/D)區域，例如，與鰭片230相鄰且在通道區域之相對側上的區域。
虛擬閘極形成步驟首先形成虛擬閘極介電層252在鰭片230上。隨後，虛擬閘極電極層254及包含多層256及258(例如氧化物層256及氮化物層258)的硬罩幕係形成在虛擬閘極介電層252上。然後，硬罩幕係被圖案化，接著藉用使用被圖案化硬罩幕做為蝕刻罩幕來圖案化虛擬閘極電極層252。在一些實施例中，在圖案化虛擬閘極電極層254之後，虛擬閘極介電層252係自鰭片230之源極/汲極區域中移除。蝕刻製程可包含含溼式蝕刻、乾式蝕刻及/或其組合。蝕刻製程係選擇以選擇性地蝕刻虛擬閘極介電層252而實質不蝕刻鰭片230、虛擬閘極電極層 254、氧化物罩幕層256及氮化物罩幕層258。虛擬閘極介電層及虛擬閘極電極層的材料係與前述之虛擬閘極介電層108及虛擬閘極電極層110的材料相似，因此，為了簡潔的目的，不再重複說明之。
在虛擬閘極結構250形成之後，閘極間隙壁260係形成在虛擬閘極結構250之側壁上。舉例而言，間隙壁材料層係沉積在基材210上。間隙壁材料層可為共形層，其係後續被回蝕以形成閘極側壁間隙壁。在所述實施例中，間隙壁材料層260係共形地設置在虛擬閘極結構250之頂部及側壁上。間隙壁材料層260可包含例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN膜、碳氧化矽、SiOCN膜及/或其組合的介電材料。在一些實施例中，間隙壁材料層260包含多層，例如第一間隙壁層262及形成在第一間隙壁層262上的第二間隙壁層264(如圖24B所繪示)。舉例而言，間隙壁材料層260可藉由利用合適的沉積製程來沉積介電材料在閘極結構250上而形成。然後，異向性蝕刻製程係在被沉積的間隙壁材料層260上進行，以暴露出鰭片230未被虛擬閘極結構250所覆蓋的部分(例如在鰭片230之源極/汲極區域中)。在虛擬閘極結構250正上方的間隙壁材料層之部分可藉由此異向性蝕刻製程而完全地被移除。在虛擬閘極結構250之側壁上的間隙壁材料層之部分可維持，形成閘極側壁間隙壁，為了簡化，其係表示為閘極間隙壁260。須注意的是，雖然閘極間隙壁260在圖24B之剖面視圖中為多層結構，為了簡化，其係在圖 24A之透視圖中被繪示成單層結構。
接著，如圖25A及圖25B所繪示，側向延伸至閘極間隙壁260之後的半導體鰭片230之暴露部分(例如在鰭片230之源極/汲極區域中)係利用例如異向性蝕刻製程來蝕刻，其係利用虛擬閘極結構250及閘極間隙壁260做為蝕刻罩幕，形成在半導體鰭片230中且在對應的虛擬閘極結構250之間的凹陷R6。在異向性蝕刻之後，犠牲層222及通道層224的末端面係對準個別閘極間隙壁260之最外面的側壁，其係由於異向性蝕刻的緣故。在一些實施例中，異向性蝕刻可藉由利用電漿源及反應性氣體的乾式化學蝕刻來進行。電漿源可為感應耦合式電漿源、變壓耦合式電漿源、電子迴旋共振源等，且反應性氣體可為例如氟基氣體(例如SF6、CH2F2、CH3F、CHF3等)、氯基氣體(例如Cl2)、溴化氫氣體(HBr)、氧氣(O2)、相似物或其組合。
接著，在圖26A及圖26B中，犠牲層222係藉由利用合適的蝕刻技術而側向地且水平地被凹陷，形成側向凹陷R7，其每一者係垂直地介於相應的通道層224之間。此步驟可藉由利用選擇性蝕刻製程來進行。例如但不構成限制的是，犠牲層222為SiGe且通道層224為矽，其係為了犠牲層222的選擇性蝕刻。在一些實施例中，選擇性溼式蝕刻包含APM蝕刻(例如氫氧化銨-過氧化氫-水混合物)，其係以比蝕刻Si更快的蝕刻速率來蝕刻SiGe。在一些實施例中，選擇性蝕刻包含SiGe氧化，接著 SiGeOx移除。舉例而言，氧化可藉由O3清洗來提供，而SiGeOx移除係藉由例如NH4OH的蝕刻劑以比蝕刻Si更快的蝕刻速率來選擇性地蝕刻SiGeOx。再者，因為Si的氧化速率係遠慢於(有時係慢30倍)SiGe的氧化速率，通道層224係藉由側向凹陷犠牲層222的製程而未被顯著地蝕刻。因此，通道層224係側向地延伸到犠牲層222的相對末端面。
在圖27A及圖27B中，內間隙壁材料層270係形成以填充凹陷R7，其中凹陷R7係以上參閱圖26A及圖26B所述之犠牲層222之側向蝕刻所留下。內間隙壁材料層270可為低k介電材料，例如SiO2、SiN、SiCN、SiOCN，且其係藉由合適的沉積方法(例如原子層沉積)所形成。在內間隙壁材料層270沉積之後，異向性蝕刻製程係進行以修整所沉積的內間隙壁材料層270，使得只有被沉積之內間隙壁材料層270填充犠牲層222之側向蝕刻所留下的凹陷R7之部分被留下。在修整製程之後，為了簡化，被沉積之內間隙壁材料層270之剩餘部分係表示為內間隙壁270。內間隙壁270係用以隔離金屬閘極與後續製程中所形成之源極/汲極磊晶結構。在圖27A及圖27B之具體例中，內間隙壁270之最外面的側壁係實質對準通道層224的側壁。
在圖28中，源極/汲極磊晶結構280係形成在半導體鰭片230之源極/汲極區域S/D上。源極/汲極磊晶結構280係藉由進行磊晶成長製程來形成，其係提供鰭片 230上的磊晶材料。在磊晶成長製程過程，閘極側壁間隙壁260及內間隙壁270限制源極/汲極磊晶結構280至源極/汲極區域S/D。關於GAA FET之源極/汲極磊晶結構280的材料及製程細節係與前述之FinFET的源極/汲極磊晶結構122相似，因此，為了簡潔的目的，不再重複說明之。
在圖29中，層間介電層310係形成在基材210上。在一些實施例中，在形成層間介電層310之前，接觸蝕刻中止層係選擇性地形成。在一些具體例中，在沉積層間介電層310之後，平坦化製程可進行以移除層間介電層310的多餘材料。舉例而言，平坦化製程包含化學機械平坦化製程，其係移除在虛擬閘極結構250(以及接觸蝕刻中止層，若存在的話)上的層間介電層310之部分，並平坦化積體電路結構200之頂表面。在一些實施例中，化學機械平坦化製程亦移除硬罩幕層256及硬罩幕層258(如圖28所示)，並暴露出虛擬閘極電極層254。
然後，虛擬閘極結構250先被移除，接著犠牲層222被移除。所得結構係繪示於圖30中。在一些實施例中，虛擬閘極結構250係利用選擇性蝕刻製程(例如：選擇性乾式蝕刻、選擇性溼式蝕刻或其組合)而被移除，其係相對於蝕刻其他材料(例如閘極側壁間隙壁260及/或層間介電層310)，可以更快的蝕刻速率來蝕刻虛擬閘極結構250之材料，因此，獲得在對應的閘極側壁間隙壁260之間的閘極溝槽GT2，且犠牲層222暴露在閘極溝槽GT2中。 隨後，在閘極溝槽GT2中的犠牲層222係藉由利用其他選擇性蝕刻製程來移除，其係以比蝕刻通道層224更快的蝕刻速率來蝕刻犠牲層222，因而形成在相鄰通道層224之間的開口O6。如此一來，通道層224變成懸掛在基材210上且在源極/汲極磊晶結構280之間的奈米片。此步驟亦稱為通道釋放製程(channel release process)。在此過渡製程步驟，在奈米片之間的開口O6可在一般環境條件(例如空氣、氮氣等)下被填充。在一些實施例中，奈米片224可被替換成奈米線、奈米平板及奈米環，其係取決於幾何形狀。舉例而言，在另一些實施例中，通道層224可被修整為具有實質環狀形狀(即圓柱)，其係由於選擇性蝕刻製程以完全移除犠牲層222的緣故。在此例示中，所得之通道層224可被稱為奈米線。
在一些實施例中，犠牲層222係藉由利用選擇性溼式蝕刻製程來移除。在一些實施例中，犠牲層222係SiGe且通道層224為矽，其係為了犠牲層222的選擇性移除。在一些實施例中，選擇性溼式蝕刻包含APM蝕刻(例如氫氧化銨-過氧化氫-水混合物)。在一些實施例中，選擇性移除包含SiGe氧化，接著SiGeOx移除。舉例而言，氧化可藉由O3清洗來提供，而SiGeOx移除係藉由例如NH4OH的蝕刻劑以比蝕刻Si更快的蝕刻速率來選擇性地蝕刻SiGeOx。再者，因為Si的氧化速率係遠慢於(有時係慢30倍)SiGe的氧化速率，通道層224可不被通道釋放製程顯著地蝕刻。須注意的是，在一些實施例中，通道 釋放步驟及前述側向凹陷犠牲層的步驟(圖26A及圖26B所示之步驟)皆利用選擇性蝕刻製程，其係以比蝕刻矽更快的蝕刻速率來蝕刻SiGe，且因此，此兩個步驟可利用相同的蝕刻劑化學品。在此例示中，通道釋放步驟的蝕刻時間/過程係比前述側向凹陷犠牲層的步驟之蝕刻時間/過程更長，其係為了完全地移除犠牲SiGe層。
在圖31A及圖31B中，取代閘極結構320係分別地形成在閘極溝槽GT2中，以環繞每一個懸掛在閘極溝槽GT2中的奈米片224。閘極結構320可為GAA FETs的最終閘極。最終閘極結構可為高k/金屬閘極堆疊，然而，可能為其他組成。在一些實施例中，每一個閘極結構320形成與複數個奈米片224所提供之多重通道相連的閘極。舉例而言，高k/金屬閘極結構320係形成在開口O6中(如圖30所繪示)，其中開口O6係藉由奈米片224的釋放所提供。在各種實施例中，高k/金屬閘極結構320包含形成為環繞奈米片224的閘極介電層322、形成為環繞閘極介電層322的功函數金屬層324以及形成為環繞功函數金屬層324並填充剩餘閘極溝槽GT2的填充金屬326。閘極介電層322包含界面層(例如氧化矽層)及在界面層上的高k閘極介電層。在此所使用及所述之高k閘極介電質包含具有高介電常數的介電材料，例如介電常數大於熱氧化矽的介電常數(~3.9)。用於高k/金屬閘極結構320之中的功函數金屬層324及/或填充金屬層326可包含金屬、金屬合金或金屬矽化物。高k/金屬閘極結構320的形成可包 含沉積，以形成各種閘極材料、一或多層襯層，以及一或多個化學機械平坦化製程，以移除多餘的閘極材料。如圖31B所繪示之剖面視圖，其係沿高k/金屬閘極結構320的縱軸視之，高k/金屬閘極結構320環繞每一個奈米片224，且因此被視為GAA FET的閘極。關於GAA FET之閘極結構320的材料及製程細節係與前述之FinFET的閘極結構130相似，因此，為了簡潔的目的，不再重複說明之。
在圖32中，回蝕製程係進行以回蝕取代閘極結構320及閘極間隙壁260，造成在回蝕閘極結構320及回蝕閘極間隙壁260上的凹陷。在一些實施例中，因為取代閘極結構320的材料具有與閘極間隙壁260不同的蝕刻選擇性，取代閘極結構320之頂表面可與閘極間隙壁260之頂表面在不同水平面。舉例而言，如圖32繪示的所述實施例中，取代閘極結構320之頂表面係低於閘極間隙壁260之頂表面。然而，在另一些實施例中，取代閘極結構320之頂表面係與閘極間隙壁260之頂表面相同或高於閘極間隙壁260之頂表面。
然後，閘極金屬蓋層330係選擇性地藉由合適的製程(例如化學氣相沉積或原子層沉積)分別形成在回蝕取代閘極結構320之上。金屬蓋層330可為例如但不限於實質無氟之鎢膜，其所具有之氟汙染物係低於5原子百分比，且氯汙染係大於3原子百分比。關於無氟之鎢的形成已於前述關於閘極金屬蓋層138時進行說明，因此，為了簡潔 的目的，不再重複說明之。
在圖33中，閘極介電蓋層340係形成在閘極金屬蓋層330及閘極間隙壁260上。因為閘極金屬蓋層330之頂表面係低於閘極間隙壁260之頂表面，每一個閘極介電蓋層340之階梯狀底表面的下階梯係接觸閘極金屬蓋層330之頂表面，而上階梯係接觸閘極間隙壁260之頂表面。關於閘極介電蓋層的材料及製程細節係與前述之閘極介電蓋層142相似，因此，為了簡潔的目的，不再重複說明之。
在圖34中，源極/汲極接觸350係形成為延伸穿過層間介電層310。源極/汲極接觸350的形成包含，做為例示但不限於，進行一或多次蝕刻製程以形成接觸開口延伸穿過層間介電層310，以暴露出源極/汲極磊晶結構280、沉積一或多個金屬材料以過量填充接觸開口，然後進行化學機械平坦化製程，以移除在接觸開口外的多餘金屬材料。在一些實施例中，一或多個蝕刻製程係選擇性蝕刻，相較於蝕刻閘極介電蓋層340及閘極間隙壁260，其係以較快的蝕刻速率來蝕刻層間介電層310。因此，選擇性蝕刻係利用介電蓋層340及閘極間隙壁260做為蝕刻罩幕來進行，以使接觸開口以及源極/汲極接觸350係形成為自對準源極/汲極磊晶結構280，而不須使用另外的光微影製程。在此例示中，源極/汲極接觸350可被稱為自對準接觸(SAC)，且用以形成自對準接觸350的閘極介電蓋層340可被稱為自對準接觸蓋340。
在圖35中，離子佈植製程IMP2係進行以摻雜一 或多個雜質(例如摻質離子)至閘極介電蓋層340。舉例而言，離子化摻質DP(例如：氧、鍺、氬、氙、硼及/或其他合適的物質，其係可造成與閘極介電蓋層340之材料不同的蝕刻選擇性)可被植入閘極介電蓋層340，因而形成在閘極介電蓋層340中的摻雜區域3401。在一些實施例中，在進行離子佈植製程IMP2之前，圖案化罩幕(例如圖案化光阻)係藉由利用合適的光微影製程而形成，以覆蓋源極/汲極接觸350之暴露表面，離子佈植製程IMP2係利用到位的圖案化罩幕來進行，然後圖案化罩幕係在離子佈植製程IMP2完成之後被移除(例如藉由灰化)。在此狀況下，源極/汲極接觸350實質上係不具有摻質DP。另外，離子佈植製程IMP2也可植入一些離子化摻質DP至源極/汲極接觸350中，因而在源極/汲極接觸144中形成摻雜區域。在此狀況下，在源極/汲極接觸350中的摻雜區域可接著在後續用以在源極/汲極接觸350上形成源極/汲極介層窗的蝕刻製程中被打穿。關於離子佈植製程IMP2的製程細節係與前述之離子佈植製程IMP1相似，因此，為了簡潔的目的，不再重複說明之。
在一些實施例中，離子佈植製程IMP2植入分子氧離子(O2 +)或原子氧離子(O+)至閘極介電蓋層340，因此閘極介電蓋層340的氧摻雜區域3401比未摻雜區域3402具有更高的氧濃度。做為例示而不構成限制的是，氧摻雜區域3401之氧濃度範圍為約1E18原子/cm3至約5E23原子/cm3，而未摻雜區域3402具有實質為零的氧 濃度。若氧摻雜區域3401具有過高的氧濃度，氧摻雜區域3401的蝕刻速率可能太慢而無法在後續襯墊移除蝕刻製程中所預設的時間內打穿。若氧摻雜區域3401具有過低的氧濃度，氧摻雜區域3401的蝕刻速率可能太快而無法減慢後續的襯墊移除蝕刻製程。
在一些實施例中，由於離子佈植製程IMP2，氧摻雜區域3401具有氧濃度梯度。更詳細來說，氧摻雜區域3401的氧濃度係氧摻雜區域3401內之深度的函數。舉例而言，氧濃度可隨著與氧摻雜區域3401之頂表面的距離增加而減少。在閘極介電蓋層340為氮化矽的一些實施例中，氧摻雜區域3401中的氧對氮原子比也是梯度的。舉例而言，氧摻雜區域3401中的氧對氮原子比可隨著與氧摻雜區域3401之頂表面的距離增加而減少。
在一些實施例中，摻雜區域3401之摻雜深度D3係自閘極介電蓋層340之頂表面延伸至閘極介電蓋層340中。在一些實施例中，對於3奈米科技世代，摻雜深度D3之範圍為約1埃至約50埃。在一些進一步的實施例中，閘極介電蓋層340之摻雜深度D3對最大厚度T3的比例範圍為約3%至約60%。若摻雜深度D3及/或D3/T3比例過小，摻雜區域3401可能太薄而無法減慢後續的襯墊移除蝕刻製程。若摻雜深度D3及/或D3/T3比例過大，摻雜區域3401可能太厚而無法在預期時間內被打穿。對於其他科技世代，例如20奈米世代、16奈米世代、10奈米世代、7奈米世代、及/或5奈米世代，摻雜深度D3的範 圍為約1nm至約20nm。
在一些實施例中，在離子佈植製程IMP2完成之後，可進行退火製程以回復在閘極介電蓋層340及/或源極/汲極接觸350中的佈植損壞。在另一些實施例中，可省略退火製程，因此摻雜區域3401可不經歷退火。
在圖36中，摻雜區域3401被形成在閘極介電蓋層340中之後，中間接觸蝕刻中止層360係接著形成在源極/汲極接觸350及摻雜區域3401上。然後，其他層間介電層370係形成在中間接觸蝕刻中止層360上。在一些實施例中，閘極介電蓋層340之未摻雜區域3402及中間接觸蝕刻中止層360皆係氮化矽，而層間介電層370係氧化矽(SiOx)，因此，層間介電層370及閘極介電蓋層340中的摻雜區域3401(例如氧摻雜區域)具有與未摻雜區域3402及中間接觸蝕刻中止層360皆不同的蝕刻選擇性。
在圖37中，層間介電層370係藉由利用第一蝕刻製程(亦稱為接觸蝕刻製程)ET3而被圖案化以形成閘極接觸開口O41及O42延伸穿過層間介電層370。在一些實施例中，接觸蝕刻製程ET3係異向性蝕刻製程，例如電漿蝕刻。關於接觸蝕刻製程ET3的製程細節係與前述之接觸蝕刻製程ET1相似，因此，為了簡潔的目的，不再重複說明之。
在如圖37所繪示之一些實施例中，閘極接觸開口O41的第一橫向尺寸(例如：第一最大寬度W41)及閘極接觸開口O42的第二橫向尺寸(例如：第二最大寬度W42) 係在接觸蝕刻製程ET3中同時形成。第二最大寬度W42可大於第一最大寬度W41。閘極接觸開口O41及O42之間的寬度差異可根據電路功能及/或設計規則而刻意形成。另一種方式，閘極接觸開口O41及O42之間的寬度差異可由於接觸蝕刻製程ET3的不精確性而不經意地形成，如前述關於閘極接觸開口O21及O22的說明。閘極接觸開口O41及O42的寬度差異使得較寬的閘極接觸開口O42係比較窄的閘極接觸開口O41更深。
在圖38A中，襯墊移除蝕刻製程ET4係進行以擊穿中間接觸蝕刻中止層360及閘極介電蓋層340，因此加深或向下延伸閘極接觸開口O41及O42至閘極結構320上的閘極金屬蓋層330。由於襯墊移除蝕刻製程ET4，閘極金屬蓋層340被暴露至加深的閘極接觸開口O41及O42的底部。襯墊移除蝕刻製程ET4的蝕刻劑及/或蝕刻條件係以使摻雜區域3401具有比中間接觸蝕刻中止層360及未摻雜區域3402更慢的蝕刻速率的方式來選擇。關於襯墊移除蝕刻製程ET4的製程細節係與前述之襯墊移除蝕刻製程ET2相似，因此，為了簡潔的目的，不再重複說明之。
因為摻雜區域3401及中間接觸蝕刻中止層360之間的蝕刻選擇性，當中間接觸蝕刻中止層360被擊穿，摻雜區域3401可減慢襯墊移除蝕刻製程ET4，進而當閘極接觸開口O41及O42接觸摻雜區域3401時，會減慢閘極接觸開口O41及O42的垂直蝕刻速率及深度增加。 因此，較窄的閘極接觸開口O41及較寬的閘極接觸開口O42之間的深度差異可藉由摻雜區域3401而減少。因此，減少的深度負載可防止虎牙般的圖案形成在較寬的閘極接觸開口O42中，進而減少漏電流的風險(例如自閘極接觸洩漏電流至源極/汲極接觸)。再者，當閘極接觸開口O41及O42接觸摻雜區域3401時，由於摻雜區域3401減慢垂直蝕刻速率而非側向蝕刻速率，襯墊移除蝕刻製程ET4可在蝕刻摻雜區域3401時側向擴大閘極接觸開口O41及O42的下部，以使閘極接觸開口O41及O42之底部寬度增加，且閘極接觸開口O21及O22可變得比在摻雜區域3401被打穿前更垂直。
在一些實施例中，閘極接觸開口O41及O42之側壁係線性且垂直地延伸穿過層間介電層370的全部厚度、中間接觸蝕刻中止層360的全部厚度以及閘極介電蓋層340的全部厚度，且沒有斜率變化。在另一些如圖38B所示的實施例中，閘極接觸開口O41及O42之下部分的側壁可變成錐形的，因為襯墊移除蝕刻製程ET4係以比蝕刻摻雜區域3401更快的垂直蝕刻速率來蝕刻閘極介電蓋層340的未摻雜區域3402，特別是當閘極介電蓋層340係由與中間接觸蝕刻中止層360相同的材料(例如：氮化矽)所形成時。在這種情況下，在閘極接觸開口O41及O42之上部分中的閘極接觸開口O41及O42之側壁可以比閘極接觸開口O41及O42之下部分中的更垂直(或更陡峭)，且閘極接觸開口O41及O42之側壁的斜率變化可以在摻 雜區域3401及未摻雜區域3402之間的界面。
在一些如圖38A所繪示的實施例中，較寬的閘極接觸開口O42可延伸至相鄰的閘極間隙壁260，造成閘極間隙壁260中的缺口角C42。此缺口角C42係由於接觸蝕刻製程ET3及/或襯墊移除蝕刻製程ET4的不精確性而不經意地形成。然而，即使如此，閘極間隙壁260不會被過度蝕刻而形成虎牙般的凹陷，因為較寬的閘極接觸開口O42中的深度增加會在打穿摻雜區域3401時變慢，如上所述。鑑於較寬的閘極接觸開口O42不具有或具有可忽略的虎牙般凹陷，可減少漏電流(例如源極/汲極接觸及後續形成在閘極接觸開口O42中的閘極接觸之間的漏電流)的風險。在閘極間隙壁260為雙層結構的一些實施例中，缺口的閘極間隙壁260具有階梯狀的頂表面結構，其中階梯狀頂表面結構的下階梯係以襯墊移除蝕刻製程ET4所凹陷的第一間隙壁層262的頂表面，而階梯狀頂表面結構的上階梯係襯墊移除蝕刻製程ET4所凹陷的第二間隙壁層264的頂表面。
在圖39A中，較窄的閘極接觸381及較寬的閘極接觸382係接著分別在較窄的閘極接觸開口O41及較寬的閘極接觸開口O42中形成，以透過閘極金屬蓋層330使電性連接至高k金屬閘極結構320。關於閘極接觸381及382的材料及製程細節係與前述之閘極接觸151及152相似，因此，為了簡潔的目的，不再重複說明之。
在一些實施例中，閘極接觸381及382承接閘極 接觸開口O41及O42的幾何形狀，其係具有垂直側壁輪廓且不具虎牙般的輪廓，因此，閘極接觸381及382亦具有垂直側壁輪廓且不具虎牙般的輪廓。更詳細地說，閘極接觸381及382之側壁係線性且垂直地延伸穿過層間介電層370的全部厚度、中間接觸蝕刻中止層360的全部厚度、介電蓋層340之摻雜區域3401的全部厚度以及介電蓋層340之未摻雜區域3402的全部厚度，且沒有斜率變化。在如圖39B所繪示之另一些實施例中，閘極接觸381及382之下部分的側壁可變成錐形的，因為襯墊移除蝕刻製程ET4係以比蝕刻摻雜區域3401更快的垂直蝕刻速率來蝕刻閘極介電蓋層340的未摻雜區域3402，特別是當閘極介電蓋層340係由與中間接觸蝕刻中止層360相同的材料(例如：氮化矽)所形成時。在這種情況下，在閘極接觸381及382之上部分中閘極接觸381及382之側壁係比閘極接觸381及382之下部分中的更垂直(或更陡峭)，且閘極接觸381及382之側壁的斜率變化可以在摻雜區域3401及未摻雜區域3402之間的界面。
基於上述說明，可看到本揭露在各種實施例中提供優勢。然而，應理解的是，另一些實施例可提供額外的優勢，且並非全部的優點都必要在此揭露，且沒有特定的優點係對所有實施例皆適用。有一優勢是閘極接觸開口的深度負載問題可被減緩。另一優勢是閘極接觸開口可具有更垂直的側壁輪廓。再一優勢是因為相較於錐形閘極接觸，具有垂直側壁輪廓的閘極接觸之底表面面積可增加，故閘 極接觸阻抗可減少。另一優勢是漏電流(例如自閘極接觸至源極/汲極接觸的漏電流)風險可減少。
在一些實施例中，一種方法包含形成閘極結構在閘極間隙壁之間且在半導體基材上；回蝕閘極結構，以降至閘極間隙壁之頂端之下；形成閘極介電蓋層在被回蝕的閘極結構上；進行離子佈植製程，以形成摻雜區域在閘極介電蓋層中；沉積接觸蝕刻中止層在閘極介電蓋層上，以及層間介電層在接觸蝕刻中止層上；進行第一蝕刻製程，以形成閘極接觸開口，延伸穿過層間介電層，且在達到閘極介電蓋層之摻雜區域之前終止；進行第二蝕刻製程，以加深閘極接觸開口，其中相對於蝕刻接觸蝕刻中止層，第二蝕刻製程係以較慢的蝕刻速率蝕刻閘極介電蓋層之摻雜區域；以及形成閘極接觸在被加深的閘極接觸開口內。在一些實施例中，相對於蝕刻閘極介電蓋層之摻雜區域，第二蝕刻製程係以較快的蝕刻速率蝕刻閘極介電蓋層之未摻雜區域。在一些實施例中，閘極介電蓋層係由與接觸蝕刻中止層之相同材料所組成。在一些實施例中，閘極介電蓋層及接觸蝕刻中止層係氮化物基。在一些實施例中，離子佈植製程植入氧、鍺、氬、氙或硼至閘極介電蓋層中。在一些實施例中，相對於接觸蝕刻中止層，閘極介電蓋層內的摻雜區域具有較高的氧濃度。在一些實施例中，相對於閘極介電蓋層內的未摻雜區域，閘極介電蓋層內的摻雜區域具有較高的氧濃度。在一些實施例中，方法更包含在進行離子佈植製程之後，在閘極介電蓋層上進行退火製程。在 一些實施例中，第一蝕刻製程係電漿蝕刻製程，電漿蝕刻製程係利用來自無氫氣體混合物所產生的電漿。在一些實施例中，第二蝕刻製程係電漿蝕刻製程，電漿蝕刻製程係利用來自含氫氣體混合物所產生的電漿。在一些實施例中，含氫氣體混合物係含氟氣體及氫氣的混合物。在一些實施例中，含氟氣體係CHF3氣體、CF4氣體或前述之組合。
在一些實施例中，方法包含在第一閘極結構上形成第一閘極介電蓋層及在第二閘極結構上形成第二閘極介電蓋層；在第一閘極介電蓋層內形成第一摻雜區域及在第二閘極介電蓋層內形成第二摻雜區域；在第一閘極介電蓋層及第二閘極介電蓋層上沉積接觸蝕刻中止層，及在接觸蝕刻中止層上沉積層間介電層；進行第一蝕刻製程，以形成第一閘極接觸開口及第二閘極接觸開口延伸穿過層間介電層，以暴露接觸蝕刻中止層，其中相對於第二閘極接觸開口，第一閘極接觸開口具有較小的寬度；在接觸蝕刻中止層上進行第二蝕刻製程，以使第一閘極接觸開口及第二閘極接觸開口朝第一閘極結構及第二閘極結構延伸，其中在第二蝕刻製程蝕刻穿過第一閘極介電蓋層內的第一摻雜區域之後，相對於蝕刻第一摻雜區域之前，第一閘極接觸開口之側壁輪廓變得更垂直；以及在進行第二蝕刻製程之後，在第一閘極接觸開口內形成第一閘極接觸以及在第二閘極接觸開口內形成第二閘極接觸。在一些實施例中，相對於第二閘極接觸開口，第一蝕刻製程造成第一閘極接觸開口具有較小的深度。在一些實施例中，在第二蝕刻製程蝕刻 穿過第一摻雜區域及第二摻雜區域之後，相對於蝕刻第一摻雜區域及第二摻雜區域之前，第一閘極接觸開口及第二閘極接觸開口之間的深度差變得較小。在一些實施例中，第二蝕刻製程利用具有氫氣的氣體混合物，而第一蝕刻製程係不具氫氣。
在一些實施例中，裝置包含在基材上的源極/汲極磊晶結構、分別在源極/汲極磊晶結構上的源極/汲極接觸、側向地介於源極/汲極接觸之間的閘極結構、在閘極結構上的閘極介電蓋層，且閘極介電蓋層之相對側壁分別接觸源極/汲極接觸，其中閘極介電蓋層之摻雜區域係自閘極介電蓋層之上表面延伸至閘極介電蓋層、延伸穿過源極/汲極接觸及閘極介電蓋層的接觸蝕刻中止層、在接觸蝕刻中止層上的層間介電層以及延伸穿過層間介電層、接觸中止層及閘極介電蓋層之摻雜區域的閘極接觸，以電性連接閘極結構。在一些實施例中，相對於閘極介電蓋層之未摻雜區域，閘極介電蓋層之摻雜區域具有較高的氧對氮的原子比。在一些實施例中，閘極介電蓋層之摻雜區域具有氧濃度梯度。在一些實施例中，閘極介電蓋層之摻雜區域係比接觸蝕刻中止層更薄。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭 露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。
12:基材
100:積體電路結構
104:鰭片
116:閘極間隙壁
118:第一間隙壁層
120:第二間隙壁層
122:磊晶結構
130:閘極結構
132:閘極介電層
134:功函數金屬層
136:填充金屬
138:金屬蓋層
142:閘極介電蓋層
1421:摻雜區域
1422:未摻雜區域
144:源極/汲極接觸
146:中間接觸蝕刻中止層
148:層間介電層
151,152:閘極接觸
C22:缺口角
DP:摻質

Claims (10)

  1. 一種半導體裝置的製造方法，包含：形成一閘極結構，在複數個閘極間隙壁之間，且在一半導體基材上；回蝕該閘極結構，以降至該些閘極間隙壁之複數個頂端之下；形成一閘極介電蓋層，在該被回蝕的閘極結構上；進行一離子佈植製程，以形成一摻雜區域在該閘極介電蓋層中；沉積一接觸蝕刻中止層及一層間介電層，其中該接觸蝕刻中止層在該閘極介電蓋層上，且該層間介電層在該接觸蝕刻中止層上；進行一第一蝕刻製程，以形成一閘極接觸開口，延伸穿過該層間介電層，且在達到該閘極介電蓋層之該摻雜區域之前終止；進行一第二蝕刻製程，以加深該閘極接觸開口，其中相對於蝕刻該接觸蝕刻中止層，該第二蝕刻製程係以較慢的一蝕刻速率蝕刻該閘極介電蓋層之該摻雜區域；以及形成一閘極接觸，在該被加深的閘極接觸開口內。
  2. 如請求項1所述之方法，其中相對於蝕刻該閘極介電蓋層之該摻雜區域，該第二蝕刻製程係以較快的一蝕刻速率蝕刻該閘極介電蓋層之一未摻雜區域。
  3. 如請求項1所述之方法，其中相對於該接觸蝕刻中止層，該閘極介電蓋層內的該摻雜區域具有較高的氧濃度。
  4. 如請求項1所述之方法，其中相對於該閘極介電蓋層內的該未摻雜區域，該閘極介電蓋層內的該摻雜區域具有較高的氧濃度。
  5. 如請求項1所述之方法，更包含：在進行該離子佈植製程之後，在該閘極介電蓋層上進行一退火製程。
  6. 一種半導體裝置的製造方法，包含：形成一第一閘極介電蓋層及一第二閘極介電蓋層，其中該第一閘極介電蓋層在一第一閘極結構上，且該第二閘極介電蓋層在一第二閘極結構上；形成一第一摻雜區域及一第二摻雜區域，其中該第一摻雜區域在該第一閘極介電蓋層內，且該第二摻雜區域在該第二閘極介電蓋層內；沉積一接觸蝕刻中止層及一層間介電層，其中該接觸蝕刻中止層在該第一閘極介電蓋層及該第二閘極介電蓋層上，且該層間介電層在該接觸蝕刻中止層上；進行一第一蝕刻製程，以形成一第一閘極接觸開口及一 第二閘極接觸開口延伸穿過該層間介電層，以暴露該接觸蝕刻中止層，其中相對於該第二閘極接觸開口，該第一閘極接觸開口具有較小的寬度；在該接觸蝕刻中止層上進行一第二蝕刻製程，以使該第一閘極接觸開口及該第二閘極接觸開口朝該第一閘極結構及該第二閘極結構延伸，其中在該第二蝕刻製程蝕刻穿過該第一閘極介電蓋層內的該第一摻雜區域之後，相對於蝕刻該第一摻雜區域之前，該第一閘極接觸開口之一側壁輪廓變得更垂直；以及在進行該第二蝕刻製程之後，形成一第一閘極接觸及一第二閘極接觸，其中該第一閘極接觸在該第一閘極接觸開口內，且該第二閘極接觸在該第二閘極接觸開口內。
  7. 如請求項6所述之方法，其中相對於該第二閘極接觸開口，該第一蝕刻製程造成該第一閘極接觸開口具有較小的一深度。
  8. 一種半導體裝置，包含：源極/汲極磊晶結構，在一基材上；源極/汲極接觸，分別在該源極/汲極磊晶結構上；一閘極結構，側向地介於該源極/汲極接觸之間；一閘極介電蓋層，在該閘極結構上，且該閘極介電蓋層之相對側壁分別接觸該源極/汲極接觸，其中該閘極介電蓋層之一摻雜區域係自該閘極介電蓋層之一上表面延伸至該 閘極介電蓋層；一接觸蝕刻中止層，延伸穿過該源極/汲極接觸及該閘極介電蓋層；一層間介電層，在該接觸蝕刻中止層上；以及一閘極接觸，延伸穿過該層間介電層、該接觸蝕刻中止層及該閘極介電蓋層之該摻雜區域，以電性連接該閘極結構。
  9. 如請求項8所述之裝置，其中相對於該閘極介電蓋層之一未摻雜區域，該閘極介電蓋層之該摻雜區域具有較高的氧對氮原子比。
  10. 如請求項8所述之裝置，其中該閘極介電蓋層之該摻雜區域係比該接觸蝕刻中止層更薄。
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