KR101898876B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법을 제공한다. 이 소자는 기판 상에 제1 방향으로 나란히 연장되고, 제1 방향과 수직한 제2 방향으로 이격된 배선들, 배선들 각각의 상부면에 배치된 배리어 유전 패턴들, 배리어 유전 패턴들 및 배선들 각각을 덮는 스페이서들, 및 스페이서들 상에 배치된 상부 층간 유전막을 포함하되, 인접한 상기 배선들 사이에 공극(air gap)이 배치된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEIVCES AND METHODS OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 배선 구조체들을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 소자 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자는 보다 고집적화 되고 있다. 반도체 소자의 고집적화가 심화될수록, 반도체 소자의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명의 배경이 되는 기술은 하기의 문헌들에 개시되어 있다.
1. 대한민국 공개특허공보 제10-2006-0114181호(2005.04.29.)
2. 대한민국 공개특허공보 제10-2010-0122701호(2009.05.13.)
3. 대한민국 공개특허공보 제10-2006-0005182호(2004.07.12.)
본 발명이 이루고자 하는 일 기술적 과제는 높은 신뢰성을 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자들을 제공한다. 본 발명의 일 실시예에 따른 반도체 소자는 기판 상에 제1 방향으로 나란히 연장되고, 상기 제1 방향과 수직한 제2 방향으로 이격된 배선들; 상기 배선들 각각의 상부면에 배치된 배리어 유전 패턴들; 상기 배리어 유전 패턴들 및 상기 배선들 각각을 덮는 스페이서들; 및 상기 스페이서들 상에 배치된 상부 층간 유전막을 포함하되, 인접한 상기 배선들 사이에 공극(air gap)이 배치될 수 있다.
상기 배리어 유전 패턴들은 상기 제1 방향으로 연장되고, 상기 제2 방향으로 이격될 수 있다. 상기 스페이서들은 상면 및 상기 상면의 양 단에서 수직하게 아래로 연장된 측벽부를 포함하되, 상기 스페이서들의 측벽부의 하부면은 상기 배선들의 상부면 및 하부면 사이에 배치될 수 있다. 인접한 상기 스페이서들 사이의 간격은 인접한 상기 배선들 사이의 간격보다 좁을 수 있다.
상기 공극은 상기 기판, 상기 스페이서들, 상기 배선들, 및 상기 상부 층간 유전막에 의하여 둘러싸일 수 있다. 상기 공극은 상기 배선들과 평행하게 연장될 수 있다. 상기 기판 상에 배치된 몰드막을 더 포함하되, 상기 배선들은 상기 몰드막을 관통하여 배치될 수 있다.
상기 배리어 유전 패턴들은 실리콘 질화물, 금속 질화물, 코발트 화합물 중 적어도 하나를 포함할 수 있다. 상기 스페이서들은 SiN, SiON, SiC, SiCN, SiO2 등의 실리콘 화합물, Ti, Ta 등의 금속 물질, 또는 TiN, TaN 등의 금속 질화물을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자는 기판 상에 배치되되, 스트링 선택 트랜지스터, 접지 선택 트랜지스터 및 상기 스트링 및 접지 선택 트랜지스터들 사이에 직렬로 연결된 복수의 셀 트랜지스터들을 포함하는 복수의 셀 스트링들; 상기 셀 스트링들 상에 배치되고 일 방향으로 나란히 연장되되, 상기 스트링 선택 트랜지스터의 드레인에 전기적으로 접속되는 배선들; 상기 배선들 각각의 상부면에 배치된 배리어 유전 패턴들; 상기 배리어 유전 패턴들 및 상기 배선들 각각을 덮는 스페이서들; 및 상기 배선들 상에 배치된 상부 층간 유전막을 포함하되, 인접한 상기 배선들 사이에 공극이 배치될 수 있다. 상기 스트링 선택 트랜지스터, 상기 셀 트랜지스터들 및 상기 접지 선택 트랜지스터는 상기 기판의 상부면에 수평적 또는 수직적으로 배열될 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 기 상에 배선 몰드막을 형성하는 단계; 상기 배선 몰드막 내에 제1 방향으로 나란히 연장되고, 상기 제1 방향에 수직한 제2 방향으로 서로 이격된 리세스들을 형성하는 단계; 기 리세스들 내에 배선들을 형성하는 단계; 각각의 상기 배선들 상에 배리어 유전 패턴들을 형성하는 단계; 상기 배리어 유전 패턴들 및 상기 배선들 각각을 덮는 스페이서들을 형성하는 단계; 상기 배선들 사이의 상기 배선 몰드막을 제거하는 단계; 및 상기 배선들 사이에 공극이 형성되도록, 상기 배선들 상에 상부 층간 유전막을 형성하는 단계를 포함할 수 있다.
상기 배리어 유전 패턴들을 형성하는 단계는, 상기 배선들의 상부면 일부를 식각하는 단계; 상기 배선들 상에 배리어 유전막을 형성하는 단계; 및 상기 배리어 유전막을 상기 배선 몰드막이 노출될 때까지 평탄화시키는 단계를 포함할 수 있다. 상기 스페이서들을 형성하는 단계는, 상기 배선 몰드막의 일부를 식각하는 단계; 노출된 상기 배리어 유전 패턴 및 노출된 상기 배선들을 덮는 스페이서들을 형성하는 단계; 및 상기 배선 몰드막을 제거하는 단계를 포함할 수 있다. 상기 배리어 유전 패턴들 및 상기 스페이서들은 상기 배선 몰드막과 식각 선택비를 가질 수 있다.
상술된 반도체 소자에 따르면, 배선들 상에 상부 층간 유전막이 배치되되, 상기 배선들 사이에 공극들이 형성된다. 이에 따라, 배선들간의 기생 정전용량을 최소화하여 우수한 반도체 소자를 구현할 수 있다.
또한, 배리어 유전 패턴들은 상기 배선들의 상부면에만 형성됨으로써, 층간 유전막들 내에 포함될 수 있는 수소 원자들이 반도체 소자의 외부로 원활히 배출될 수 있다. 이에 따라, 수소 원자들로 야기될 수 있는 반도체 소자의 신뢰성 저하를 최소화시킬 수 있다.
이에 더하여, 상기 배선들 및 상기 배리어 유전막을 덮는 상기 스페이서가 배치됨으로써 상기 배선들 간의 간격을 좁혀 상부 층간 유전막이 상기 배선들 사이의 공간으로 유입되는 것을 방지하여 공극의 재현성을 증가시킬 수 있다.
도 1a은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 1b는 도 1a의 I-I' 면을 따라 취해진 단면도이다.
도 1c는 도 1a의 II-II' 면을 따라 취해진 단면도이다.
도 2a은 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 2b는 도 2a의 III-III' 면을 따라 취해진 단면도이다.
도 2c는 도 2a의 IV-IV' 면을 따라 취해진 단면도이다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 도 1a의 I-I' 면을 따라 취해진 단면도들이다.
도 12a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 12b는 도 12a의 V-V' 면을 따라 취해진 단면도이다.
도 12c는 도 12a의 VI-VI' 면을 따라 취해진 단면도이다.
도 13a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 13b는 도 13a의 VII-VII' 면을 따라 취해진 단면도이다.
도 13c는 도 13a의 VIII-VIII' 면을 따라 취해진 단면도이다.
도 14는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 15는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 본 발명의 일 실시 예에 따른 반도체 장치를 도면들을 참조하여 설명한다.
도 1a은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이고, 도 1b는 도 1a의 I-I' 면을 따라 취해진 단면도이고, 도 1c는 도 1a의 II-II' 면을 따라 취해진 단면도이다.
도 1a 내지 도 1c를 참조하면, 기판(100) 상에 하부 층간 유전막(103)이 배치될 수 있다. 상기 기판(100)은 반도체 기판, 가령 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 하부 층간 유전막(103)은 단일층(single-layered) 또는 다중층(multi-layered)일 수 있다. 상기 하부 층간 유전막(103)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
상기 하부 층간 유전막(103) 내에 복수의 도전 필라들(105)이 배치될 수 있다. 상기 도전 필라들(105)은 상기 하부 층간 유전막(103)을 관통할 수 있으며, 서로 y축 방향으로 이격될 수 있다. 일 실시예에 따르면, 상기 도전 필라들(105)은 y축 방향을 따라 배열되어 하나의 열을 이룰 수 있다. 도 1a에 도시된 바와 같이, 상기 도전 필라들(105)의 평면은 원형 또는 타원형일 수 있으나, 이에 한정되는 것은 아니며 다양한 형태로 제공될 수 있다.
상기 도전 필라들(105)은 도전 물질을 포함할 수 있다. 예컨대, 상기 도전 필라들(105)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐 등), 도전성 금속 질화물(ex, 질화 티타늄 또는 질화 탄탈늄 등), 전이 금속(ex, 티타늄, 탄탈늄 등) 또는 도전성 금속-반도체 화합물(ex, 금속 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 하부 층간 유전막(103) 상에 x축 방향으로 나란히 연장된 배선들(150)이 배치될 수 있다. 상기 배선들(150)은 x축 방향에 수직한 y축 방향으로 서로 이격될 수 있다. 상기 x축 및 y축 방향들은 상기 기판(100)의 상부면과 평행할 수 있다.
상기 하부 층간 유전막(103) 상에 콘택 몰드막(110)이 더 배치될 수 있다. 이 경우, 각각의 상기 배선들(150)은 상기 콘택 몰드막(110)을 관통하여 각각의 상기 도전 필라들(105)의 상부면에 접속될 수 있다. 상기 배선들(150) 각각은 콘택부(미도시)를 포함할 수 있다. 상기 콘택부는 상기 배선들(150)의 하부면에 각각 연결될 수 있다. 상기 콘택부는 상기 각 배선(150)의 하부면의 일부분으로 아래로 연장되어, 상기 콘택 몰드막(110)을 관통할 수 있다. 상기 콘택부는 각각의 상기 배선들(150)과 경계면 없이 서로 접촉될 수 있다. 다른 실시예에서, 상기 콘택 몰드막(110)은 생략될 수 있다.
상기 콘택부를 포함하는 상기 배선들(150)은 도전 물질을 포함할 수 있다. 예컨대, 상기 배선들(150)은 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함할 수 있다. 도시하지 않았으나, 상기 배선들(150)은 금속의 확산을 최소화하기 위한 배리어 금속(ex, 질화 티타늄 또는 질화 탄탈늄 등)을 더 포함할 수 있다. 이에 더하여, 상기 배선들(150)은 티타늄 또는 탄탈늄 등과 같은 점착층(glue layer)을 더 포함할 수 있다.
각각의 상기 배선들(150) 상에 배리어 유전 패턴들(160)이 배치될 수 있다. 상기 배리어 유전 패턴들(160)은 상기 y축 방향으로 서로 이격된 상기 배선들(150) 각각의 상부면에 배치될 수 있다. 즉, 상기 배리어 유전 패턴들(160)은 상기 배선들(150)을 따라 x축 방향으로 연장되고, y축 방향으로 이격되어 배치될 수 있다. 상기 배리어 유전 패턴들(160)은 실리콘 질화물, Ta, Ti등의 금속, 금속 질화물, 코발트 화합물 중 적어도 하나를 포함할 수 있다. 상기 배리어 유전 패턴들(160)이 배치된 각각의 상기 배선들(150) 상에 스페이서들(170)이 배치될 수 있다. 일례로, 상기 스페이서들(170) 각각은 상면(170a) 및 상기 상면의 양 단에서 수직하게 아래로 연장된 측벽부(170b)를 포함할 수 있다. 상기 스페이서들의 상면(170a)은 상기 배리어 유전 패턴들(160)의 상부면을 덮도록 배치될 수 있다. 상기 스페이서들의 측벽부(170b)는 상기 배리어 유전 패턴들(160)의 측면을 덮도록 배치될 수 있으며, 상기 배선들(150)의 측면 일부를 덮도록 배치될 수 있다. 즉, 상기 스페이서들의 측벽부(170b)의 하부면은 상기 배선들(150)의 상부면 및 하부면 사이에 배치될 수 있으며, 상기 콘택 몰딩막(110)의 하부면보다 높은 레벨에 위치할 수 있다. 상기 스페이서들(170) 각각은 상기 배선들(150)을 따라 x축 방향으로 연장되고, y축 방향으로 이격되어 배치될 수 있다. 상기 스페이서들은 SiN, SiON, SiC, SiCN, SiO2 등의 실리콘 화합물, Ti, Ta 등의 금속 물질, 또는 TiN, TaN 등의 금속 질화물을 포함할 수 있다.
상기 스페이서들(170) 상에 상부 층간 유전막(190)이 배치될 수 있다. 상기 상부 층간 유전막(190)이 배치됨으로써, 상기 배선들(150) 사이에 공극들(180, air gap)이 형성될 수 있다. 구체적으로, 인접한 한 쌍의 상기 배선들(150) 사이에 각각의 상기 공극들(180)이 배치될 수 있다. 일례로, 상기 공극들(180)은 상기 상부 층간 유전막(190), 상기 스페이서들(170), 상기 배선들(150), 및 상기 콘택 몰드막(110)에 의하여 둘러싸인 형태일 수 있다. 상기 공극들(180)은 상기 배선들(150)과 평행하게 연장될 수 있다. 일 실시예에 따르면, 상기 공극들(180)의 상부면은 상기 스페이서(170)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 상부 층간 유전막(190)은 단일층(single-layered) 또는 다층(multi-layered)일 수 있다. 일 실시예에 따르면, 상기 상부 층간 유전막(190)은 산화물을 포함할 수 있다.
상술된 반도체 소자에 따르면, 상기 배선들(150) 사이에 상기 공극들(180)이 배치된다. 상기 공극들(180)로 인하여 인접한 상기 배선들(150)간의 기생 정전용량이 최소화될 수 있다. 이에 따라, 상기 배선들(150)의 기생 정전용량에 의한 신호 딜레이(delay)등을 최소화하여 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다.
또한 본 실시예에 따른 반도체 소자는 상기 배선들(150)의 상부면에 배치되고, 상기 배선들(150)을 따라 y축 방향으로 이격된 상기 배리어 유전 패턴들(160)이 배치된다. 즉, 상기 배리어 유전 패턴들(160)은 상기 배선들(150)의 상부면에만 형성됨으로써, 상기 배선들(150)의 상부 및 하부에 배치될 수 있는 층간 유전막들 내에 포함될 수 있는 수소 원자들이 반도체 소자의 외부로 원활히 배출될 수 있다. 이에 따라, 수소 원자들로 야기될 수 있는 반도체 소자의 신뢰성 저하를 최소화시킬 수 있다.
이에 더하여, 본 실시예에 따른 반도체 소자는 상기 배선들(150) 및 상기 배리어 유전 패턴들(160)을 덮는 상기 스페이서들(170)이 배치된다. 이로써, 상기 배선들(150) 간의 기생 정전용량을 더욱 최소화할 수 있으며, 상기 스페이서들(170)을 형성하여 상기 배선들(150) 간의 간격을 좁힘으로써, 상기 배선들(150) 상에 배치되는 상기 상부 층간 유전막(190) 형성 시, 상기 배선들(150) 사이의 공간으로 유입되는 것을 방지하여 공극의 재현성을 증가시킬 수 있다. 또한, 상기 공극들(180)에 의하여 상기 기생 정전용량이 최소화됨으로써, 상기 배선들(150)간의 간격을 최소화시킬 수 있다. 그 결과, 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
상술된 반도체 소자는 논리 소자, 반도체 기억 소자, 또는 논리 소자 및 기억 소자를 함께 포함하는 하이브리드 소자(hybrid device) 등 다양한 형태로 구현될 수 있다.
도 2a은 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 단면도이고, 도 2b는 도 2a의 III-III' 면을 따라 취해진 단면도이고, 도 2c는 도 2a의 IV-IV' 면을 따라 취해진 단면도이다.
도 2a 내지 도 2c에 도시된 반도체 소자에서, 도 1a 내지 도 1c에 도시된 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 2a 내지 도 2c를 참조하면, 기판(100) 상에 하부 층간 유전막(103)이 배치될 수 있으며, 상기 하부 층간 유전막(103) 상에 콘택 몰드막(110)이 배치될 수 있다. 상기 콘택 몰드막(110) 상에 x축 방향으로 나란히 연장된 배선들(150)이 배치될 수 있다. 상기 배선들(150)은 x축 방향에 수직한 y축 방향으로 서로 이격될 수 있다. 상기 배선들(150) 각각은 콘택부(미도시)를 포함할 수 있다. 상기 콘택부는 상기 각 배선(150)의 하부면의 일부분으로 아래로 연장되어, 상기 콘택 몰드막(110)을 관통할 수 있다. 상기 하부 층간 유전막(103) 내에 복수의 도전 필라들(105)이 배치될 수 있다. 상기 도전 필라들(105)은 상기 하부 층간 유전막(103)을 관통할 수 있으며, 서로 y축 방향으로 이격될 수 있다. 각각의 상기 배선들(150)은 상기 콘택 몰드막(110)을 관통하여 각각의 상기 도전 필라들(105)의 상부면에 접속될 수 있다.
일 실시예에 따르면, 도 2a에 개시된 바와 같이, 홀수 번째 배선들에 연결된 상기 도전 필라들(105)은 y축 방향으로 배열되어 제1 열을 구성할 수 있으며, 짝수 번째 배선들에 연결된 상기 도전 필라들(105)은 y축 방향으로 배열되어 상기 제1 열의 일 측에 배치된 제2 열을 이룰 수 있다. 상기 홀수 번째 및 짝수 번째 배선들(150)은 x축 방향으로 나란히 배열됨으로써, 상기 도전 필라들(105)은 x축 방향으로 중첩되지 않을 수 있다.
일 실시예에 따르면, 도 2a에 개시된 바와 같이, 상기 도전 필라들(105)은 y축 방향으로 지그재그 형태로 배열될 수 있다. 이에 따라, 상기 도전 필라들(105)은 상기 제1 열을 이루는 제1 그룹 및 상기 제2 열을 이루는 제2 그룹으로 구분되어 y축 방향으로 지그재그 형태로 배열될 수 있다.
상기 배선들(150) 및 상기 콘택 몰드막(110) 사이에 블로킹 유전 패턴(115)이 더 배치될 수 있다. 일 실시예에 따르면, 그 하부에 상기 도전 필라들(105)이 배치되지 않은 상기 배선들(150)의 아래에는 상기 블로킹 유전 패턴들(115)이 배치될 수 있다. 상기 블로킹 유전 패턴(115)은 상기 콘택 몰드막(110)에 대하여 식각선택비를 갖는 유전 물질을 포함할 수 있다. 상기 블로킹 유전 패턴들(115)은 상기 배선들(150)이 상기 도전 필라들(105)과 접속하는 콘택부를 형성할 때에, 식각저지막으로 기능할 수 있다. 다른 실시예에서, 상기 블로킹 유전 패턴(115)은 생략될 수 있다.
각각의 상기 배선들(150) 상에 배리어 유전 패턴들(160)이 배치될 수 있다. 상기 배리어 유전 패턴들(160)은 상기 y축 방향으로 서로 이격된 상기 배선들(150) 각각의 상부면에 배치될 수 있다. 즉, 상기 배리어 유전 패턴들(160)은 상기 배선들(150)을 따라 x축 방향으로 연장되고, y축 방향으로 이격되어 배치될 수 있다.
상기 배리어 유전 패턴들(160)이 배치된 각각의 상기 배선들(150) 상에 스페이서들(170)이 배치될 수 있다. 일례로, 상기 스페이서들(170) 각각은 상면(170a) 및 상기 상면의 양 단에서 수직하게 아래로 연장된 측벽부(170b)를 포함할 수 있다. 상기 스페이서들의 상면(170a)은 상기 배리어 유전 패턴들(160)의 상부면을 덮도록 배치될 수 있다. 상기 스페이서들의 측벽부(170b)는 상기 배리어 유전 패턴들(160)의 측면을 덮도록 배치될 수 있으며, 상기 배선들(150)의 측면 일부를 덮도록 배치될 수 있다. 즉, 상기 스페이서들의 측벽부(170b)의 하부면은 상기 배선들(150)의 상부면 및 하부면 사이에 배치될 수 있으며, 상기 콘택 몰딩막(110)의 하부면보다 높은 레벨에 위치할 수 있다. 상기 스페이서들(170) 각각은 상기 배선들(150)을 따라 x축 방향으로 연장되고, y축 방향으로 이격되어 배치될 수 있다.
상기 스페이서들(170) 상에 상부 층간 유전막(190)이 배치될 수 있다. 상기 상부 층간 유전막(190)이 배치됨으로써, 상기 배선들(150) 사이에 공극들(180, air gap)이 형성될 수 있다. 구체적으로, 인접한 한 쌍의 상기 배선들(150) 사이에 각각의 상기 공극들(180)이 배치될 수 있다. 일례로, 상기 공극들(180)은 상기 상부 층간 유전막(190), 상기 스페이서들(170), 상기 배선들(150), 및 상기 콘택 몰드막(110)에 의하여 둘러싸인 형태일 수 있다. 상기 공극들(180)은 상기 배선들(150)과 평행하게 연장될 수 있다. 일 실시예에 따르면, 상기 공극들(180)의 상부면은 상기 스페이서(170)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
다음으로, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 도면들을 참조하여 설명한다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 3 내지 도 11은 각각 도 1a의 I-I' 면을 따라 취해진 단면도들이다.
도 3을 참조하면, 기판(100) 상에 하부 층간 유전막(103)을 형성하고, 상기 하부 층간 유전막(103)을 관통하는 도전 필라들(105)을 형성할 수 있다. 상기 도전 필라들(105)은 제2 방향(도 1a의 y축 방향)을 따라 배열되어 하나의 열을 이룰 수 있다. 상기 도전 필라들(105)의 상부면들은 상기 하부 층간 유전막(103)의 상부면과 공면(coplanar)을 이룰 수 있다.
상기 기판(100) 상에 콘택 몰드막(110) 및 배선 몰드막(120)을 차례로 형성할 수 있다. 예컨대, 상기 콘택 및 배선 몰드막들(110, 120)은 산화물을 포함할 수 있다. 상기 배선 몰드막(120) 상에 제1 방향(도 1a의 x축 방향)으로 나란히 연장된 마스크 패턴(125)을 형성할 수 있다. 일례로, 상기 마스크 패턴(125)을 형성하는 것은 상기 배선 몰드막(120) 상에 마스크막을 형성하고, 상기 마스크막에 패터닝 공정을 수행하여 상기 마스크 패턴(125)을 형성할 수 있다. 상기 마스크 패턴(125)에 의하여 개구부들(131)이 정의될 수 있으며, 상기 개구부들(131)은 동시에 형성될 수 있다.
도 4를 참조하면, 상기 배선 몰드막(120) 및 상기 콘택 몰드막(110)을 식각하여 리세스들(145)을 형성할 수 있다. 일례로, 상기 리세스들(145)을 형성하는 것은 상기 노출된 마스크 패턴들(125)을 식각 마스크로 사용하여 노출된 상기 배선 몰드막(120) 및 상기 콘택 몰드막(110)을 연속적으로 식각하는 공정을 포함할 수 있다. 이에 따라, 상기 리세스들(145)은 상기 도전 필라들(105)을 노출시킬 수 있으며, 상기 리세스들(145)은 상기 제1 방향으로 나란히 연장될 수 있다. 다른 실시예에서, 도시하지 않았으나, 상기 콘택 몰드막(110) 상에 블로킹 유전막을 더 형성한 경우, 상기 블로킹 유전막을 식각 저지막으로 하여 상기 배선 몰드막(120)을 1차로 식각하고, 이후 상기 블로킹 유전막 및 상기 콘택 몰드막(110)을 2차 식각하여, 블로킹 유전 패턴 및 상기 리세스들(145)을 형성할 수 있다.
도 5를 참조하면, 상기 마스크 패턴(도 4의 125)을 제거한 후, 상기 기판(100) 상에 상기 리세스들(145)을 채우는 도전막(150a)을 형성할 수 있다. 상기 도전막(150a)은 상기 리세스들(145)을 따라 상기 제1 방향으로 연장되어 형성될 수 있다. 상기 도전막(150a)은 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함할 수 있다. 도시하지 않았으나, 상기 도전막(150a)은 금속의 확산을 최소화하기 위한 배리어 금속(ex, 질화 티타늄 또는 질화 탄탈늄 등)을 더 포함할 수 있다. 이에 더하여, 상기 도전막(150a)은 티타늄 또는 탄탈늄 등과 같은 점착층(glue layer)을 더 포함할 수 있다. 그 후, 상기 도전막(150a)을 상기 배선 몰드막(120)이 노출될 때까지 평탄화할 수 있다. 상기 도전막(150a)은 화학적, 기계적 연마 공정으로 평탄화될 수 있다.
다른 예로, 상기 하드마스크 패턴(125)이 잔존된 상태에서 상기 도전막(150a)이 형성될 수도 있다. 이 경우, 상기 도전막(150a)을 평탄화시킬 때, 상기 하드마스크 패턴들(125)이 제거될 수 있다.
도 6를 참조하면, 상기 콘택홀(145) 내의 상기 도전막(150a)의 상부면을 일부 식각하여 배선들(150)을 형성할 수 있다. 상기 식각 공정을 통하여 상기 배선들(150)의 상부면은 상기 배선 몰드막(120)의 상부면보다 낮게 형성될 수 있다. 상기 배선들(150)의 상부면은 실시예들에 따라 다양한 높이로 형성될 수 있다.
도 7을 참조하면, 상기 배선들(150)이 형성된 상기 기판(100) 상에 배리어 유전막(160a)을 형성할 수 있다. 상기 배리어 유전막(160a)은 증착 공정을 이용하여 형성될 수 있다. 상기 배리어 유전막(160a)은 상기 배선 몰드막(120)과 식각선택비를 갖는 물질을 포함할 수 있다. 일례로, 상기 배리어 유전막(160a)은 실리콘 질화막 또는 금속 질화막을 포함할 수 있다.
이 후, 도 8에 도시된 바와 같이, 상기 배리어 유전막(160a)을 상기 배선 몰드막(120)이 노출될 때까지 평탄화시켜, 배리어 유전 패턴들(160)을 형성할 수 있다. 상기 배리어 유전 패턴들(160)의 상부면은 상기 배선 몰드막(120)의 상부면과 공면을 이룰 수 있다. 상기 평탄화 공정은 화학적, 기계적 연마 공정을 이용하여 수행될 수 있다. 이로써, 각각의 상기 배리어 유전 패턴들(160)은 각각의 상기 배선들(150)의 상부면에만 형성될 수 있다. 즉, 상기 배리어 유전 패턴들(160)은 상기 배선들(150)을 따라 상기 제1 방향으로 연장되고, 상기 제2 방향으로 이격되도록 형성될 수 있다.
상기 배리어 유전 패턴들(160)은 상기 배선들(150)의 상부면에만 형성됨으로써, 상기 배선들(150)의 상부 및 하부, 또는 상기 배선들(150) 내에 배치될 수 있는 층간 유전막들 내에 포함될 수 있는 수소 원자들이 반도체 소자의 외부로 원활히 배출될 수 있다. 이에 따라, 수소 원자들로 야기될 수 있는 반도체 소자의 신뢰성 저하를 최소화시킬 수 있다.
도 9를 참조하면, 상기 배선 몰드막(120)을 식각할 수 있다. 상기 배선 몰드막(120)은 상기 배리어 유전 패턴(160)과의 식각 선택비를 이용하여 식각될 수 있다. 상기 식각 공정을 통해, 상기 배선 몰드막(120)의 전부 또는 일부가 제거될 수 있다.
일 실시예에 따르면, 상기 배선 몰드막(120)을 일부 식각하여, 상기 배선 몰드막(120)의 높이를 낮출 수 있다. 다른 예로, 상기 배선 몰드막(120)을 전부 식각하여 제거할 수 있으며, 이 경우 상기 콘택 몰드막(110)은 식각저지막으로 이용될 수 있다. 즉, 상기 배선 몰드막(120)은 전부 식각되어 제거되거나, 일부 식각되어 잔존할 수 있다. 상기 배선 몰드막(120)이 일부 식각되어 잔존하는 경우, 상기 배선 몰드막(120)의 높이는 다양하게 조절될 수 있다. 한편, 도 9에 도시된 바에 따르면, 상기 배선 몰드막(120)은 일부 식각되어 잔존할 수 있다. 일례로, 상기 배선 몰드막(120)의 상부면은 상기 배선들(150)의 상부면보다 낮은 레벨에 위치하도록 형성될 수 있다.
이 후, 상기 배리어 유전 패턴들(160)이 형성된 상기 배선들(150)을 덮는 스페이서들(170)을 형성할 수 있다. 상기 스페이서들(170)은 상기 배선들(150) 및 상기 배리어 유전 패턴들(160) 상에 형성됨으로써, 상기 제1 방향으로 연장되고, 상기 제2 방향으로 이격되어 형성될 수 있다. 상기 스페이서들은 SiN, SiON, SiC, SiCN, SiO2 등의 실리콘 화합물, Ti, Ta 등의 금속 물질, 또는 TiN, TaN 등의 금속 질화물을 포함할 수 있다.
일 실시예에 따르면, 상기 스페이서들(170) 각각은 상면(170a) 및 상기 상면(170a)의 양 단에서 수직하게 아래로 연장된 측벽부(170b)를 포함할 수 있다. 상기 스페이서들의 상면(170a)은 상기 배리어 유전 패턴들(160)의 상면을 덮을 수 있으며, 상기 스페이서들의 측벽부(170b)는 상기 배리어 유전 패턴들(160)의 측면 전부와 상기 배선들(150)의 측면 일부를 덮을 수 있다. 상기 스페이서들의 측벽부(170b)의 길이는 상기 배선 몰드막(120)의 높이에 의해 정의될 수 있다. 즉, 상기 배선 몰드막(120)의 높이를 조절함에 따라 상기 스페이서들의 측벽부(170b)의 길이는 다양하게 조절될 수 있다.
다른 실시예에 따르면, 스페이서 식각 공정을 통해 상기 스페이서들의 상면(170a)을 제거할 수 있다. 예를 들어, 상기 스페이서들(170)이 수소 확산이 어려운 실리콘 질화물 또는 금속 질화물을 포함하는 경우, 상기 스페이서들의 상면(170a)을 제거하여, 상기 측벽부(170b)만을 갖도록 형성될 수 있다.
상기 스페이서들(170)이 형성됨에 따라, 상기 배선들(150)의 하부 영역 사이의 간격(w1)보다 상기 배선들(150)의 상부 영역 사이의 간격(w2)이 좁을 수 있다.
도 10를 참조하면, 상기 배선 몰드막(120)을 제거할 수 있다. 상기 배선 몰드막(120)을 제거하는 것은 건식 또는 습식 식각 공정을 이용하여 수행될 수 있다. 상기 배선 몰드막(120)이 제거됨으로써 상기 배선들(150) 사이에는 빈 공간(180a)들이 형성될 수 있다. 이 때, 상기 콘택 몰드막(110)이 함께 제거될 수 있으며, 다른 예에서 상기 배선 몰드막(120)을 제거하는 과정은 생략될 수도 있다.
도 11을 참조하면, 상기 배리어 유전 패턴들(160) 및 상기 스페이서들(170)이 형성된 상기 배선들(150) 상에 상부 층간 유전막(190)을 형성할 수 있다. 이때, 상기 배선들(150) 사이에 공극(180)이 형성될 수 있다.
일례로, 상기 공극(180)은 도포성(conformality)이 좋지 않은 산화막을 포함하는 상기 상부 층간 유전막(190)을 증착함으로써, 상기 배선들(150) 사이에 형성될 수 있다. 상기 공극(180)의 크기는 상기 스페이서들(170)의 증착 두께를 변화시킴으로써 조절될 수 있다.
일 실시예에 따르면, 상기 상부 층간 유전막(190)은 화학 기상 증착 공정(CVD 공정)으로 형성될 수 있다. 상기 상부 층간 유전막(190)을 위한 상기 CVD 공정은 열 에너지, 플라즈마 에너지, 또는 열/플라즈마 에너지를 사용할 수 있다. 상기 상부 층간 유전막(190)은 단일 CVD 공정(single CVD process)으로 형성될 수 있으며, 이와는 다르게 다중 CVD 공정(multi CVD process)으로 형성될 수도 있다. 상기 상부 층간 유전막(190)은 ALD 산화물, 플라즈마를 이용하는 상기 TEOS-CVD 공정에 의해 형성된 산화물, 및 상기 고온 CVD 공정에 의해 형성된 산화물을 포함할 수 있다.
도 10에서 설명한 바와 같이, 상기 스페이서들(170)이 형성된 상기 배선들(150) 상에 상기 상부 층간 유전막(190)을 형성하는 경우, 상기 배선들(150)의 상부 영역 사이의 간격이(W2)이 좁아짐으로써 상기 상부 층간 유전막(190)이 상기 배선들(150) 사이의 공간으로 유입되는 것을 방지할 수 있다. 이로써, 상기 상부 층간 유전막(190), 상기 스페이서들(170), 상기 배선들(150), 및 상기 콘택 몰드막(110)에 의하여 둘러싸인 상기 공극(180)이 형성될 수 있으며, 상기 공극(180) 형성의 재현성을 극대화할 수 있다. 상기 배선들(150) 사이에 공극(180)이 형성됨에 따라, 상기 배선들(150)간의 기생 정전용량을 최소화하여 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다. 이에 더하여, 상기 공극들(180)에 의하여 상기 기생 정전용량이 최소화됨으로써 상기 배선들(150) 간의 간격을 최소화시킬 수 있다. 그 결과, 고집적화에 최적화된 반도체 소자를 구현할 수 있다.
도 12a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 12b는 도 12a의 V-V' 면을 따라 취해진 단면도이고, 도 12c는 도 12a의 VI-VI' 면을 따라 취해진 단면도이다. 본 실시예는 상술된 실시예들에서 개시된 배선 구조를 포함하는 반도체 기억 소자를 개시한다. 상술된 실시예들과 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 12a 내지 도 12c를 참조하면, 기판(100)에 소자분리 패턴(302)에 배치되어 활성부들(305)을 정의할 수 있다. 상기 활성부(305)는 상기 소자분리 패턴(302)에 의하여 둘러싸인 상기 기판(100)의 일부분에 해당할 수 있다. 상기 활성부들(305)은 제1 방향으로 나란히 연장될 수 있다. 상기 활성부들(305)은 상기 제1 방향에 수직한 제2 방향으로 서로 이격될 수 있다. 상기 제1 방향은 도 12a의 x축 방향에 해당할 수 있으며, 상기 제2 방향은 도 12a의 y축 방향에 해당할 수 있다. 상기 활성부들(305)은 제1 도전형의 도펀트로 도핑될 수 있다.
스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 상기 제2 방향으로 나란히 연장되어, 상기 활성부들(305)을 가로지를 수 있다. 복수의 워드 라인들(WL)이 상기 스트링 및 접지 선택 라인들(SSL, GSL) 사이에 배치될 수 있다. 상기 워드 라인들(WL)은 상기 제2 방향으로 나란히 연장되어, 상기 활성부들(305)을 가로질 수 있다. 상기 스트링 선택 라인(SSL) 일측의 상기 각 활성부(305) 내에 공통 드레인(310d)이 배치될 수 있으며, 상기 접지 선택 라인(GSL) 일측의 상기 각 활성부(305) 내에 공통 소오스(310s)가 배치될 수 있다. 상기 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)은 상기 공통 드레인(310d) 및 공통 소오스(310s) 사이에 배치될 수 있다. 상기 워드 라인(WL) 양측의 상기 활성부(305)에 셀 소오스/드레인(310c)이 배치될 수 있다. 상기 공통 드레인(310d) 및 공통 소오스(310s)는 제2 도전형의 도펀트로 도핑될 수 있다. 상기 셀 소오스/드레인(310c)은 상기 제2 도전형의 도펀트로 도핑될 수 있으며, 다른 예로 도핑되지 않을 수 있다.
일례로, 상기 워드 라인들(WL)은 상기 활성부(305) 상에 차례로 적층된 터널 유전막, 전하 저장층, 블로킹 유전막 및 제어 게이트를 포함할 수 있다. 상기 전하 저장층은 반도체 물질로 형성되는 플로팅 게이트일 수 있으며, 이와는 다르게 전하를 저장할 수 있는 트랩들을 갖는 유전막(ex, 질화막)일 수 있다. 상기 블로킹 유전막은 상기 터널 유전막에 비하여 높은 상수를 갖는 고유전 물질(ex, 산화하프늄, 산화알루미늄 등)을 포함할 수 있다. 상기 블로킹 유전막은 단일층 또는 다층일 수 있다. 상기 터널 유전막은 단일층 또는 다층일 수 있다. 상기 터널 유전막은 열산화막을 포함할 수 있다.
상기 스트링 선택 라인(SSL)은 상기 활성부(305)를 가로지르는 스트링 선택 게이트 및 스트링 선택 게이트와 활성부(305) 사이에 개재된 제1 게이트 유전막을 포함할 수 있다. 상기 접지 선택 라인(GSL)은 상기 활성부(305)를 가로지르는 접지 선택 게이트, 및 상기 접지 선택 게이트와 활성부(305) 사이에 개재된 제2 게이트 유전막을 포함할 수 있다.
상기 각 워드 라인(WL)들, 및 상기 각 워드 라인들(WL) 양측의 셀 소오스/드레인(310c)은 셀 트랜지스터에 포함될 수 있으며, 상기 스트링 선택 라인(SSL) 및 상기 스트링 선택 라인(SSL) 양측의 공통 드레인(310d) 및 셀 소오스/드레인(310c)은 스트링 선택 트랜지스터에 포함될 수 있다. 상기 접지 선택 라인(GSL) 및 상기 접지 선택 라인(GSL) 양측의 공통 소오스(310s) 및 셀 소오스/드레인(310c)은 접지 선택 트랜지스터에 포함될 수 있다. 상기 각 활성부(305)에 셀 스트링이 형성될 수 있다. 상기 셀 스트링은 스트링 선택 트랜지스터, 접지 선택 트랜지스터 및 서로 직렬로 연결된 복수의 셀 트랜지스터들을 포함할 수 있다. 상기 스트링 선택 트랜지스터는 상기 복수의 셀 트랜지스터들의 일단에 직렬로 연결될 수 있으며, 상기 접지 선택 트랜지스터는 상기 복수의 셀 트랜지스터들의 타단에 직렬로 연결될 수 있다. 본 실시예에 따른 상기 셀 스트링 내 스트링 선택, 셀 및 접지 선택 트랜지스터들은 상기 기판(100) 상에 수평적으로 배열될 수 있다.
하부 층간 유전막(103)이 상기 라인들(SSL, WL, GSL)을 갖는 상기 기판(100) 전면 상에 배치될 수 있다. 공통 소오스 라인(CSL)이 상기 하부 층간 유전막(103) 내에 배치되어, 상기 제2 방향으로 연장될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 활성부들(305)에 형성된 상기 공통 소오스들(310s)과 접속될 수 있다.
도전 필라들(105)이 상기 하부 층간 유전막(103)을 관통하여 상기 공통 드레인들(310d)에 각각 접속될 수 있다. 상기 도전 필라들(105)은 상기 제2 방향으로 하나의 열을 이루며 배열될 수 있으며, 이와는 달리 상기 제2 방향으로 지그재그 형태로 배열될 수 있다.
상기 하부 층간 유전막(103) 상에 도 1a 내지 도 2c를 참조하여 설명한 콘택 몰드막(110), 배선들(150), 배리어 유전 패턴들(160) 및 스페이서들(170)이 배치될 수 있다. 상부 층간 유전막(190)이 상기 배선들(150) 상에 배치될 수 있다. 이때, 상기 배선들(150) 사이에 공극(180)이 형성될 수 있다. 각각의 상기 배선들(150)은 각각의 상기 도전 필라들(105)의 상부면에 접속될 수 있으며, 이에 따라 상기 배선들(150)은 상기 공통 드레인(310d)에 전기적으로 접속될 수 있다. 상기 배선들(150)은 반도체 기억 소자의 비트 라인들에 해당할 수 있다. 본 실시예에 따르면, 상기 배선들(150)은 상기 기판(100)에 수평적으로 배열된 셀 스트링의 스트링 선택 트랜지스터의 드레인에 전기적으로 접속될 수 있다.
도 13a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 13b는 도 13a의 VII-VII' 면을 따라 취해진 단면도이고, 도 13c는 도 13a의 VIII-VIII' 면을 따라 취해진 단면도이다. 본 실시예에서는 다른 형태의 반도체 기억 소자를 개시한다.
도 13a 내지 도 13c를 참조하면, 기판(100) 상에 복수의 게이트 구조체들(420)이 배치될 수 있다. 상기 게이트 구조체들(420)은 제1 방향으로 서로 이격될 수 있다. 게이트 구조체들(420)은 상기 제1 방향에 수직한 제2 방향으로 나란히 연장될 수 있다. 상기 제1 방향 및 제2 방향은 각각 도 13a의 x축 방향 및 y축 방향에 해당할 수 있다. 상기 기판(100)은 제1 도전형의 도펀트로 도핑될 수 있다.
상기 각 게이트 구조체(420)는 교대로 그리고 반복적으로 적층된 유전 패턴들(405) 및 게이트 패턴들(410)을 포함할 수 있다. 복수의 수직형 활성 패턴들(430)이 상기 적층된 유전 패턴들(405) 및 게이트 패턴들(410)을 연속적으로 관통할 수 있다. 상기 수직형 활성 패턴들(430)은 상기 기판(100)에 접촉될 수 있다. 일 실시예에 따르면, 상기 각 게이트 구조체(420)를 관통하는 수직형 활성 패턴들(430)은 상기 제2 방향으로 지그재그 형태로 배열될 수 있다. 상기 수직형 활성 패턴(430)은 반도체 물질을 포함할 수 있다. 상기 수직형 활성 패턴(430)은 언도프트(undoped) 상태일 수 있다. 이와는 달리, 상기 수직형 활성 패턴(430)은 상기 제1 도전형의 도펀트로 도핑된 상태일 수도 있다.
데이터 저장막(415)이 상기 수직형 활성 패턴(430)의 측벽 및 상기 게이트 패턴들(410) 사이에 개재될 수 있다. 상기 데이터 저장막(415)은 터널 유전막, 전하저장층 및 블로킹 유전막을 포함할 수 있다. 상기 터널 유전막은 상기 수직형 활성 패턴(430)에 인접하고, 상기 블로킹 유전막은 상기 게이트 패턴들(410)에 인접할 수 있다. 상기 전하저장층은 상기 터널 유전막 및 블로킹 유전막 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 수직형 활성 패턴(430)은 내부가 빈 쉘(shell) 형태일 수 있으며, 이 때 상기 수직형 활성 패턴(430)의 내부는 충전 유전 패턴(425)에 의하여 채워질 수 있다. 상기 충전 유전 패턴(425) 상에는 캐핑 반도체 패턴(435)이 배치될 수 있다. 상기 캐핑 반도체 패턴(435)은 상기 수직형 활성 패턴(430)과 접촉될 수 있다. 적어도 상기 캐핑 반도체 패턴(435)은 상기 제2 도전형의 도펀트로 도핑되어 공통 드레인이 형성될 수 있다. 이와는 다르게, 상기 수직형 활성 패턴(430)은 필라 형태일 수도 있다. 이 경우에, 상기 충전 유전 패턴(425) 및 캐핑 반도체 패턴(435)은 생략될 수 있다.
상기 수직형 활성 패턴(430)이 필라 형태인 경우, 상기 게이트 패턴들(410) 중에서 최상위에 위치한 게이트 패턴 보다 높은 상기 수직형 활성 패턴(430)의 일부분은 상기 제2 도전형의 도펀트로 도핑되어, 상기 공통 드레인이 형성될 수 있다. 상기 게이트 구조체들(420) 사이의 상기 기판(100) 내에 공통 소오스 영역(450)이 배치될 수 있다. 상기 공통 소오스 영역(450)은 상기 제2 도전형의 도펀트로 도핑될 수 있다. 소자분리 패턴(440)이 상기 게이트 구조체들(420) 사이를 채울 수 있다.
상기 각 게이트 구조체(420) 내의 적층된 게이트 패턴들(410) 중에서 최하위의 게이트 패턴은 접지 선택 트랜지스터에 포함될 수 있으며, 최상위의 게이트 패턴은 스트링 선택 트랜지스터에 포함될 수 있다. 상기 최하위 및 최상위의 게이트 패턴들 사이에 적층된 게이트 패턴들은 셀 트랜지스터들에 각각 포함될 수 있다. 상기 최하위 및 최상위의 게이트 패턴들 사이의 각 게이트 패턴 및 상기 수직형 활성 패턴(430)이 교차하는 지점에 상기 셀 트랜지스터가 형성될 수 있다. 상기 셀 트랜지스터는 비휘발성 특성을 가질 수 있다. 상기 수직형 활성 패턴(430)에 의하여 상기 적층된 접지 선택 트랜지스터, 셀 트랜지스터들, 및 스트링 선택 트랜지스터는 직렬로 연결되어 셀 스트링을 구성할 수 있다. 상기 셀 스트링 내 트랜지스터들은 상기 기판(100)의 상부면에 수직적으로(vertically) 적층될 수 있다.
상기 게이트 구조체들(420) 및 소자분리 패턴(440) 상에 도 1a 내지 도 2c의 콘택 몰드막(110), 배선들(150), 배리어 유전 패턴들(160), 및 스페이서들(170)이 배치될 수 있다. 상기 배선들(150) 상에 상부 층간 유전막(190)이 배치될 수 있으며, 이때, 상기 배선들(150) 사이에는 공극들(180)이 배치될 수 있다. 상기 각 배선들(150)에 연결된 콘택부는 상기 공통 드레인에 접속될 수 있다. 상기 배선들(150)은 상기 각 게이트 구조체(420)를 관통하는 복수의 수직형 활성 패턴들(430)에 각각 전기적으로 접속될 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 다른 기능을 수행하는 반도체 소자(ex, 컨트롤러 및/또는 논리 소자 등)을 더 포함할 수도 있다.
도 14는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상술된 제1 및 제2 실시예들에 개시된 반도체 소자들이 논리 소자로 구현되는 경우에, 상기 컨트롤러(1110)는 상기 제1 및 제2 실시예들의 반도체 소자들 중에 어느 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 따른 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 15는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들의 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 제1 방향으로 나란히 연장되고, 상기 제1 방향과 수직한 제2 방향으로 이격된 배선들;
    상기 배선들 각각의 상부면에 배치된 배리어 유전 패턴들;
    상기 배리어 유전 패턴들 및 상기 배선들의 측면 상부를 각각 덮는 스페이서들; 및
    상기 스페이서들 상에 배치된 상부 층간 유전막을 포함하되,
    인접한 상기 배선들 사이에 공극(air gap)이 배치되며,
    상기 스페이서들은 상면 및 상기 상면의 양 단에서 수직하게 아래로 연장된 측벽부를 포함하고,
    상기 스페이서들의 측벽부의 하부면은 상기 배선들의 상부면 및 하부면 사이에 배치되고,
    상기 스페이서들의 측벽부의 하부면은 상기 배리어 유전 패턴의 하부면보다 낮게 배치되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 배리어 유전 패턴들은 상기 제1 방향으로 연장되고, 상기 제2 방향으로 이격된 반도체 소자.
  3. 제 1 항에 있어서,
    상기 공극은 상기 배선들의 측면의 적어도 일부와 직접 접하는 반도체 소자.
  4. 제 1 항에 있어서,
    인접한 상기 스페이서들 사이의 간격은 인접한 상기 배선들 사이의 간격보다 좁은 반도체 소자.
  5. 제 1 항에 있어서,
    상기 공극은 상기 기판, 상기 스페이서들, 상기 배선들, 및 상기 상부 층간 유전막에 의하여 둘러싸인 반도체 소자.
  6. 기판 상에 배치되되, 스트링 선택 트랜지스터, 접지 선택 트랜지스터 및 상기 스트링 및 접지 선택 트랜지스터들 사이에 직렬로 연결된 복수의 셀 트랜지스터들을 포함하는 복수의 셀 스트링들;
    상기 셀 스트링들 상에 배치되고 일 방향으로 나란히 연장되되, 상기 스트링 선택 트랜지스터의 드레인에 전기적으로 접속되는 배선들;
    상기 배선들 각각의 상부면에 배치된 배리어 유전 패턴들;
    상기 배리어 유전 패턴들 및 상기 배선들의 측면 상부를 각각 덮는 스페이서들; 및
    상기 스페이서들 상에 배치된 상부 층간 유전막을 포함하되,
    인접한 상기 배선들 사이에 공극이 배치되며,
    상기 스페이서들은 상면 및 상기 상면의 양 단에서 수직하게 아래로 연장된 측벽부를 포함하고,
    상기 스페이서들의 측벽부의 하부면은 상기 배선들의 상부면 및 하부면 사이에 배치되고,
    상기 스페이서들의 측벽부의 하부면은 상기 배리어 유전 패턴의 하부면보다 낮게 배치되는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 공극은 상기 배선들의 측면의 적어도 일부와 직접 접하는 반도체 소자.
  8. 기판 상에 배선 몰드막을 형성하는 단계;
    상기 배선 몰드막 내에 제1 방향으로 나란히 연장되고, 상기 제1 방향에 수직한 제2 방향으로 서로 이격된 리세스들을 형성하는 단계;
    상기 리세스들 내에 배선들을 형성하는 단계;
    각각의 상기 배선들 상에 배리어 유전 패턴들을 형성하는 단계;
    상기 배리어 유전 패턴들 및 상기 배선들 각각을 덮는 스페이서들을 형성하는 단계;
    상기 배선들 사이의 상기 배선 몰드막을 제거하는 단계; 및
    상기 배선들 사이에 공극이 형성되도록, 상기 배선들 상에 상부 층간 유전막을 형성하는 단계를 포함하되,
    상기 스페이서들은 상면 및 상기 상면의 양 단에서 수직하게 아래로 연장된 측벽부를 포함하고,
    상기 스페이서들의 측벽부의 하부면은 상기 배선들의 상부면 및 하부면 사이에 위치하도록 형성되고,
    상기 스페이서들의 측벽부의 하부면은 상기 배리어 유전 패턴의 하부면보다 낮게 형성되는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 배리어 유전 패턴들을 형성하는 단계는,
    상기 배선들의 상부면 일부를 식각하는 단계;
    상기 배선들 상에 배리어 유전막을 형성하는 단계; 및
    상기 배리어 유전막을 상기 배선 몰드막이 노출될 때까지 평탄화시키는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제 8 항에 있어서,
    상기 스페이서들을 형성하는 단계는,
    상기 배선 몰드막의 일부를 식각하는 단계;
    노출된 상기 배리어 유전 패턴 및 노출된 상기 배선들을 덮는 스페이서들을 형성하는 단계; 및
    상기 배선 몰드막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
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