KR20120053799A - 반도체 장치 및 반도체 장치의 형성 방법 - Google Patents

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Abstract

반도체 장치의 형성 방법이 제공된다. 반도체 장치의 형성 방법은 기판 상에 콘택 몰드층을 형성하되, 상기 콘택 몰드층 내에서 모바일 원자의 확산 계수는 질화물 내에서 모바일 원자의 확산 계수보다 큰 것, 상기 콘택 몰드층 상에, 제1 방향으로 연장되는 그루브들을 포함하는 배선 몰드층을 형성하되, 상기 그루브들은 상기 콘택 몰드층을 노출시키고, 상기 배선 몰드층은 상기 콘택 몰드층에 대해서 식각 선택비를 갖는 물질을 포함하는 것, 상기 각 그루브에 의해 노출된 상기 콘택 몰드층의 일부를 식각하여, 상기 콘택 몰드층을 내에, 상기 각 그루브와 연통되는 홀을 형성하는 것 및 상기 각 홀 내의 콘택부 및 상기 각 그루브 내의 배선을 형성하는 것을 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 형성 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF FORMING THE SAME}
본 발명은 반도체 장치 및 그의 형성 방법에 관한 것으로 더욱 상세하게는 배선 구조체들을 포함하는 반도체 장치 및 그의 형성 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 장치, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화 되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 높은 신뢰성을 갖는 반도체 장치 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 장치 및 그 형성 방법을 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 장치의 형성 방법들을 제공한다. 본 발명의 일 실시예에 따른 반도체 장치의 형성 방법은 기판 상에 콘택 몰드층을 형성하되, 상기 콘택 몰드층 내에서 모바일 원자의 확산 계수는 질화물 내에서 모바일 원자의 확산 계수보다 큰 것, 상기 콘택 몰드층 상에, 제1 방향으로 연장되는 그루브들을 포함하는 배선 몰드층을 형성하되, 상기 그루브들은 상기 콘택 몰드층을 노출시키고, 상기 배선 몰드층은 상기 콘택 몰드층에 대해서 식각 선택비를 갖는 물질을 포함하는 것, 상기 각 그루브에 의해 노출된 상기 콘택 몰드층의 일부를 식각하여, 상기 콘택 몰드층을 내에, 상기 각 그루브와 연통되는 홀을 형성하는 것 및 상기 각 홀 내의 콘택부 및 상기 각 그루브 내의 배선을 형성하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 각 홀은 상기 제1 방향에 평행한 상기 각 그루브의 측벽에 대해서 자기 정렬된 측벽을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 형성 방법은 상기 배선의 상부면 상에 캐핑막을 형성하는 것 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 형성 방법은 상기 캐핑막을 형성하기 전에, 상기 배선들 사이의 상기 배선 몰드층을 제거하여 빈 공간들을 형성하는 것을 더 포함할 수 있다. 상기 캐핑막은 상기 배선의 상부면 및 상기 빈 공간의 내면을 콘포말하게 덮도록 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 형성 방법은 상기 캐핑막을 형성한 후에, 상기 콘택 몰드층 상에 상기 빈 공간들의 적어도 일부를 채우는 유전막을 형성하는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 유전막을 형성하는 것은, 상기 빈 공간들의 상단들을 덮어서 상기 각 빈 공간 내에 공극을 형성하는 것을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 형성 방법은 상기 캐핑막을 형성하기 전에 상기 배선 몰드층을 제거하여 서로 인접한 배선들 사이에 정의되는 빈 공간을 형성하는 것, 상기 빈 공간들 적어도 일부를 채우는 유전막을 형성하는 것 및 상기 배선의 상부면이 노출될 때까지 상기 유전막을 평탄화하는 것을 더 포함할 수 있다. 상기 캐핑막은 상기 배선들 및 상기 평탄화된 유전막 상에 형성될 수 있다.
일 실시 예에 따르면, 상기 평탄화된 유전막을 형성하는 것은, 상기 빈 공간들의 상단들을 덮어서 상기 각 빈 공간 내에 공극을 형성하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 캐핑막은 상기 캐핑막과 상기 배선들의 상부면들의 계면에 형성된 금속 질화물을 포함할 수 있다.
일 실시 예에 따르면, 배선들 및 콘택부들을 형성하는 것은, 상기 콘택 몰드층 상에 상기 그루부들 및 홀들을 채우는 도전막을 형성하는 것; 및 상기 배선 몰드층의 상부면이 노출될 때까지 상기 도전막을 식각하는 것을 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 장치들을 제공한다. 본 발명의 일 실시예에 따른 반도체 장치는 기판 상에 배치되는 콘택 몰드층, 상기 콘택 몰드층 상에 배치되고, 제1 방향으로 나란히 연장되는 배선들, 상기 배선의 상부면상에 캐핑막; 및 상기 각 배선의 하부면으로부터 아래로 연장되어 상기 콘택 몰드층을 관통하는 콘택부를 포함할 수 있다. 상기 콘택 몰드층 내에서 모바일 원자의 확산 계수는 질화물 내에서 모바일 원자의 확산 계수보다 클 수 있다. 상기 각 배선의 제2 방향의 폭은 상기 각 콘택부의 제2 방향의 폭과 (실질적으로) 동일하고, 상기 제2 방향은 상기 제1 방향에 수직한 방향일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 상기 콘택 몰드층 상에 서로 인접한 상기 배선들 사이에 정의된 빈 공간의 적어도 일부를 채우는 유전막을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 유전막은 질화물보다 유전 상수가 낮은 물질을 포함할 수 있다.
일 실시 예에 따르면, 상기 유전막은 상기 빈 공간의 상단을 닫고, 상기 각 빈 공간 내에 공극이 정의될 수 있다.
일 실시 예에 따르면, 상기 공극의 상단의 레벨은 상기 배선의 상부면의 레벨보다 낮을 수 있다.
일 실시 예에 따르면, 상기 캐핑막은 상기 배선의 상부면으로부터 연장되어, 상기 빈 공간의 내면을 콘포말하게 덮을 수 있고, 상기 유전막은 연장되어 상기 캐핑막 상에도 배치될 수 있다.
일 실시 예에 따르면, 상기 유전막의 상부면의 레벨은 상기 배선의 상부면의 레벨과 (실질적으로) 동일할 수 있고, 상기 캐핑막은 상기 배선의 상부면 및 상기 유전막의 상부면을 덮을 수 있다.
일 실시 예에 따르면, 상기 캐핑막은 상기 캐핑막과 상기 배선의 상부면 사이의 계면에 형성된 금속 질화물을 포함할 수 있다.
일 실시 예에 따르면, 상기 콘택부는 상기 콘택부에 연결된 상기 배선의 측벽에 자기 정렬된 측벽을 갖을 수 있다.
상술된 반도체 장치에 따르면, 콘택 몰드층 내에서 모바일 원자의 확산 계수가 질화물 내에서 모바일 원자의 확산 계수보다 클 수 있다. 이에 따라, 반도체 장치를 형성하기 위한 공정 과정에서 막질들 내에 침투된 모바일 원자들이 상기 콘택 몰드층을 통하여 쉽게 외부로 방출될 수 있다. 따라서, 상기 모바일 원자들이 상기 막질들 내에서 발생시킬 수 있는 불량을 최소화할 수 있고, 신뢰성 및 전기적 특성이 향상된 반도체 장치를 구현할 수 있다.
도1a 내지 도11a는 본 발명의 일 실시 예들에 따른 반도체 장치의 형성 방법을 설명하기 위한 평면도들이다.
도1b 내지 도11b는 본 발명의 일 실시 예들에 따른 반도체 장치의 형성 방법을 설명하기 위해 도1a 내지 도11a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도12a는 본 발명의 일 실시 예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도12b는 본 발명의 일 실시 예들에 따른 반도체 장치를 설명하기 위해 도12a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도13는 발명의 일 실시 예들에 따른 반도체 장치에서 유전막의 다른 변형 예를 설명하기 위해 도12a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도14a는 본 발명의 다른 실시 예들에 따른 반도체 장치의 형성 방법을 설명하기 위한 평면도이다.
도14b는 본 발명의 다른 실시 예들에 따른 반도체 장치의 형성 방법을 설명하기 위해 도14a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도15a는 본 발명의 다른 실시 예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도15b는 본 발명의 다른 실시 예들에 따른 반도체 장치를 설명하기 위해 도15a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도16은 발명의 일 실시 예들에 따른 반도체 장치의 형성 방법에서 유전막의 다른 변형 예를 설명하기 위해 도14a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도17은 발명의 일 실시 예들에 따른 반도체 장치의 형성 방법에서 유전막의 다른 변형 예를 설명하기 위해 도15a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도18은 본 발명의 실시 예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 간략히 도시한 블록도이다.
도19는 본 발명의 실시 예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시 예)
이하, 본 발명의 일 실시예에 따른 반도체 장치의 형성 방법을 도면들을 참조하여 설명한다. 도1a 내지 도11a는 본 발명의 일 실시 예에 따른 반도체 장치의 형성 방법을 설명하기 위한 평면도들이고, 도1b 내지 도11b는 각각 도1a 내지 도11a의 I-I'및 II-II'을 따라 취해진 단면도들이다.
도1a 및 도1b를 참조하면, 기판(100) 상에 층간 유전막(110)을 형성하고, 상기 층간 유전막(110)을 관통하는 도전 필라들(115)을 형성할 수 있다. 상기 층간 유전막(110) 은 단일층(single-layered) 또는 다층(multi-layered)으로 형성될 수 있다. 상기 층간 유전막(110)은 산화물, 질화물 및/또는 산화 질화물 등을 포함할 수 있다.
상기 도전 필라들(115)은 평면적 관점에서 제1 열 및 제2 열을 따라 배열되도록 형성될 수 있다. 상기 제1 열 및 상기 제2 열은 제1 방향으로 서로 이격될 수 있고, 상기 제1 열 및 상기 제2 열은 각각 상기 제1 방향과 수직한 제2 방향과 평행할 수 있다. 상기 제1 열을 따라 형성된 도전 필라들은 제1 방향으로 상기 제2 열을 따라 형성된 도전 필라들과 중첩되지 않을 수 있다. 이에 따라, 상기 도전 필라들(115)은 상기 제2 방향으로 지그재그 형태로 형성될 수 있다. 상기 도전 필라들(115)의 상부면들은 상기 층간 유전막(110)의 상부면과 공면(coplanar)을 이룰 수 있다. 상기 제1 방향은 도1a에서 x축 방향에 해당할 수 있으며, 상기 제2 방향은 도1a에서 y축 방향에 해당할 수 있다.
상기 도전 필라(115)는 도전 물질을 포함할 수 있다. 예컨대, 상기 도전 필라(115)는 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐 등), 도전성 금속 질화물(ex, 질화 티타늄 또는 질화 탄탈늄 등), 전이 금속(ex, 티타늄, 탄탈늄 등) 또는 도전성 금속-반도체 화합물(ex, 금속 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
이어서, 상기 기판(100) 전면 상에 콘택 몰드층(120) 및 배선 몰드층(130)을 차례로 형성할 수 있다. 상기 콘택 몰드층(120) 및 배선 몰드층(130)은 화학 기상 증착 공정(Chemical vapor deposition process: CVD) 또는 물리 기상 증착 공정(Physical vapor deposition process: PVD)에 의해 형성될 수 있다. 상기 콘택 몰드층(120)은 단일층(single-layered) 또는 다층(multi-layered)으로 형성될 수 있다.
상기 콘택 몰드층(120)내에서 모바일 원자의 확산 계수는 질화물 내에서 모바일 원자의 확산 계수보다 클 수 있다. 상기 모바일 원자는 막질 내에서 움직임이 자유로운 원자들을 포함할 수 있다. 예를 들어, 상기 모바일 원자는 수소일 수 있다.
상기 배선 몰드층(130)은 단일층(single-layered) 또는 다층(multi-layered)으로 형성될 수 있다. 상기 배선 몰드층(130)은 상기 콘택 몰드층(120)에 대해서 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 배선 몰드층(130)은 질화물을 포함할 수 있고, 상기 콘택 몰드층(120)은 산화물을 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 상기 콘택 몰드층(120)내에서 모바일 원자의 확산 계수가 질화물 내에서 모바일 계수의 확산 계수보다 크므로, 상기 반도체 장치를 구성하는 막질들 내에 존재하는 모바일 원자들이 상기 콘택 몰드층(120)을 통하여 쉽게 외부로 방출될 수 있다. 따라서, 반도체 장치를 구성하는 막질들 내에 존재하는 모바일 원자들에 의해서 발생할 수 있는 불량을 최소화할 수 있다.
상기 배선 몰드층(130) 상에 제1 방향으로 나란히 연장된 마스크 라인 패턴들(141)을 형성할 수 있다. 상기 마스크 라인 패턴들(141)은 상기 제2 방향으로 서로 이격될 수 있다. 상기 마스크 라인 패턴들(141) 간의 간격은 상기 각 마스크 라인 패턴(141)의 폭 보다 클 수 있다.
상기 마스크 라인 패턴들(141)을 포함하는 기판(100) 상에 하드 마스크막을 콘포말(conformal)하게 형성할 수 있다. 상기 하드 마스크막을 상기 배선 몰드층(130)이 노출될 때까지 전면 이방성 식각하여 상기 각 마스크 라인 패턴(141)의 양 측벽에 하드마스크 패턴들(143)을 형성할 수 있다. 이때, 인접한 상기 마스크 라인 패턴들(141) 사이에 상기 배선 몰드층(130)을 노출시키는 제1 개구부(145)가 형성될 수 있다. 상기 하드마스크 패턴들(143)은 상기 마스크 라인 패턴(141)의 양 측벽 상에 스페이서 형태로 형성될 수 있으며, 상기 제1 방향으로 나란히 연장된다. 상기 하드마스크 패턴들(143)은 상기 제2 방향으로 서로 이격된다. 상기 하드마스크 패턴(143)은 서로 대향되는 제1 측벽 및 제2 측벽을 갖는다. 상기 하드마스크 패턴(143)의 제2 측벽은 상기 마스크 라인 패턴(141)의 측벽에 접촉될 수 있다. 상기 제1 개구부(145)는 상기 인접한 마스크 라인 패턴들(141) 사이의 상기 하드마스크 패턴들(143)의 제1 측벽들에 의하여 정의될 수 있다. 상기 하드마스크 패턴(143)의 상기 제1 측벽은 상기 전면 이방성 식각에 노출된 측벽에 해당할 수 있으며, 상기 하드마스크 패턴(143)의 상기 제2 측벽은 상기 전면 이방성 식각에 노출되지 않은 측벽에 해당할 수 있다. 상기 제1 개구부(145)는 상기 제1 방향으로 연장된다.
상기 하드 마스크 패턴(143)은 상기 배선 몰드층(130)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 마스크 라인 패턴(141)은 상기 하드마스크 패턴(143)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 이에 더하여, 상기 마스크 라인 패턴(141)은 상기 배선 몰드층(130)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 배선 몰드층(130)이 질화물을 포함하는 경우에, 상기 마스크 라인 패턴(141)이 산화물 및/또는 산화질화물을 포함할 수 있으며, 상기 하드 마스크 패턴(143)은 반도체 물질(ex, 다결정 실리콘 등)을 포함할 수 있다.
도2a 및 도2b를 참조하면, 상기 마스크 라인 패턴(141)을 제거하여 상기 배선 몰드층(130)을 노출시키는 제2 개구부(147)를 형성할 수 있다. 상기 제2 개구부(147)는 상기 마스크 라인 패턴(141)이 제거된 영역일 수 있다. 상기 제2 개구부(147)는 상기 각 마스크 라인 패턴(141) 양 측벽들에 형성된 하드마스크 패턴들(143)의 제2 측벽들에 의하여 정의될 수 있다. 상기 제1 개구부들(145) 및 상기 제2 개구부들(147)은 상기 제2 방향으로 교대로 그리고 반복적으로 배치될 수 있다.
상기 제1 개구부(145)의 바닥면의 상기 제2 방향의 폭은 상기 제2 개구부(147)의 바닥면의 상기 제2 방향의 폭과 실질적으로 동일할 수 있다. 일 실시 예에 따르면, 상기 하드 마스크막의 두께를 조절하여 상기 제1 및 제2 개구부들(145, 147)의 바닥면들의 상기 폭들을 실질적으로 동일하게 구현할 수 있다. 예컨대, 상술된 바와 같이, 상기 마스크 라인 패턴들(141)간의 간격은 상기 마스크 라인 패턴(141)의 폭 보다 클 수 있다. 이 때, 상기 하드 마스크막의 두께는 상기 마스크 라인 패턴들(141)의 간격과 상기 마스크 라인 패턴(141)의 폭의 차이의 1/2과 동일할 수 있다. 이로써, 상기 제1 및 제2 개구부들(145, 147)의 바닥면들의 상기 폭들은 동일할 수 있다.
도 3a 및 도 3b를 참조하면, 상기 하드 마스크 패턴들(143)을 식각 마스크로 사용하여 상기 배선 몰드층(130)을 식각하여 그루브들(149)을 형성할 수 있다. 상기 그루브들(149)의 각각은 상기 콘택 몰드층(120)을 노출시킬 수 있다. 상기 그루브들(149)은 상기 제1 개구부들(145) 및 제2 개구부들(147) 아래에 각각 형성될 수 있다. 일 실시예에 따르면, 상기 제1 개구부들(145)은 상기 그루브들(149) 중에서 짝수 번째 그루브들을 정의할 수 있으며, 상기 제2 개구부들(147)은 상기 그루브들(149) 중에서 홀수 번째 그루브들을 정의할 수 있다. 상기 각 그루브(149)는 상기 각 도전 필라(115)의 상부(over)를 지날 수 있다. 상기 그루브들(149)은 상기 제1 방향으로 나란히 연장될 수 있다.
상술된 하드 마스크 패턴들(143)의 형성 방법에 따르면, 상기 마스크 라인 패턴(141) 및 하드마스크 패턴들(143)을 이용하여 상기 제1 및 제2 개구부들(145, 147)을 형성할 수 있다. 이때, 상기 마스크 라인 패턴들(141)을 포토리소그라피 공정으로 정의할 수 있는 최소 선폭으로 구현하는 경우에, 상기 제1 개구부들(145) 및 제2 개구부들(147)의 각각은 상기 포토리소그라피 공정이 정의할 수 있는 최소 선폭 보다 작은 폭을 갖도록 형성할 수 있다. 이에 따라, 고도로 집적화된 반도체 장치를 구현할 수 있다. 결과적으로, 상기 제1 및 제2 개구부들을(145, 147)을 이용하여 형성된 상기 각 그루브(149)의 폭도 최소화시킬 수 있다.
하지만, 본 발명은 여기에 한정되지 않는다. 예컨대, 상기 배선 몰드층(130) 상에 하드 마스크막을 형성하고, 상기 하드 마스크막에 패터닝 공정을 수행하여 상기 하드마스크 패턴들(143)을 형성할 수 있다. 이 경우에, 상기 하드마스크 패턴들(143)에 의하여 정의되는 개구부들은 동시에 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 하드마스크 패턴들(143) 및 상기 그루브들(149)을 갖는 기판(100) 상에 마스크막(150)을 형성할 수 있다. 상기 마스크막(150)은 상기 제1 및 제2 개구부들(145,147) 및 그루브들(149)을 채울 수 있다. 상기 마스크막(150)은 감광막 또는 SOH막(Spin on hard mask layer)일 수 있다.
도 5a 및 도 5b를 참조하면, 상기 마스크막(150)을 패터닝하여 개구부들(155)을 형성할 수 있다. 상기 마스크막(150)은 감광막인 경우에, 상기 마스크막(150)은 포토리소그라피 공정으로 패터닝되어 상기 개구부들(155)이 형성될 수 있다. 이와 달리, 상기 마스크막(150)이 SOH막인 경우, 포토리소그라피 공정 및 건식 식각 공정에 의해서 상기 개구부들(155)이 형성될 수 있다.
상기 각 개구부(155)는 상기 각 그루브(149)에 노출된 콘택 몰드층(120)의 일부분을 노출시킬 수 있다. 이때, 상기 각 개구부(155)에 의해 노출된 그루브(149)내 콘택 몰드층(120)은 상기 도전 필라(115)의 상부면 상부(over)에 위치할 수 있다. 다시 말해서, 상기 각 개구부들(155)은 상기 각 도전 필라(115)의 상부면 상부(over)에 위치할 수 있다. 상기 각 개구부(155)의 상기 제2 방향으로의 폭은 상기 각 그루브(149)의 폭 보다 클 수 있다. 이에 따라, 상기 각 개구부(155)는 상기 하드마스크 패턴들(143)의 일부분들을 노출시킬 수 있다.
도6a 및 도6b를 참조하면, 상기 마스크막(150) 및 상기 노출된 하드마스크 패턴들(143)을 식각 마스크로 사용하여 상기 노출된 콘택 몰드막(120)을 식각하여 상기 도전 필라(115)를 노출시키는 콘택홀(125)을 형성할 수 있다.
상기 노출된 하드마스크 패턴들(143)이 식각 마스크로 사용됨으로써, 상기 콘택홀(125)은 상기 그루브(149)의 양 내측벽에 자기 정렬된 한 쌍의 제1 내측벽들을 포함할 수 있다. 상기 콘택홀(125)의 제1 내측벽들은 상기 제1 방향과 평행할 수 있으며, 상기 제2 방향으로 서로 이격될 수 있다. 또한, 상기 콘택홀(125)은 상기 하드마스크 패턴들(143) 사이의 상기 개구부(155)의 일부분에 자기 정렬되고 상기 제1 방향으로 서로 이격된 한 쌍의 제2 내측벽들을 포함할 수 있다. 상기 콘택홀(125)의 제2 내측벽들은 라운드 형태일 수 있다.
상기 콘택홀(125)은 상기 그루브(149)의 양 내측벽에 자기 정렬적으로 형성됨으로써, 상기 그루브(149) 및 상기 콘택홀(125)간의 오정렬이 발생되지 않을 수 있다. 특히, 상기 그루브(149) 및 콘택홀(125)의 상기 제2 방향 및/또는 제2 방향에 반평행한 방향으로 오정렬이 발생되지 않을 수 있다. 이에 따라, 반도체 장치의 제조 공정 마진이 향상될 수 있다.
본 발명의 일 실시 예들에 따르면, 상기 배선 몰드층(130)이 상기 콘택 몰드층(120)에 대해서 식각 선택비를 갖는 물질을 포함하므로, 상기 배선 몰드층(130) 내에 상기 콘택홀(125)을 형성하기 위한 식각 공정에서 상기 콘택 몰드층(120)이 식각되는 것을 최소화할 수 있다. 즉, 상기 배선 몰드층(130)과 상기 콘택 몰드층(120) 사이에 형성되는 식각 정지막은 생략될 수 있다. 결과적으로, 반도체 장치를 형성하기 위한 공정을 단순화하고 제조 비용을 줄일 수 있다.
도7a 및 도7b를 참조하면, 상기 마스크막(150)을 제거할 수 있다. 이에 따라, 상기 마스크막(150)에 의하여 덮혀진 하드마스크 패턴들(143)의 다른 부분들 및 그루브(149)내의 콘택 몰드층(120)의 다른 부분들이 노출될 수 있다. 일 실시 예에 따르면, 상기 마스크막(150)은 습식 식각 공정에 의해 제거될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 기판(100) 전면 상에 상기 콘택홀들(145) 및 그루브들(149)을 채우는 도전막(160)을 형성할 수 있다. 상기 도전막(160)은 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함할 수 있다. 또한, 상기 도전막(160)은 금속의 확산을 최소화하기 위한 배리어 금속(ex, 질화 티타늄 또는 질화 탄탈늄 등)을 더 포함할 수 있다. 이에 더하여, 상기 도전막(160)은 티타늄 또는 탄탈늄 등과 같은 점착층(glue layer)을 더 포함할 수 있다. 일 실시예에 따르면, 도 8b에 개시된 바와 같이, 상기 하드마스크 패턴(143)이 잔존된 상태에서 상기 도전막(160)이 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 도전막(160)을 상기 배선 몰드층(130)이 노출될 때까지 평탄화하여, 상기 콘택홀(125)을 채우는 콘택부(160a) 및 상기 그루브(149)를 채우는 배선(160b)을 형성할 수 있다. 상기 도전막(160)을 평탄화시킬 때, 상기 하드마스크 패턴들(143)이 제거될 수 있다. 상기 도전막(160)은 화학적 기계적 연마 공정으로 평탄화될 수 있다.
상기 콘택부(160a)의 상부면은 상기 콘택 몰드층(120) 의 상부면과 실질적으로 동일한 레벨일 수 있다. 따라서, 상기 콘택부(160a)의 측벽들은 상기 콘택 몰드층(120)에 의해 둘러싸일 수 있다.
도 10a 및 도 10b를 참조하면, 상기 배선들(160b) 사이의 상기 배선 몰드층(130)을 제거할 수 있다. 이에 따라, 상기 배선들(160b) 사이에 빈 공간들(133)이 형성될 수 있다. 상기 빈 공간들(133)은 상기 콘택 몰드층(120)을 노출시킬 수 있다. 상기 빈 공간들(133)의 측벽들은 인접한 배선들의 측벽들에 의해서 정의되고, 상기 빈 공간들(133)의 바닥면들은 각각 상기 콘택 몰드층(120)에 의해 정의될 수 있다. 상기 배선들(160b) 사이의 상기 배선 몰드층(130)은 이방성 식각 또는 등방성 식각으로 제거될 수 있다.
도11a 및 도11b를 참조하면, 이어서, 상기 기판(100)상에 캐핑막(170)을 형성할 수 있다. 상기 캐핑막(170)은 상기 배선들(160b)의 상부면들 및 상기 빈 공간들(133)의 내면들을 콘포말하게 덮을 수 있다. 상기 캐핑막(170)은 플라즈마 화학 기상 증착 공정(Plasma chemical vapor deposition process)에 의해 증착된 유전막을 포함할 수 있다. 예를 들어, 상기 캐핑막(170)은 질화물을 포함할 수 있다.
일 실시 예에 따르면, 상기 캐핑막(170)을 형성하는 것은 상기 플라즈마 화학 기상 증착 공정(Plasma chemical vapor deposition process)에 의해 유전막을 증착하는 것 및 상기 유전막과 상기 배선(160b)에 포함된 도전 물질이 반응하는 것을 포함할 수 있다. 상기 배선(160b)이 금속 물질을 포함하는 경우, 상기 캐핑막(170)은 상기 배선(160b)의 상부면과 상기 캐핑막(170)사이의 계면에 형성된 금속 질화물을 포함할 수 있다. 상기 배선(160b)이 구리를 포함하는 경우, 상기 캐핑막(170)은 상기 배선(160b)의 상부면과 상기 캐핑막(170)사이의 계면에 형성된 질화 구리(CuN)를 포함할 수 있다.
상기 캐핑막(170)은 상기 배선들(160b)에 포함된 도전 물질이 전류 및/또는 열에 의해서 다른 막질로 확산되는 것을 최소화할 수 있다.
도12a 및 도12b를 참조하면, 상기 콘택 몰드층(120)상에 유전막(180)을 형성할 수 있다. 상기 유전막(180)은 상기 배선들(160b) 사이의 빈 공간들(133)을 완전히 채울 수 있다. 상기 유전막(180)은 화학 기상 증착 공정, 물리 기상 증착 공정 또는 원자층 증착 공정에 의해서 형성될 수 있다. 상기 유전막(180)은 단일층(single-layered) 또는 다층(multi-layered)으로 형성될 수 있다. 상기 유전막(180)은 질화물보다 유전 상수가 낮은 저 유전 물질을 포함할 수 있다. 예를 들어, 상기 유전막(180)은 산화물 또는 실리콘 옥시카바이드를 포함할 수 있다. 상기 유전막(180)이 저 유전 물질을 포함하는 경우, 상기 배선들(160b)간의 기생 정전용량을 최소화할 수 있다. 따라서 반도체 장치의 신뢰성 및 전기적 특성을 개선할 수 있다.
본 발명의 일 실시 예들에 따르면, 상기 콘택 몰드층(120)내에서 모바일 원자의 확산 계수는 질화물 내에서 모바일 원자의 확산 계수보다 크기 때문에, 반도체 장치를 구성하는 막질들 내에 존재하는 모바일 원자들이 상기 콘택 몰드층(120)을 통하여 쉽게 외부로 방출될 수 있다. 따라서, 상기 막질들 내에 존재하는 모바일 원자들에 의해 발생할 수 있는 불량을 최소화할 수 있다. 또한, 상기 캐핑막(170)은 상기 배선들(160b)의 상부면들을 덮을 수 있다. 이에 따라서, 상기 배선들(160b)에 포함된 도전 물질이 전류 및/또는 열에 의해서 다른 막질로 확산되는 것을 최소화할 수 있다 따라서, 신뢰성 및 전기적 특성이 향상된 반도체 장치를 구현할 수 있다.
또한, 본 발명의 일 실시 예들에 따르면, 상기 배선 몰드층(130)이 상기 콘택 몰드층(120)에 대해서 식각 선택비를 갖는 물질을 포함하므로, 상기 배선 몰드층(130) 내에 상기 콘택홀(125)을 형성하기 위한 식각 공정에서 상기 콘택 몰드층(120)이 식각되는 것을 최소화할 수 있다. 따라서, 반도체 장치를 형성하기 위한 공정을 단순화하고 제조 비용을 줄일 수 있다.
게다가, 상기 콘택홀(125)은 상기 그루부(149)의 내측벽에 자기 정렬되어 형성될 수 있다. 따라서, 상기 그루부(149)와 상기 콘택홀(125)간의 오정렬을 방지할 수 있다. 따라서, 반도체 장치의 공정 마진을 향상시킬 수 있고, 상기 콘택홀(125)은 상기 그루부(149)간의 간격을 최소화하여 고집적화에 유리한 반도체 장치를 구현할 수 있다.
상술한 것과 달리, 상기 유전막(180)은 상기 빈 공간들(133)의 일부만 채울 수 있다. 도13은 상기 유전막(180)의 다른 변형 예를 설명하기 위해 도12a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도13을 참조하면, 상기 콘택 몰드층(120)상에 상기 배선들(160b) 사이의 빈 공간들(133)내에 공극들(185)이 각각 형성되도록 유전막(180)이 형성될 수 있다. 이 경우, 상기 유전막(180)은 단차도포성이 열악한 조건으로 형성할 수 있다. 이에 따라, 상기 빈 공간(133)의 상단에 오버행(overhang)이 발생되어 상기 공극(185)이 형성될 수 있다. 일 실시 예에 따르면, 상기 공극(185)의 상단은 상기 캐핑막(170)의 최상부면보다 낮은 레벨일 수 있다.
상기 공극(185)은 상기 배선들(160b)과 평행하게 상기 제1 방향으로 연장될 수 있다. 도13에 도시된 것처럼, 상기 공극(185)은 상기 유전막(180)에 의해서 정의될 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 도시된 것과 달리, 상기 유전막(180)은 상기 빈 공간(133)의 내면으로 연장되지 않고, 상기 빈 공간(133) 상단을 덮어서 상기 빈 공간(133) 내에 공극(185)을 형성할 수 있다. 이 경우, 상기 공극(185)은 상기 빈 공간(133)의 내면을 덮는 캐핑막(170) 및 상기 유전막(180)에 의해서 정의될 수 있다.
본 실시 예에 따르면, 상기 배선들(160b) 사이의 빈 공간들(133)내에 각각 공극(185)이 형성될 수 있다. 이에 따라, 상기 배선들(160b)간의 기생 정전 용량을 최소화할 수 있다. 따라서, 반도체 장치의 신뢰성 및 전기적 특성을 개선할 수 있다.
이하, 본 발명의 일 실시 예에 따른 반도체 장치를 도면들을 참조하여 설명한다. 도12a는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 평면도이고, 도12b는 도12a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도12a 및 도12b를 참조하면, 기판(100)상에 층간 유전막(110)이 배치될 수 있으며, 상기 층간 유전막(110)상에 콘택 몰드층(120)이 배치될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 층간 유전막(110) 은 단일층(single-layered) 또는 다층(multi-layered)일 수 있다. 상기 층간 유전막(110)은 산화물, 질화물 및/또는 산화 질화물 등을 포함할 수 있다.
상기 콘택 몰드층(120)은 단일층(single-layered) 또는 다층(multi-layered)일 수 있다. 상기 콘택 몰드층(120)내에서 모바일 원자의 확산 계수는 질화물 내에서 모바일 원자의 확산 계수보다 클 수 있다. 일 실시 예에 따르면, 상기 콘택 몰드층(120)은 산화물을 포함할 수 있다. 상기 모바일 원자는 막질 내에서 움직임이 자유로운 원자들을 포함할 수 있다. 예를 들어, 상기 모바일 원자는 수소일 수 있다.
본 발명의 일 실시 예에 따르면, 상기 콘택 몰드층(120)내에서 모바일 원자의 확산 계수가 질화물 내에서 모바일 계수의 확산 계수보다 크므로, 상기 반도체 장치를 구성하는 막질들 내에 존재하는 모바일 원자들이 상기 콘택 몰드층(120)을 통하여 쉽게 외부로 방출될 수 있다. 따라서, 반도체 장치를 구성하는 막질들 내에 존재하는 모바일 원자들에 의해서 발생할 수 있는 불량을 최소화할 수 있다.
상기 콘택 몰드층(120)상에 제1 방향으로 나란히 연장된 배선들(160b)이 배치될 수 있다. 상기 배선들(160b)은 상기 제1 방향에 수직한 제2 방향으로 서로 이격될 수 있다.
서로 인접한 배선들(160b) 사이에 상기 콘택 몰드층(120)의 상부면을 노출시키는 빈 공간들(133)이 정의될 수 있다. 상기 각 빈 공간(133)의 바닥면은 상기 콘택 몰드층(120)의 상부면에 의해 정의될 수 있고, 상기 각 빈 공간(133)의 측벽들은 상기 배선들(160b)의 측벽들에 의해 정의될 수 있다. 상기 빈 공간들(133)은 상기 제1 방향으로 서로 나란히 연장될 수 있다.
콘택부들(160a)이 상기 배선들(160b)의 하부면에 각각 연결될 수 있다. 상기 각 콘택부(160a)는 상기 각 배선(160b)의 하부면의 일부분으로부터 아래로 연장되어 상기 콘택 몰드층(120)을 관통할 수 있다. 서로 연결된 상기 콘택부(160a) 및 배선(160b)은 하나의 바디(body)를 이룰 수 있다. 다시 말해서, 상기 콘택부(160a) 및 배선(160b)은 경계면 없이 서로 접촉될 수 있다.
상기 층간 유전막(110) 내에 복수의 도전 필라들(115)이 배치될 수 있다. 상기 도전 필라들(115)은 상기 층간 유전막(110)을 관통할 수 있으며, 서로 옆으로 이격될 수 있다. 상기 각 콘택부(160a)는 상기 콘택 몰드층(120)을 관통하여 상기 각 도전 필라(115)의 상부면에 접속될 수 있다.
일 실시 예에 따르면, 도 12a에 개시된 바와 같이, 홀수 번째 배선들에 연결된 콘택부들은 상기 제2 방향으로 배열되어 제1 열을 구성할 수 있으며, 짝수 번째 배선들에 연결된 콘택부들은 상기 제2 방향으로 배열되어 상기 제1 열의 일 측에 배치된 제2 열을 이룰 수 있다. 상기 홀수 번째 및 짝수 번째 배선들(160b)은 상기 제1 방향으로 나란히 배열됨으로써, 상기 제1 방향으로 상기 콘택부들(160a)은 중첩되지 않을 수 있다. 일 실시 예에 따르면, 도12a에 개시된 바와 같이, 상기 콘택부들(160a)은 상기 제2 방향으로 지그재그 형태로 배열될 수 있다. 상기 도전 필라들(115)은 상기 콘택부들(160a) 아래에 각각 배치될 수 있다. 이에 따라, 상기 도전 필라들(115)도 상기 제1 열을 이루는 제1 그룹 및 상기 제2 열을 이루는 제2 그룹으로 구분될 수 있으며, 상기 도전 필라들(115)은 상기 제2 방향으로 지그재그 형태로 배열될 수 있다.
상기 도전 필라(115)는 도전 물질을 포함할 수 있다. 예컨대, 상기 도전 필라(115)는 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐 등), 도전성 금속 질화물(ex, 질화 티타늄 또는 질화 탄탈늄 등), 전이 금속(ex, 티타늄, 탄탈늄 등) 또는 도전성 금속-반도체 화합물(ex, 금속 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 배선(160b)은 상기 제2 방향으로 제1 폭을 가질 수 있고, 상기 콘택부(160a)는 상기 제2 방향으로 제2 폭을 가질 수 있다. 일 실시 예에 따르면, 상기 제1 폭 및 제2 폭은 실질적으로 서로 동일할 수 있다.
일 실시 예에 따르면, 상기 콘택부(160a)는 상기 배선(160b)의 양 측벽에 각각 자기 정렬된 한 쌍의 제1 측벽들(a pair of first sidewall)을 포함할 수 있다. 다시 말해서, 상기 콘택부(160a)의 상기 제1 측벽과 상기 배선(160b)의 일 측벽은 상기 기판(100)의 상부면이 실질적으로 수직한 하나의 평면을 이룰 수 있다. 상기 한 쌍의 제1 측벽들은 상기 제1 방향과 평행할 수 있다.
이에 더하여, 상기 콘택부(160a)는 상기 제2 방향으로 연장된 한 쌍의 제2 측벽들을 포함할 수 있다. 일 실시 예에 따르면, 도 12a에 개시된 바와 같이, 상기 콘택부(160a)의 상기 제2 측벽들은 라운드 형태일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 콘택부(160a)의 제2 측벽들은 다른 형태일 수도 있다.
상기 콘택부(160a)는 상기 배선(160b)과 동일한 도전 물질을 포함할 수 있다. 예컨대, 상기 콘택부(160a) 및 상기 배선(160b)은 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함할 수 있다. 또한, 상기 배선(160b) 및 콘택부(160a)는 금속의 확산을 최소화하기 위한 배리어 금속(ex, 질화 티타늄 또는 질화 탄탈늄 등)을 더 포함할 수 있다. 이에 더하여, 상기 배선(160b) 및 콘택부(160a)는 티타늄 또는 탄탈늄 등과 같은 점착층(glue layer)을 더 포함할 수 있다.
상기 기판(100)상에 상기 배선들(160b)의 상부면들 및 상기 빈 공간들(133)의 내면들을 콘포말하게 덮는 캐핑막(170)이 배치될 수 있다. 상기 캐핑막(170)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 캐핑막(170)은 질화물을 포함할 수 있다.
일 실시 예에 따르면, 상기 캐핑막(170)은 상기 배선(160b)의 상부면과 상기 캐핑막(170)사이의 계면에 형성된 금속 질화물을 포함할 수 있다. 상기 배선(160b)이 구리를 포함하는 경우, 상기 캐핑막(170)은 상기 배선(160b)의 상부면과 상기 캐핑막(170)사이의 계면에 형성된 질화 구리(CuN)를 포함할 수 있다.
상기 캐핑막(170)은 상기 배선들(160b)의 상부면들을 덮어서, 상기 배선들(160b)에 포함된 도전 물질들이 전류 및/또는 열에 의해서 다른 막질로 확산되는 것을 최소화할 수 있다. 따라서, 신뢰성 및 전기적 특성이 개선된 반도체 장치를 구현할 수 있다.
상기 콘택 몰드층(120)상에 상기 빈 공간들(133)을 채우는 유전막(180)이 배치될 수 있다. 일 실시 예에 따르면, 상기 유전막(180)은 상기 빈 공간들(133)을 완전히 채울 수 있다. 상기 유전막(180)은 단일층(single-layered) 또는 다층(multi-layered)일 수 있다. 일 실시 예에 따르면, 상기 유전막(180)은 질화물보다 유전 상수가 낮은 저 유전 물질을 포함할 수 있다. 예를 들어, 상기 유전막(180)은 산화물 또는 실리콘 옥시 카바이드를 포함할 수 있다. 상기 유전막(180)이 저 유전 물질을 포함하는 경우, 상기 배선들(160b)간의 기생 정전용량을 최소화할 수 있다. 따라서 반도체 장치의 신뢰성 및 전기적 특성을 개선할 수 있다.
본 발명의 일 실시 예들에 따르면, 상기 콘택 몰드층(120)내에서 모바일 원자의 확산 계수는 질화물 내에서 모바일 원자의 확산 계수보다 크기 때문에, 반도체 장치를 구성하는 막질들 내에 존재하는 모바일 원자들이 상기 콘택 몰드층(120)을 통하여 쉽게 외부로 방출될 수 있다. 따라서, 상기 막질들 내에 존재하는 모바일 원자들에 의해 발생할 수 있는 불량을 최소화할 수 있다. 또한, 상기 캐핑막(170)이 상기 배선들(160b)의 상부면들을 덮을 수 있다. 이에 따라, 상기 배선들(160b)에 포함된 도전 물질들이 전류 및/또는 열에 의해서 다른 막질로 확산되는 것을 최소화할 수 있다. 따라서, 신뢰성 및 전기적 특성을 개선된 반도체 장치를 구현할 수 있다.
상술된 것과 달리, 상기 유전막(180)은 상기 빈 공간들(133)을 일부만 채울 수도 있다. 도13은 상기 유전막(180)의 다른 변형 예를 설명하기 위해 도12a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도12a 및 도13을 참조하면, 상기 인접한 배선들(160b) 사이의 빈 공간들(133)내에 각각 유전막(180)으로 둘러싸인 공극(185)이 배치될 수 있다. 이 경우, 상기 유전막(180)은 상기 빈 공간(133)의 내면을 따라 연장되어 상기 빈 공간(133)의 상단을 덮을 수 있다. 일 실시 예에 따르면, 상기 공극(185)의 상단은 상기 캐핑막(170)의 최상부면보다 낮은 레벨일 수 있다. 상기 공극(185)은 상기 배선들(160b)과 평행하게 상기 제1 방향으로 연장될 수 있다.
도13에 도시된 것처럼, 상기 공극(185)은 상기 유전막(180)에 의해서 정의될 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 도시된 것과 달리, 상기 유전막(180)은 상기 빈 공간(133)의 내면으로 연장되지 않고, 상기 빈 공간(133) 상단을 덮을 수 있다. 이 경우, 상기 공극(185)은 상기 빈 공간(133)의 내면을 덮는 캐핑막(170) 및 상기 유전막(180)에 의해서 정의될 수 있다.
본 실시 예에 따르면, 상기 배선들(160b) 사이의 빈 공간들(133)내에 각각 공극(185)이 배치될 수 있다. 이에 따라, 상기 배선들(160b)간의 기생 정전용량을 최소화할 수 있다. 따라서, 반도체 장치의 신뢰성 및 전기적 특성을 개선할 수 있다.
(제2 실시 예)
이하, 본 발명의 다른 실시 예에 따른 반도체 장치의 형성 방법을 도면들을 참조하여 설명한다. 본 실시 예에서 상술된 실시 예와 동일한 구성 요소들은 동일한 참조부호를 사용한다. 또한, 설명의 중복을 피하기 위하여 동일한 설명은 생략한다.
본 실시 예는 상술된 실시 예에서 도1a 내지 도10a 및 도1b 내지 도10b을 참조하여서 설명한 내용을 모두 포함할 수 있다.
도14a는 본 발명의 다른 실시 예에 따른 반도체 장치의 형성 방법을 설명하기 위한 평면도이다. 도14b는 도14a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도14a 및 도14b을 참조하면, 상기 기판(100)상에 인접한 배선들(160b) 사이의 빈 공간들(133)의 내부를 채우는 유전막을 증착할 수 있다. 상기 유전막을 형성하는 것은 화학 기상 증착 공정, 물리 기상 증착 공정 또는 원자층 증착 공정에 의해 증착될 수 있다.
상기 유전막을 상기 배선들(160b)의 상부면들이 노출될 때까지 평탄화할 수 있다. 상기 유전막을 평탄화하는 것은 건식 식각 공정 또는 화학적 기계적 평탄화 공정일 수 있다. 상기 평탄화 공정에 의해서, 상기 평탄화된 유전막(163)의 상부면은 상기 배선들(160b)의 상부면들과 실질적으로 동일한 레벨로 형성될 수 있다.
일 실시 예에 따르면, 상기 평탄화된 유전막(163)은 상기 빈 공간들(133)을 완전히 채울 수 있다. 상기 평탄화된 유전막(163)은 상기 질화물보다 유전 상수가 낮은 물질을 포함할 수 있다. 예를 들어, 상기 평탄화된 유전막(163)은 산화물을 포함할 수 있다. 상기 평탄화된 유전막(163)이 질화물보다 유전 상수가 낮은 물질을 포함하는 경우, 상기 배선들(160b)간의 기생 정전용량을 최소화할 수 있다. 따라서 반도체 장치의 신뢰성 및 전기적 특성을 개선할 수 있다.
도15a 및 도15b를 참조하면, 상기 유전막(163) 및 상기 배선들(160b)상에 캐핑막(170)을 형성할 수 있다. 일 실시 예에 따르면, 상기 캐핑막(170)은 상기 배선들(160b)의 상부면들 및 상기 유전막(163)의 상부면과 직접적으로 접촉될 수 있다. 상기 캐핑막(170)은 플라즈마 화학 기상 증착 공정(Plasma chemical vapor deposition process)에 의해 증착된 유전막을 포함할 수 있다. 상기 캐핑막(170)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 캐핑막(170)은 질화물을 포함할 수 있다.
일 실시 예에 따르면, 상기 캐핑막(170)을 형성하는 것은 상기 플라즈마 화학 기상 증착 공정(Plasma chemical vapor deposition process)에 의해 유전막을 증착하는 것 및 상기 유전막과 상기 배선(160b)에 포함된 도전 물질이 반응하는 것을 포함할 수 있다. 상기 배선(160b)이 금속 물질을 포함하는 경우, 상기 캐핑막(170)은 상기 배선(160b)의 상부면과 상기 캐핑막(170)사이의 계면에 형성된 금속 질화물을 포함할 수 있다. 상기 배선(160b)이 구리를 포함하는 경우, 상기 캐핑막(170)은 상기 배선(160b)의 상부면과 상기 캐핑막(170)사이의 계면에 형성된 질화 구리(CuN)를 포함할 수 있다.
상기 캐핑막(170)은 상기 배선들(160b)에 포함된 도전 물질이 전류 및/또는 열에 의해서 다른 막질로 확산되는 것을 최소화할 수 있다.
본 발명의 일 실시 예들에 따른 반도체 장치는 질화물 내에서 모바일 원자의 확산 계수보다 모바일 원자의 확산 계수가 큰 콘택 몰드층(120)을 포함할 수 있다. 또한, 본 발명의 일 실시 예들에 따른 반도체 장치는 상기 콘택 몰드층(120)에 대해서 식각 선택비를 갖는 물질을 포함하는 배선 몰드층(130)을 포함할 수 있다. 그루부(149)와 콘택홀(125)간의 오정렬을 방지할 수 있도록, 상기 콘택홀(125)은 상기 그루부(149)의 내측벽에 자기 정렬되어 형성될 수 있다. 따라서, 상술된 제1 실시 예에서와 동일한 효과들을 가질 수 있다.
이에 더하여, 본 실시 예에 따르면, 상기 캐핑막(170)은 상기 배선들(160b)의 상부면들을 덮을 수 있다. 이에 따라서, 상기 배선들(160b)에 포함된 도전 물질이 전류 및/또는 열에 의해서 다른 막질로 확산되는 것을 최소화할 수 있다 따라서, 신뢰성 및 전기적 특성이 향상된 반도체 장치를 구현할 수 있다.
상술된 것과 달리, 상기 유전막(163)은 상기 빈 공간(133)의 일부만 채울 수 있다. 도16은 상기 유전막(163)의 다른 변형 예를 설명하기 위해 도14a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도14a 및 도16을 참조하면, 상기 기판(100)상에 인접한 배선들(160b) 사이의 빈 공간들(133) 내에 각각 공극들(167)이 형성되도록 유전막이 형성될 수 있다. 이 경우, 상기 유전막은 단차도포성이 열악한 조건으로 형성할 수 있다. 이에 따라, 상기 빈 공간(133)의 상단에 오버행(overhang)이 발생되어 상기 공극(167)이 형성될 수 있다. 상기 유전막은 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 증착될 수 있다.
상기 유전막을 상기 배선들(160b)의 상부면들이 노출될 때까지 평탄화할 수 있다. 상기 유전막을 평탄화하는 것은 건식 식각 공정 또는 화학적 기계적 평탄화 공정 중에서 적어도 하나에 의해 수행될 수 있다.
일 실시 예에 따르면, 상기 공극(167)의 상단은 상기 배선들(160b)의 상부면들보다 낮은 레벨로 형성될 수 있다. 따라서, 상기 공극(167)의 상단은 상기 평탄화된 유전막(163)에 의해서 닫힌 상태일 수 있다. 상기 공극(185)은 상기 배선들(160b)과 평행하게 상기 제1 방향으로 연장될 수 있다.
도16에 도시된 것처럼, 상기 공극(167)은 상기 평탄화된 유전막(163)에 의해서 정의될 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 도시된 것과 달리, 상기 평탄화된 유전막(163)은 상기 빈 공간(133)의 내면으로 연장되지 않고, 상기 빈 공간(133) 상단을 덮어서 상기 빈 공간(133) 내에 공극(167)을 형성할 수 있다. 이 경우, 상기 공극(167)은 상기 빈 공간(133)의 내면을 덮는 캐핑막(170) 및 상기 평탄화된 유전막(163)에 의해서 정의될 수 있다.
도15a 및 도17을 참조하면, 상기 평탄화된 유전막(163) 및 상기 배선들(160b)상에 캐핑막(170)을 형성할 수 있다. 일 실시 예에 따르면, 상기 캐핑막(170)은 상기 배선들(160b)의 상부면들과 직접적으로 접촉될 수 있다. 상기 캐핑막(170)은 플라즈마 화학 기상 증착 공정(Plasma chemical vapor deposition process)에 의해 증착된 유전막을 포함할 수 있다. 상기 캐핑막(170)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 캐핑막(170)은 질화물을 포함할 수 있다.
일 실시 예에 따르면, 상기 캐핑막(170)을 형성하는 것은 상기 플라즈마 화학 기상 증착 공정(Plasma chemical vapor deposition process)에 의해 유전막을 증착하는 것 및 상기 유전막과 상기 배선(160b)에 포함된 도전 물질이 반응하는 것을 포함할 수 있다. 상기 배선(160b)이 금속 물질을 포함하는 경우, 상기 캐핑막(170)은 상기 배선(160b)의 상부면과 상기 캐핑막(170)사이의 계면에 형성된 금속 질화물을 포함할 수 있다. 상기 배선(160b)이 구리를 포함하는 경우, 상기 캐핑막(170)은 상기 배선(160b)의 상부면과 상기 캐핑막(170)사이의 계면에 형성된 질화 구리(CuN)를 포함할 수 있다.
본 실시 예에 따르면, 상기 캐핑막(170)이 상기 배선들(160b)의 상부면들을 덮을 수 있다. 이에 따라서, 상기 배선들(160b)에 포함된 도전 물질이 전류 및/또는 열에 의해서 다른 막질로 확산되는 것을 최소화할 수 있다. 또한, 상기 배선들(160b) 사이의 빈 공간들(133)내에 각각 공극(167)이 형성될 수 있다. 이에 따라, 상기 배선들(160b)간의 기생 정전용량을 최소화할 수 있다. 따라서, 반도체 장치의 신뢰성 및 전기적 특성을 개선할 수 있다.
이하, 본 발명의 다른 실시 예에 따른 반도체 장치를 도면들을 참조하여 설명한다. 도15a는 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 평면도이고, 도15b는 도15a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
본 실시 예에서 상술된 실시 예와 동일한 구성 요소들은 동일한 참조부호를 사용한다. 또한, 설명의 중복을 피하기 위하여 동일한 설명은 생략한다.
도15a 및 도15b를 참조하면, 인접한 배선들(160b) 사이의 빈 공간들(133) 내에 유전막(163)이 배치될 수 있다. 일 실시 예에 따르면, 상기 유전막(163)은 상기 빈 공간들(133)을 완전히 채울 수 있다. 상기 유전막(163)의 상부면은 상기 배선들(160b)의 상부면들과 실질적으로 동일한 레벨일 수 있다.
상기 유전막(163)은 상기 질화물보다 유전 상수가 낮은 물질을 포함할 수 있다. 예를 들어, 상기 유전막(163)은 산화물을 포함할 수 있다. 상기 유전막(163)이 질화물보다 유전 상수가 낮은 물질을 포함하는 경우, 상기 배선들(160b)간의 기생 정전용량을 최소화할 수 있다. 따라서 반도체 장치의 신뢰성 및 전기적 특성을 개선할 수 있다.
상기 유전막(163) 및 상기 배선들(160b)상에 캐핑막(170)이 배치될 수 있다. 상기 캐핑막(170)은 상기 배선들(160b)의 상부면들 및 상기 유전막(163)의 상부면과 직접적으로 접촉될 수 있다. 상기 캐핑막(170)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 캐핑막(170)은 질화물을 포함할 수 있다. 일 실시 예에 따르면, 상기 캐핑막(170)은 상기 배선(160b)의 상부면과 상기 캐핑막(170)사이의 계면에 형성된 금속 질화물을 포함할 수 있다. 상기 배선(160b)이 구리를 포함하는 경우, 상기 캐핑막(170)은 상기 배선(160b)의 상부면과 상기 캐핑막(170)사이의 계면에 형성된 질화 구리(CuN)를 포함할 수 있다.
본 발명의 일 실시 예들에 따른 반도체 장치는 상술된 제1 실시 예와 동일하게 질화물 내에서 모바일 원자의 확산 계수보다 모바일 원자의 확산 계수가 큰 콘택 몰드층(120)을 포함할 수 있다. 따라서, 상술된 제1 실시 예에서와 동일한 효과들을 가질 수 있다.
이에 더하여, 본 실시 예에 따르면, 상기 캐핑막(170)이 상기 배선들(160b)의 상부면들을 덮을 수 있다. 이에 따라, 상기 배선들(160b)에 포함된 도전 물질들이 전류 및/또는 열에 의해서 다른 막질로 확산되는 것을 최소화할 수 있다. 따라서, 신뢰성 및 전기적 특성을 개선된 반도체 장치를 구현할 수 있다.
상술된 것과 달리, 상기 유전막(163)은 상기 빈 공간들(133)을 일부만 채울 수도 있다. 도17은 상기 유전막(163)의 다른 변형 예를 설명하기 위해 도15a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도15a 및 도17을 참조하면, 상기 콘택 몰드층(120)상에 인접한 배선들(160b) 사이의 빈 공간들(133) 내에 각각 유전막(163)으로 둘러싸인 공극들(167)이 배치될 수 있다. 이 경우, 상기 유전막(163)은 상기 빈 공간(133)의 내면을 따라 연장되어 상기 빈 공간(133)의 상단을 덮을 수 있다. 상기 유전막(163)의 상부면은 상기 배선들(160b)의 상부면들과 실질적으로 동일한 레벨일 수 있다.
상기 공극(167)의 상단은 상기 배선들(160b)의 상부면들보다 낮은 레벨로 형성될 수 있다. 따라서, 상기 공극(167)의 상단은 상기 유전막(163)에 의해서 닫힌 상태일 수 있다. 상기 공극(185)은 상기 배선들(160b)과 평행하게 상기 제1 방향으로 연장될 수 있다.
도17에 도시된 것처럼, 상기 공극(167)은 상기 유전막(163)에 의해서 정의될 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 도시된 것과 달리, 상기 유전막(163)은 상기 빈 공간(133)의 내면으로 연장되지 않고, 상기 빈 공간(133) 상단을 덮을 수 있다. 이 경우, 상기 공극(167)은 상기 빈 공간(133)의 내면을 덮는 캐핑막(170) 및 상기 유전막(163)에 의해서 정의될 수 있다.
상기 유전막(163) 및 상기 배선들(160b)상에 캐핑막(170)이 배치될 수 있다. 상기 캐핑막(170)은 상기 배선들(160b)의 상부면들 및 상기 유전막(163)의 상부면과 직접적으로 접촉될 수 있다. 상기 캐핑막(170)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 캐핑막(170)은 질화물을 포함할 수 있다. 일 실시 예에 따르면, 상기 캐핑막(170)은 상기 배선(160b)의 상부면과 상기 캐핑막(170)사이의 계면에 형성된 금속 질화물을 포함할 수 있다. 상기 배선(160b)이 구리를 포함하는 경우, 상기 캐핑막(170)은 상기 배선(160b)의 상부면과 상기 캐핑막(170)사이의 계면에 형성된 질화 구리(CuN)를 포함할 수 있다.
본 실시 예에 따르면, 상기 캐핑막(170)이 상기 배선들(160b)의 상부면들을 덮을 수 있다. 이에 따라서, 상기 배선들(160b)에 포함된 도전 물질이 전류 및/또는 열에 의해서 다른 막질로 확산되는 것을 최소화할 수 있다. 또한, 상기 배선들(160b) 사이의 빈 공간들(133)내에 각각 공극(167)이 형성될 수 있다. 이에 따라, 상기 배선들(160b)간의 기생 정전용량을 최소화할 수 있다. 따라서, 반도체 장치의 신뢰성 및 전기적 특성을 개선할 수 있다.
상술된 실시 예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시 예들에 따른 반도체 장치가 실장된 패키지는 다른 기능을 수행하는 반도체 장치(ex, 컨트롤러 및/또는 논리 소자 등)을 더 포함할 수도 있다.
도18은 본 발명의 기술적 사상에 기초한 반도체 장치를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도18을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상술된 제1 및 제2 실시 예들에 개시된 반도체 장치들이 논리 소자로 구현되는 경우에, 상기 컨트롤러(1110)는 상기 제1 및 제2 실시예들의 반도체 장치들 중에 어느 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제1 내지 제4 실시 예들에 따른 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도19는 본 발명의 기술적 사상에 기초한 반도체 장치를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도19를 참조하면, 본 발명의 일 실시 예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 제1 내지 제4 실시 예들의 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 층간 유전막
115: 도전 필라 120: 콘택 몰드층
130: 배선 몰드층 160a: 콘택부
160b: 배선 163, 180: 유전막
170: 캐핑막 165, 185: 공극

Claims (10)

  1. 기판 상에 콘택 몰드층을 형성하되, 상기 콘택 몰드층 내에서 모바일 원자의 확산 계수는 질화물 내에서 모바일 원자의 확산 계수보다 큰 것;
    상기 콘택 몰드층 상에, 제1 방향으로 연장되는 그루브들을 포함하는 배선 몰드층을 형성하되, 상기 그루브들은 상기 콘택 몰드층을 노출시키고, 상기 배선 몰드층은 상기 콘택 몰드층에 대해서 식각 선택비를 갖는 물질을 포함하는 것;
    상기 각 그루브에 의해 노출된 상기 콘택 몰드층의 일부를 식각하여, 상기 콘택 몰드층을 내에, 상기 각 그루브와 연통되는 홀을 형성하는 것; 및
    상기 각 홀 내의 콘택부 및 상기 각 그루브 내의 배선을 형성하는 것을 포함하는 반도체 장치의 형성 방법.
  2. 제1항에 있어서,
    상기 배선의 상부면 상에 캐핑막을 형성하는 것 더 포함하는 반도체 장치의 형성 방법.
  3. 제2항에 있어서,
    상기 캐핑막을 형성하기 전에, 상기 배선들 사이의 상기 배선 몰드층을 제거하여 빈 공간들을 형성하는 것을 더 포함하되,
    상기 캐핑막은 상기 배선의 상부면 및 상기 빈 공간의 내면을 콘포말하게 덮도록 형성되는 반도체 장치의 형성 방법.
  4. 제3항에 있어서,
    상기 캐핑막을 형성한 후에, 상기 콘택 몰드층 상에 상기 빈 공간들의 적어도 일부를 채우는 유전막을 형성하는 것을 더 포함하는 반도체 장치의 형성 방법.
  5. 제4항에 있어서,
    상기 유전막을 형성하는 것은,
    상기 빈 공간들의 상단들을 덮어서 상기 각 빈 공간 내에 공극을 형성하는 것을 포함하는 반도체 장치의 형성 방법.
  6. 제2항에 있어서,
    상기 캐핑막을 형성하기 전에,
    상기 배선 몰드층을 제거하여 서로 인접한 배선들 사이에 정의되는 빈 공간을 형성하는 것;
    상기 빈 공간들 적어도 일부를 채우는 유전막을 형성하는 것; 및
    상기 배선의 상부면이 노출될 때까지 상기 유전막을 평탄화하는 것을 더 포함하되,
    상기 캐핑막은 상기 배선들 및 상기 평탄화된 유전막 상에 형성되는 반도체 장치의 형성 방법.
  7. 제6항에 있어서,
    상기 평탄화된 유전막을 형성하는 것은,
    상기 빈 공간들의 상단들을 덮어서 상기 각 빈 공간 내에 공극을 형성하는 것을 포함하는 반도체 장치의 형성 방법.
  8. 기판 상에 배치되는 콘택 몰드층, 상기 콘택 몰드층 내에서 모바일 원자의 확산 계수는 질화물 내에서 모바일 원자의 확산 계수보다 큰 것;
    상기 콘택 몰드층 상에 배치되고, 제1 방향으로 나란히 연장되는 배선들;
    상기 배선의 상부면상에 캐핑막; 및
    상기 각 배선의 하부면으로부터 아래로 연장되어 상기 콘택 몰드층을 관통하는 콘택부를 포함하되, 상기 각 배선의 제2 방향의 폭은 상기 각 콘택부의 제2 방향의 폭과 실질적으로 동일하고, 상기 제2 방향은 상기 제1 방향에 수직한 방향인 반도체 장치.
  9. 제8항에 있어서,
    상기 콘택 몰드층 상에 서로 인접한 상기 배선들 사이에 정의된 빈 공간의 적어도 일부를 채우는 유전막을 더 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 캐핑막은 상기 배선의 상부면으로부터 연장되어, 상기 빈 공간의 내면을 콘포말하게 덮고,
    상기 유전막은 연장되어 상기 캐핑막 상에도 배치되는 반도체 장치.
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