KR101807254B1 - 반도체 기억 소자의 형성 방법 - Google Patents

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Abstract

반도체 기억 소자의 형성 방법이 제공된다. 본 발명에 따른 반도체 기억 소자의 형성 방법은 기판 상에 제1 유전막들 및 제1 물질막들을 교대로 그리고 반복적으로 형성하는 것에 의해서 제1 적층 구조체를 형성하는 것, 상기 제1 적층 구조체를 관통하는 제1 개구부를 형성하는 것, 상기 제1 개구부 내에 차례로 적층된 벌크 희생 패턴 및 캐핑 희생 패턴을 형성하되, 상기 벌크 희생 패턴은 탄소를 포함하는 고분자 화합물을 포함하는 것, 상기 제1 적층 구조체 상에 제2 유전막들 및 제2 물질막들을 교대로 그리고 반복적으로 형성하는 것에 의해서 제2 적층 구조체를 형성하는 것, 상기 제2 적층 구조체를 관통하여 상기 캐핑 희생 패턴을 노출시키는 제2 개구부를 형성하는 것 및 상기 캐핑 희생 패턴 및 상기 벌크 희생 패턴을 제거하는 것을 포함할 수 있다.

Description

반도체 기억 소자의 형성 방법{METHODS OF FORMING SEMICONDUCTOR MEMORY DEVICES}
본 발명은 반도체 기억 소자의 형성 방법에 관한 것으로서, 더욱 구체적으로 수직 방향의 셀 어레이를 갖는 메모리 셀들을 구비하는 반도체 기억 소자의 형성 방법에 관한 것이다.
전자 기기의 기억량의 대용량화, 다기능화 및/또는 소형화 추세에 따라, 전자 기기에 사용되는 반도체 기억 소자의 고집적도에 대한 요구가 증가하고 있다. 반도체 기억 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 평면적 반도체 기억 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 반도체 기억 소자의 고집적화를 위한 방법으로써 패턴의 미세화가 지속적으로 진행되어 왔다. 그러나 이러한 패턴의 미세화를 위해서는 초고가의 장비들이 필요하므로 반도체 장치의 제조 원가를 증가시킬 수 있다는 문제점이 있다. 또한, 초고가의 장비에 의해서도 반도체 기억 소자의 제조 공정의 한계에 의해 원하는 만큼의 소형화된 패턴이 구현될 수 없다는 문제점이 있다.
최근 수직 방향의 셀 어레이를 갖는 메모리 셀들을 구비하는 반도체 기억 소자들이 제안되고 있다. 그러나, 기판에 대해서 수직 방향의 셀 어레이를 갖는 메모리 셀들을 구비하는 반도체 기억 소자들을 대량 생산하기 위해서는 비트당 제조 비용을 줄일 수 있으면서, 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구된다.
본 발명에 따른 실시 예들이 해결하고자 하는 일 기술적 과제는 개선된 신뢰성을 갖는 반도체 기억 소자의 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술된 기술적 과제들을 해결하기 위한 반도체 기억 소자의 형성 방법들을 제공한다. 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법들은 기판 상에 제1 유전막들 및 제1 물질막들을 교대로 그리고 반복적으로 형성하는 것에 의해서 제1 적층 구조체를 형성하는 것, 상기 제1 적층 구조체를 관통하는 제1 개구부를 형성하는 것, 상기 제1 개구부 내에 차례로 적층된 벌크 희생 패턴 및 캐핑 희생 패턴을 형성하되, 상기 벌크 희생 패턴은 탄소를 포함하는 고분자 화합물을 포함하는 것, 상기 제1 적층 구조체 상에 제2 유전막들 및 제2 물질막들을 교대로 그리고 반복적으로 형성하는 것에 의해서 제2 적층 구조체를 형성하는 것, 상기 제2 적층 구조체를 관통하여 상기 캐핑 희생 패턴을 노출시키는 제2 개구부를 형성하는 것 및 상기 캐핑 희생 패턴 및 상기 벌크 희생 패턴을 제거하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 벌크 희생 패턴은 상기 제1 및 제2 유전막들, 상기 제1 및 제2 물질막들 및 상기 기판에 대해서 식각 선택비를 갖는 고분자 화합물로 형성될 수 있다.
일 실시 예에 따르면, 상기 캐핑 희생 패턴은 상기 제1 및 제2 유전막들 및 상기 제1 및 제2 물질막들에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다.
일 실시 예에 따르면, 상기 제2 개구부를 형성하는 것은, 상기 제2 적층 구조체 상에 마스크 패턴을 형성하는 것 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제2 적층 구조체를 식각하는 것을 포함하되, 상기 제2 적층 구조체를 식각하는 것과 상기 캐핑 희생 패턴을 제거하는 것은 하나의 반응 챔버 내에서 수행될 수 있다.
일 실시 예에 따르면, 상기 벌크 희생 패턴을 형성하는 것은, 상기 제1 적층 구조체상에 상기 제1 개구부를 채우는 벌크 희생막을 형성하는 것 및 상기 벌크 희생막의 일부분을 식각하는 것을 포함하되, 상기 벌크 희생막을 식각하는 것은 상기 벌크 희생 패턴의 상부면의 레벨이 상기 제1 적층 구조체의 최상부면보다 낮아질 때까지 수행될 수 있다.
일 실시 예에 따르면, 상기 벌크 희생막은 스핀 코팅 공정에 의해 형성될 수 있다.
일 실시 예에 따르면, 상기 벌크 희생막은 스핀-온-하드마스크막(Spin-On-Hardmask Layer)일 수 있다.
일 실시 예에 따르면, 상기 벌크 희생막의 일부를 식각하는 것은, 산소를 포함하는 반응 가스를 이용하는 에치백(Etchback)공정에 의해 수행될 수 있다.
일 실시 예에 따르면, 상기 캐핑 희생 패턴을 형성하는 것은, 상기 제1 적층 구조체 상에 캐핑 희생막을 증착하는 것 및 상기 캐핑 희생막을 상기 제1 적층 구조체의 상부면이 노출될 때까지 평탄화하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 벌크 희생 패턴을 제거하는 것은, 산소를 포함하는 반응 가스를 이용하는 건식 식각 공정에 의해 수행될 수 있다.
일 실시 예에 따르면, 상기 제1 개구부 및 제2 개구부는 평면적 관점에서 중첩될 수 있다.
일 실시 예에 따르면, 상기 제1 및 제2 물질막들은 상기 제1 및 제2 유전막들에 대해서 식각 선택비를 갖는 절연 물질을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 및 제2 개구부들 내에 활성 패턴을 형성하는 것, 상기 활성 패턴과 이격되고, 상기 제1 및 제2 적층 구조체들을 관통하여 상기 기판의 상부면을 노출시키는 그루브를 형성하는 것, 상기 그루브에 의해 노출된 상기 제1 및 제2 물질막들을 제거하여 상기 1 및 제2 유전막들 사이에 빈 영역들을 형성하는 것, 상기 빈 영역들의 내면상에 정보 저장막을 콘포말하게 형성하는 것 및 상기 빈 영역들을 각각 채우는 게이트 패턴들을 형성하는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 그루브를 형성하는 것은, 상기 제2 적층 구조체를 형성하기 전에, 상기 제1 적층 구조체내에 상기 제1 개구부와 이격되는 제1 트렌치를 형성하는 것 및 상기 제1 트렌치 내에 차례로 적층된 라인 벌크 희생 패턴 및 라인 캐핑 희생 패턴을 형성하되, 상기 라인 벌크 희생 패턴은 탄소를 포함하는 고분자 화합물을 포함하는 것을 포함하고, 상기 활성 패턴을 형성한 후에, 상기 제2 적층 구조체내에 상기 제2 개구부와 이격되고, 상기 라인 캐핑 희생 패턴을 노출시키는 제2 트렌치를 형성하는 것 및 상기 라인 벌크 희생 패턴 및 상기 라인 캐핑 희생 패턴을 제거하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 그루브 내에 소자 분리 패턴을 형성하는 것을 더 포함할 수 있다.
본 발명에 따른 실시 예들에 따르면, 제1 유전막들 및 제1 물질막들로 형성된 제1 적층 구조체를 관통하는 제1 개구부와 연통하고, 상기 제1 적층 구조체 상에 제2 유전막들 및 제2 물질막들로 형성된 제2 적층 구조체를 관통하는 제2 개구부를 형성하기 위해서, 상기 제2 적층 구조체를 형성하기 전에, 상기 제1 개구부내에 차례로 적층된 벌크 희생 패턴 및 캐핑 패턴을 형성할 수 있다. 상기 벌크 희생 패턴은 탄소를 포함하는 고분자 물질을 포함하므로, 상기 벌크 희생 패턴을 제거하기 위한 공정에 의해서 상기 제1 및 제2 유전막들 및 상기 제1 및 제2 물질막들이 손상되는 것을 최소화할 수 있다.
또한, 상기 캐핑 희생 패턴에 의해서, 후속 고온 공정에서 상기 벌크 희생 패턴에 포함된 탄소 원소에 의해서 불량이 발생하는 것을 최소화할 수 있다. 따라서, 신뢰성이 개선된 반도체 기억 소자를 구현할 수 있다.
도 1 내지 도 12는 본 발명에 의한 일 실시 예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 13a는 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법에 따라 형성된 반도체 기억 소자를 나타내는 사시도이다.
도 13b는 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법에서 개구부들의 배열의 변형 예를 나타내는 사시도이다.
도 14 내지 도 20은 는 본 발명에 의한 다른 실시 예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 21은 본 발명의 실시 예들에 따른 반도체 기억 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 22은 본 발명의 실시 예들에 따른 반도체 기억 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 따른 반도체 기억 소자의 형성 방법에 대해 상세히 설명한다. 도1 내지 도12은 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 공정 단면도들이다.
도1을 참조하면, 기판(100)상에 제1 적층 구조체(110)가 형성된다. 상기 기판(100)은 반도체 물질로 형성될 수 있다. 예를 들면, 상기 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판 또는 게르마늄 기판일 수 있다. 도시되지는 않았지만, 상기 기판(100) 및 상기 제1 적층 구조체(110)사이에 버퍼 절연막이 형성될 수 있다. 상기 버퍼 절연막(미도시)은 열 산화 공정 또는 화학 기상 증착 공정에 의해 형성할 수 있다. 일 실시 예에 따르면, 상기 버퍼 절연막(미도시)은 실리콘 산화물을 포함할 수 있다.
상기 제1 적층 구조체(110)는 상기 기판(100)상에 복수의 제1 물질막들(111) 및 제1 유전막들(112)을 교대로 그리고 반복적으로 적층하는 것에 의해서 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 물질막들(111)은 상기 제1 유전막들(112)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 유전막들(112)이 실리콘 산화물을 포함하는 경우, 상기 제1 물질막들(111)은 실리콘 질화물, 실리콘 산화질화물, 실리콘 카바이드 및 실리콘 등에서 적어도 하나를 포함할 수 있다. 그러나, 본 발명에서 상기 제1 물질막들(111) 및 상기 제1 유전막들(112)의 물질은 이에 한정되지 않는다.
일 실시 예에 따르면, 상기 제1 물질막들(111)은 동일한 두께로 형성될 수 있다. 이와 달리, 상기 제1 물질막들(111)중에서 최하부에 위치하는 제1 물질막(111)이 다른 제1 물질막들(111)보다 두껍게 형성될 수 있다.
도2를 참조하면, 상기 제1 적층 구조체(110)를 패터닝하는 것에 의해서 상기 제1 적층 구조체(110)를 관통하는 제1 홀(115)을 형성할 수 있다. 상기 제1 홀(115)은 상기 기판(100)의 상부면의 일부를 노출할 수 있다.
일 실시 예에 따르면, 상기 제1홀(115)은 아래쪽으로 테이퍼진 모양(Tapered Shape)으로 형성될 수 있다. 즉, 상기 제1홀(115)은 그 상부에서보다 그 하부에서 더 좁은 폭을 갖도록 형성될 수 있다.
도3을 참조하면, 상기 제1홀(115)내에 벌크 희생 패턴(123)을 형성할 수 있다. 상기 벌크 희생 패턴(123)은 상기 제1 적층 구조체(110)상에 상기 제1홀(115)을 채우는 벌크 희생막을 형성하고, 상기 벌크 희생막의 일부를 식각하는 것에 의해 형성될 수 있다. 상기 벌크 희생막의 일부를 식각하는 것은 건식 식각 공정 중에서 에치백에 공정에 의해 수행될 수 있다. 일 실시 예에 따르면, 상기 에치백 공정은 산소 및 아르곤 가스를 포함하는 반응 가스에 의해 수행될 수 있다. 상기 벌크 희생막을 식각하는 것은 상기 벌크 희생 패턴(123)의 상부면 상기 제1 적층 구조체(110)의 상부면보다 낮은 레벨에 위치할 때까지 수행될 수 있다. 즉, 상기 적층 구조체(110)내에 상기 벌크 희생 패턴(123)의 상부면 및 상기 제1홀(115)의 측벽의 일부로 정의되는 리세스 영역(115a)이 형성될 수 있다.
상기 벌크 희생막은 탄소를 포함하는 고분자 화합물을 포함할 수 있다. 일 실시 예에 따르면, 상기 벌크 희생막은 스핀 코팅 공정에 의해 형성될 수 있다. 예를 들어, 상기 벌크 희생막은 스핀-온-하드마스크막(Spin-on-hardmask layer: SOH막)일 수 있다.
상기 제1 홀(115)내에 상기 벌크 희생 패턴(123)상에 캐핑 희생 패턴(127)을 형성할 수 있다. 즉, 상기 캐핑 희생 패턴(127)은 상기 리세스 영역(115a)내에 형성될 수 있다. 일 실시 예에 따르면, 상기 캐핑 희생 패턴(127)의 상부면은 상기 적층 구조체(110)의 상부면과 동일한 레벨에 위치할 수 있다.
상기 캐핑 희생 패턴(127)은 상기 벌크 희생 패턴(123)이 형성된 제1 적층 구조체(110)상에 상기 리세스 영역(115a)를 채우는 캐핑 희생막을 형성하고, 상기 캐핑 희생막을 상기 적층 구조체(110)의 상부면이 노출될 때까지 평탄화하는 것에 의해서 형성될 수 있다. 일 실시 예에 따르면, 상기 캐핑 희생 패턴(127)은 상기 제1 유전막들(112)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 유전막들(112)이 실리콘 산화물을 포함하는 경우, 상기 캐핑 희생 패턴(127)은 실리콘 산화물로 형성될 수 있다. 이와 달리, 상기 캐핑 희생 패턴(127)은 상기 제1 유전막들(112)및 상기 제1 물질막들(111)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 유전막들(112)이 실리콘 산화물을 포함하고, 상기 제1 물질막들(111)이 실리콘 질화물을 포함하는 경우, 상기 캐핑 희생 패턴(127)은 폴리 실리콘을 포함할 수 있다. 하지만, 본 발명에서 캐핑 희생 패턴(127)은 이에 한정되지 않는다.
상기 캐핑 희생 패턴(127)은 상기 벌크 희생 패턴(123)에 포함된 탄소가 후속의 고온 공정에서 기화되어 방출되는 것에 의해서, 상기 제1 적층 구조체(110)의 상부에 적층되는 다른 막질의 리프팅 불량이 발생하는 것을 최소화할 수 있다.
도4를 참조하면, 상기 제1 적층 구조체(110)상에 제2 적층 구조체(130)를 형성할 수 있다. 상기 제2 적층 구조체(130)는 복수의 제2 물질막들(131) 및 복수의 제2 유전막들(132)를 교대로 그리고 반복적으로 적층하는 것에 의해서 형성될 수 있다. 일 실시 예에 따르면, 상기 제2 물질막들(131)은 동일한 두께로 형성될 수 있다. 이와 달리, 상기 제2 물질막들(131)중에서 최상부에 위치하는 제2 물질막(131)이 다른 제2 물질막들(131)보다 두껍게 형성될 수 있다.
상기 제2 물질막들(131)은 상기 제2 유전막들(132)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제2 유전막들(132)이 실리콘 산화물을 포함하는 경우, 상기 제2 물질막들(131)은 실리콘 질화물, 실리콘 산화질화물, 실리콘 카바이드 및 실리콘 등에서 적어도 하나를 포함할 수 있다. 그러나, 본 발명에서 상기 제2 물질막들(131) 및 상기 제2 유전막들(132)의 물질은 이에 한정되지 않는다. 일 실시 예에 따르면, 상기 제2 물질막들(131)은 상기 제1 물질막들(111)과 동일한 물질로 형성되고, 상기 제2 유전막들(132)은 상기 제1 유전막들(112)과 동일한 물질로 형성될 수 있다.
도5를 참조하면, 상기 제2 적층 구조체(130)를 패터닝하는 것에 의해서 상기 제2 적층 구조체(130)를 관통하는 제2 홀(135)를 형성할 수 있다. 상기 제2홀(135)은 상기 제1홀(115)과 적어도 일부가 중첩되도록 형성되어, 상기 캐핑 희생 패턴(127)을 노출시킬 수 있다. 따라서, 상기 제2홀(135)은 상기 제1 홀(115)과 연통될 수 있다. 일 실시 예에 따르면, 상기 제2홀(135)은 상기 제1 홀(115)과 평면적 관점에서 완전히 중첩될 수 있다. 상기 제2홀(135)를 형성하는 것은 상기 제2 적층 구조체(130)상에 마스크 패턴을 형성하는 것 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제2 적층 구조체(130)를 식각하는 것을 포함할 수 있다. 일 실시 예에 따르면, 상기 제2 적층 구조체(130)를 식각하는 것은 건식 식각 공정에 의해 수행될 수 있다.
일 실시 예에 따르면, 상기 제2홀(135)은 아래쪽으로 테이퍼진 모양(Tapered Shape)으로 형성될 수 있다. 즉, 상기 제2홀(135)은 그 상부에서보다 그 하부에서 더 좁은 폭을 갖도록 형성될 수 있다.
도6을 참조하면, 상기 캐핑 희생 패턴(127) 및 상기 벌크 희생 패턴(123)이 제거될 수 있다.
상기 캐핑 희생 패턴(127)은 이방성 건식 식각 공정에 의해 제거될 수 있다. 상기 캐핑 희생 패턴(127)을 제거하기 위한 건식 식각 공정은 제1 및 제2 물질막들(111,131) 및 제1 및 제2 유전막들(112, 132)의 식각률보다 상기 캐핑 희팽 패턴(127)의 식각률이 큰 공정 조건을 사용할 수 있다.
일 실시 예에 따르면, 상기 제2 홀(135)을 형성하기 위한 식각 공정과 상기 캐핑 희생 패턴(127)을 제거하기 위한 공정은 동일한 반응 챔버 내에서 수행될 수 있다. 즉, 하나의 반응 챔버 내에서 상기 제2 적층 구조체(130)상에 형성된 마스크 패턴을 식각 마스크로 이용하여 상기 제2 적층 구조체(130)를 식각하여 상기 제2홀(135)을 형성하고, 상기 제2 홀(135)에 의해 노출된 상기 캐핑 희생 패턴(127)을 식각하는 것에 의해서 상기 캐핑 희생 패턴(127)을 제거하고, 상기 벌크 희생 패턴(123)의 상부면들을 노출시킬 수 있다.
상기 벌크 희생 패턴(123)은 건식 식각 공정에 의해 제거될 수 있다. 상기 벌크 희생 패턴(123)은 탄소를 포함하는 고분자 화합물을 포함하므로, 상기 건식 식각 공정은 산소 원소를 포함하는 반응 가스에 의해 수행될 수 있다. 상기 제1 및 제2 물질막들(111, 131), 상기 제1 및 제2 유전막들(112, 132) 및 상기 기판(100)은 상기 벌크 희생 패턴(123)을 제거하기 위한 공정에서 사용되는 상기 반응 가스에 대해서 높은 식각 선택비를 가질 수 있다. 즉, 상기 벌크 희생 패턴(123)의 제거 공정에서 상기 제1 및 제2 물질막들(111, 131), 상기 제1 및 제2 유전막들(112, 132) 및 상기 기판(100)은 거의 식각되지 않을 수 있다. 따라서, 상기 제1 및 제2 물질막들(111, 131), 상기 제1 및 제2 유전막들(112, 132) 및 상기 기판(100)의 손상을 최소화하면서 상기 벌크 희생 패턴(123)을 제거할 수 있다.
상기 캐핑 희생 패턴(127) 및 상기 벌크 희생 패턴(123)을 제거하여, 상기 제1 홀(115) 및 제2 홀(135)을 노출시킬 수 있다. 상기 제1 홀(115) 및 상기 제2 홀(135)은 서로 연통되어, 하나의 관통 홀을 정의할 수 있다.
도7을 참조하면, 상기 제1 및 제2 홀들(115, 135)로 정의되는 관통 홀 내에 활성 패턴(141) 및 매립 유전 패턴(143)을 형성할 수 있다.
상기 활성 패턴(141) 및 상기 매립 유전 패턴(143)은, 상기 관통홀이 형성된 제1 및 제2 적층 구조체들(110, 130)상에 콘포말하게 반도체막을 형성하고, 상기 제1 및 제2 적층 구조체들(110, 130)상에 상기 관통 홀을 채우는 매립 유전막을 형성하고, 상기 제2 적층 구조체(130)의 상부면이 노출되도록 상기 반도체막 및 상기 매립 유전막을 평탄화하는 것에 의해 형성될 수 있다. 일 실시 예에 따르면, 상기 활성 패턴(141) 및 상기 매립 유전 패턴(143)을 형성하기 위해 상기 반도체막 및 상기 매립 유전막을 평탄화하는 것은 상기 활성 패턴(141) 및 상기 매립 유전 패턴(143)의 최상부면들이 상기 제2 적층 구조체(130)의 상부면보다 낮은 레벨에 위치할 때까지 수행될 수 있다.
상기 활성 패턴(141)은 상기 관통 홀에 의해 노출되는 기판(100)의 상부면 및 상기 관통 홀의 측벽을 콘포말하게 덮도록 형성될 수 있다. 일 실시 예에 따르면, 상기 활성 패턴(141)은 U자형의 단면을 갖는 실린더 형태로 형성될 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 상기 활성 패턴(141)은 다양한 형태로 형성될 수 있다. 상기 활성 패턴(141)은 반도체 물질들 중에서 선택된 하나로 형성될 수 있다. 예를 들면, 상기 활성 패턴(141)은 실리콘으로 형성될 수 있으며, 그 결정 구조는 다결정일 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 상기 활성 패턴(141)은 상술된 것과 다른 물질로 형성될 수 있으며, 다른 결정 구조를 가질 수 있다.
상기 매립 유전 패턴(143)은 상기 활성 패턴(141)에 의해서 그의 하부면 및 측면이 둘러싸인 형태일 수 있다. 상기 매립 유전 패턴(143)은 유전 물질을 포함할 수 있다. 예를 들어, 상기 매립 유전 패턴(143)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 선택되는 적어도 하나를 포함할 수 있다.
도8을 참조하면, 상기 기판(100)상에 상기 제1 및 제2 적층 구조체들(110, 130)을 관통하는 그루브(151)를 형성할 수 있다. 상기 그루브(151)는 제1 방향으로 연장되는 라인 형태일 수 있다. 일 실시 예에 따르면, 상기 그루브(151)는 상기 기판(100)의 상부면의 일부를 노출시킬 수 있다.
도9를 참조하면, 상기 그루브(151)에 의해 노출된 상기 제1 및 제2 물질막들(111, 131)을 제거하여 상기 제1 및 제2 유전막들(112, 132)사이에 빈 영역들(153)을 형성할 수 있다. 상기 빈 영역들(153)은 상기 그루브(151)로부터 수평으로 연장되어 상기 활성 패턴(141)의 측벽의 일부분을 노출시킬 수 있다.
도10을 참조하면, 상기 빈 영역들(153)의 내면에 콘포말하게 정보 저장막(160)을 형성할 수 있다. 상기 정보 저장막(160)은 화학 기상 증착 공정 또는 원자층 증착 공정에 의해서 형성될 수 있다. 일 실시 예에 따르면, 상기 정보 저장막(160)은 터널 유전막, 전하저장막 및 블로킹 유전막을 포함할 수 있다. 상기 전하 저장막은 전하를 축적할 수 있는 깊은 준위의 트랩들을 갖는 유전막을 포함할 수 있다. 예를 들면, 상기 전하저장막은 질화물 및/또는 절연성 금속 산화물(ex, 알루미늄 산화물 및/또는 하프늄 산화물등)등을 포함할 수 있다. 상기 터널 유전막은 열산화물을 포함할 수 있다. 상기 터널 유전막은 단일층 또는 다층으로 형성될 수 있다. 예를 들어, 상기 터널 유전막은 실리콘 산화물, 실리콘 산화질화물 및/또는 실리콘 질화물 등으로 형성될 수 있다. 상기 블로킹 유전막은 단일층 또는 다층으로 형성될 수 있다. 예를 들면, 상기 블로킹 유전막은 실리콘 산화물 및 고유전물 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전물은 상기 터널 유전막에 비하여 높은 유전 상수를 갖는 유전 물질을 의미한다. 예를 들면, 상기 고유전물은 알루미늄 산화물 또는 하프늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 상기 정보 저장막(160)은 전하저장막 및 블로킹 유전막을 포함할 수 있다. 이 경우, 상기 터널 유전막은 상기 활성 패턴(141)을 형성하기 전에 상기 관통 홀의 측벽상에 형성될 수 있다. 즉, 상기 터널 유전막은 상기 제1 홀(115) 및 제2 홀(135)로 정의되는 상기 관통홀 내에 상기 활성 패턴(141)을 형성하기 전에 상기 관통 홀의 측벽상에 형성될 수 있다. 즉, 상기 터널 유전막은 상기 활성 패턴(141) 및 상기 정보 저장막(160)사이에 형성될 수 있다.
본 발명의 또 다른 실시 예에 따르면, 상기 정보 저장막(160)은 블로킹 유전막일 수 있다. 이 경우, 터널 유전막 및 전하 저장막은 상기 관통홀 내에 상기 활성 패턴(141)을 형성하기 전에 상기 관통 홀의 측벽상에 형성될 수 있다. 즉, 상기 터널 유전막 및 상기 전하 저장막은 상기 활성 패턴(141) 및 상기 블로킹 유전막 사이에 형성될 수 있다.
상기 기판(100)상에 상기 빈 영역들(153)을 채우는 도전막(170)을 형성할 수 있다. 상기 도전막(170)은 상기 빈 영역들(153)을 채우고, 상기 그루브(151)의 적어도 일부분을 채울 수 있다. 상기 도전막(170)은 도핑된 실리콘, 텅스텐, 도전성 금속 질화물들 및 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다.
도11을 참조하면, 상기 빈 영역들(153)의 외부의 도전막(170)을 제거하여서 상기 빈 영역들(153)내에 각각 배치되는 게이트 패턴들(175)를 형성할 수 있다. 상기 게이트 패턴들(175)은 상기 제1 및 제2 유전막들(112, 132)에 의해서 서로 이격될 수 있다. 상기 게이트 패턴들(175)은 제1 및 제2 유전막들(112, 132)보다 옆으로 리세스 될 수 있다. 상기 빈 영역들(153)의 외부의 도전막(170)은 평탄화 공정, 등방성 식각 공정 및 이방성 식각 공정 중에서 선택된 하나 또는 복수의 공정들에 의해 제거될 수 있다.
일 실시 예에 따르면, 상기 게이트 패턴들(175)중에서 최상부 및 최하부의 게이트 패턴들(175)의 두께는 상기 최상부 및 최하부의 게이트 패턴들(175) 사이의 다른 게이트 패턴들(175)의 두께보다 두꺼울 수 있다.
일 실시 예에 따르면, 상기 최상부의 게이트 패턴(175)은 스트링 선택 트랜지스터를 구성할 수 있고, 상기 최하부의 게이트 패턴(175)은 접지 선택 트랜지스터를 구성할 수 있다. 또한, 상기 최상부 및 최하부의 게이트 패턴들(175) 사이의 다른 게이트 패턴들(175)은 다수의 셀 트랜지스터들을 구성할 수 있다.
일 실시 예에 따르면, 상기 그루브(151)에 의해 노출된 기판(100)의 상부면을 덮는 정보 저장막(160)을 제거하여 상기 기판(100)의 상부면을 노출시킬 수 있다.
상기 그루브(151)에 의해 노출되는 기판(100)내에 불순물 도핑 영역(105)을 형성할 수 있다. 상기 불순물 도핑 영역(105)은 이온 주입 공정에 의해 상기 그루브(151)에 의해 노출되는 기판(100)내에 도펀트를 주입하는 것에 의해서 형성될 수 있다. 상기 불순물 도핑 영역(105)은 공통 소오스 라인(Common Source Line: CSL)을 구성할 수 있다. 일 실시 예에 따르면, 도시되지는 않았지만, 상기 그루브(151)에 의해 노출되는 기판(100)내에 금속-반도체 화합물 영역을 더 형성할 수 있다. 이 경우, 상기 금속-반도체 화합물 영역 및 불순물 도핑 영역(105)이 공통 소오스 라인(Common Source Line: CSL)을 구성할 수 있다.
일 실시 예에 따르면, 상기 활성 패턴(141)의 윗부분(upper portion) 내에 드레인 영역(145)을 형성할 수 있다. 상기 드레인 영역(145)은 상기 활성 패턴(141)의 윗부분에 이온 주입 공정을 수행하는 것에 의해 형성될 수 있다.
도12를 참조하면, 상기 그루브(151)내에 소자 분리 패턴(157)을 형성할 수 있다. 상기 소자 분리 패턴(157)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 게이트 패턴들(175)이 상기 제1 및 제2 유전막들(112, 132)보다 옆으로 리세스되는 경우, 상기 소자 분리 패턴(157)은 상기 빈 영역들(153)의 비어 있는 부분들을 채울 수 있다. 즉, 상기 소자 분리 패턴(157)은 옆으로 돌출된 부분들을 갖도록 형성될 수 있다.
도 13a 및 도13b는 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법에 따라 형성된 반도체 기억 소자들을 나타내는 사시도이다. 도 13a 및 도13b는 기판(100)상에 활성 패턴들(141)의 배열 형태들을 설명하기 위한 도면들이다.
도13a 및 도13b에 도시된 것처럼, 상기 활성 패턴(141)상에 콘택 플러그(185)를 형성할 수 있다. 상기 콘택 플러그(185)는 상기 상기 활성 패턴(141)의 윗부분에 형성되는 드레인 영역과 전기적으로 연결될 수 있다. 상기 콘택 플러그(185)상에 상기 제1 방향에 교차하는 제2 방향으로 연장되는 배선(195)이 형성될 수 있다. 상기 제1 방향은 y축에 평행한 방향이고, 상기 제2 방향은 x축에 평행한 방향일 수 있다.
도13a 및 도13b를 참조하면, 상기 기판(100)상에 복수의 활성 패턴들(141)이 평면적 관점에서 상기 기판상에 열들 및 행들을 따라서 2차원적으로 배열되도록 형성될 수 있다. 상기 기판(100)상에 형성되는 복수의 활성 패턴들(141)은 제1 그룹 및 제2 그룹으로 구별될 수 있고, 상기 제1 그룹의 활성 패턴들(141) 및 상기 제2 그룹의 활성 패턴들(141) 사이에 소자 분리 패턴(157)이 형성될 수 있다. 하나의 배선(195)는 하나의 행을 따라서 배열되는 활성 패턴들(141)과 전기적으로 연결될 수 있다.
일 실시 예에 따르면, 도13a에 도시된 것처럼, 각 그룹에 포함된 활성 패턴들(141)은 상기 제1 방향을 따라 하나의 열을 따라 배열되도록 형성될 수 있다. 즉, 하나의 그룹에 포함된 활성 패턴들(141)을 형성하기 위한 관통 홀들도 하나의 열을 따라 배열되도록 제1 및 제2 적층 구조체들(110, 130)내에 형성될 수 있다.
다른 일 실시 예에 따르면, 도13b에 도시된 것처럼, 상기 각 그룹을 이루는 활성 패턴들(141)은 한 쌍의 열들을 따라 배열되도록 형성될 수 있다. 상기 한 쌍의 열들 중에서 제1 열을 이루는 활성 패턴들(141)은 제2 열을 이루는 활성 패턴들(141)과 상기 제1 방향으로 완전히 중첩되지 않도록 형성될 수 있다. 다시 말해서, 상기 각 그룹을 이루는 상기 활성 패턴들(141)은 상기 제1 방향으로 지그재그(zigzag) 형태로 배열될 수 있다. 이 경우, 상기 각 그룹에 포함되는 상기 활성 패턴들(141)을 형성하기 위한 관통 홀들도 한 쌍의 열들을 따라 지그재그 형태로 배열되도록 제1 및 제2 적층 구조체들(110, 130)내에 형성될 수 있다.
본 실시 예에 따르면, 기판(100)상에 활성 패턴(141)을 형성하기 위해 복수의 막들을 관통하는 홀이 복수의 패터닝 공정들에 의해서 형성될 수 있다. 복수의 패터닝 공정들을 수행할 때, 제1 적층 구조체(110)내에 형성된 제1 홀(115)내에 탄소를 포함하는 고분자 화합물로 형성되는 벌크 희생 패턴(123)을 형성할 수 있다. 따라서, 상기 제1 적층 구조체(110)상에 형성된 제2 적층 구조체(130)내에 제2홀(135)을 형성한 후, 상기 벌크 희생 패턴(123)을 산소를 포함하는 반응 가스를 사용하는 건식 식각 공정에 의해 제거할 수 있다. 즉, 기판(100) 및 상기 제1 및 제2 적층 구조체들(110, 130)의 손상을 최소화하면서 상기 벌크 희생 패턴(123)을 제거할 수 있으므로 신뢰성이 개선된 반도체 기억 소자를 구현할 수 있다.
또한, 본 실시 예에 따르면, 제1 적층 구조체(110)내의 제1홀(115)내에 상기 벌크 희생 패턴(123)의 상부면을 덮는 캐핑 희생 패턴(127)을 형성할 수 있다. 상기 캐핑 희생 패턴(127)는 후속 고온 공정을 수행할 때, 상기 벌크 희생 패턴(123)에 포함된 탄소가 기화되어 방출되는 것에 의해서 발생되는 상기 제1 적층 구조체(110)상에 형성되는 다른 막질들의 리프팅 불량을 최소화할 수 있다. 따라서, 신뢰성이 개선된 반도체 기억 소자를 구현할 수 있다.
이하, 도면들을 참조하여 본 발명에 따른 다른 실시 예를 설명한다. 도 14 내지 도 20은 는 본 발명에 의한 다른 실시 예에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 공정 단면도들이다.
도14를 참조하면, 기판(100)상에 제1 적층 구조체(110)를 형성할 수 있다. 상기 제1 적층 구조체(110)는 상기 기판(100)상에 복수의 제1 물질막들(111) 및 제1 유전막들(112)을 교대로 그리고 반복적으로 적층하는 것에 의해서 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 물질막들(111)은 상기 제1 유전막들(112)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다.
상기 제1 적층 구조체(110)를 패터닝하는 것에 의해서, 상기 제1 적층 구조체를 관통하는 제1 홀(115) 및 제1 그루브(117)를 형성할 수 있다. 상기 제1 홀(115) 및 상기 제1 그루브(117)는 상기 기판(100)의 상부면의 일부를 노출할 수 있다. 상기 제1 홀(115) 및 상기 제1 그루브(117)은 서로 이격될 수 있다. 일 실시 예에 따르면, 상기 제1 그루브(117)는 제1 방향으로 연장되는 라인 형태일 수 있다.
일 실시 예에 따르면, 상기 제1 홀(115) 및 상기 제1 그루브(117)는 하나의 패터닝 공정에 의해 형성될 수 있다. 이와 달리, 상기 제1 홀(115) 및 상기 제1 그루브(117)는 각각 다른 패터닝 공정들에 의해 형성될 수도 있다.
도15를 참조하면, 상기 제1 홀(115)내에 제1 벌크 희생 패턴(123) 및 제1 캐핑 희생 패턴(127)을 형성할 수 있다. 또한, 상기 제1 그루브(117)내에 제2 벌크 희생 패턴(125) 및 제2 캐핑 희생 패턴(129)를 형성할 수 있다. 일 실시 예에 따르면, 상기 제1 벌크 희생 패턴(123) 및 상기 제2 벌크 희생 패턴(125)은 동시에 형성될 수 있다. 좀더 구체적으로 설명하면, 상기 제1 벌크 희생 패턴(123) 및 상기 제2 벌크 희생 패턴(125)은 상기 기판(100)상에 상기 제1 홀(115) 및 상기 제1 그루브(117)를 채우는 벌크 희생막의 일부를 형성하고, 상기 벌크 희생막을 식각하는 것에 의해 형성될 수 있다. 상기 벌크 희생막은 상술된 일 실시 예에서 설명한 것과 동일하게 탄소를 포함하는 고분자 화합물을 포함할 수 있다. 일 실시 예에 따르면, 상기 벌크 희생막은 스핀 코팅 공정에 의해 형성될 수 있다. 예를 들어, 상기 벌크 희생막은 스핀-온-하드마스크막(Spin-on-hardmask layer: SOH막)일 수 있다.
일 실시 예에 따르면, 상기 벌크 희생막의 일부를 식각하는 것은 상술된 일 실시 예에서 설명한 것과 동일하게 에치백에 공정에 의해 수행될 수 있다. 상기 벌크 희생막을 식각하는 것은 상기 제1 벌크 희생 패턴(123) 및 상기 제2 벌크 희생 패턴(125)의 상부면들의 레벨이 상기 제1 적층 구조체(110)의 상부면보다 낮아질 때까지 수행될 수 있다. 상기 적층 구조체(110)내에 상기 제1 벌크 희생 패턴(123)의 상부면 및 상기 제1홀(115)의 측벽의 일부로 정의되는 제1 리세스 영역(115a) 및 상기 제2 벌크 희생 패턴(125)의 상부면 및 상기 제1 그루브(117)의 측벽의 일부로 정의되는 제2 리세스 영역(117a)이 형성될 수 있다.
상기 제1 벌크 희생 패턴(123)상의 상기 제1 리세스 영역(115a) 및 상기 제2 벌크 희생 패턴(125)상의 상기 제2 리세스 영역(117a)내에 각각 제1 캐핑 희생 패턴(127) 및 제2 캐핑 희생 패턴(129)이 형성될 수 있다. 상기 제1 캐핑 희생 패턴(127) 및 상기 제2 캐핑 희생 패턴(129)의 상부면들은 상기 적층 구조체(110)의 상부면과 동일한 레벨에 위치할 수 있다. 상기 제1 캐핑 희생 패턴(127) 및 상기 제2 캐핑 희생 패턴(129)은 상기 적층 구조체(110)상에 상기 제1 및 제2 리세스 영역들(115a, 117a)를 채우는 캐핑 희생막을 형성하고, 상기 캐핑 희생막을 상기 적층 구조체(110)의 상부면이 노출될 때까지 식각하는 것에 의해서 형성될 수 있다. 상기 제1 캐핑 희생 패턴(127) 및 상기 제2 캐핑 희생 패턴(129)은 상술된 일 실시 예에서 설명한 캐핑 희생 패턴(127)과 동일한 물질을 포함할 수 있다.
도16을 참조하면, 상기 제1 적층 구조체(110)상에 제2 적층 구조체(130)를 형성할 수 있다. 상기 제2 적층 구조체(130)는 복수의 제2 물질막들(131) 및 복수의 제2 유전막들(132)를 교대로 그리고 반복적으로 적층하는 것에 의해서 형성될 수 있다. 상기 제2 물질막들(131) 및 상기 제2 유전막들(132)은 상술된 일 실시 예에서 설명한 것과 동일한 물질을 포함할 수 있다.
도17을 참조하면, 상기 제2 적층 구조체(130)를 패터닝하는 것에 의해서 상기 제2 적층 구조체(130)를 관통하는 제2 홀(135)를 형성할 수 있다. 상기 제2홀(135)은 상기 제1홀(115)과 적어도 일부가 중첩될 수 있다. 즉, 상기 제2홀(135)은 상기 제1 홀(115)과 연통될 수 있다. 일 실시 예에 따르면, 상기 제2홀(135)은 상기 제1 홀(115)과 평면적 관점에서 완전히 중첩될 수 있다. 상기 제2 홀(135)은 상기 제1 캐핑 희생 패턴(127)의 상부면을 노출시킬 수 있다. 상기 제2홀(135)은 상술된 일 실시 예에서 설명한 것과 동일한 방법으로 형성될 수 있다.
도18을 참조하면, 상기 제1 캐핑 희생 패턴(127)이 제거될 수 있다. 상기 제1 캐핑 희생 패턴(127)을 제거하는 것은 상술된 일 실시 예에서 도6을 참조하여 설명한 것과 동일한 방법에 의해 수행될 수 있다. 일 실시 예에 따르면, 상기 제2 홀(135)을 형성하기 위한 식각 공정과 상기 제1 캐핑 희생 패턴(127)을 제거하기 위한 공정은 동일한 반응 챔버 내에서 수행될 수 있다.
상기 제1 벌크 희생 패턴(123)이 제거될 수 있다. 일 실시 예에 따르면, 상기 제1 벌크 희생 패턴(123)은 건식 식각 공정에 의해 제거될 수 있다. 상기 제1 벌크 희생 패턴(123)은 탄소를 포함하는 고분자 물질을 포함하므로, 상기 건식 식각 공정은 산소 원소를 포함하는 반응 가스에 의해 수행될 수 있다. 상기 제1 벌크 희생 패턴(123)을 제거하기 위한 상기 반응 가스에 의한 상기 제1 및 제2 물질막들(111, 131), 상기 제1 및 제2 유전막들(112, 132) 및 상기 기판(100)의 식각률은 매우 낮을 수 있다. 따라서, 상기 제1 및 제2 물질막들(111, 131), 상기 제1 및 제2 유전막들(112, 132) 및 상기 기판(100)의 손상을 최소화하면서 상기 벌크 희생 패턴(123)을 제거할 수 있다.
상기 제1 캐핑 희생 패턴(127) 및 상기 제1 벌크 희생 패턴(123)을 제거하여, 상기 제1 홀(115) 및 제2 홀(135)을 노출시킬 수 있다. 상기 제1 홀(115) 및 상기 제2 홀(135)은 서로 연통되어, 하나의 관통 홀을 정의할 수 있다.
도19을 참조하면, 상기 제1 및 제2 홀(115, 135)로 정의되는 관통 홀내에 활성 패턴(141) 및 매립 유전 패턴(143)을 형성할 수 있다.
도20을 참조하면, 상기 제2 적층 구조체(130)내에 상기 제2 적층 구조체(130)를 관통하는 제2 그루브(137)를 형성할 수 있다. 상기 제2 그루브(137)는 상기 제1 그루브(117)가 연장되는 방향과 동일한 방향으로 연장되는 라인 형태로 형성될 수 있다. 상기 제2 그루브(137)은 평면적 관점에서 상기 제1 그루브(117)의 적어도 일부와 중첩될 수 있다. 즉, 상기 제1 그루브(117) 및 상기 제2 그루브(137)는 서로 연통되고, 상기 제2 그루브(137)는 상기 제2 캐핑 희생 패턴(129)의 상부면을 노출시킬 수 있다. 일 실시 예에 따르면, 상기 제2 그루브(137)는 상기 제1 그루브(117)와 평면적 관점에서 완전히 중첩될 수 있다.
상기 제2 그루브(137)를 형성하는 것은 상기 제2 적층 구조체(130)상에 마스크 패턴을 형성하는 것 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제2 적층 구조체(130)를 식각하는 것을 포함할 수 있다. 일 실시 예에 따르면, 상기 제2 적층 구조체(130)를 식각하는 것은 건식 식각 공정에 의해 수행될 수 있다.
다시 도8을 참조하면, 상기 제2 캐핑 희생 패턴(129) 및 상기 제2 벌크 희생 패턴(125)이 모두 제거될 수 있다.
일 실시 예에 따르면, 상기 제2 캐핑 희생 패턴(129)은 이방성 건식 식각 공정에 의해 제거될 수 있다. 상기 제2 캐핑 희생 패턴(129)을 제거하기 위한 건식 식각 공정은 제1 및 제2 물질막들(111,131) 및 제1 및 제2 유전막들(112, 132)의 식각률보다 상기 캐핑 희팽 패턴(127)의 식각률이 큰 공정 조건을 사용할 수 있다.
일 실시 예에 따르면, 상기 제2 그루브(137)를 형성하기 위한 식각 공정과 상기 제2 캐핑 희생 패턴(129)을 제거하기 위한 공정은 동일한 반응 챔버 내에서 수행될 수 있다. 즉, 하나의 반응 챔버 내에서 상기 제2 적층 구조체(130)상에 형성된 마스크 패턴을 식각 마스크로 이용하여 상기 제2 적층 구조체(130)를 식각하여 상기 제2 그루브(137)을 형성하고, 상기 제2 그루브(137)에 의해 노출된 상기 제2 캐핑 희생 패턴(129)을 식각하는 것에 의해서 상기 제2 캐핑 희생 패턴(129)을 제거하고, 상기 제2 벌크 희생 패턴(125)의 상부면을 노출시킬 수 있다.
상기 제2 벌크 희생 패턴(125)은 건식 식각 공정에 의해 제거될 수 있다. 상기 제2 벌크 희생 패턴(125)은 탄소를 포함하는 고분자 물질을 포함하므로, 상기 건식 식각 공정은 산소 원소를 포함하는 반응 가스에 의해 수행될 수 있다. . 상기 제1 및 제2 물질막들(111, 131), 상기 제1 및 제2 유전막들(112, 132) 및 상기 기판(100)은 상기 제2 벌크 희생 패턴(125)을 제거하기 위한 공정에서 사용되는 상기 반응 가스에 대해서 높은 식각 선택비를 가질 수 있다. 즉, 상기 제2 벌크 희생 패턴(125)의 제거 공정에서 상기 제1 및 제2 물질막들(111, 131), 상기 제1 및 제2 유전막들(112, 132) 및 상기 기판(100)은 거의 식각되지 않을 수 있다. 따라서, 상기 제1 및 제2 물질막들(111, 131), 상기 제1 및 제2 유전막들(112, 132) 및 상기 기판(100)의 손상을 최소화하면서 제2 벌크 희생 패턴(125)을 제거할 수 있다.
본 실시 예들은 도1 내지 도12를 참조하여 설명한 일 실시 예와 동일한 효과를 가질 수 있다.
상술된 실시예들에서 개시된 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도21은 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도21을 참조하부면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130a, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130a) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130a)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130a)는 상술된 실시 예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130a)는 다른 형태의 반도체 기억 소자(ex, 비휘발성 기억 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도22는 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도22를 참조하면, 본 발명의 일 실시 예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시 예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 비휘발성 기억 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 제1 적층 구조체
115: 제1홀
123: 벌크 희생 패턴
127: 캐핑 희생 패턴
130: 제2 적층 구조체
135: 제2 홀

Claims (10)

  1. 기판 상에 제1 유전막들 및 제1 물질막들을 교대로 그리고 반복적으로 형성하는 것에 의해서 제1 적층 구조체를 형성하는 것;
    상기 제1 적층 구조체를 관통하는 제1 개구부를 형성하는 것;
    상기 제1 개구부 내에 차례로 적층된 벌크 희생 패턴 및 캐핑 희생 패턴을 형성하되, 상기 벌크 희생 패턴은 탄소를 포함하는 고분자 화합물을 포함하는 것;
    상기 제1 적층 구조체 상에 제2 유전막들 및 제2 물질막들을 교대로 그리고 반복적으로 형성하는 것에 의해서 제2 적층 구조체를 형성하는 것;
    상기 제2 적층 구조체를 관통하여 상기 캐핑 희생 패턴을 노출시키는 제2 개구부를 형성하는 것; 및
    상기 캐핑 희생 패턴 및 상기 벌크 희생 패턴을 제거하는 것을 포함하는 반도체 기억 소자의 형성 방법.
  2. 제1항에 있어서,
    상기 벌크 희생 패턴은 상기 제1 및 제2 유전막들, 상기 제1 및 제2 물질막들 및 상기 기판에 대해서 식각 선택비를 갖는 고분자 화합물로 형성되는 반도체 기억 소자의 형성 방법.
  3. 제1항에 있어서,
    상기 벌크 희생 패턴을 형성하는 것은,
    상기 제1 적층 구조체상에 상기 제1 개구부를 채우는 벌크 희생막을 형성하는 것; 및
    상기 벌크 희생막의 일부분을 식각하는 것을 포함하되,
    상기 벌크 희생막을 식각하는 것은 상기 벌크 희생 패턴의 상부면의 레벨이 상기 제1 적층 구조체의 최상부면보다 낮아질 때까지 수행되는 반도체 기억 소자의 형성 방법.
  4. 제3항에 있어서,
    상기 벌크 희생막은 스핀 코팅 공정에 의해 형성되는 반도체 기억 소자의 형성 방법.
  5. 제4항에 있어서,
    상기 벌크 희생막은 스핀-온-하드마스크막(Spin-On-Hardmask Layer)인 반도체 기억 소자의 형성 방법.
  6. 제1항에 있어서,
    상기 벌크 희생 패턴을 제거하는 것은,
    산소를 포함하는 반응 가스를 이용하는 건식 식각 공정에 의해 수행되는 반도체 기억 소자의 형성 방법.
  7. 제1항에 있어서,
    상기 제1 개구부 및 제2 개구부는 평면적 관점에서 중첩되는 반도체 기억 소자의 형성 방법.
  8. 제1항에 있어서,
    상기 제1 및 제2 물질막들은 상기 제1 및 제2 유전막들에 대해서 식각 선택비를 갖는 절연 물질을 포함하는 반도체 기억 소자의 형성 방법.
  9. 제8항에 있어서,
    상기 제1 및 제2 개구부들 내에 활성 패턴을 형성하는 것;
    상기 활성 패턴과 이격되고, 상기 제1 및 제2 적층 구조체들을 관통하여 상기 기판의 상부면을 노출시키는 그루브를 형성하는 것;
    상기 그루브에 의해 노출된 상기 제1 및 제2 물질막들을 제거하여 상기 제1 및 제2 유전막들 사이에 빈 영역들을 형성하는 것;
    상기 빈 영역들의 내면상에 정보 저장막을 콘포말하게 형성하는 것; 및
    상기 빈 영역들을 각각 채우는 게이트 패턴들을 형성하는 것을 더 포함하는 반도체 기억 소자의 형성 방법.
  10. 제9항에 있어서,
    상기 그루브를 형성하는 것은,
    상기 제2 적층 구조체를 형성하기 전에,
    상기 제1 적층 구조체내에 상기 제1 개구부와 이격되는 제1 트렌치를 형성하는 것; 및
    상기 제1 트렌치 내에 차례로 적층된 라인 벌크 희생 패턴 및 라인 캐핑 희생 패턴을 형성하되, 상기 라인 벌크 희생 패턴은 탄소를 포함하는 고분자 화합물을 포함하는 것을 포함하고,
    상기 활성 패턴을 형성한 후에,
    상기 제2 적층 구조체내에 상기 제2 개구부와 이격되고, 상기 라인 캐핑 희생 패턴을 노출시키는 제2 트렌치를 형성하는 것; 및
    상기 라인 벌크 희생 패턴 및 상기 라인 캐핑 희생 패턴을 제거하는 것을 포함하는 반도체 기억 소자의 형성 방법.
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