KR20060114181A - 반도체 소자의 구리배선 형성방법 - Google Patents
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Abstract
본 발명은 유전상수를 감소시켜 반도체 소자의 초고집적화에 따른 배선의 RC 타임지연 및 배선 간의 신호간섭을 최소화할 수 있는 반도체 소자의 구리배선 형성방법에 관한 것이다. 이를 위해 본 발명은 카본이 함유된 제1 절연막이 형성된 기판을 제공하는 단계와, 상기 제1 절연막을 식각하고, 식각된 상기 제1 절연막 내에 구리배선을 형성하는 단계와, 불소가 함유된 식각용액을 이용한 식각공정을 실시하여 상기 제1 절연막을 선택적으로 식각하는 단계와, 식각된 상기 제1 절연막이 매립되지 않도록 상기 제1 절연막을 포함하는 전체 구조 상부에 제2 절연막을 증착하여 식각된 상기 제1 절연막에 에어 갭을 형성하는 단계를 포함하는 반도체 소자의 구리배선 형성방법을 제공한다.
반도체 소자, 구리배선, 절연막, 에어 갭, 저유전막
Description
도 1 내지 도 5은 본 발명의 바람직한 실시예에 따른 반도체 소자의 구리배선 형성방법을 설명하기 위하여 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11, 14, 16 : 절연막
11a : 캐버티
12 : 구리층
12a : 구리배선
15 : 에어 갭
본 발명은 반도체 소자의 구리배선 형성방법에 관한 것으로, 특히 유전상수가 낮은 에어 갭(air gap)을 갖는 절연막을 구비한 반도체 소자의 구리배선 형성방법에 관한 것이다.
최근에는 반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 신호전달 지연(signal propagation delay)을 줄이기 위하여 여러가지 연구가 진행중에 있다. 이는 고밀도 칩(high density chip)의 속도가 고밀도 칩상의 RC 타임 지연(여기서, 'R'은 배선저항, 'C'는 절연막의 전기용량을 나타냄)에 의해 결정되기 때문인데 RC 신호지연의 감소가 소자의 고속화를 이루게 한다. 이를 위해서는 저항이 작은 도체의 개발과, 낮은 유전상수(dielectric constant)를 갖는 물질의 개발이 필요하다.
도체에 있어서는 기존의 알루미늄을 구리도체로의 대체 공정이 필요한데, 지금까지 구리의 경우 알루미늄보다 전기 전도도가 훨씬 우수하다고 알려져 있다. 그러나, 구리의 경우 진공증착 및 건식식각이 어려워 반도체 공정에 사용되지 못하였으나, 최근에는 전기도금기술과 매입공정을 이용하여 배선물질로서 사용이 가능하게 되었다. 그리고, MCM(Multi-Chip-Module)이나 로직 칩 제조에 성능을 향상시킬 수 있게 되었다.
이러한 배경을 지니는 구리배선 공정에서 반도체 저유전 물질이 동시에 수반되어야 하는데, 구리도체의 경우 약 50% 정도의 소자의 성능 향상을 꾀할 수 있으며, 초 저유전 물질을 개발할 경우 40% 이상의 소자 성능을 향상시킬 수 있을 것으로 'SEMATECH 연구 보고서'에서 밝히고 있다. 낮은 유전상수를 가지는 재료는 광범 위한 주파수 범위에서 낮은 소산 인자(dissipation factor)와 높은 브레이크다운 전압(breakdown voltage)을 가지므로 회로밀도의 증가와 시스템의 고속화에 기여할 수 있다. 이 경우 신호전달속도가 다음과 같이 유전상수의 제곱근에 반비례하는 이론적 배경으로부터 출발한다. 신호전달속도(V, m/sec)는 하기의 수학식1로 나타낼 수 있다.
여기서, 'c'는 3,108m/sec, 'ε'는 유전상수이다.
또한, 낮은 유전상수의 물질을 사용할 경우 상호 신호방해(cross-talk)를 감소시킬 수 있게 되어 회로밀도의 증가가 가능하게 된다. 이는 고집적화 및 소형화가 가능하고, 궁극적으로는 가격 절감 및 칩 성능의 획기적 향상을 도모할 수 있다.
한편, 유전상수를 낮추기 위한 연구의 일환으로 미세 다공성막(nanoporous film)에 대한 연구가 현재 가장 관심있게 연구되고 있는데, 이는 재료적인 측면과 증착방식 관점에서 기존에 사용하고 있는 실리카막(silica film) 공정을 거의 그대로 적용하고 있다. 그러나, 궁극적으로는 유전상수(k)가 '1'인 에어 갭(air gap)의 도입이 울트라(ultra) 저유전상수를 갖는 절연체를 이루는 가장 최상의 접근 방식이라 할 것이다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 유전상수를 감소시켜 반도체 소자의 초고집적화에 따른 배선의 RC 타임지연 및 배선 간의 신호간섭을 최소화할 수 있는 반도체 소자의 구리배선 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 카본이 함유된 제1 절연막이 형성된 기판을 제공하는 단계와, 상기 제1 절연막을 식각하고, 식각된 상기 제1 절연막 내에 구리배선을 형성하는 단계와, 불소가 함유된 식각용액을 이용한 식각공정을 실시하여 상기 제1 절연막을 선택적으로 식각하는 단계와, 식각된 상기 제1 절연막이 매립되지 않도록 상기 제1 절연막을 포함하는 전체 구조 상부에 제2 절연막을 증착하여 식각된 상기 제1 절연막에 에어 갭을 형성하는 단계를 포함하는 반도체 소자의 구리배선 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 구리배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 5에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.
도 1을 참조하면, 소정의 반도체 구조물층(미도시)이 형성된 반도체 기판(10)이 제공된다. 여기서, 반도체 구조물층은 트랜지스터(transistor), 메모리 셀(memory cell), 캐패시터(capacitor), 접합층, 도전층 및 배선 등을 포함할 수 있다.
이어서, 반도체 구조물층 상에는 절연막(11)을 형성한다. 여기서, 절연막(11)은 ILD(Inter Layer Dielectric) 또는 IMD(Inter Metal Dielectric)로 기능한다. 이때, 절연막(11)은 CDO(Carbon Doped Oxide)(예컨대, 제품명으로는 Coral, black diamond) 또는 카본(carbon)이 함유된 울트라(ultra) 저유전막(k<3.0)으로 형성한다. 울트라 저유전막으로는 스핀 온(spin on) 방식으로 형성된 저유전막일 수 있으며, 예컨대 저유전막은 SiOC막일 수 있다. 이 외에, 카본이 함유된 열산화막(thermal oxide) 또는 TEOS(Tetra Ethyle Ortho Silicate)막을 사용할 수도 있다. 한편, 절연막(11)은 단일막으로 형성하거나, 적어도 2층 적층된 복합 구조로 형성한다.
이어서, 절연막(11)은 평탄화공정을 통해 평탄화될 수 있는데, 이때, 상기 평탄화공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시되는 것이 바람직하다.
이어서, 듀얼 다마신(dual damascene) 공정 또는 싱글 다마신(single damascene) 공정을 실시하여 절연막(11)을 식각하여 비아홀(via hole) 또는 트렌치(trench)(미도시)를 형성한다. 이하에서는 설명의 편의를 위해 트렌치라고 칭하기로 한다.
이어서, 트렌치가 형성된 전체 구조 상부면의 단차를 따라 베리어막(barrier film, 미도시)을 형성한다. 이때, 베리어막은 후속 열공정에 의한 구리원자의 확산을 방지하거나, 하지층이 금속층인 경우 이들간의 접촉력을 높이기 위하여 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 단층 또는 적층으로 형성한다. 이들은 PVD(Physical Vapor Chemical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Depostion) 방식으로 증착한다.
이어서, 베리어막 상에 시드층(seed layer, 미도시)을 형성한다. 이때, 시드층은 PVD, CVD 또는 ALD 방식으로 제조된 구리 및 구리 합금막이며, 여기서 구리 합금막은 Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn 또는 Ag 등을 포함할 수 있다.
이어서, 트렌치가 매립되도록 시드층이 형성된 전체 구조 상부에 구리층(12)을 증착한다. 이때, 구리층(12)은 전기 도금법 이외에, CVD, ALD 또는 무전해 도금법으로 형성할 수 있다.
이어서, 도 2를 참조하면, CMP를 이용한 평탄화 공정을 실시하여 구리층(12, 도 1참조)을 평탄화한다. 이때, CMP를 이용한 평탄화 공정은 절연막(11)의 상부 표면이 노출되도록 실시한다. 이로써, 트렌치 내부에 고립(isolation)된 구리배선(12a)이 형성된다.
이어서, CMP 공정과 인-시튜(in-situ)로 CMP 챔버 내에서 습식식각(13)을 실시하여 절연막(11) 내에 캐버티(cavity, 11a)를 형성한다. 이때, 습식식각(13) 공정은 구리배선(12a)의 손상을 최소화하면서 절연막(11)을 선택적으로 식각하도록 불소(F)가 함유된 화학물, 즉 불화물(fluoride)이 함유된 화학물을 사용하여 실시하는 것이 바람직하다. 예컨대, 불화물로는 테트라메틸암모늄 플루오르 히드레이트(Tetramethylammonium fluoride tetra Hydrate)를 사용한다. 여기서, 습식식각 공정시 불화물을 사용하는 이유는 전술한 바와 같이 절연막(11)이 카본을 함유한 막으로 형성하고, 금속배선이 구리층으로 형성되기 때문이다. 즉, 카본을 함유한 절연막은 그 화학적 특성상 불소에 의해 쉽게 식각되는 특성을 갖는데 반해, 구리는 불소에 대한 높은 내성을 갖고 있기 때문이다.
한편, 본 발명의 바람직한 실시예에서와 같이 캐버티(11a)가 형성된 절연막(11)을 카본을 함유한 막으로 형성하는 대신, 카본이 함유되지 않는 막으로 형성하는 경우, 습식식각(13) 공정을 DHF(Dilute HF, H20로 희석된 HF용액) 또는 BOE(Buffered Oxide Etchant, HF와 NH4F가 혼합된 용액) 용액을 이용한 세정공정으로 실시할 수도 있다. 그러나, 이 경우 DHF 또는 BOE 용액에 의해 구리배선(12a)이 손상되어 부적합하다.
이어서, 도 4에 도시된 바와 같이, 캐버티(11a)가 매립되지 않고, 그 상부를 덮어 캐버티(11a)에 빈 공간을 형성하도록 매립특성이 낮은 물질을 이용하여 절연막(14)을 형성한다. 이로써, 절연막(11) 내에 에어 갭(15)이 형성된다. 이때, 절연막(14)은 CVD 방식으로 형성한다.
이어서, 도 5에 도시된 바와 같이, 전체 구조 상부의 평탄화를 위해 추가로 절연막(15)을 증착한 후 CMP 공정을 수행할 수도 있다. 이때, 절연막(15)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나로 형성할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 카본이 함유된 저유전막을 이용하여 절연막을 형성하고, 그 다음, 상기 절연막 내부에 다마신 공정을 실시하여 구리배선을 형성한 후, 불소가 함유된 불화물을 이용한 습식식각공정을 실시하여 선택적 으로 절연막을 식각하여 에어 갭을 형성함으로써 절연막의 유전상수를 감소시켜 초고집적화에 따른 배선의 RC 타임지연 및 배선 간의 상호 신호간섭을 최소화할 수 있다.
Claims (6)
- 카본이 함유된 제1 절연막이 형성된 기판을 제공하는 단계;상기 제1 절연막을 식각하고, 식각된 상기 제1 절연막 내에 구리배선을 형성하는 단계;불소가 함유된 식각용액을 이용한 식각공정을 실시하여 상기 제1 절연막을 선택적으로 식각하는 단계; 및식각된 상기 제1 절연막이 매립되지 않도록 상기 제1 절연막을 포함하는 전체 구조 상부에 제2 절연막을 증착하여 식각된 상기 제1 절연막에 에어 갭을 형성하는 단계를 포함하는 반도체 소자의 구리배선 형성방법.
- 제 1 항에 있어서, 상기 구래배선을 형성하는 단계는,상기 제1 절연막을 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 상기 제1 절연막을 포함하는 전체 구조 상부에 구리층을 증착하는 단계; 및CMP 공정을 실시하여 상기 구리층을 평탄화하는 단계를 포함하는 반도체 소자의 구리배선 형성방법.
- 제 2 항에 있어서,상기 제1 절연막을 선택적으로 식각하는 단계는 상기 CMP 공정과 인-시튜로 CMP 챔버 내에서 상기 식각용액을 이용하여 실시하는 반도체 소자의 구리배선 형성방법.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,상기 제1 절연막은 SiO2막, TEOS막 또는 열산화막으로 형성하는 반도체 소자의 구리배선 형성방법.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,상기 제2 절연막 상에 제3 절연막을 증착하는 단계; 및상기 제3 절연막을 평탄화하는 단계를 더 포함하는 반도체 소자의 구리배선 형성방법.
- 제 5 항에 있어서,상기 제2 절연막은 상기 제3 절연막보다 매립특성이 낮은 물질로 형성하는 반도체 소자의 구리배선 형성방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8829682B2 (en) | 2012-03-02 | 2014-09-09 | Samsung Electronics Co., Ltd. | Integrated circuit devices including interconnections insulated by air gaps and methods of fabricating the same |
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-
2005
- 2005-04-29 KR KR1020050036185A patent/KR20060114181A/ko not_active Application Discontinuation
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