KR20070087856A - 반도체 장치의 금속 배선 및 그 형성 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 기판의 금속 배선은 반도체 기판, 기판 위에 형성되어 있으며 트렌치를 포함하는 층간 절연막, 트렌치의 측벽에 형성되어 있는 덮개막, 덮개막 위에 형성되어 있는 장벽층, 장벽층 위에 형성되며 트렌치를 채우는 금속 배선을 포함하고, 금속 배선은 반도체 기판과 직접 접촉하고 있다.
다마신, 금속배선, 반도체, 확산방지막

Description

반도체 장치의 금속 배선 및 그 형성 방법{METAL LINE IN SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREOF}
도 1은 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 6 내지 도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
본 발명은 반도체 장치의 금속 배선 및 그 형성 방법에 관한 것으로, 특히 구리 배선을 포함하는 반도체 장치에 관한 것이다.
반도체 장치가 점점 고속화. 고집적화 되면서 반도체 장치내에 형성되는 금속 배선의 미세화 및 다층화가 이루어지고 있다. 이러한 금속 배선의 폭이 좁아져 서 금속 배선의 저항 및 기생 용량(capacitance)으로 인한 RC(resistance capacitance)에 의한 지연이 발생하여 반도체 소자의 고속화를 방해한다. 이러한 기생용량은 누설 전류를 증가시키고 이에 따라 전력 소모량이 증가한다.
이러한 신호 지연을 감소시키기 위하여 알루미늄 배선 대신에 구리를 이용하고 있다. 그러나 종래의 배선보다 점점 선폭이 좁아지고 이에 따른 배선과 배선 사이의 기생 용량이 증가하여 구리 배선이라도 신호 지연이 발생한다.
이러한 신호 지연을 해소하기 위해서 저유전율(low-k)물질을 사용하여 배선과 배선 사이의 절연막을 형성하고 있으나 배선 사이의 간격이 좁아지면서 더욱 낮은 유전율의 물질을 필요로하고 있다.
따라서 층간 절연막 내에 저유전율 물질에 기공을 포함시켜 다공성(porous) 층간 절연막을 형성한다.
그러나 다공성 층간 절연막은 층간 절연막의 표면에까지 기공이 존재하여 표면의 평탄도가 떨어져 상부막이 제대로 증착되지 않는다. 그리고 상부막이 확산 방지막일 경우에는 구리가 확산되는 문제를 유발한다. 또한, 후속 공정시에 사용하는 화학물질들이 기공으로 침투하여 소자의 전기적 특성이 감소한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 다공성 층간 절연막을 사용할 때 구리 또는 화학 물질들이 다른 층으로 이동하는 것을 방지하는 것이다.
상기한 과제를 달성하기 위한 본 발명에 따른 반도체 기판의 금속 배선은 반 도체 기판, 기판 위에 형성되어 있으며 트렌치를 포함하는 층간 절연막, 트렌치의 측벽에 형성되어 있는 덮개막, 덮개막 위에 형성되어 있는 장벽층, 장벽층 위에 형성되며 트렌치를 채우는 금속 배선을 포함하고, 금속 배선은 반도체 기판과 직접 접촉하고 있다.
덮개막은 SiN으로 이루어질 수 있다.
층간 절연막은 기공을 포함할 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 금속 배선 형성 방법은 반도체 기판 위에 층간 절연막을 형성하는 단계, 선택적 식각 공정으로 층간 절연막에 반도체 기판을 노출하는 트렌치를 형성하는 단계, 트렌치의 내부에 SiN으로 덮개막을 형성하는 단계, 덮개막 위에 장벽층을 형성하는 단계, 트렌치 바닥의 장벽층 및 덮개막을 제거하여 반도체 기판을 노출하는 단계, 장벽층 위에 금속 배선을 형성하는 단계를 포함한다.
덮개막은 질소 기체가 주입된 580~600℃의 로(furnace)에서 형성할 수 있다.
덮개막 및 장벽층은 증착 장치의 소스 파워(Source power)를 100~1,000W, 바이어스 파워(bias power)를 200~800W, 압력을 2,000~8,000mtorr, 온도를 -25~150℃로 유지하고 Ar을 20~80sccm 주입하여 제거할 수 있다.
장벽층을 형성한 금속 플라즈마를 추가 주입할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설 명하는 실시예에 한정되지 않는다.
이제 첨부한 도면을 참조하여 본 발명에 따른 반도체 장치의 금속 배선 및 그 형성 방법을 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 1에 도시한 바와 같이, 기판(100) 위에 식각 정지막(104) 및 층간 절연막(106)이 적층되어 있다. 기판(100)은 개별 소자(도시하지 않음) 또는 하부 도전체(102)를 포함할 수 있다.
하부 도전체(102)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 백금(Pt) 등으로 형성될 수 있고, 식각 정지막(104)은 SiN 또는 SiH4 등으로 형성할 수 있다. 그리고 층간 절연막(106)은 FSG(fluorine silicate glass), USG(un-doped silicate glass), SiH4, TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물 또는 유기 절연물 등을 단층 또는 복수층으로 적층하여 형성될 수 있으며, BD(black diamond) 등과 같은 유전율 3.0이하의 저유전율 물질을 사용하여 형성할 수도 있다. 또한, 층간 절연막(106)은 절연막의 유전율을 더욱 감소시키기 위한 기공(pore)을 포함할 수 있다.
식각 정지막(104) 및 층간 절연막(106)에는 하부 도전체(102)를 노출하는 트렌치(T)가 형성되어 있다.
트렌치(T)의 측벽에는 덮개막(108)이 형성되어 있고, 덮개막(108) 위에 장벽 층(110)이 형성되어 있다. 덮개막(108)은 SiN으로 이루어지고, 장벽층(110)은 TaN, Ta, WN, Ti, TiN, TiSiN, TaSiN 등으로 이루어질 수 있으며, 조합하여 복층으로 형성될 수 있다.
장벽층(110)은 금속층의 금속물질이 절연막과 같은 다른층으로 확산되는 것을 방지하고, 절연막과 금속층의 접합성(adhesion)을 강화시킨다.
그리고 장벽층(110)에 의해서 정의되는 트렌치를 채우며 하부 도전체와 전기적으로 연결되는 금속 배선(112)이 형성되어 있다. 금속 배선(112)은 저저항 금속인 구리 따위의 도전 물질로 이루어진다.
이와 같은 반도체 장치의 금속 배선을 형성하는 방법을 도 2 내지 4와 기설명한 도 1을 참조하여 설명한다.
도 2 내지 도 4는 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 2에 도시한 바와 같이, 하부 도전체(102)를 포함하는 기판(100) 위에 식각 정지막(104) 및 층간 절연막(106)을 적층한다.
그리고 층간 절연막에 감광막(도시하지 않음)을 이용한 선택적 식각 공정으로 식각 정지막을 노출하는 트렌치(T)를 형성한다.
다음 도 3에 도시한 바와 같이, 노출된 식각 정지막을 제거하여 하부 도전체(102)를 노출한다. 이후 트렌치(T)의 내벽에 SiN으로 이루어지는 덮개막(108)을 형성한다. 이때, 덮개막(108)은 HCD, BTBAS 따위의 질소 기체가 주입된 580~600℃의 로(furnace)를 이용하여 형성한다. 로를 이용하여 덮개막(108)을 형성하면 화 학적 기상 증착보다 낮은 온도에서 더욱 얇은 덮개막(108)을 형성할 수 있다.
다음 도 4에 도시한 바와 같이, 덮개막(108) 위에 스퍼터(sputter), CVD(chemical vapor deposition), PVD(physical vapor deposition), ALD(atomic layer deposition) 등의 방법으로 금속을 증착하여 장벽층(110)을 형성한다.
이후 트렌치(T)의 바닥에 형성되어 있는 장벽층(110)과 덮개막(108)을 제거한다. 트렌치(T) 바닥에 형성된 덮개막(108)은 하부 도전체와 상부 도전체와의 전기적 흐름을 방해하기 때문에 제거한다.
트렌치(T)의 바닥에 형성된 장벽층(108)과 덮개막(110)만을 제거해야 하기 때문에 식각 기체의 직진성이 큰 조건에서 식각한다. 장벽층(108)과 덮개막(110)의 제거는 소스 파워(Source power)를 100~1,000W, 바이어스 파워(bias power)를 200~800W, 압력을 2,000~8,000mtorr, 온도를 -25~150℃로 유지하고 Ar을 20~80sccm 주입하여 제거한다. 이때 장벽층(110)을 형성한 금속 플라즈마를 추가하여 측벽에 형성된 장벽층(108)이 제거되는 것을 방지한다. 예를 들어 Ta 또는 Ti 플라즈마를 추가할 수 있다.
다음 도 1에서와 같이, 장벽층(110)에 의해 정의되는 트렌치를 채우도록 구리층을 형성한다. 이후 화학적 기계적 연마로 기판을 평탄화하여 금속 배선(112)을 완성한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 5에 도시한 바와 같이, 기판(100) 위에 식각 정지막(104) 및 층간 절연막 (106)이 적층되어 있다. 기판(100)은 개별 소자(도시하지 않음) 또는 하부 도전체(102)를 포함할 수 있다.
하부 도전체(102)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 백금(Pt) 등으로 형성될 수 있고, 식각 정지막(104)은 SiN 또는 SiH4 등으로 형성할 수 있다. 그리고 층간 절연막(106)은 FSG(fluorine silicate glass), USG(un-doped silicate glass), SiH4, TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물 또는 유기 절연물 등을 단층 또는 복수층으로 적층하여 형성될 수 있으며, BD(black diamond) 등과 같은 유전율 3.0이하의 저유전율 물질을 사용하여 형성할 수도 있다. 또한, 층간 절연막(106)은 절연막의 유전율을 더욱 감소시키기 위한 기공(pore)을 포함할 수 있다.
식각 정지막(104) 및 층간 절연막(106)에는 하부 도전체(102)를 노출하는 비아(V)가 형성되어 있으며, 층간 절연막(106)에는 비아(V)를 노출하는 트렌치(T)가 형성되어 있다.
비아(V)와 트렌치(T)의 측벽에는 덮개막(108)이 형성되어 있고, 덮개막(108) 위에 장벽층(110)이 형성되어 있다. 덮개막(108)은 SiN으로 이루어지고, 장벽층(110)은 TaN, Ta, WN, Ti, TiN, TiSiN, TaSiN 등으로 이루어질 수 있으며, 조합하여 복층으로 형성될 수 있다.
장벽층(110)은 금속층의 금속물질이 절연막과 같은 다른층으로 확산되는 것을 방지하고, 절연막과 금속층의 접합성(adhesion)을 강화시킨다.
그리고 장벽층(110)에 의해서 정의되는 트렌치 및 비아를 채우며 하부 도전체와 전기적으로 연결되는 금속 배선(112)이 형성되어 있다. 금속 배선(112)은 저저항 금속인 구리 따위의 도전 물질로 이루어진다.
이와 같은 반도체 장치의 금속 배선을 형성하는 방법을 도 6 내지 8과 기 설명한 도 5를 참조하여 설명한다.
도 6 내지 도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 6에 도시한 바와 같이, 기판(100) 위에 식각 정지막(104) 및 층간 절연막(106)을 적층한다.
그리고 층간 절연막에 감광막(도시하지 않음)을 이용한 선택적 식각 공정으로 식각 정지막을 노출하는 비아(V)를 형성한다. 이후 감광막(도시하지 않음)을 이용한 선택적 식각 공정으로 비아(V)를 노출하는 트렌치(T)를 형성한다. 복수층으로 층간 절연막(106)을 형성하는 경우에는 층간 절연막의 어느 한 층을 트렌치(T)를 형성하는 식각 정지막으로 사용할 수 있다.
이후 노출된 식각 정지막(104)을 제거하여 하부 도전체(102)를 노출한다.
다음 도 7에 도시한 바와 같이, 트렌치(T) 및 비아(V)의 내벽에 SiN으로 이루어지는 덮개막(108)을 형성한다. 이때, 덮개막(108)은 HCD, BTBAS 따위의 질소 기체가 주입된 580~600℃의 로(furnace)를 이용하여 형성한다. 로를 이용하여 덮개막(108)을 형성하면 화학적 기상 증착보다 낮은 온도에서 더욱 얇은 덮개막(108)을 형성할 수 있다.
다음 도 8에 도시한 바와 같이, 덮개막(108) 위에 스퍼터(sputter), CVD(chemical vapor deposition), PVD(physical vapor deposition), ALD(atomic layer deposition) 등의 방법으로 금속을 증착하여 장벽층(110)을 형성한다.
이후 비아(V)의 바닥에 형성되어 있는 장벽층(110)과 덮개막(108)을 제거한다. 비아(V) 바닥에 형성된 덮개막(108)은 하부 도전체와 상부 도전체와의 전기적 흐름을 방해하기 때문에 제거한다.
비아(V)의 바닥에 형성된 장벽층(108)과 덮개막(110)만을 제거해야 하기 때문에 식각 기체의 직진성이 큰 조건에서 식각한다. 장벽층(108)과 덮개막(110)의 제거는 소스 파워(Source power)를 100~1,000W, 바이어스 파워(bias power)를 200~800W, 압력을 2,000~8,000mtorr, 온도를 -25~150℃로 유지하고 Ar을 20~80sccm 주입하여 제거한다. 이때 장벽층(110)을 형성한 금속 플라즈마를 추가하여 측벽에 형성된 장벽층(108)이 제거되는 것을 방지한다. 예를 들어 Ta 또는 Ti 플라즈마를 추가할 수 있다.
다음 도 5에서와 같이, 장벽층(110)에 의해 정의되는 트렌치 및 비아를 채우도록 구리층을 형성한다. 이후 화학적 기계적 연마로 기판을 평탄화하여 금속 배선(112)을 완성한다.
이상 기술한 바와 같이 기공을 포함하는 저유전율물질로 층간 절연막을 형성하여도 장벽층을 형성하기 전에 덮개막을 형성함으로써 장벽층의 금속이 기공으로 확산 되거나 하지 않는다. 따라서 반도체 장치의 전기적 특성이 감소하지 않는다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (7)

  1. 반도체 기판,
    상기 기판 위에 형성되어 있으며 트렌치를 포함하는 층간 절연막,
    상기 트렌치의 측벽에 형성되어 있는 덮개막,
    상기 덮개막 위에 형성되어 있는 장벽층,
    상기 장벽층 위에 형성되며 상기 트렌치를 채우는 금속 배선을 포함하고,
    상기 금속 배선은 상기 반도체 기판과 직접 접촉하고 있는 반도체 장치의 금속 배선.
  2. 제1항에서,
    상기 덮개막은 SiN으로 이루어지는 반도체 장치의 금속 배선.
  3. 제1항에서,
    상기 층간 절연막은 기공을 포함하는 반도체 장치의 금속 배선.
  4. 반도체 기판 위에 층간 절연막을 형성하는 단계,
    선택적 식각 공정으로 상기 층간 절연막에 상기 반도체 기판을 노출하는 트렌치를 형성하는 단계,
    상기 트렌치의 내부에 SiN으로 덮개막을 형성하는 단계,
    상기 덮개막 위에 장벽층을 형성하는 단계,
    상기 트렌치 바닥의 장벽층 및 덮개막을 제거하여 상기 반도체 기판을 노출하는 단계,
    상기 장벽층 위에 금속 배선을 형성하는 단계
    를 포함하는 반도체 장치의 금속 배선 형성 방법.
  5. 제4항에서,
    상기 덮개막은 질소 기체가 주입된 580~600℃의 로(furnace)에서 형성하는 반도체 장치의 금속 배선 형성 방법.
  6. 제4항에서,
    상기 덮개막 및 장벽층은 소스 파워(Source power)를 100~1,000W, 바이어스 파워(bias power)를 200~800W, 압력을 2,000~8,000mtorr, 온도를 -25~150℃로 유지하고 Ar을 20~80sccm 주입하여 제거하는 반도체 장치의 금속 배선 형성 방법.
  7. 제6항에서,
    상기 장벽층을 형성한 금속 플라즈마를 추가 주입하는 반도체 장치의 금속 배선 형성 방법.
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