KR20050106504A - 장벽-라이닝된 개구부를 갖는 반도체 소자 제조 방법 - Google Patents
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Abstract
얇고 컨포멀한 멀티층 장벽 구조(60)를 포함하는 금속화 시스템을 갖는 반도체 소자(10) 및 이러한 반도체 소자(10)를 제조하는 방법이 개시된다. 유전 물질층(30, 34)이 하위 레벨 배선 위에 형성된다. 하드마스크(36)가 유전층(30, 34) 위에 형성되고, 개구부(50, 52, 54)가 하드마스크(36)를 통해 유전층(30, 34) 내로 식각된다. 개구부(50, 52, 54)는 원자층 증착을 이용하여 얇고 컨포멀한 멀티층 장벽(60)과 라이닝된다. 멀티층 장벽-라이닝된 개구부는 전기 전도성 물질(66)로 채워지고, 평탄화된다.
Description
본 발명은 일반적으로 반도체 소자에서 적절하게 이용하기 위한 금속화 시스템에 관한 것으로서, 특히 낮은 저항의 금속화 시스템을 갖는 반도체 소자 및 이러한 반도체 소자 제조 방법에 관한 것이다.
반도체 소자 제조업자는 반도체 소자의 속도를 증가시키고자 끊임없이 노력하고 있다. 마이크프로세서 등의 반도체 소자는 최대 10억개의 트랜지스터 또는 디바이스를 포함하기 때문에, 속도 증가의 초점은 반도체 소자를 구성하는 반도체 디바이스의 게이트 지연을 감소시키기 위한 것이었다. 결과로서, 게이트 지연은, 반도체 디바이스들을 서로 배선하고 반도체 소자 외부의 요소들과 배선하는 데에 이용되는 금속화 시스템의 전달 지연에 의해 속도가 주로 제한되는 포인트까지 감소하였다. 금속화 시스템은 전형적으로, 유전 물질에 의해 서로로부터 수직으로 분리되며 금속으로 채워진 비아 또는 도전성 플러그에 의해 서로 전기적으로 결합되는 복수의 배선층으로 이루어진다. 각 층은 금속 라인, 금속이 채워진 비아, 또는 절연 물질에 의해 분리되는 그 결합을 포함한다. 금속화 시스템의 지연을 나타내는 감도 지수(figure of merit)는 저항-캐패시턴스(RC) 지연이다. 이러한 RC 지연은 금속화 시스템의 서로 다른 금속층 내에서의 그리고 이러한 금속층 간에서의 금속층의 저항 및 관련 캐패시턴스로부터 얻어질 수 있다. 보다 구체적으로, RC 지연은 다음과 같이 주어질 수 있는 바:
여기서, ρ는 금속 배선층의 저항율(resistivity)이고;
ε은 유전 물질의 유전 상수 또는 유전율이고;
l은 금속 배선의 길이이고;
tm은 금속의 두께이고;
tox는 유전 물질의 두께이다.
RC 지연은 금속화 시스템의 저항율 그리고/또는 캐패시턴스를 줄임으로써 감소될 수 있다. 이러한 파라미터를 감소시키기 위해 일반적으로 이용되는 2개의 기술은 단일 다마신 공정(single-damascene process) 및 이중 다마신 공정(dual-damascene process)이다. 단일 다마신 공정에서, 트렌치 그리고/또는 비아는 제 1 유전층 내로 식각된 다음, 금속으로 채워진다. 제 2 유전층이 제 1 유전층 위에 형성되고, 그 내에 트렌치 그리고/또는 비아가 형성된다. 이후, 제 2 유전층 내의 트렌치 그리고/또는 비아는 금속으로 채워지는 바, 이는 제 1 유전층 내의 선택된 비아 또는 트렌치 내의 금속과 접촉한다. 이중 다마신 공정에서는, 1개 또는 복수의 유전 물질층을 이용하여 2 레벨의 트렌치 그리고/또는 비아가 형성된다. 이후, 단일 단계에 의해 트렌치 그리고/또는 비아가 금속으로 채워짐으로써, 비아의 일부 내의 금속이 트렌치의 일부 내의 금속과 접촉하게 된다. 트렌치 그리고/또는 비아를 형성한 후, 그리고 이들을 금속으로 채우기 전에, 트렌치 그리고/또는 비아는 전형적으로 전기 전도성의 단일 장벽층과 라이닝(lining)됨으로써, 트렌치 그리고/또는 비아의 측벽을 통한 구리의 확산을 막는다. 금속화 시스템의 저항율은, 트렌치 그리고/또는 비아를 채우는 금속 및 단일 장벽층의 결합에 의해 부분적으로 제어된다. 구리의 저항율은 장벽층의 저항율 보다 훨씬 낮기 때문에, 금속화 시스템의 저항율을 낮추기 위한 하나의 기술은 플라즈마 기상 증착(PVD)을 이용하여 단일 장벽층을 가능한한 얇게 만드는 것이었다. 이러한 기술의 한 단점은 단일 장벽층에 의해 커버리지에 갭이 생김으로써, 구리가 아래에 있는 물질과 컨택하게 된다는 것이다. 이렇게 되면, 구리가 아래의 물질 내로 확산되어, 반도체 소자의 신뢰성을 떨어뜨린다. 또한, 아래에 있는 구리층 위에 단일 장벽층이 없게 되면, 전자 이동 실패 가능성을 증가시키게 된다. 단일 장벽층 내에 갭이 생김으로 인한 다른 단점은, 증착된 구리가 갭에 의해 노출되는 아래의 층에 불충분하게 부착되는 경향이 있기 때문에, 금속화 시스템의 일부가 반도체 소자로부터 벗겨지게 되어 고장을 야기시킨다는 것이다. 또 다른 단점은, 단일 장벽층은 전형적으로 균일하지 않기 때문에, 트렌치 그리고/또는 비아를 채우는 금속 내에 공극 또는 "키홀(keyhole)"이 발생되어, 금속화 시스템의 저항을 증가시킨다는 것이다.
따라서, 장벽의 두께가 균일하고 갭이 없는 금속화 시스템을 갖는 반도체 소자 및 그 제조 방법이 필요하다.
이제, 본 발명은 첨부 도면과 함께 설명되는 하기의 상세한 설명으로부터 보다 명확히 이해될 것이며, 동일한 참조 부호는 동일한 요소를 나타낸다.
도 1 내지 4는 본 발명의 일 실시예에 따라 반도체 소자를 제조하는 동안의 확대된 측단면도이다.
본 발명은 멀티층 장벽 구조를 갖는 반도체 소자 및 이 반도체 소자의 제조 방법을 제공함으로써 상기 요구를 충족시킨다. 일 양상에 따르면, 본 발명은 주 표면을 갖는 반도체 기판을 제공하는 단계 및 상기 주 표면 위의 배선층을 제공하는 단계를 포함한다. 배선층 위에 유전 물질이 형성되고, 이 유전 물질 내에 개구부가 형성된다. 원자층 증착(atomic layer deposition)을 이용하여 개구부 내에 멀티층 장벽 구조가 형성됨으로써, 멀티층 장벽-라이닝된 개구부를 형성한다. 멀티층 장벽-라이닝된 개구부는 전기 전도성 물질로 채워진다.
다른 양상에 따르면, 본 발명은 하위 금속 레벨 위에 다마신 구조를 형성하는 단계를 포함하는 바, 이러한 다마신 구조는 주 표면을 갖는 유전 물질 및 이 유전 물질 내로 연장되는 개구부를 포함한다. 개구부 내에 멀티층 장벽이 형성되고, 멀티층 장벽 위에 전기 전도성 물질이 형성된다.
또 다른 양상에 따르면, 본 발명은 반도체 소자에서 전자 이동을 줄이기 위한 방법을 포함한다. 다마신 구조가 하위의 전기 전도성 레벨 위에 제공되는 바, 이러한 다마신 구조는 주 표면을 갖는 유전 물질 및 이 유전 물질 내로 연장되는 개구부를 포함한다. 개구부 및 제 1 전기 전도성 물질층의 주 표면의 일부가 장벽 물질과 라이닝되어, 장벽-라이닝된 개구부를 형성한다. 제 1 전기 전도성 물질층은 제 2 전기 전도성 물질층과 라이닝됨으로써, 제 1, 2 전기 전도성 물질층이 협동하여 멀티층 장벽막을 형성한다. 멀티층 장벽막 위에 금속이 증착되어, 멀티층 장벽-라이닝된 개구부를 채운다.
또 다른 양상에 따르면, 본 발명은 하위의 전기 전도성 레벨 위에 다마신 구조를 갖는 반도체 소자를 포함하는 바, 이러한 다마신 구조는 주 표면을 갖는 유전 물질 및 이 유전 물질 내로 연장되는 개구부를 포함한다. 멀티층 장벽은 개구부 및 주 표면의 일부를 라이닝한다. 전기 전도성 물질이 개구부 내의 멀티층 장벽 위에 증착된다.
일반적으로, 본 발명은 전자 이동을 줄이고, 증가된 단면적 및 보다 낮은 저항을 갖는 구리(또는 다른 적절한 금속) 배선의 형성을 가능하게 하는 얇은 컨포멀한 멀티층 장벽 구조를 갖는 금속화 시스템을 구비하는 반도체 소자를 제공한다.
금속화 시스템은, 반사 방지 코팅층이 그 위에 배치되어 있는 절연층을 포함하는 유전 스택 내에 트렌치 그리고/또는 비아를 형성함으로써, 예를 들어 다마신 공정을 이용하여 제조될 수 있다. 트렌치 그리고/또는 비아는 컨포멀한 멀티층 장벽과 함께 라이닝된 다음, 예를 들어 구리 등의 전기 전도성 물질로 채워진다. 본 발명의 일 양상에 따르면, 컨포멀한 멀티층 장벽은 트렌치 그리고/또는 비아를 컨포멀하게 라이닝하는 보호층 및 이 보호층 위에 있는 캡핑층을 포함한다. 보호층 및 캡핑층은 비 할라이드 전구체(non-halide precursor)를 이용하여 또는 유기 금속 전구체를 이용하여 원자층 증착 기술에 의해 형성된다. 보호층은 약 5Å 내지 약 60Å 범위의 두께를 갖고, 컨포멀한 캡핑층은 1개의 모노층 내지 약 10Å 범위의 두께를 갖는다. 바람직하게는, 캡핑층은 약 1Å 내지 약 5Å 범위의 두께를 갖는다. 보호층 및 캡핑층이 협동하여, 컨포멀한 멀티층 장벽을 형성한다. 컨포멀한 멀티층 장벽 위에 있는 전기 전도성 물질이 평탄화(또는 연마)되어, 채워진 트렌치 그리고/또는 비아, 예를 들어 전기 전도성 물질이 구리일 때에는 구리가 채워진 트렌치를 형성한다. 원자층 증착을 이용하여 멀티층 장벽을 형성하는 것의 장점은, 멀티층 장벽이 낮은 저항을 갖는 얇은 컨포멀한 구조라는 것이다. 본 발명의 다른 장점은 전자 이동을 줄인다는 것이다.
도 1은 본 발명의 일 실시예에 따른 제조의 중단 단계 동안의 반도체 소자(10)의 확대된 측면도이다. 도 1은 반도체 디바이스가 제조되는 반도체 기판(12)의 일부를 나타낸다. 반도체 기판(12)은 주 표면(16)을 갖는다. 이해될 사항으로서, 반도체 디바이스(14)는 블록 형태로 나타내었으며, 반도체 디바이스의 타입은 본 발명의 제한 사항이 아니다. 적절한 반도체 디바이스로는, 예를 들어 절연 게이트 전계 효과 트랜지스터, 상보 절연 게이트 전계 효과 트랜지스터, 접합 전계 효과 트랜지스터, 바이폴라 접합 트랜지스터, 다이오드 등의 능동 소자, 및 예를 들어 캐패시터, 저항 및 인덕터 등의 수동 소자가 있다. 마찬가지로, 반도체 기판(12)의 물질은 본 발명의 제한 사항이 아니다.
기판(12)은 실리콘, 실리콘 온 인슐레이터(SOI), 실리콘 온 사파이어(SOS), 실리콘 게르마늄, 게르마늄, 실리콘 기판 위에 형성된 실리콘의 에피텍셜층 등이 될 수 있다. 또한, 반도체 기판(12)은 갈륨-아세닉, 인듐-포스파이드 등의 합성 반도체 물질로 이루어질 수 있다.
주 표면(20)을 갖는 유전 물질(18)이 반도체 기판(12) 위에 형성되고, 주 표면(24)을 갖는 전기 전도성 부분(22)이 유전 물질(18)의 일부에 형성된다. 예로서, 전기 전도성 부분(22)은 금속이다. 금속층(22)은 금속-1, 하위의 전기 전도성 레벨, 하위 금속 레벨, 아래의 구조, 또는 아래의 배선 구조라 칭해진다. 유전 물질(18)과 전기 전도성 부분(22)의 결합은 배선층이라 칭해진다. 전기 전도성 부분(22)이 금속일 때, 배선층은 금속 배선층 또는 전도성 레벨이라고도 칭해진다. 디바이스(14), 유전 물질(18) 및 금속층(22) 등의 반도체 디바이스를 형성하는 기술은 당업자에게 알려져 있다.
약 5Å 내지 약 1,000Å 범위의 두께를 갖는 식각 중지층(28)이 주 표면(20 및 24) 위에 형성된다. 예로서, 식각 중지층(28)은 500Å의 두께를 갖는다. 식각 중지층(28)의 적절한 물질은, 예를 들어 실리콘 옥시나이트라이드(SiON), 실리콘 나이트라이드(SiN), 실리콘 함유량이 많은 나이트라이드(SiRN), 실리콘 카바이드(SiC), 수소화 및 산화된 실리콘 카본 물질(SiCOH) 등의 유전 물질을 포함한다.
약 1,000Å 내지 약 20,000Å 범위의 두께를 갖는 유전 또는 절연 물질층(30)이 식각 중지층(28) 위에 형성된다. 바람직하게는, 절연층(30)은 4,000Å 내지 12,000Å 범위의 두께를 갖는다. 예로서, 절연층(30)은 약 10,000Å의 두께를 갖고, 실리콘 이산화물, 실리콘 나이트라이드 또는 수소화된 및 산화된 실리콘 카본 물질(SiCOH) 보다 낮은 유전 상수(K)를 갖는 물질을 포함한다. 비록 절연층(30)이 실리콘 이산화물, 실리콘 나이트라이드 또는 SiCOH가 될 수 있기는 하지만, 이러한 물질 보다 낮은 유전 상수를 갖는 물질을 절연층(30)에 대해 이용하게 되면, 금속화 시스템의 캐패시턴스를 낮추고, 반도체 소자(10)의 성능을 개선한다. 적절한 유기의 낮은 x 유전 물질은 폴리이미드, 스핀온 폴리머, 폴리 (아리렌 에테르(arylene ether)) (PAE), 파리렌(parylene), 크세로겔(xerogel), 플루오르화된 아로마틱 에테르(fluorinated aromatic ether)(FLARE), 플루오르화된 폴리이미드 (FPI), 덴스(dense) SiLK, 다공성 SiLK (p-SiLK), 폴리테트라플루오로에틸렌(polytetrafluoroethylene) 및 벤조사이클로부텐(benzocyclobutene)(BCB)을 포함하지만, 오직 이것들로만 한정되지 않는다. 적절한 무기의 낮은 x 유전 물질은 하이드로젠 실세스퀴록산(hydrogen silsesquioxane)(HSQ), 메틸 실세스퀴록산(MSQ), 플루오르화된 유리, 또는 NANOGLASS를 포함하지만, 오직 이것들로만 한정되지 않는다. 이해될 사항으로서, 절연층(30)에 대한 유전 물질의 타입은 본 발명의 제한 사항이 아니며, 다른 유기 및 무기 유전 물질, 특히 실리콘 이산화물의 유전 상수 보다 낮은 유전 상수를 갖는 유전 물질이 이용될 수 있다. 유사하게, 절연층(30)을 형성하는 방법은 본 발명의 제한 사항이 아니다. 예를 들어, 절연층(30)은 특히 스핀온 코팅, 스프레이온 코팅, 화학 기상 증착(CVD), 플라즈마 엔헨스트 화학 기상 증착(PECVD) 또는 물리 기상 증착(PVD)의 기술을 이용하여 형성될 수 있다.
약 5Å 내지 약 1,000Å 범위의 두께를 갖는 식각 중지층(32)이 절연층(30) 위에 형성된다. 예로서, 식각 중지층(32)은 500Å의 두께를 갖는다. 식각 중지층(32)에 대한 적절한 물질은, 예를 들어 실리콘 옥시나이트라이드(SiON), 실리콘 나이트라이드(SiN), 실리콘 함유량이 많은 나이트라이드(SiRN), 실리콘 카바이드(SiC), 수소화 및 산화된 실리콘 카본 물질(SiCOH) 등의 유전 물질을 포함한다. 주목할 사항으로서, 식각 중지층(32)은 선택층이다. 다시 말해, 식각 중지층(32)은 반도체 소자(10)에서 없어도 된다.
약 2,000Å 내지 약 20,000Å 범위의 두께를 갖는 유전 물질층(34)이 식각 중지층(32) 위에 형성된다. 이러한 유전층(34)에 대한 적절한 물질 및 증착 기술은 절연층(30)에 대해 목록화한 것과 같다. 유전 물질층(34)이 절연층(30)과 동일할 수 있기는 하지만, 유전 물질이 다른 것이 바람직하다. 또한, 유전층(34) 및 절연층(30)의 물질들은, 유사한 열 팽창 계수를 갖고 최종 제품으로서의 이용 및 공정에 의해 야기되는 스트레스 레벨을 견딜 수 있기는 하지만, 서로 다른 식각 속도를 갖는다.
일 실시예에 따르면, 절연층(30)의 유전 물질은 p-SILK이고, 유전층(34)의 물질은 실리콘 옥시나이트라이드(SiON)이다. 유전층(34)에 대한 다른 적절한 물질은 실리콘 카바이드 및 앙상블(Ensemble)(앙상블은 Dow Chemical Co.에 의해 시판되는 인터레이어 유전 코팅이다)을 포함한다. 이러한 물질들은 스핀온 코팅 기술을 이용하여 적용될 수 있고, 이들은 유사한 스트레스 레벨 허용도 및 공정 온도 허용도를 갖는다. 또한, 이러한 물질들은 서로에 대해 선택적으로 또는 차별적으로 식각될 수 있다. 다시 말해, p-SILK 및 실리콘 옥시나이트라이드를 선택적으로 식각하는 식각제를 이용할 수 있다. 즉, 어떠한 식각제는 p-SILK를 식각하지만 실리콘 옥시나이트라이드는 현저하게 식각하지 않으며, 다른 식각제는 실리콘 옥시나이트라이드는 식각하지만 p-SILK는 현저하게 식각하지 않는다.
다른 실시예에 따르면, 절연층(30)의 유전 물질은 거품 폴리이미드(foamed polyimide)이고, 유전층(34)에 대한 유전 물질은 HSQ이다. 층들(30, 32 및 34)이 협동하여, 절연 구조를 형성한다. 비록 이러한 실시예들이 유기 및 무기 유전 물질을 함께 이용하는 것에 대해 설명하기는 하지만, 이것은 본 발명의 제한 사항이 아니다. 절연층(30) 및 유전층(34)의 유전 물질들은 모두 유기 물질 또는 무기 물질이거나, 또는 그 결합이 될 수 있다.
도 1을 다시 참조하여, 약 100Å 내지 약 5,000Å 범위의 두께를 갖는 하드마스크(36)가 유전층(34) 위에 형성된다. 바람직하게는, 하드마스크(36)는 약 500Å 내지 약 1,000Å 범위의 두께를 갖고, 예를 들어 실리콘 옥시나이트라이드(SiON), 실리콘 나이트라이드(SiN), 실리콘 함유량이 많은 나이트라이드(SiRN), 실리콘 카바이드(SiC), 수소화 및 산화된 실리콘 카본 물질(SiCOH) 등의 단일 유전 물질층을 포함한다. 주목할 사항으로서, 하드마스크(36)는 단일 층 시스템으로 한정되지 않고, 멀티층 시스템이 될 수 있다. 하드마스크(36)는 식각 중지층들(28 및 32)과 다른 식각 속도 또는 선택비 및 다른 두께를 갖는 물질을 포함해야 한다. 하드마스크(36)는 포토레지스트층(42)을 패터닝하는 데에 이용되는 포토리소그래피 단계 동안 광의 반사를 감소시키기 때문에, 이는 반사 방지 코팅(ARC)층이라고도 칭해진다.
당업자에게 알려져 있는 기술을 이용하여, 포토레지스트층(42)을 하드마스크(36) 위에 형성한 다음 패터닝하여 개구부(44 및 46)를 형성한다.
이제, 도 2를 참조하면, 패터닝된 포토레지스트층(42)에 의해 보호되지 않는 하드마스크(36) 및 유전층(34)의 일부, 즉 개구부(44 및 46)에 의해 노출되는 부분이 이방성의 반응성 이온 식각에 의해 식각되어, 측벽(55 및 56)을 갖는 개구부(50 및 52)를 각각 형성한다. 이방성 식각은 식각 중지층(32) 내에서 또는 식각 중지층(32) 위에서 중지 또는 종료한다. 다시 말해, 아래에 있는, 또는 개구부(44 및 46)에 의해 노출되는 하드마스크(36) 및 유전층(34)의 일부가 이방성의 반응성 이온 식각에 의해 제거되어, 식각 중지층(32)의 일부를 노출시킨다. 당업자에게 알려져 있는 기술에 의해, 포토레지스트층(42)이 제거된다.
다른 포토레지스트층(미도시)이 하드마스크(36)의 나머지 부분 위에 형성되고, 개구부(50 및 52)를 채운다. 포토레지스트층을 패터닝하여 개구부(미도시)를 형성하는 바, 이 개구부는 포토레지스트가 채워진 개구부(52) 아래에 있는 식각 중지층(32)의 일부를 노출시킨다. 식각 중지층(32)의 노출된 부분 및 이 식각 중지층(32)의 노출된 부분 아래에 있는 절연층(30)의 일부를 반응성 이온 식각에 의해 식각함으로써, 식각 중지층(28)의 일부를 노출시키는 측벽(57)을 갖는 안쪽 개구부(54)를 형성한다. 따라서, 반응성 이온 식각은 식각 중지층(28) 위에서 중지함으로써, 식각 중지층(28)의 일부를 노출시킨다. 포토레지스트층은 제거된다.
식각 중지층(28 및 32)의 노출된 부분을 반응성 이온 식각에 의해 식각하여, 금속층(22) 및 절연층(30)의 일부를 노출시킨다. 바람직하게는, 포토레지스트층은 절연층(30)을 노출시키기 전에 제거되는 바, 이는 절연층(30)을 구성하는 낮은 K 유전 물질이 포토레지스트 제거 공정에 반응하기 쉬워, 이러한 공정에 의해 손상될 수 있기 때문이다.
개구부(50)는 층들(30, 32, 34 및 36)과 함께 단일 다마신 구조를 형성하고, 개구부(52 및 54)는 층들(28, 30, 32, 34 및 36)과 함께 이중 다마신 구조를 형성한다. 개구부(50) 등의 개구부가 수직으로 이격된 배선층들을 전기적으로 결합하는 데에 이용될 때, 이는 전형적으로 비아 또는 배선 비아라 칭해지고, 한편 개구부(52) 등의 개구부가 전기 전도성 라인 또는 배선을 수직으로 루트(route)시키는 데에 이용될 때, 이는 전형적으로 트렌치 또는 배선 트렌치라 칭해진다.
이제, 도 3을 참조하여, 약 5Å 내지 65Å 범위의 두께를 갖는 장벽(60)이 하드마스크(36) 위에 그리고 개구부(50, 52 및 54)(도 2에 도시) 내에 형성된다. 장벽(60)은 컨포멀한 보호층(62) 및 컨포멀한 캡핑층(64)을 포함하는 멀티층 구조이다. 다시 말해, 보호층(62) 및 캡핑층(64)이 협동하여, 장벽(60)을 형성한다. 보호층(62)은 예를 들어 층(22)과 같은 전도성층의 부식을 막고, 캡핑층(64)은 전자 이동을 저지하는 역할을 한다. 따라서, 보호층(62)은 부식 억제 또는 저지층이라고도 칭해지며, 캡핑층(64)은 전자 이동 방지 또는 저지층이라고도 칭해진다.
보호층(62)은 원자층 증착(ALD) 공정으로 비 할라이드 기반의 전구체를 이용하여 전기 전도성 물질을 컨포멀하게 증착함으로써 형성된다. 예로서, 보호층(62)의 물질은 금속 나이트라이드이다. 보호층(62)에 대한 적절한 금속 나이트라이드 물질은 탄탈륨 나이트라이드, 텅스텐 나이트라이드 및 티타늄 나이트라이드를 포함한다. 대안적으로, 보호층(62)은 카본 또는 실리콘으로 도핑되는 금속 나이트라이드를 이용하여 형성될 수 있다. 예를 들어, 보호층(62)은 실리콘 도핑된 탄탈륨 나이트라이드(TaSiN), 카본 도핑된 탄탈륨 나이트라이드(TaCN), 실리콘 도핑된 텅스텐 나이트라이드(WSiN), 카본 도핑된 텅스텐 나이트라이드(WCN), 실리콘 도핑된 티타늄 나이트라이드(TiSiN), 카본 도핑된 티타늄 나이트라이드(TiCN) 등이 될 수 있다. 원자층 증착을 이용하는 것의 장점은, 예를 들어 유기 금속 전구체와 같은 비 할라이드 기반의 전구체를 이용하여 상당히 밀도가 높고 얇고 컨포멀한 층 또는 막을 생성할 수 있다는 것이다. 적절한 유기 금속 전구체의 예로는, 특히 펜타키즈 (디에틸아미도) 탄탈륨(pentakis (diethylamido) tantalum) (PDEAT), t-부틸이미노 트리스 (디에틸아미노) 탄탈륨(t-butylimino tris (diethylamino) tantalum) (TBTDET), 에틸이미노 트리스 (디에틸아미노) 탄탈륨(ethylimino tris (diethylamino) tantalum) (EITDET-c), 펜타키즈(에틸메틸아미도) 탄탈륨(pentakis (ethylmethylamido) tantalum) (PEMAT), 트리디메틸아민 티타네이트(tridimethylamine titanate) (TDMAT), 테트라키즈(디에틸아미노) 티타늄(tetrakis(diethlyamino) titanium) (TDEAT), (트리메틸비닐시릴) 헥사플루오로아세틸아세토네이토 카퍼 Ⅰ((trimethylvinylsilyl) hexafluoroacetylacetonato copper I) 또는 텅스텐 헥사카본-모노옥사이드(tungsten hexacarbon-monoxide) (W(CO)6)가 있다. 비 할라이드 기반의 전구체는, 구리 등의 금속을 부식시키는 탄탈륨 펜타클로라이드(tantalum pentachloride) 또는 탄탈륨 펜타플루오라이드(tantalum pentafluoride) 등의 부산물을 형성하지 않는다. 또한, 이러한 전구체들을 이용하여 형성되는 컨포멀한 층들은 충분히 밀도가 높기 때문에, 아래에 있는 임의의 금속층들을 커버 또는 보호하기 위해, 예를 들어 3 내지 10Å의 수 Å의 두께 만을 필요로 한다. 보호층은 상당히 얇을 수 있기 때문에, 장벽층 및 벌크(bulk)의 전기 전도성 물질, 예를 들어 본 발명에 따라 만들어지는 구리를 포함하는 배선층들은 매우 낮은 저항을 갖는다. 바람직하게는, 보호층(62)은 약 5Å 내지 약 60Å 범위의 두께를 갖는다.
캡핑층(64)은 ALD 공정을 이용하여 전기 전도성 물질을 컨포멀하게 증착함으로써 형성된다. 캡핑층(64)에 대한 적절한 물질은 탄탈륨, 텅스텐, 티타늄, 리프랙토리 금속(refractory metal) 등을 포함한다. 예로서, 캡핑층(64)은 환원제(reducing agent)를 이용하여 ALD 공정에 의해 형성되는 탄탈륨 막인 바, 여기서 탄탈륨은 탄탈륨 펜타클로라이드(TaCl5) 또는 탄탈륨 펜타플루오라이드(TaF5)로부터 얻어지고, 환원제는 수소(H2) 플라즈마 또는 암모니아(NH3) 플라즈마이다. 캡핑층(64)은 약 1Å 내지 약 10Å 범위의 두께를 갖는다. 캡핑층(64)은 이후 증착되는 금속막(예를 들어, 구리)과의 상당히 신뢰성있는 인터페이스를 제공하고, 전자 이동 저항을 개선한다.
전기 전도성 물질의 막 또는 층(66)이 캡핑층(64) 위에 형성되어, 개구부(50, 52 및 54)를 채움으로써, 금속으로 채워진 장벽-라이닝된 개구부를 형성한다. 예로서, 층(66)은 캡핑층(64) 위에 도금(plate)되는 구리이다. 캡핑층 위에 구리를 도금하는 기술은 당업자에게 알려져 있다. 대안적으로, 층(66)은 알루미늄 또는 은이 될 수 있다.
다음으로, 도 4를 참조하여, 예를 들어 하드마스크(36)에 대해 높은 선택비를 갖는 화학 기계적인 연마(CMP) 기술을 이용하여, 구리막(66)을 평탄화한다. 따라서, 평탄화는 하드마스크(36) 상에서 중지한다. 평탄화 이후, 구리막(66)의 일부(68)가 개구부(50) 내에 남고, 구리막(66)의 일부(70)가 개구부(52 및 54) 내에 남는 바, 이러한 개구부들은 도 2에서 나타낸 것들이다. 당업자라면 인식하는 바와 같이, 화학 기계적인 연마는 화학 기계적인 평탄화라고도 칭해진다. 구리막(66)을 평탄화하는 방법은 본 발명의 제한 사항이 아니다. 다른 적절한 평탄화 기술은 전해 연마(electropolishing), 전기 화학적인 연마, 화학적인 연마 및 화학적 엔헨스트 평탄화(chemical enhanced planarization)를 포함한다.
선택적으로, 패시베이션 또는 보호층(미도시)이 부분들(68 및 70) 위에 그리고 하드마스크(36) 위에 형성될 수 있다.
이해될 사항으로서, 아래의 구조와 전기 전도성 물질 간에 컨포멀한 멀티층 장벽 구조로 이루어지는 금속 시스템을 갖는 반도체 소자가 제공되었다. 컨포멀한 멀티층 장벽 구조는 보호층 위에 배치되는 캡핑층으로 이루어진다. 멀티층 장벽 구조의 보호층 및 캡핑층은 원자층 증착을 이용하여 형성되는 바, 이에 의해 얇은 컨포멀층의 형성이 가능해진다. 또한, 보호층은 구리 등의 금속을 부식시키는 부산물을 생성하지 않는 전구체를 이용하여 형성된다. 원자층 증착 공정은 갭 또는 아래의 물질을 보호되지 않은 채로 두지 않는 얇은 컨포멀층을 형성한다. 따라서, 보호층은 아래에 있는 임의층의 금속 오염을 막는다. 이는, 구리 배선의 형성에 있어서 특히 중요하다. 또한, 연속적인 보호층의 형성에 의해, 예를 들어 구리가 반도체 소자에 강력하게 결합 또는 부착된다. 캡핑층은 반도체 소자에 있어서의 전자 이동을 저지 또는 감소시킨다. 캡핑층은 할라이드 기반의 전구체를 이용하여 형성될 수 있는 바, 이는 부산물이 보호층 아래에 있는 임의의 물질을 부식시키거나 또는 흠집을 내는 것을 보호층이 막기 때문이다. 멀티층 장벽 구조는 얇기 때문에, 즉 약 65Å 미만이기 때문에, 대부분의 배선은 구리 등의 전기 전도성 물질로 이루어지는 바, 이는 낮은 저항율을 가지며, 매우 우수한 열 전도체이다. 본 발명의 방법은 단일 다마신 공정 및 이중 다마신 공정 등의 반도체 공정 기술에 적절하게 통합될 수 있다. 본 발명에 따라 제조되는 금속화 시스템의 다른 장점은, 반도체 소자의 제조 공정을 구현하는 데에 있어서 비용 효율적이라는 것이다.
본원에서는 특정의 바람직한 실시예 및 방법에 대해 설명했지만, 본 발명의 정신 및 범위를 벗어나지 않으면서 이러한 실시예 및 방법에 대한 변형 및 수정이 이루어질 수 있음이 상기 개시로부터 당업자에게 자명해질 것이다. 본 발명은 첨부된 특허 청구 범위 및 적용가능한 법의 규정 및 원리에 의해 요구되는 범위로만 한정되어야 한다.
Claims (10)
- 반도체 소자(10) 제조 방법으로서,주 표면(16)을 갖는 반도체 기판(12)을 제공하는 단계와;상기 주 표면(16) 위에 배선층을 제공하는 단계와;상기 배선층 위에 유전 물질(30, 34)을 형성하는 단계와;상기 유전 물질(30, 34) 내에 개구부(50, 52, 54)를 형성하는 단계와, 여기서 상기 개구부는 측벽(55, 56, 57)을 가지며;상기 개구부(50, 52, 54) 내에 멀티층 장벽(60)을 형성하여, 장벽-라이닝된 개구부를 형성하는 단계와, 여기서 상기 멀티층 장벽(60)은 제 1 전기 전도성 물질층(62) 및 제 2 전기 전도성 물질층(64)을 포함하고, 상기 제 2 전기 전도성 물질층(64)은 상기 제 1 전기 전도성 물질층(62) 위에 배치되며; 그리고상기 장벽-라이닝된 개구부를 전기 전도성 물질(66)로 채우는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 멀티층 장벽(60)을 형성하는 단계는 원자층 증착을 이용하여 상기 개구부 내에 상기 제 1 전기 전도성 물질층(62)을 형성하는 단계를 포함하고, 상기 제 1 전기 전도성 물질층(62)은 약 5 내지 약 60Å 범위의 두께를 갖는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 제 1 전기 전도성 물질층(62)을 형성하는 단계는 펜타키즈 (디에틸아미도) 탄탈륨 (PDEAT), t-부틸이미노 트리스 (디에틸아미노) 탄탈륨 (TBTDET), 에틸이미노 트리스 (디에틸아미노) 탄탈륨 (EITDET-c), 펜타키즈(에틸메틸아미도) 탄탈륨 (PEMAT), 트리디메틸아민 티타네이트 (TDMAT), 테트라키즈(디에틸아미노) 티타늄 (TDEAT), (트리메틸비닐시릴) 헥사플루오로아세틸아세토네이토 카퍼 Ⅰ 또는 텅스텐 헥사카본-모노옥사이드 (W(CO)6)로 이루어지는 전구체들의 그룹으로부터 선택되는 유기 금속 전구체를 이용하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 멀티층 장벽(60)을 형성하는 단계는 원자층 증착을 이용하여 상기 제 1 전기 전도성 물질층(62) 위에 상기 제 2 전기 전도성 물질층(64)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 제 2 전기 전도성 물질층(64)을 형성하는 단계는 탄탈륨 펜타클로라이드(TaCl5) 또는 탄탈륨 펜타플루오라이드(TaF5)로부터 탄탈륨을 얻는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 반도체 소자(10)에 있어서의 전자 이동을 줄이기 위한 방법으로서,하위의 전기 전도성 레벨 위에 다마신 구조를 제공하는 단계와, 여기서 상기 다마신 구조는 주 표면을 갖는 유전 물질(30, 34) 및 상기 유전 물질(30, 34) 내로 연장되는 개구부(50, 52, 54)를 포함하고;상기 개구부(50, 52, 54) 및 상기 주 표면의 일부를 제 1 전기 전도성 물질층(62)과 라이닝시켜, 장벽-라이닝된 개구부를 형성하는 단계와;상기 제 1 전기 전도성 물질층(62)과 상기 제 2 전기 전도성 물질층(64)을 라이닝하는 단계와, 여기서 상기 제 1 전기 전도성 물질층(62) 및 상기 제 2 전기 전도성 물질층(64)이 협동하여 멀티층 장벽막(60)을 형성하며; 그리고상기 멀티층 장벽막(60) 위에 금속(66)을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자에 있어서의 전자 이동을 줄이기 위한 방법.
- 제 6 항에 있어서,상기 개구부(50, 52, 54) 및 상기 주 표면의 일부를 라이닝하는 단계는 원자층 증착을 이용하여 상기 제 1 전기 전도성 물질층(62)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자에 있어서의 전자 이동을 줄이기 위한 방법.
- 제 7 항에 있어서,상기 제 1 전기 전도성 물질층(62)을 형성하는 단계는 펜타키즈 (디에틸아미도) 탄탈륨 (PDEAT), t-부틸이미노 트리스 (디에틸아미노) 탄탈륨 (TBTDET), 에틸이미노 트리스 (디에틸아미노) 탄탈륨 (EITDET-c), 펜타키즈(에틸메틸아미도) 탄탈륨 (PEMAT), 트리디메틸아민 티타네이트 (TDMAT), 테트라키즈(디에틸아미노) 티타늄 (TDEAT), (트리메틸비닐시릴) 헥사플루오로아세틸아세토네이토 카퍼 Ⅰ 또는 텅스텐 헥사카본-모노옥사이드 (W(CO)6)로 이루어지는 전구체들의 그룹으로부터 선택되는 유기 금속 전구체를 이용하는 단계를 포함하는 것을 특징으로 하는 반도체 소자에 있어서의 전자 이동을 줄이기 위한 방법.
- 반도체 소자(10)로서,하위의 전기 전도성 레벨 위의 다마신 구조와, 여기서 상기 다마신 구조는 주 표면을 갖는 유전 물질(30, 34) 및 상기 유전 물질(30, 34) 내로 연장되는 개구부(50, 52, 54)를 포함하고;상기 개구부(50, 52, 54) 및 상기 주 표면의 일부를 라이닝하는 멀티층 장벽(60)과, 여기서 상기 멀티층 장벽(60)은 제 1 전기 전도성 물질층(62) 및 제 2 전기 전도성 물질층(64)을 포함하고, 상기 제 2 전기 전도성 물질층(64)은 상기 제 1 전기 전도성 물질층(62) 위에 배치되며; 그리고상기 개구부(50, 52, 54) 내의 상기 멀티층 장벽(60) 위에 배치되는 전기 전도성 물질(66)을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 9 항에 있어서,상기 멀티층 장벽(60)은 상기 개구부(50, 52, 54) 및 상기 주 표면의 일부를 라이닝하는 제 1 전기 전도성 물질층(62)과, 여기서 상기 제 1 전기 전도성 물질층(62)은 금속 나이트라이드로 이루어지며; 그리고상기 제 1 전기전도성 물질층(62) 위에 배치되는 제 2 전기 전도성 물질층(64)을 포함하고,상기 제 2 전기 전도성 물질층(64)은 리프랙토리 금속으로 이루어지며, 상기 멀티층 장벽(60)은 약 5Å 내지 약 65Å 범위의 두께를 갖는 것을 특징으로 하는 반도체 소자.
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