KR20210028324A - 반도체 소자 - Google Patents

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KR20210028324A
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노선영
김완돈
이현배
유동곤
임동찬
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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 기판 상의 층간 절연막; 상기 층간 절연막의 제1 트렌치를 채우는 제1 배선, 상기 제1 트렌치는 제1 폭을 갖고; 상기 층간 절연막의 제2 트렌치를 채우는 제2 배선을 포함하되, 상기 제2 트렌치는, 상기 제1 폭보다 큰 제2 폭을 갖고; 상기 제2 배선은: 상기 제2 트렌치의 내측벽을 덮는 제1 금속막; 및 상기 제2 트렌치의 바닥면을 덮는 배리어 막; 및 상기 제1 금속막 및 상기 배리어 막 상의 제2 금속막을 포함하며, 상기 제1 배선 및 상기 제1 금속막은 제1 금속을 포함하고, 상기 제2 금속막은, 상기 제1 금속과 상이한 제2 금속을 포함한다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 층간 절연막; 상기 층간 절연막의 제1 트렌치를 채우는 제1 배선, 상기 제1 트렌치는 제1 폭을 갖고; 상기 층간 절연막의 제2 트렌치를 채우는 제2 배선을 포함하되, 상기 제2 트렌치는, 상기 제1 폭보다 큰 제2 폭을 갖고; 상기 제2 배선은: 상기 제2 트렌치의 내측벽을 덮는 제1 금속막; 및 상기 제2 트렌치의 바닥면을 덮는 배리어 막; 및 상기 제1 금속막 및 상기 배리어 막 상의 제2 금속막을 포함하며, 상기 제1 배선 및 상기 제1 금속막은 제1 금속을 포함하고, 상기 제2 금속막은, 상기 제1 금속과 상이한 제2 금속을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 활성 영역을 포함하는 기판; 상기 제1 활성 영역 상의 제1 활성 패턴; 상기 제1 활성 패턴의 상부에 제공된 제1 소스/드레인 패턴; 상기 제1 활성 패턴을 가로지르는 게이트 전극; 상기 제1 소스/드레인 패턴과 상기 게이트 전극을 덮는 층간 절연막; 및 상기 층간 절연막 내에 제공된 제1 배선 및 제2 배선을 포함하되, 상기 제1 배선은 제1 폭을 갖고, 상기 제2 배선은, 상기 제1 폭보다 큰 제2 폭을 갖고, 상기 제2 배선은: 상기 층간 절연막의 트렌치의 내측벽 상에 제공된 제1 금속막; 상기 층간 절연막의 상기 트렌치의 바닥면 상에 제공된 배리어 막; 및 상기 제1 금속막 및 상기 배리어 막 상의 제2 금속막을 포함하고, 상기 제1 배선 및 상기 제1 금속막은 제1 금속을 포함하고, 상기 제2 금속막은 상기 제1 금속과 상이한 제2 금속을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상에 제1 활성 영역 및 제2 활성 영역을 포함하는 로직 셀, 상기 제1 및 제2 활성 영역들은 제1 방향으로 서로 이격되고; 상기 제1 활성 영역 상의 제1 활성 패턴 및 상기 제2 활성 영역 상의 제2 활성 패턴, 상기 제1 및 제2 활성 패턴들은 상기 제1 방향에 교차하는 제2 방향으로 연장되고; 상기 제1 및 제2 활성 패턴들의 상부들에 각각 제공된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴; 상기 제1 및 제2 활성 패턴들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극들, 상기 게이트 전극들은 상기 제2 방향으로 배열되고; 상기 제1 및 제2 소스/드레인 패턴들 및 상기 게이트 전극들을 덮는 층간 절연막; 및 상기 층간 절연막 내에 제공된 제1 배선 및 제2 배선을 포함하되, 상기 제1 배선은, 상기 제1 및 제2 소스/드레인 패턴들 및 상기 게이트 전극들 중 적어도 하나와 전기적으로 연결되고, 상기 제2 배선은, 상기 제1 및 제2 소스/드레인 패턴들 중 적어도 하나와 전기적으로 연결되며, 상기 제1 및 제2 배선들은 상기 제2 방향으로 서로 평행하게 연장되고, 상기 제1 배선은 제1 폭을 갖고, 상기 제2 배선은, 상기 제1 폭보다 큰 제2 폭을 갖고, 상기 제2 배선은: 상기 층간 절연막의 트렌치의 내측벽 상에 제공된 제1 금속막; 상기 층간 절연막의 상기 트렌치의 바닥면 상에 제공된 배리어 막; 및 상기 제1 금속막 및 상기 배리어 막 상의 제2 금속막을 포함하고, 상기 제1 배선 및 상기 제1 금속막은 루테늄(Ru)을 포함하고, 상기 제2 금속막은 구리(Cu)를 포함할 수 있다.
본 발명에 따른 반도체 소자는, 폭의 크기에 따라 상이한 금속으로 채워지는 배선들을 포함함으로써, 반도체 소자의 저항을 개선시킬 수 있다. 나아가 본 발명에 따른 반도체 소자는 상이한 금속이 혼합된 하이브리드(hybrid) 배선을 포함함으로써, 반도체 소자의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 보여주는 순서도이다.
도 2a 내지 도 2f는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 단계별로 도시한 단면도들이다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 구성하는 금속 물질들의 폭과 저항 간의 관계를 나타내는 그래프이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 5a 내지 도 5d는 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 6, 도 8, 도 10 및 도 12는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도 들이다.
도 7, 도 9a, 도 11 a 및 도 13a는 각각 도 6, 도 8, 도 10 및 도 12의 A-A'선에 따른 단면도들이다.
도 9b, 도 11 b 및 도 13b는 각각 도 6, 도 8, 도 10 및 도 12의 B-B'선에 따른 단면도들이다.
도 9c, 도 11 c 및 도 13c는 각각 도 6, 도 8, 도 10 및 도 12의 C-C'선에 따른 단면도들이다.
도 13d는 도 12의 D-D'선에 따른 단면도들이다.
도 14a 내지 도 14d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 보여주는 순서도이다. 도 2a 내지 도 2f는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 단계별로 도시한 단면도들이다.
도 1 및 도 2a를 참조하면, 기판(미도시) 상에 층간 절연막(130)이 제공될 수 있다. 상기 기판은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 상기 기판은 실리콘 기판일 수 있다. 층간 절연막(130)은 TEOS(테트라에톡시실란), LK(Low-K) 물질 등을 포함할 수 있다.
층간 절연막(130) 상에는 배선 형성을 위한 트렌치가 형성될 수 있다(S10). 일 예로, 층간 절연막(130) 상에는 제1 폭을 갖는 제1 트렌치(TR1) 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 트렌치(TR2)가 형성될 수 있다.
도 1 및 도 2b를 참조하면, 층간 절연막(130)상에 제1 금속(MT1)이 증착될 수 있다(S20). 제1 금속(MT1)은 물리적 기상 증착(Physical Vapor Depositon: PVD), 화학적 기상 증착(Chemical Vapor Deposition: CVD), 및 원자층 증착(Atomic Layer Deposition: ALD) 방법 중에서 선택된 어느 하나로 증착되는 것일 수 있다.
제1 금속(MT1)은 제1 트렌치(TR1) 전부를 채울 수 있으며, 제2 트렌치(TR2) 중 일부만을 채울 수 있다. 일 예로 제1 금속(MT1)은 제2 트렌치의 내측벽(TR2_S) 및 바닥면(TR2_B)을 덮을 수 있다.
제1 금속(MT1)은 코발트(Co), 루테늄(Ru), 로듐(Rh), 이리듐(Ir), 및 몰리브덴(Mo) 중에서 선택된 어느 하나를 포함할 수 있으며, 일 예로, 제1 금속(MT1)은 루테늄(Ru)을 포함할 수 있다.
도 1 및 도 2c를 참조하면, 층간 절연막(130) 상에 형성된 제1 금속(MT1)의 일부가 제거될 수 있다(S30). 제1 금속(MT1)의 일부는 식각 공정을 통해 제거될 수 있으며, 일 예로, 에치백(Etch back) 공정을 통해 제거될 수 있다.
상기 식각 공정을 통해, 제2 트렌치의 바닥면(TR2_B)을 덮는 제1 금속(MT1)이 제거될 수 있다. 제2 트렌치의 내측벽(TR2_S)을 덮는 제1 금속(MT1)은 제1 금속막(MB1)으로 잔류할 수 있다.
도 2c에 도시된 바와 같이, 제1 금속(MT1)은 제1 트렌치(TR1) 전부를 채워 제1 배선(M1)을 형성할 수 있다. 일 예로, 제1 배선(M1)의 종횡비는 1.5 내지 3.5일 수 있다.
도 1 및 도 2d를 참조하면, 층간 절연막(130)의 일부 상에 선택적으로 배리어 막(BR)이 증착될 수 있다(S40). 배리어 막(BR)은 층간 절연막(130)의 상부 면 및 제2 트렌치의 바닥면(TR2_B)을 덮을 수 있다.
배리어 막(BR)은 자기 조립 단층막(Self-assembled monolayer, SAM)일 수 있으며, 예를 들어, 하프늄 질화물(HfN), 텅스텐 질화물(WN), 탄소텅스텐 질화물(WCN), 하프늄 산화물(HfO) 및 텅스텐 산화물(WO) 중에서 선택된 어느 하나를 포함할 수 있다. 배리어 막(BR)의 증착 방법은, 일 예로, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 및 원자층 증착(ALD) 방법 중에서 선택된 어느 하나일 수 있다.
도 1 및 도 2e를 참조하면, 층간 절연막(130)의 상부에 제2 금속(MT2)이 증착될 수 있다(S50). 제2 금속(MT2)은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 및 전기 도금(Electroplating: EP) 방법 중에서 선택된 어느 하나일 수 있다.
제2 금속(MT2)은 제1 금속(MT1)과 상이할 수 있으며, 구리(Cu), 루테늄(Ru), 몰리브덴(Mo), 백금(Pt), 이리듐(Ir), 로듐(Rh), 및 티타늄 질화물(TiN) 중에서 선택된 어느 하나를 포함할 수 있다. 일 예로, 제2 금속(MT2)은 구리(Cu)를 포함할 수 있다.
도 1 및 도 2f를 참조하면, 층간 절연막(130)의 상부에 증착된 제2 금속(MT2)의 일부가 제거될 수 있다. 제2 금속(MT2)의 일부는 평탄화 공정을 통해 제거될 수 있으며, 일 예로, CMP(Chemical Mechanical Polishing) 공정을 통해 제거될 수 있다.
제2 금속(MT2)은 제1 금속막(MB1) 및 배리어 막(BR) 상에 증착되어, 제2 금속막(MB2)을 형성할 수 있다. 제2 금속막(MB2)은 제1 금속막(MB1) 및 배리어 막(BR)과 함께 제2 배선(M2)을 구성할 수 있다. 일 예로 제2 배선(M2)의 종횡비는 0.5 내지 1.5일 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 구성하는 금속 물질들의 폭과 저항 간의 관계를 나타내는 그래프이다.
도 3을 참조하면, 제2 금속(MT2)은 일정 폭 이하에서 저항이 급격하게 증가할 수 있다. 따라서, 일정 폭 이하에서는 제1 금속(MT1)의 저항이 제2 금속(MT2)보다 작을 수 있다.
일 예로, 상기 제1 폭에서, 제1 금속(MT1)의 저항은 제2 금속(MT2)의 저항보다 작을 수 있고, 상기 제2 폭에서, 제2 금속(MT2)의 저항은 제1 금속(MT1)의 저항보다 작을 수 있다.
다시 도 2f를 참조하면, 상기 제1 폭을 갖는 제1 트렌치(TR1)의 내부는 제1 금속(MT1)으로 채워질 수 있으며, 상기 제2 폭을 갖는 제2 트렌치(TR2)의 내부는 제2 금속(MT2)으로 채워질 수 있다. 다시 말하면, 제2 트렌치(TR2)는 제1 금속(MT1)을 포함하는 제1 금속막(MB1) 및 제2 금속(MT2)을 포함하는 제2 금속막(MB2)으로 채워질 수 있다. 본 발명의 일 실시예에 따른 반도체 소자는 폭의 크기에 따라 상이한 저항을 갖는 제1 금속(MT1) 및 제2 금속(MT2)을 포함함으로써, 반도체 소자의 저항을 줄일 수 있으며, 동작 속도를 향상시킬 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 5a 내지 5d는 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 4 및 도 5a 내지 5d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC) 상에는 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다.
기판(100)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다.
기판(100)의 상부에 형성된 제4 트렌치(TR4)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제4 트렌치(TR4)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제4 트렌치(TR4)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제3 트렌치(TR3)가 정의될 수 있다. 제3 트렌치(TR3)는 제4 트렌치(TR4)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR3, TR4)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다(도 5d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(Compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 5d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)이 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 4 및 도 5a 내지 도 5d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 유전 패턴(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 유전 패턴(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다(도 5d 참조).
본 발명의 일 실시예로, 게이트 유전 패턴(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 유전 패턴(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다.
로직 셀(LC)의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
활성 콘택(AC)은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 니켈 질화물(NiN), 코발트 질화물(CoN) 및 백금 질화물(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 배선들(M1) 및 제2 배선들(M2)이 제공될 수 있다. 제1 배선들(M1) 및 제2 배선들(M2)에 대한 상세한 설명은, 앞서 도 2a 내지 도 2f를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
제1 배선들(M1) 및 제2 배선들(M2)은 제2 방향(D2)으로 연장되는 것일 수 있다. 로직 셀(LC)의 양 끝단에 제2 방향(D2)으로 연장되는 셀 경계가 정의될 수 있으며, 제2 배선들(M2)은 셀 경계 상에 배치되는 것일 수 있다. 제1 배선들(M1)은 제2 배선들(M2) 사이에 배치되어, 제1 방향(D1)을 따라 일정한 간격으로 이격되어 배치되는 것일 수 있다.
제1 및 제2 배선들(M1, M2) 아래에 제1 및 제2 하부 비아들(V1_a, V1_b)이 제공될 수 있다. 제1 하부 비아들(V1_a)은, 제1 및 제2 배선들(M1, M2)과 활성 콘택들(AC) 사이에 각각 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 제2 하부 비아들(V1_b)은, 제1 및 제2 배선들(M1, M2)과 게이트 전극들(GE) 사이에 각각 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 제1 및 제2 배선들(M1, M2)과 제1 또는 제2 하부 비아(V1_a 또는 V1_b)는 다마신 공정 또는 듀얼 다마신 공정을 통해 형성될 수 있다.
도 6, 도 8, 도 10 및 도 12는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 7, 도 9a, 도 11 a 및 도 13a는 각각 도 6, 도 8, 도 10 및 도 12의 A-A'선에 따른 단면도들이다. 도 9b, 도 11 b 및 도 13b는 각각 도 6, 도 8, 도 10 및 도 12의 B-B'선에 따른 단면도들이다. 도 9c, 도 11 c 및 도 13c는 각각 도 6, 도 8, 도 10 및 도 12의 C-C'선에 따른 단면도들이다. 도 13d는 도 12의 D-D'선에 따른 단면도들이다.
도 6 및 도 7을 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 형성될 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제3 트렌치(TR3)가 형성될 수 있다.
기판(100)을 패터닝하여, 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제4 트렌치(TR4)가 형성될 수 있다. 제4 트렌치(TR4)는 제3 트렌치(TR3)보다 깊게 형성될 수 있다.
기판(100) 상에 제3 및 제4 트렌치들(TR3, TR4)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 8 및 도 9a 내지 도 9c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘막을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)은, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들 상에도 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상기 양 측벽들은, 소자 분리막(ST) 및 희생 패턴들(PP)에 의해 덮이지 않고 노출된 부분일 수 있다.
게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 10 및 도 11a 내지 도 11c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부에 리세스들(RS)이 형성될 수 있다. 희생 패턴들(PP) 각각의 양측에 한 쌍의 리세스들(RS)이 형성될 수 있다. 리세스들(RS)을 형성하는 것은, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 식각하는 것을 포함할 수 있다. 상기 식각 공정 동안, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들 상의 게이트 스페이서들(GS)이 제거될 수 있다. 상기 식각 공정 동안, 노출된 소자 분리막(ST)이 리세스될 수 있다.
제2 활성 패턴들(AP2)을 선택적으로 덮는 제1 마스크 막(MP)이 형성될 수 있다. 제1 마스크 막(MP)은 제2 활성 영역(NR)을 선택적으로 덮고, 제1 활성 영역(PR)을 노출할 수 있다. 제1 마스크 막(MP)은 제1 활성 패턴들(AP1)을 노출할 수 있다.
제1 마스크 막(MP)에 의해 노출된 제1 활성 패턴들(AP1)의 리세스들(RS)을 채우는 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 구체적으로, 제1 소스/드레인 패턴(SD1)을 형성하는 것은, 노출된 리세스(RS)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하는 것을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학적 기상 증착(CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
제1 소스/드레인 패턴(SD1)은 기판(100)의 제1 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 제2 반도체 원소를 포함할 수 있다. 일 예로, 상기 제1 반도체 원소는 실리콘(Si)일 수 있고, 상기 제2 반도체 원소는 게르마늄(Ge)일 수 있다. 제1 소스/드레인 패턴(SD1)은 다층의 반도체 층들로 형성될 수 있다. 제1 소스/드레인 패턴(SD1)을 형성하는 것은, 순차적으로 형성된 반도체 층들을 형성하는 것을 포함할 수 있다. 일 예로, 상기 반도체 층들은 버퍼층, 메인층, 및 캐핑층을 구성할 수 있다.
도 12 및 도 13a 내지 도 13d를 참조하면, 제1 마스크 막(MP)이 제거될 수 있다. 제1 활성 패턴들(AP1)을 선택적으로 덮는 제2 마스크 막이 형성될 수 있다. 제2 마스크 막은 제1 활성 영역(PR)을 선택적으로 덮고, 제2 활성 영역(NR)을 노출할 수 있다. 제2 마스크 막은 제2 활성 패턴들(AP2)을 노출할 수 있다.
상기 제2 마스크 막에 의해 노출된 제2 활성 패턴들(AP2)의 리세스들(RS)을 채우는 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴들(SD2)을 형성하는 것은, 노출된 리세스들(RS)의 내측벽들을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 제1 반도체 원소, 예를 들어 실리콘(Si)을 함유할 수 있다. 이후 상기 제2 마스크 막은 제거될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2), 게이트 스페이서들(GS) 및 마스크 패턴들(MA)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지, 제1 층간 절연막(110) 상에 평탄화 공정이 수행될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
각각의 희생 패턴들(PP)이 게이트 전극(GE) 및 게이트 유전 패턴(GI)으로 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)을 선택적으로 제거할 수 있다. 희생 패턴(PP)이 제거된 빈 공간 내에 게이트 유전 패턴(GI)이 형성될 수 있다. 게이트 유전 패턴(GI) 상에 상기 빈 공간을 채우는 게이트 전극(GE)이 형성될 수 있다.
게이트 유전 패턴(GI)은 원자층 증착(ALD) 및/또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 콘포멀하게 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 다른 예로, 게이트 유전 패턴(GI)은 강유전체를 포함할 수 있다.
게이트 전극(GE)은, 게이트 유전 패턴(GI) 상에 게이트 전극막을 형성하고, 상기 게이트 전극막을 평탄화함으로써 형성될 수 있다. 일 예로 상기 게이트 전극막은, 금속 질화물을 포함하는 제1 게이트 전극막, 및 저저항 금속을 포함하는 제2 게이트 전극막을 포함할 수 있다.
게이트 전극(GE)의 상부를 선택적으로 식각하여, 게이트 전극(GE)이 리세스될 수 있다. 리세스된 게이트 전극(GE)의 상면은 제1 층간 절연막(110)의 상면 및 게이트 스페이서들(GS)의 상면들보다 낮아질 수 있다. 리세스된 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 캐핑 패턴(GP)을 형성하는 것은, 리세스된 게이트 전극(GE)을 덮는 게이트 캐핑막을 형성하는 것, 및 제1 층간 절연막(110)의 상면이 노출될 때까지 상기 게이트 캐핑막을 평탄화하는 것을 포함할 수 있다. 일 예로, 상기 게이트 캐핑막은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
도 4 및 도 5a 내지 5d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120) 및 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 배선들(M1) 및 제2 배선들(M2)이 형성될 수 있다. 제1 배선들(M1) 및 제2 배선들(M2)을 형성하는 방법에 대한 상세한 설명은, 앞서 도 1 및 도 2a 내지 도 2f를 참조하여 설명한 것과 실질적으로 동일할 수 있다. 제1 및 제2 배선들(M1, M2) 아래에 제1 및 제2 하부 비아들(V1_a, V1_b)이 형성될 수 있다.
도 14a 내지 도 14d는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 4의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 4 및 도 5a 내지 도 5d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 4 및 도 14a 내지 도 14d를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 정의될 수 있다.
제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다(도 14d 참조). 게이트 전극(GE)은, 제1 채널 패턴(CH1)의 제1 상면(TS1), 적어도 하나의 제1 측벽(SW1), 및 제1 바닥면(BS1) 상에 제공될 수 있다. 게이트 전극(GE)은, 제2 채널 패턴(CH2)의 제2 상면(TS2), 적어도 하나의 제2 측벽(SW2), 및 제2 바닥면(BS2) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 게이트 유전 패턴(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
제2 활성 영역(NR) 상에서, 게이트 유전 패턴(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 유전 패턴(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130)내에 제1 배선들(M1) 및 제2 배선들(M2)이 제공될 수 있다. 제1 배선들(M1) 및 제2 배선들(M2)에 대한 상세한 설명은, 앞서 도 2a 내지 도 2f를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상의 층간 절연막;
    상기 층간 절연막의 제1 트렌치를 채우는 제1 배선, 상기 제1 트렌치는 제1 폭을 갖고;
    상기 층간 절연막의 제2 트렌치를 채우는 제2 배선을 포함하되,
    상기 제2 트렌치는, 상기 제1 폭보다 큰 제2 폭을 갖고;
    상기 제2 배선은:
    상기 제2 트렌치의 내측벽을 덮는 제1 금속막; 및
    상기 제2 트렌치의 바닥면을 덮는 배리어 막; 및
    상기 제1 금속막 및 상기 배리어 막 상의 제2 금속막을 포함하며,
    상기 제1 배선 및 상기 제1 금속막은 제1 금속을 포함하고,
    상기 제2 금속막은, 상기 제1 금속과 상이한 제2 금속을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 폭에서, 상기 제1 금속의 저항이 상기 제2 금속의 저항보다 작고,
    상기 제2 폭에서, 상기 제2 금속의 저항이 상기 제1 금속의 저항보다 작은 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 금속은 코발트(Co), 루테늄(Ru), 로듐(Rh), 이리듐(Ir), 및 몰리브덴(Mo) 중에서 선택된 어느 하나를 포함하고,
    상기 제2 금속은 구리(Cu), 루테늄(Ru), 몰리브덴(Mo), 백금(Pt), 이리듐(Ir), 로듐(Rh), 및 티타늄 질화물(TiN) 중에서 선택된 어느 하나를 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 금속은 루테늄(Ru)을 포함하고,
    상기 제2 금속은 구리(Cu)를 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 배선의 종횡비는 1.5 내지 3.5인 반도체 소자.
  6. 제1항에 있어서,
    상기 제2 배선의 종횡비는 0.5 내지 1.5인 반도체 소자.
  7. 제1항에 있어서,
    상기 배리어 막은 하프늄 질화물(HfN), 텅스텐 질화물(WN), 탄소텅스텐 질화물(WCN), 하프늄 산화물(HfO) 및 텅스텐 산화물(WO) 중에서 선택된 어느 하나를 포함하는 반도체 소자.
  8. 제1 활성 영역을 포함하는 기판;
    상기 제1 활성 영역 상의 제1 활성 패턴;
    상기 제1 활성 패턴의 상부에 제공된 제1 소스/드레인 패턴;
    상기 제1 활성 패턴을 가로지르는 게이트 전극;
    상기 제1 소스/드레인 패턴과 상기 게이트 전극을 덮는 층간 절연막; 및
    상기 층간 절연막 내에 제공된 제1 배선 및 제2 배선을 포함하되,
    상기 제1 배선은 제1 폭을 갖고,
    상기 제2 배선은, 상기 제1 폭보다 큰 제2 폭을 갖고,
    상기 제2 배선은:
    상기 층간 절연막의 트렌치의 내측벽 상에 제공된 제1 금속막;
    상기 층간 절연막의 상기 트렌치의 바닥면 상에 제공된 배리어 막; 및
    상기 제1 금속막 및 상기 배리어 막 상의 제2 금속막을 포함하고,
    상기 제1 배선 및 상기 제1 금속막은 제1 금속을 포함하고,
    상기 제2 금속막은 상기 제1 금속과 상이한 제2 금속을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 기판은 제2 활성 영역;
    상기 제2 활성 영역 상의 제2 활성 패턴;
    상기 제2 활성 패턴의 상부에 제공된 제2 소스/드레인 패턴; 및
    상기 제1 및 제2 활성 패턴들을 가로지르는 게이트 전극들을 더 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 및 제2 활성 패턴들의 하부 측벽을 덮는 소자 분리막을 더 포함하되,
    상기 제1 및 제2 활성 패턴들 각각의 상부는 소자 분리막 위로 수직하게 돌출된 반도체 소자.
  11. 제9항에 있어서,
    상기 제1 활성 패턴은, 수직적으로 적층된 제1 채널 패턴들을 포함하고,
    상기 제2 활성 패턴은, 수직적으로 적층된 제2 채널 패턴들을 포함하며,
    상기 게이트 전극들 중 제1 게이트 전극은, 상기 제1 채널 패턴들 각각의 상면, 바닥면 및 양 측벽들 상에 제공되고,
    상기 게이트 전극들 중 제2 게이트 전극은, 상기 제2 채널 패턴들 각각의 상면, 바닥면 및 양 측벽들 상에 제공되는 반도체 소자.
  12. 제8항에 있어서,
    상기 제1 폭에서, 상기 제1 금속의 저항이 상기 제2 금속의 저항보다 작고,
    상기 제2 폭에서, 상기 제2 금속의 저항이 상기 제1 금속의 저항보다 작은 반도체 소자.
  13. 제8항에 있어서,
    상기 제1 금속은 코발트(Co), 루테늄(Ru), 로듐(Rh), 이리듐(Ir), 및 몰리브덴(Mo) 중에서 선택된 어느 하나를 포함하고,
    상기 제2 금속은 구리(Cu), 루테늄(Ru), 몰리브덴(Mo), 백금(Pt), 이리듐(Ir), 로듐(Rh), 및 티타늄 질화물(TiN) 중에서 선택된 어느 하나를 포함하는 반도체 소자.
  14. 제8항에 있어서,
    상기 제1 금속은 루테늄(Ru)을 포함하고,
    상기 제2 금속은 구리(Cu)를 포함하는 반도체 소자.
  15. 제8항에 있어서,
    상기 제1 배선의 종횡비는 1.5 내지 3.5인 반도체 소자.
  16. 제8항에 있어서,
    상기 제2 배선의 종횡비는 0.5 내지 1.5인 반도체 소자.
  17. 제8항에 있어서,
    상기 배리어 막은 하프늄 질화물(HfN), 텅스텐 질화물(WN), 탄소텅스텐 질화물(WCN), 하프늄 산화물(HfO) 및 텅스텐 산화물(WO) 중에서 선택된 어느 하나를 포함하는 반도체 소자.
  18. 기판 상에 제1 활성 영역 및 제2 활성 영역을 포함하는 로직 셀, 상기 제1 및 제2 활성 영역들은 제1 방향으로 서로 이격되고;
    상기 제1 활성 영역 상의 제1 활성 패턴 및 상기 제2 활성 영역 상의 제2 활성 패턴, 상기 제1 및 제2 활성 패턴들은 상기 제1 방향에 교차하는 제2 방향으로 연장되고;
    상기 제1 및 제2 활성 패턴들의 상부들에 각각 제공된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴;
    상기 제1 및 제2 활성 패턴들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극들, 상기 게이트 전극들은 상기 제2 방향으로 배열되고;
    상기 제1 및 제2 소스/드레인 패턴들 및 상기 게이트 전극들을 덮는 층간 절연막; 및
    상기 층간 절연막 내에 제공된 제1 배선 및 제2 배선을 포함하되,
    상기 제1 배선은, 상기 제1 및 제2 소스/드레인 패턴들 및 상기 게이트 전극들 중 적어도 하나와 전기적으로 연결되고,
    상기 제2 배선은, 상기 제1 및 제2 소스/드레인 패턴들 중 적어도 하나와 전기적으로 연결되며,
    상기 제1 및 제2 배선들은 상기 제2 방향으로 서로 평행하게 연장되고,
    상기 제1 배선은 제1 폭을 갖고,
    상기 제2 배선은, 상기 제1 폭보다 큰 제2 폭을 갖고,
    상기 제2 배선은:
    상기 층간 절연막의 트렌치의 내측벽 상에 제공된 제1 금속막;
    상기 층간 절연막의 상기 트렌치의 바닥면 상에 제공된 배리어 막; 및
    상기 제1 금속막 및 상기 배리어 막 상의 제2 금속막을 포함하고,
    상기 제1 배선 및 상기 제1 금속막은 루테늄(Ru)을 포함하고,
    상기 제2 금속막은 구리(Cu)를 포함하는 반도체 소자.
  19. 제18항에 있어서,
    상기 제1 배선의 종횡비는 1.5 내지 3.5이고,
    상기 제2 배선의 종횡비는 0.5 내지 1.5인 반도체 소자.
  20. 제18항에 있어서,
    상기 배리어 막은 하프늄 질화물(HfN), 텅스텐 질화물(WN), 탄소텅스텐 질화물(WCN), 하프늄 산화물(HfO) 및 텅스텐 산화물(WO) 중에서 선택된 어느 하나를 포함하는 반도체 소자.
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