CN114121934A - 半导体装置 - Google Patents

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CN114121934A
CN114121934A CN202110532732.5A CN202110532732A CN114121934A CN 114121934 A CN114121934 A CN 114121934A CN 202110532732 A CN202110532732 A CN 202110532732A CN 114121934 A CN114121934 A CN 114121934A
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CN
China
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layer
barrier
pattern
interlayer insulating
insulating layer
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English (en)
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李钟振
金京旭
金洛焕
刘承勇
郑恩志
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供了半导体装置。所述半导体装置包括：第一层间绝缘层；下互连线，位于第一层间绝缘层中；蚀刻停止层，位于第一层间绝缘层和下互连线上；第二层间绝缘层，位于蚀刻停止层上；以及上互连线，位于第二层间绝缘层中。上互连线包括延伸通过蚀刻停止层并接触下互连线的过孔部分。过孔部分包括阻挡图案和导电图案。阻挡图案包括位于导电图案与第二层间绝缘层之间的第一阻挡层以及位于导电图案与下互连线之间的第二阻挡层。第一阻挡层的电阻率比第二阻挡层的电阻率大。第一阻挡层中的氮浓度比第二阻挡层中的氮浓度大。

Description

半导体装置
本申请要求于2020年8月25日在韩国知识产权局提交的第10-2020-0106870号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。
技术领域
本发明构思的实施例涉及半导体装置和用于制造该半导体装置的方法，更具体地，涉及包括场效应晶体管的半导体装置和用于制造该半导体装置的方法。
背景技术
半导体装置可以包括包含金属氧化物半导体场效应晶体管(MOSFET)的集成电路。由于半导体装置的尺寸和设计规则已经减小，因此MOSFET已经按比例缩小。半导体装置的操作特性会由于MOSFET的尺寸的减小而劣化。因此，已经研究了在克服由于高集成度而引起的限制的同时用于形成优异性能的半导体装置的各种方法。
发明内容
本发明构思的实施例可以提供具有改善的电特性的半导体装置和用于制造该半导体装置的方法。
根据本发明构思的一些实施例，半导体装置可以包括：晶体管，位于基底上；第一层间绝缘层，位于晶体管上；下互连线，位于第一层间绝缘层中；蚀刻停止层，位于第一层间绝缘层和下互连线上；第二层间绝缘层，位于蚀刻停止层上；以及上互连线，位于第二层间绝缘层中。上互连线可以包括延伸通过蚀刻停止层并接触下互连线的过孔部分。过孔部分可以包括阻挡图案和位于阻挡图案上的导电图案。阻挡图案可以包括位于导电图案与第二层间绝缘层之间的第一阻挡层以及位于导电图案与下互连线之间的第二阻挡层。第一阻挡层的电阻系数可以比第二阻挡层的电阻系数大，第一阻挡层中的氮(N)的浓度可以比第二阻挡层中的氮(N)的浓度大。
根据本发明构思的一些实施例，半导体装置可以包括：晶体管，位于基底上；第一层间绝缘层，位于晶体管上；下互连线，位于第一层间绝缘层中；蚀刻停止层，位于第一层间绝缘层和下互连线上；第二层间绝缘层，位于蚀刻停止层上；以及上互连线，位于第二层间绝缘层中。上互连线可以包括延伸通过蚀刻停止层并接触下互连线的过孔部分。过孔部分可以包括阻挡图案和位于阻挡图案上的导电图案。阻挡图案可以包括位于导电图案与第二层间绝缘层之间的第一部分以及位于导电图案与下互连线之间的第二部分。阻挡图案的第一部分可以具有第一氮浓度，阻挡图案的第二部分可以具有第二氮浓度。第一氮浓度可以比第二氮浓度大。阻挡图案的第一部分可以具有第一厚度，阻挡图案的第二部分可以具有第二厚度。第一厚度可以比第二厚度大。
根据本发明构思的一些实施例，半导体装置可以包括：基底，包括有源区；器件隔离层，在有源区上限定有源图案，其中，器件隔离层覆盖有源图案中的每个的下部分的侧壁，并且有源图案中的每个的上部分突出到器件隔离层上方；成对的源极/漏极图案，位于有源图案中的每个的上部分中；沟道图案，位于所述成对的源极/漏极图案之间；栅电极，与沟道图案交叉，并且沿第一方向延伸；栅极间隔件，分别位于栅电极的背对的侧壁上，并且沿第一方向与栅电极一起延伸；栅极介电图案，位于栅电极与沟道图案之间以及栅电极与栅极间隔件之间；栅极覆盖图案，位于栅电极的顶表面上，并且沿第一方向与栅电极一起延伸；第一层间绝缘层，位于栅极覆盖图案上；有源接触件，延伸通过第一层间绝缘层，并且电连接到所述成对的源极/漏极图案中的至少一个；第一金属层，位于在第一层间绝缘层上的第二层间绝缘层中；第二金属层，位于在第二层间绝缘层上的第三层间绝缘层中；以及蚀刻停止层，位于第二层间绝缘层与第三层间绝缘层之间。第一金属层可以包括沿与第一方向交叉的第二方向延伸的下互连线，下互连线可以电连接到有源接触件。第二金属层可以包括沿第一方向延伸的上互连线。上互连线可以包括延伸通过蚀刻停止层并接触下互连线的过孔部分。过孔部分可以包括阻挡图案和位于阻挡图案上的导电图案。阻挡图案可以包括位于导电图案与第三层间绝缘层之间的第一部分以及位于导电图案与下互连线之间的第二部分。阻挡图案的第一部分可以具有第一氮浓度，阻挡图案的第二部分可以具有第二氮浓度。第一氮浓度可以比第二氮浓度大。
根据本发明构思的一些实施例，用于制造半导体装置的方法可以包括以下步骤：在基底上形成晶体管；在晶体管上形成第一层间绝缘层；在第一层间绝缘层中形成下互连线；在第一层间绝缘层和下互连线上形成蚀刻停止层；在蚀刻停止层上形成第二层间绝缘层；以及在第二层间绝缘层中形成上互连线。形成上互连线的步骤可以包括：将第二层间绝缘层图案化以形成互连孔，互连孔延伸通过第二层间绝缘层和蚀刻停止层以暴露下互连线的上表面(例如，顶表面)的一部分；在下互连线的上表面的所述一部分上选择性地形成金属沉积抑制层；在互连孔中形成第一阻挡层，第一阻挡层形成在除了金属沉积抑制层之外的互连孔的侧壁(例如，内侧壁)上；选择性地去除金属沉积抑制层，以再次暴露下互连线的上表面的所述一部分；在互连孔中形成具有比第一阻挡层的电阻系数低的电阻系数的第二阻挡层，第二阻挡层覆盖下互连线的上表面的所述一部分；以及在第二阻挡层上的互连孔中形成导电层(例如，在第二阻挡层上形成填充互连孔的导电层)。
附图说明
考虑附图和所附详细描述，本发明构思将变得更清楚。
图1是示出根据本发明构思的一些实施例的半导体装置的平面图。
图2A、图2B、图2C和图2D是分别沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。
图3是图2A的区域“M”的放大剖视图。
图4A是示出图3的上互连线的过孔部分的沿第四方向的元素分析的结果的曲线图。
图4B是示出图3的上互连线的过孔部分的沿第五方向的元素分析的结果的曲线图。
图5、图7、图9、图11和图13是示出根据本发明构思的一些实施例的用于制造半导体装置的方法的平面图。
图6、图8A、图10A、图12A和图14A是分别沿着图5、图7、图9、图11和图13的线A-A'截取的剖视图。
图8B、图10B、图12B和图14B是分别沿着图7、图9、图11和图13的线B-B'截取的剖视图。
图10C、图12C和图14C是分别沿着图9、图11和图13的线C-C'截取的剖视图。
图10D、图12D和图14D是分别沿着图9、图11和图13的线D-D'截取的剖视图。
图15至图19是用于示出根据本发明构思的一些实施例的形成上互连线的方法的图14A的区域“M”的放大剖视图。
图20至图29是用于示出根据本发明构思的一些实施例的半导体装置的图2A的区域“M”的放大剖视图。
图30是用于示出根据本发明构思的一些实施例的半导体装置的图2A的区域“N”的放大剖视图。
图31A、图31B、图31C和图31D是用于示出根据本发明构思的一些实施例的半导体装置的分别沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。
图32是示出根据本发明构思的一些实施例的半导体装置的平面图。
图33A、图33B、图33C和图33D是分别沿着图32的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。
图34至图36是用于示出根据本发明构思的一些实施例的半导体装置的沿着图1的线C-C'截取的剖视图。
具体实施方式
图1是示出根据本发明构思的一些实施例的半导体装置的平面图。图2A、图2B、图2C和图2D是分别沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。图3是图2A的区域“M”的放大剖视图。
参照图1和图2A至图2D，逻辑单元LC可以设置在基底100上。在本说明书中，逻辑单元LC可以指用于执行特定功能的逻辑元件(例如，反相器、触发器等)。逻辑单元LC可以指标准单元。换言之，逻辑单元LC可以包括构成逻辑元件的晶体管和互连线，互连线将晶体管彼此连接。
基底100可以包括第一有源区PR和第二有源区NR。在一些实施例中，第一有源区PR可以是PMOSFET区，第二有源区NR可以是NMOSFET区。基底100可以是包括例如硅、锗或硅锗的半导体基底，或者可以是化合物半导体基底。在一些实施例中，基底100可以是硅基底。
第一有源区PR和第二有源区NR可以由形成在基底100的上部分中的第二沟槽TR2限定。第二沟槽TR2可以设置在第一有源区PR与第二有源区NR之间。第一有源区PR和第二有源区NR可以沿第一方向D1彼此间隔开且第二沟槽TR2置于第一有源区PR与第二有源区NR之间。第一有源区PR和第二有源区NR中的每个可以沿与第一方向D1交叉的第二方向D2延伸。如在这里使用的，“元件A沿方向X延伸”(或相似的语言)意味着元件A沿方向X纵向地延伸。如在这里使用的术语“交叉(interest)”可以与“横跨(traverse)”可互换。
第一有源图案AP1可以设置在第一有源区PR上，第二有源图案AP2可以设置在第二有源区NR上。第一有源图案AP1和第二有源图案AP2可以沿第二方向D2彼此平行地延伸。第一有源图案AP1和第二有源图案AP2可以是基底100的沿竖直方向(即，第三方向D3)突出的部分。第一沟槽TR1可以被限定在彼此相邻的第一有源图案AP1之间以及在彼此相邻的第二有源图案AP2之间。第一沟槽TR1可以比第二沟槽TR2浅。
器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包例如氧化硅层。第一有源图案AP1的上部分和第二有源图案AP2的上部分可以竖直地突出到器件隔离层ST上方(见图2D)。第一有源图案AP1的上部分和第二有源图案AP2的上部分中的每个可以具有鳍形状。器件隔离层ST可以不覆盖第一有源图案AP1的上部分和第二有源图案AP2的上部分。器件隔离层ST可以覆盖第一有源图案AP1的下部分的侧壁和第二有源图案AP2的下部分的侧壁。如在这里使用的，“元件A覆盖元件B”(或相似的语言)意味着元件A在元件B上并且/或者与元件B叠置，但不必意味着元件A整体地覆盖元件B。
第一源极/漏极图案SD1可以设置在第一有源图案AP1的上部分中。第一源极/漏极图案SD1可以是具有第一导电类型(例如，P型)的掺杂剂区域(即，包括掺杂剂的区域)。第一沟道图案CH1可以设置在一对第一源极/漏极图案SD1之间。第二源极/漏极图案SD2可以设置在第二有源图案AP2的上部分中。第二源极/漏极图案SD2可以是具有第二导电类型(例如，N型)的掺杂剂区域(即，包括掺杂剂的区域)。第二沟道图案CH2可以设置在一对第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以包括通过例如选择性外延生长(SEG)工艺形成的外延图案。在一些实施例中，第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可以与第一沟道图案CH1和第二沟道图案CH2的顶表面共面。在一些实施例中，第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可以比第一沟道图案CH1和第二沟道图案CH2的顶表面高。如在此使用的，“元件A比元件B高”(或相似的语言)意味着：相对于基底，元件A比元件B高，因此，与元件A相比，基底更靠近元件B。
第一源极/漏极图案SD1可以包括其晶格常数比基底100的半导体元素的晶格常数大的半导体元素(例如，SiGe)。因此，第一源极/漏极图案SD1可以向第一沟道图案CH1提供压缩应力。例如，第二源极/漏极图案SD2可以包括与基底100的半导体元素相同的半导体元素(例如，硅)。
栅电极GE可以沿第一方向D1延伸，以与第一有源图案AP1和第二有源图案AP2交叉。栅电极GE可以以特定节距沿第二方向D2布置。在一些实施例中，如图1中所示，栅电极GE可以沿第二方向D2彼此间隔开均匀的距离。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2竖直地叠置。栅电极GE中的每个可以围绕第一沟道图案CH1和第二沟道图案CH2中的每个的顶表面和两个侧壁，或者在第一沟道图案CH1和第二沟道图案CH2中的每个的顶表面和两个侧壁上延伸。如在这里使用的，“元件A与元件B竖直地叠置”(或相似的语言)意味着可以绘制与元件A和元件B两者交叉的至少一条竖直线。此外，“元件A围绕元件B”(或相似的语言)意味着元件A至少部分地位于元件B周围，但不必意味着元件A完全地包围元件B。
再次参照图2D，栅电极GE可以设置在第一沟道图案CH1的第一顶表面TS1和第一沟道图案CH1的至少一个第一侧壁SW1上。栅电极GE可以设置在第二沟道图案CH2的第二顶表面TS2和第二沟道图案CH2的至少一个第二侧壁SW2上。换言之，根据本发明构思的一些实施例的晶体管可以是其中栅电极GE三维地围绕沟道图案CH1和CH2的三维(3D)场效应晶体管(例如，鳍式场效应晶体管(FinFET))。
仍然参照图1和图2A至图2D，一对栅极间隔件GS可以分别设置在栅电极GE中的每个的背对的侧壁上。栅极间隔件GS可以在第一方向D1上沿着栅电极GE延伸。栅极间隔件GS的顶表面可以比栅电极GE的顶表面高。栅极间隔件GS的顶表面可以与稍后将要描述的第一层间绝缘层110的顶表面共面。栅极间隔件GS可以包括例如SiCN、SiCON和/或SiN。在一些实施例中，栅极间隔件GS中的每个可以具有由SiCN、SiCON和SiN中的至少两种形成的多层结构。如在这里使用的，术语“和/或”包括相关所列项中的一个或更多个的任何组合和全部组合。
栅极覆盖图案GP可以设置在栅电极GE中的每个上。栅极覆盖图案GP可以在第一方向D1上沿着栅电极GE延伸。栅极覆盖图案GP可以包括例如相对于稍后将要描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料。例如，栅极覆盖图案GP可以包括例如SiON、SiCN、SiCON和/或SiN。
栅极介电图案GI可以设置在栅电极GE与第一有源图案AP1之间以及在栅电极GE与第二有源图案AP2之间。栅极介电图案GI可以沿着在栅极介电图案GI上的栅电极GE的底表面延伸。例如，栅极介电图案GI可以覆盖第一沟道图案CH1的第一顶表面TS1和第一侧壁SW1。栅极介电图案GI可以覆盖第二沟道图案CH2的第二顶表面TS2和第二侧壁SW2。栅极介电图案GI可以覆盖在栅电极GE下方的器件隔离层ST的顶表面(见图2D)。
在一些实施例中，栅极介电图案GI可以包括例如其介电常数比氧化硅(例如，二氧化硅)的介电常数高的高k介电材料。例如，高k介电材料可以包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和/或铌酸铅锌。
栅电极GE可以包括第一金属图案和位于第一金属图案上的第二金属图案。第一金属图案可以设置在栅极介电图案GI上，并且可以与第一沟道图案CH1和第二沟道图案CH2相邻。第一金属图案可以包括用于调整晶体管的阈值电压的逸出功金属。期望的阈值电压可以通过调整第一金属图案的厚度和组分来获得。
第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括氮(N)以及从由钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)组成的组中选择的至少一种金属。在一些实施例中，除了氮(N)之外，第一金属图案可以包括钛(Ti)、钽(Ta)、铝(Al)、钨(W)和/或钼(Mo)。在一些实施例中，第一金属图案还可以包括碳(C)。在一些实施例中，第一金属图案可以包括多个堆叠的逸出功金属层。
第二金属图案可以包括具有比第一金属图案的电阻低的电阻的金属。例如，第二金属图案可以包括钨(W)、铝(Al)、钛(Ti)和/或钽(Ta)。
第一层间绝缘层110可以设置在基底100上。第一层间绝缘层110可以覆盖栅极间隔件GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间绝缘层110的顶表面可以与栅极覆盖图案GP的顶表面和栅极间隔件GS的顶表面基本共面。第二层间绝缘层120可以设置在第一层间绝缘层110和栅极覆盖图案GP上。第三层间绝缘层130可以设置在第二层间绝缘层120上。第四层间绝缘层140可以设置在第三层间绝缘层130上。例如，第一层间绝缘层110至第四层间绝缘层140中的每个可以包括氧化硅层。
一对隔离结构DB可以分别设置在逻辑单元LC的沿第二方向D2彼此间隔开的背对侧处，或者与逻辑单元LC的沿第二方向D2彼此间隔开的背对侧相邻设置。隔离结构DB可以平行于栅电极GE沿第一方向D1延伸。隔离结构DB和与其相邻的栅电极GE之间的节距可以等于栅电极GE之间的节距。在一些实施例中，如图1中所示，隔离结构DB可以在第二方向D2上与最靠近的栅电极GE间隔开距离，该距离可以等于两个相邻的栅电极GE之间的距离。
隔离结构DB可以穿透第一层间绝缘层110和第二层间绝缘层120，并且可以延伸到第一有源图案AP1和第二有源图案AP2中。隔离结构DB可以穿透第一有源图案AP1的上部分和第二有源图案AP2的上部分。隔离结构DB可使逻辑单元LC的第一有源区PR和第二有源区NR与相邻的逻辑单元的有源区隔离。
有源接触件AC可以穿透第二层间绝缘层120和第一层间绝缘层110，以电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。有源接触件AC中的每个可以设置在一对栅电极GE之间。
在一些实施例中，有源接触件AC可以是自对准接触件。换言之，有源接触件AC可以形成为利用栅极覆盖图案GP和栅极间隔件GS而自对准。例如，有源接触件AC可以覆盖栅极间隔件GS的侧壁的至少一部分。即使在附图中未示出，有源接触件AC也可以覆盖栅极覆盖图案GP的顶表面的一部分。
硅化物图案SC可以分别设置在有源接触件AC与第一源极/漏极图案SD1之间以及在有源接触件AC与第二源极/漏极图案SD2之间。有源接触件AC可以通过硅化物图案SC电连接到源极/漏极图案SD1或SD2。硅化物图案SC可以包括金属硅化物，并且可以包括例如硅化钛、硅化钽、硅化钨、硅化镍和/或硅化钴。
栅极接触件GC可以穿透第二层间绝缘层120和栅极覆盖图案GP，以连接(例如，电连接)到栅电极GE。在一些实施例中，如图2D中所示，栅极接触件GC可以接触栅电极GE。如图1中所示，当在平面图中观看时，栅极接触件GC可以设置在第一有源区PR与第二有源区NR之间。栅极接触件GC的底表面可以与栅电极GE的顶表面接触。栅极接触件GC的顶表面可以与第二层间绝缘层120的顶表面共面。
有源接触件AC和栅极接触件GC中的每个可以包括第一导电图案FM1和围绕第一导电图案FM1的第一阻挡图案BM1。例如，第一导电图案FM1可以包括铝、铜、钨、钼、钌和/或钴。第一阻挡图案BM1可以覆盖第一导电图案FM1的底表面和侧壁。第一阻挡图案BM1可以包括金属层/金属氮化物层(例如，金属层和堆叠在金属层上的金属氮化物层)。金属层可以包括例如钛层、钽层、钨层、镍层、钴层和/或铂层。金属氮化物层可以包括例如氮化钛(TiN)层、氮化钽(TaN)层、氮化钨(WN)层、氮化镍(NiN)层、氮化钴(CoN)层和/或氮化铂(PtN)层。
第一金属层M1可以设置在第三层间绝缘层130中。第一金属层M1可以包括第一下互连线LIL1、第二下互连线LIL2和下过孔VI。下过孔VI可以设置在第一下互连线LIL1和第二下互连线LIL2下方。
第一下互连线LIL1可以与逻辑单元LC交叉，并且可以沿第二方向D2延伸。第一下互连线LIL1中的每条可以是电力互连线。例如，漏极电压VDD或源极电压VSS可以被施加到第一下互连线LIL1。
参照图1，可以在逻辑单元LC处限定沿第二方向D2延伸的第一单元边界CB1。在逻辑单元LC处，沿第二方向D2延伸的第二单元边界CB2可以被限定在第一单元边界CB1的背对侧处。漏极电压VDD(即，电源电压)所施加到的第一下互连线LIL1可以设置在第一单元边界CB1上。漏极电压VDD所施加到的第一下互连线LIL1可以在第二方向D2上沿着第一单元边界CB1延伸。源极电压VSS(即，地电压)所施加到的第一下互连线LIL1可以设置在第二单元边界CB2上。源极电压VSS所施加到的第一下互连线LIL1可以在第二方向D2上沿着第二单元边界CB2延伸。
第二下互连线LIL2可以设置在漏极电压VDD所施加到的第一下互连线LIL1与源极电压VSS所施加到的第一下互连线LIL1之间。第二下互连线LIL2可以彼此平行地沿第二方向D2延伸。当在平面图中观看时，第二下互连线LIL2中的每条可以具有线形状或条形状。第二下互连线LIL2可以沿第一方向D1以特定节距布置。在一些实施例中，如图1中所示，第二下互连线LIL2可以沿第一方向D1彼此间隔开均匀的距离。
再次参照图2C，第一下互连线LIL1中的每条的线宽度可以是在第一方向D1上的第一宽度W1。第二下互连线LIL2中的每条的线宽度可以是在第一方向D1上的第二宽度W2。第二宽度W2可以比第一宽度W1小。例如，第二宽度W2可以小于12nm。第一宽度W1可以大于12nm。
第一下互连线LIL1和第二下互连线LIL2中的每条可以包括第二导电图案FM2和围绕第二导电图案FM2的第二阻挡图案BM2。第二阻挡图案BM2的剖面可以具有U形状。第二阻挡图案BM2的顶表面可以与第三层间绝缘层130的顶表面基本共面。在一些实施例中，第二阻挡图案BM2的顶表面可以比第三层间绝缘层130的顶表面低。
第二阻挡图案BM2可以改善下互连线LIL1或LIL2与第三层间绝缘层130之间的粘附性。第二阻挡图案BM2可以用作用于减少或能够防止第二导电图案FM2的金属元素扩散到第三层间绝缘层130中的阻挡件。第二阻挡图案BM2可以包括例如氮化钽(TaN)层、氮化钛(TiN)层、氧化钽(TaO)层、氧化钛(TiO)层、氮化锰(MnN)层和/或氧化锰(MnO)层。
第二导电图案FM2可以设置在第二阻挡图案BM2上。第二阻挡图案BM2可以覆盖第二导电图案FM2的底表面和侧壁。第二导电图案FM2可以在构成下互连线LIL1或LIL2中的每条的金属图案之中具有最大的体积。例如，第二导电图案FM2可以包括铜(Cu)、钌(Ru)、钴(Co)、钨(W)或钼(Mo)。
即使在附图中未示出，金属覆盖图案也可以进一步设置在第二导电图案FM2上。金属覆盖图案可以是覆盖第二导电图案FM2的顶表面且具有均匀的厚度的薄层。金属覆盖图案可以包括钌(Ru)、钴(Co)或石墨烯。
下过孔VI中的一些可以设置在有源接触件AC与第一下互连线LIL1和第二下互连线LIL2之间。下过孔VI中的另一些可以设置在栅极接触件GC与第二下互连线LIL2之间。
蚀刻停止层ESL可以设置在第三层间绝缘层130与第四层间绝缘层140之间。蚀刻停止层ESL可以直接覆盖第一下互连线LIL1和第二下互连线LIL2。蚀刻停止层ESL可以覆盖第三层间绝缘层130的顶表面。在一些实施例中，如图2C中所示，蚀刻停止层ESL可以接触第一下互连线LIL1和第二下互连线LIL2中的一些的上表面以及第三层间绝缘层130的上表面。
蚀刻停止层ESL可以包括单个层或者多个堆叠的层。在一些实施例中，蚀刻停止层ESL可以包括包含例如Al、Zr、Y、Hf和/或Mo的金属氧化物层和/或金属氮化物层。在一些实施例中，蚀刻停止层ESL可以包括氧化硅层和/或氮化硅层。
第二金属层M2可以设置在第四层间绝缘层140中。第二金属层M2可以包括上互连线UIL。上互连线UIL可以沿第一方向D1延伸，并且可以彼此平行地延伸。在如图1中所示，当平面图中观看时，上互连线UIL中的每条可以具有线形状或条形状。上互连线UIL可以沿第二方向D2布置。
上互连线UIL可以包括线部分LIP和过孔部分VIP。线部分LIP可以设置在第四层间绝缘层140的上部分中，并且可以沿第一方向D1延伸。过孔部分VIP可以设置在第四层间绝缘层140的下部分中，并且可以从线部分LIP朝向第一金属层M1延伸。在一些实施例中，过孔部分VIP可以是设置在线部分LIP与第一金属层M1之间的过孔，以将线部分LIP连接到第一金属层M1。过孔部分VIP可以穿透第四层间绝缘层140和蚀刻停止层ESL，以朝向第一金属层M1延伸。
线部分LIP和过孔部分VIP可以在一个主体中彼此连接，以构成单个导体(即，单条上互连线UIL)。线部分LIP和过孔部分VIP可以通过双镶嵌工艺形成为单条上互连线UIL。
将参照图3更详细地描述上互连线UIL。上互连线UIL可以包括第三阻挡图案BM3和位于第三阻挡图案BM3上的第三导电图案FM3。
第三阻挡图案BM3可以用作用于减少或能够防止第三导电图案FM3的金属元素扩散到第四层间绝缘层140中的阻挡件。第三阻挡图案BM3可以包括第一阻挡层BAP1和第二阻挡层BAP2。
参照图3，第一阻挡层BAP1可以设置在第三导电图案FM3与第四层间绝缘层140之间，并且可以沿竖直方向(即，第三方向D3)延伸。第一阻挡层BAP1可以不设置在第三导电图案FM3与第二下互连线LIL2之间。换言之，第一阻挡层BAP1可以不包括在第三导电图案FM3与第二下互连线LIL2之间沿第二方向D2延伸的部分。
第二阻挡层BAP2可以设置在第一阻挡层BAP1与第三导电图案FM3之间，并且可以包括沿第三方向D3延伸的部分。此外，第二阻挡层BAP2可以设置在第三导电图案FM3与第二下互连线LIL2之间，并且可以沿第二方向D2延伸。换言之，第二阻挡层BAP2的剖面可以具有U形状。第二阻挡层BAP2可以覆盖第二下互连线LIL2的第二顶表面TOS2。换言之，第三导电图案FM3可以通过第二阻挡层BAP2电连接到第二下互连线LIL2。在一些实施例中，第二阻挡层BAP2可以接触第二下互连线LIL2的第二顶表面TOS2。
第一阻挡层BAP1可以包括例如氮化钽(TaN)层、氮化钛(TiN)层、氧化钽(TaO)层、氧化钛(TiO)层、氮化锰(MnN)层和/或氧化锰(MnO)层。第二阻挡层BAP2可以包括其电阻率比第一阻挡层BAP1的电阻率低的材料。第二阻挡层BAP2可以包括例如钽层、钛层、钨层、镍层、钴层、铂层和/或石墨烯层。例如，在一些实施例中，第一阻挡层BAP1可以是氮化钽(TaN)层，第二阻挡层BAP2可以是钽(Ta)层。如在这里使用的，术语“电阻率”可以与“电阻系数”可互换。
在一些实施例中，如稍后将要描述的图4A中所示，第一阻挡层BAP1可以包含相对高的浓度的氮(N)。第一阻挡层BAP1中的氮(N)的浓度可以在10at％至60at％的范围内。在一些实施例中，第一阻挡层BAP1中的氮(N)的浓度可以在40at％至60at％的范围内。
如稍后将要描述的图4B中所示，第二阻挡层BAP2可以包含相对低的浓度的氮(N)，或者可以完全不包含氮(N)。第二阻挡层BAP2中的氮(N)的浓度可以在0at％至5at％的范围内。换言之，第二阻挡层BAP2可以不包含氮(N)，或者可以包含具有小于5at％的浓度的氮(N)。因为第二阻挡层BAP2不包含氮(N)或者包含少量的氮(N)，所以第二阻挡层BAP2的电阻率可以比第一阻挡层BAP1的电阻率小。
第三导电图案FM3可以包括第一导电层MEP1和第二导电层MEP2。第一导电层MEP1可以设置在第三阻挡图案BM3与第二导电层MEP2之间。第一导电层MEP1的剖面可以具有U形状。第一导电层MEP1可以改善第二导电层MEP2与第三阻挡图案BM3之间的粘附性。
在构成上互连线UIL的导电层之中，第二导电层MEP2可以具有最大的体积。第二导电层MEP2可以包含具有相对低的电阻率的金属。第一导电层MEP1和第二导电层MEP2可以包括从由铜(Cu)、钴(Co)、钌(Ru)、钨(W)、钼(Mo)、铝(Al)、银(Ag)和金(Au)组成的组中选择的不同的金属。例如，在一些实施例中，第一导电层MEP1可以包括钴(Co)，第二导电层MEP2可以包括铜(Cu)。
第一阻挡层BAP1可以在第二方向D2上具有第一厚度T1。第二阻挡层BAP2可以在第二下互连线LIL2的第二顶表面TOS2上沿第三方向D3具有第二厚度T2。第一导电层MEP1可以在第二下互连线LIL2的第二顶表面TOS2上沿第三方向D3具有第三厚度T3。第一厚度T1可以比第二厚度T2大。第三厚度T3可以比第一厚度T1大。例如，第一厚度T1可以在1nm至2nm的范围内。第二厚度T2可以小于1nm。第三厚度T3可以在2nm至3nm的范围内。
第二下互连线LIL2的顶表面可以包括第一顶表面TOS1和第二顶表面TOS2。第一顶表面TOS1可以位于第一水平LV1处，第二顶表面TOS2可以位于比第一水平LV1低的第二水平LV2处。因为第二顶表面TOS2比第一顶表面TOS1低，所以第一凹部RS1可以被限定在第二下互连线LIL2的上部分中。换言之，第一凹部RS1的底部可以是第二顶表面TOS2。蚀刻停止层ESL可以覆盖第二下互连线LIL2的第一顶表面TOS1。
上互连线UIL的过孔部分VIP的下部分可以穿透蚀刻停止层ESL，并且可以设置在第一凹部RS1中。第一阻挡层BAP1可以具有第一底表面BS1。第一底表面BS1可以沿第三方向D3与第二顶表面TOS2间隔开。第一底表面BS1可以比第二顶表面TOS2高。
第二阻挡层BAP2可以填充第一凹部RS1。第二阻挡层BAP2可以具有第二底表面BS2。第二底表面BS2可以位于与第二顶表面TOS2的水平相同的水平(即，第二水平LV2)处。换言之，第二底表面BS2可以完全地覆盖第二顶表面TOS2。第二阻挡层BAP2可以覆盖第一凹部RS1的内侧壁。第二阻挡层BAP2可以覆盖第一阻挡层BAP1的第一底表面BS1。
根据本发明构思的实施例，上互连线UIL和下互连线LIL1或LIL2可以通过具有相对低的电阻率的第二阻挡层BAP2(例如，具有比第一阻挡层BAP1的电阻率低的电阻率的第二阻挡层BAP2)彼此电连接，而不是通过具有相对高的电阻率的第一阻挡层BAP1(例如，具有比第二阻挡层BAP2的电阻率高的电阻率的第一阻挡层BAP1)彼此电连接。结果，可以减小上互连线UIL与下互连线LIL1或LIL2之间的接触电阻，进而改善半导体装置的电特性。
同时，能够有效地抑制或能够阻挡金属的扩散的第一阻挡层BAP1可以设置在上互连线UIL与第四层间绝缘层140之间，从而有效地减少或能够防止上互连线UIL的金属扩散到第四层间绝缘层140中。
图4A是示出图3的上互连线UIL的过孔部分VIP的沿着第四方向D4的元素分析的结果的曲线图。图4B是示出图3的上互连线UIL的过孔部分VIP的沿着第五方向D5的元素分析的结果的曲线图。图4A和图4B示出了当第一阻挡层BAP1是氮化钽(TaN)层、第二阻挡层BAP2是钽(Ta)层、第一导电层MEP1是钴(Co)层、第二导电层MEP2是铜(Cu)层以及第二导电图案FM2是铜(Cu)层时的结果。第四方向D4是从第二导电层MEP2到第四层间绝缘层140的方向，并且与第三方向D3垂直。第五方向D5是从第二导电层MEP2到第二下互连线LIL2的方向，并且与第三方向D3平行。
参照图4A，自过孔部分VIP的中心起沿第四方向D4顺序地检测铜(Cu)、钴(Co)、钽(Ta)和氮(N)。这意味着顺序地检测第二导电层MEP2的元素、第一导电层MEP1的元素、第二阻挡层BAP2的元素和第一阻挡层BAP1的元素。
参照图4B，自过孔部分VIP的中心起沿第五方向D5顺序地检测铜(Cu)、钴(Co)、钽(Ta)和铜(Cu)。这意味着顺序地检测第二导电层MEP2的元素、第一导电层MEP1的元素、第二阻挡层BAP2的元素和第二下互连线LIL2的第二导电图案FM2的元素。因为沿着第五方向D5不存在第一阻挡层BAP1，所以如图4B中所示，没有一起检测到钽(Ta)和氮(N)。因为沿着第五方向D5不存在氮(N)元素，所以过孔部分VIP的与图4B对应的第一部分的电阻率可以比过孔部分VIP的与图4A对应的第二部分的电阻率低。
图5、图7、图9、图11和图13是示出根据本发明构思的一些实施例的用于制造半导体装置的方法的平面图。图6、图8A、图10A、图12A和图14A是分别沿着图5、图7、图9、图11和图13的线A-A'截取的剖视图。图8B、图10B、图12B和图14B是分别沿着图7、图9、图11和图13的线B-B'截取的剖视图。图10C、图12C和图14C是分别沿着图9、图11和图13的线C-C'截取的剖视图。图10D、图12D和图14D是分别沿着图9、图11和图13的线D-D'截取的剖视图。图15至图19是用于示出根据本发明构思的一些实施例的形成上互连线的方法的图14A的区域“M”的放大剖视图。
参照图5和图6，可以设置包括第一有源区PR和第二有源区NR的基底100。第一有源区PR和第二有源区NR可以在基底100上限定逻辑单元LC。
可以将基底100图案化，以形成第一有源图案AP1和第二有源图案AP2。可以在第一有源区PR上形成第一有源图案AP1，可以在第二有源区NR上形成第二有源图案AP2。可以在第一有源图案AP1之间和在第二有源图案AP2之间形成第一沟槽TR1。可以将基底100图案化，以在第一有源区PR与第二有源区NR之间形成第二沟槽TR2。第二沟槽TR2可以比第一沟槽TR1深。
可以在基底100上形成器件隔离层ST，以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括诸如氧化硅层的绝缘材料。可以使器件隔离层ST凹陷，直到暴露第一有源图案AP1的上部分和第二有源图案AP2的上部分。因此，第一有源图案AP1的上部分和第二有源图案AP2的上部分可以竖直地突出到器件隔离层ST上方。
参照图7、图8A和图8B，可以将牺牲图案PP形成为与第一有源图案AP1和第二有源图案AP2交叉。牺牲图案PP可以具有沿第一方向D1延伸的线形状或条形状。可以沿第二方向D2以特定节距布置牺牲图案PP。在一些实施例中，如图7中所示，可以使牺牲图案PP沿第二方向D2彼此间隔开均匀的距离。
例如，形成牺牲图案PP的步骤可以包括：在基底100的整个顶表面上形成牺牲层，在牺牲层上形成硬掩模图案MA，以及使用硬掩模图案MA作为蚀刻掩模来将牺牲层图案化。牺牲层可以包括例如多晶硅。
可以分别在牺牲图案PP中的每个的背对的侧壁上形成一对栅极间隔件GS。形成栅极间隔件GS的步骤可以包括：在基底100的整个顶表面上共形地形成栅极间隔件层，以及各向异性地蚀刻栅极间隔件层。例如，栅极间隔件层可以包括SiCN、SiCON和/或SiN。在一些实施例中，栅极间隔件层可以由包括SiCN、SiCON和SiN中的至少两种的多层形成。
参照图9和图10A至图10D，可以在第一有源图案AP1的上部分中形成第一源极/漏极图案SD1。可以分别在牺牲图案PP中的每个的背对侧处形成一对第一源极/漏极图案SD1，或者可以分别与牺牲图案PP中的每个的背对侧相邻地形成一对第一源极/漏极图案SD1。
详细地，可以使用硬掩模图案MA和栅极间隔件GS作为蚀刻掩模来蚀刻第一有源图案AP1的上部分，以形成第一凹陷区域RSR1。可以在蚀刻第一有源图案AP1的上部分的同时使第一有源图案AP1之间的器件隔离层ST凹陷(见图10C)。
在一些实施例中，可以通过使用第一有源图案AP1的第一凹陷区域RSR1的内表面作为种子层来执行选择性外延生长(SEG)工艺而形成第一源极/漏极图案SD1。因为形成了第一源极/漏极图案SD1，所以可以在一对第一源极/漏极图案SD1之间限定第一沟道图案CH1。例如，SEG工艺可以包括化学气相沉积(CVD)工艺和/或分子束外延(MBE)工艺。第一源极/漏极图案SD1可以包括其晶格常数比基底100的半导体元素的晶格常数大的半导体元素(例如，SiGe)。在一些实施例中，第一源极/漏极图案SD1中的每个可以由多个堆叠的半导体层形成。
在一些实施例中，可以在用于形成第一源极/漏极图案SD1的SEG工艺期间将掺杂剂原位地添加(例如，注入或植入)到第一源极/漏极图案SD1中。在一些实施例中，可以在用于形成第一源极/漏极图案SD1的SEG工艺之后将掺杂剂注入或植入到第一源极/漏极图案SD1中。可以利用掺杂剂将第一源极/漏极图案SD1掺杂为具有第一导电类型(例如，P型)。
可以在第二有源图案AP2的上部分中形成第二源极/漏极图案SD2。可以分别在牺牲图案PP中的每个的背对侧处形成一对第二源极/漏极图案SD2，或者可以分别与牺牲图案PP中的每个的背对侧相邻地形成一对第二源极/漏极图案SD2。
详细地，可以使用硬掩模图案MA和栅极间隔件GS作为蚀刻掩模来蚀刻第二有源图案AP2的上部分，以形成第二凹陷区域RSR2。在一些实施例中，可以通过使用第二有源图案AP2的第二凹陷区域RSR2的内表面作为种子层来执行SEG工艺而形成第二源极/漏极图案SD2。因为形成了第二源极/漏极图案SD2，所以可以在一对第二源极/漏极图案SD2之间限定第二沟道图案CH2。例如，第二源极/漏极图案SD2可以包括与基底100的半导体元素相同的半导体元素(例如，硅)。可以利用掺杂剂将第二源极/漏极图案SD2掺杂为具有第二导电类型(例如，N型)。
可以通过彼此不同的工艺来顺序地形成第一源极/漏极图案SD1和第二源极/漏极图案SD2。换言之，可以不与第二源极/漏极图案SD2同时形成第一源极/漏极图案SD1。
参照图11和图12A至图12D，可以形成第一层间绝缘层110，以覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MA以及栅极间隔件GS。例如，第一层间绝缘层110可以包括氧化硅层。
可以将第一层间绝缘层110平坦化，直到暴露牺牲图案PP的顶表面。可以使用例如回蚀工艺和/或化学机械抛光(CMP)工艺来执行第一层间绝缘层110的平坦化工艺。可以在平坦化工艺期间完全地去除硬掩模图案MA。结果，第一层间绝缘层110的顶表面可以与牺牲图案PP的顶表面和栅极间隔件GS的顶表面基本共面。
可以分别利用栅电极GE来代替牺牲图案PP。详细地，可以选择性地去除暴露的牺牲图案PP。可以通过去除牺牲图案PP来形成空的空间。可以在空的空间中的每个中形成栅极介电图案GI、栅电极GE和栅极覆盖图案GP。栅电极GE可以包括第一金属图案和位于第一金属图案上的第二金属图案。第一金属图案可以由能够调整晶体管的阈值电压的逸出功金属形成，第二金属图案可以由低电阻金属形成。
可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括例如氧化硅层。可以在第二层间绝缘层120和第一层间绝缘层110中形成有源接触件AC。可以在第一源极/漏极图案SD1的上部分和第二源极/漏极图案SD2的上部分中形成硅化物图案SC。有源接触件AC可以穿透第二层间绝缘层120和第一层间绝缘层110，以通过硅化物图案SC电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。可以形成栅极接触件GC。栅极接触件GC可以穿透第二层间绝缘层120和栅极覆盖图案GP，以电连接到栅电极GE。
可以分别在逻辑单元LC的沿第二方向D2彼此间隔开的背对侧处形成一对隔离结构DB，或者可以分别与逻辑单元LC的沿第二方向D2彼此间隔开的背对侧相邻地形成一对隔离结构DB。可以在形成位于逻辑单元LC的背对侧处的两个栅电极GE的位置或与逻辑单元LC的背对侧相邻的两个栅电极GE的位置处形成隔离结构DB。例如，形成隔离结构DB的步骤可以包括：形成穿透第一层间绝缘层110和第二层间绝缘层120以及栅电极GE并延伸到第一有源图案AP1和第二有源图案AP2中的孔，以及利用绝缘层来填充孔。
参照图13和图14A至图14D，可以在第二层间绝缘层120上形成第三层间绝缘层130。可以在第三层间绝缘层130中形成第一金属层M1。形成第一金属层M1的步骤可以包括形成第一下互连线LIL1、第二下互连线LIL2和下过孔VI。
可以在第一金属层M1上形成蚀刻停止层ESL。可以在蚀刻停止层ESL上形成第四层间绝缘层140。可以将第四层间绝缘层140图案化，以形成互连孔UIH。可以使用例如光刻工艺来形成互连孔UIH。
互连孔UIH中的每个可以包括线孔LIH和通路孔VIH。可以通过使第四层间绝缘层140的上部分凹陷来形成线孔LIH。可以对线孔LIH附加地执行蚀刻工艺，以形成从线孔LIH朝向第一金属层M1延伸的通路孔VIH。通路孔VIH可以暴露下互连线LIL1和LIL2的顶表面。
再次参照图1和图2A至图2D，可以通过利用导电材料填充互连孔UIH来形成上互连线UIL。例如，形成上互连线UIL的步骤可以包括：在互连孔UIH中形成第三阻挡图案BM3，以及在第三阻挡图案BM3上形成填充(例如，完全地填充)互连孔UIH的第三导电图案FM3。例如，可以通过双镶嵌工艺来形成上互连线UIL。
将参照图15至图19详细地描述根据本发明构思的形成上互连线UIL的方法。参照图15，可以将通路孔VIH形成为从线孔LIH朝向第二下互连线LIL2延伸。在用于形成通路孔VIH的蚀刻工艺中，可以过蚀刻第二下互连线LIL2的上部分，以形成第一凹部RS1。因此，第二下互连线LIL2可以包括被蚀刻停止层ESL覆盖的第一顶表面TOS1和被通路孔VIH暴露的第二顶表面TOS2。
可以在第一凹部RS1的内表面上形成金属沉积抑制层IHL。形成金属沉积抑制层IHL的步骤可以包括将抑制剂提供到互连孔UIH中。抑制剂可以包括包含碳(C)作为主要元素的有机化合物。抑制剂可以选择性地吸附在金属层上，并且可以不吸附在诸如氧化硅层或氮化硅层的无机层上。因此，可以仅在第二下互连线LIL2的暴露的表面上选择性地形成金属沉积抑制层IHL。可以不在蚀刻停止层ESL的暴露的表面和第四层间绝缘层140的暴露的表面上形成金属沉积抑制层IHL。
金属沉积抑制层IHL可以由单分子层或具有小于1nm的厚度的层形成。如上所述，可以仅在第一凹部RS1中选择性地形成金属沉积抑制层IHL。金属沉积抑制层IHL可以覆盖第二下互连线LIL2的第二顶表面TOS2。
参照图16，可以在互连孔UIH中形成第一阻挡层BAP1。可以不在金属沉积抑制层IHL上形成第一阻挡层BAP1。换言之，由于金属沉积抑制层IHL，可以仅在蚀刻停止层ESL的暴露的表面和第四层间绝缘层140的暴露的表面上选择性地形成第一阻挡层BAP1。可以不在第二下互连线LIL2上形成第一阻挡层BAP1。
例如，形成第一阻挡层BAP1的步骤可以包括将第一阻挡层BAP1的前驱物提供到互连孔UIH中。形成第一阻挡层BAP1的步骤可以包括例如使用前驱物来执行原子层沉积(ALD)和/或化学气相沉积(CVD)工艺。前驱物可以不吸附在金属沉积抑制层IHL上。前驱物可以仅选择性地吸附在蚀刻停止层ESL和第四层间绝缘层140上。因此，可以在互连孔UIH的除了第一凹部RS1之外的内侧壁上选择性地形成第一阻挡层BAP1。例如，第一阻挡层BAP1可以包括氮化钽(TaN)层、氮化钛(TiN)层、氧化钽(TaO)层、氧化钛(TiO)层、氮化锰(MnN)层和/或氧化锰(MnO)层。
参照图17，可以选择性地去除金属沉积抑制层IHL。例如，金属沉积抑制层IHL可以包括能够在相对低的温度下燃烧的有机化合物。因此，可以通过在高温下执行灰化工艺来去除金属沉积抑制层IHL。可以通过去除金属沉积抑制层HIL来暴露第二下互连线LIL2的限定第一凹部RS1的表面。换言之，可以暴露第二下互连线LIL2的第二顶表面TOS2。
参照图18，可以在互连孔UIH中形成第二阻挡层BAP2。可以在第一阻挡层BAP1上共形地形成第二阻挡层BAP2。还可以在第二下互连线LIL2的通过金属沉积抑制层HIL的去除而暴露的表面上形成第二阻挡层BAP2。换言之，可以将第二阻挡层BAP2形成为直接覆盖第二下互连线LIL2的暴露的表面(例如，第二顶表面TOS2)。同时，可以通过第一阻挡层BAP1覆盖互连孔UIH的内侧壁。第一阻挡层BAP1和第二阻挡层BAP2可以构成第三阻挡图案BM3。
第二阻挡层BAP2可以由其电阻率比第一阻挡层BAP1的电阻率低的材料形成。例如，第二阻挡层BAP2可以包括钽、钛、钨、镍、钴、铂和/或石墨烯。换言之，可以通过具有低的电阻率(例如，比第一阻挡层BAP1的电阻率低的电阻率)的金属来覆盖第二下互连线LIL2的暴露的表面。
参照图19，可以在第二阻挡层BAP2上形成完全地填充互连孔UIH的第三导电图案FM3。形成第三导电图案FM3的步骤可以包括：在第二阻挡层BAP2上共形地形成第一导电层MEP1，以及在第一导电层MEP1上形成第二导电层MEP2。例如，第一导电层MEP1和第二导电层MEP2可以包括从由铜(Cu)、钴(Co)、钌(Ru)、钨(W)、钼(Mo)、铝(Al)、银(Ag)和金(Au)组成的组中选择的不同的金属。
图20至图29是示出根据本发明构思的一些实施例的半导体装置的图2A的区域“M”的放大剖视图。为了容易和便于解释的目的，可以省略参照图1、图2A至图2D和图3提供的描述。换言之，在下文中将主要描述当前实施例与图1、图2A至图2D和图3的实施例之间的差异。
参照图20，第一阻挡层BAP1可以具有第一底表面BS1。第一底表面BS1可以与第二下互连线LIL2的第二顶表面TOS2的至少一部分接触。第二阻挡层BAP2可以具有第二底表面BS2。第二阻挡层BAP2可以覆盖第二顶表面TOS2的除了与第一底表面BS1接触的至少一部分之外的剩余部分。第二阻挡层BAP2可以覆盖第二顶表面TOS2的面积的80％或更多。第一底表面BS1和第二底表面BS2可以位于基本同一水平处。例如，第一底表面BS1和第二底表面BS2可以位于比第一水平LV1低的第二水平LV2处。在一些实施例中，第一底表面BS1和第二底表面BS2可以彼此共面。
参照图21，与图20类似，第一阻挡层BAP1的第一底表面BS1和第二阻挡层BAP2的第二底表面BS2可以覆盖第二下互连线LIL2的顶表面TOS。第二阻挡层BAP2可以覆盖被通路孔VIH暴露的顶表面TOS的面积的80％或更多。根据本实施例，可以省略第一凹部RS1。因此，第一底表面BS1和第二底表面BS2可以位于与蚀刻停止层ESL的底表面基本相同的水平处。
参照图22，第一阻挡层BAP1的第一底表面BS1可以沿第三方向D3与第二下互连线LIL2的第二顶表面TOS2间隔开。空隙VD可以设置在第一阻挡层BAP1的第一底表面BS1与第二下互连线LIL2的第二顶表面TOS2之间。第二阻挡层BAP2可以不覆盖第一阻挡层BAP1的第一底表面BS1。空隙VD可以形成在第一凹部RS1的未被第二阻挡层BAP2填充的剩余区域中。
参照图23，第一阻挡层BAP1的第一底表面BS1可以与第二下互连线LIL2的第一顶表面TOS1接触。换言之，第一阻挡层BAP1的第一底表面BS1可以位于第一水平LV1处。第二阻挡层BAP2的第二底表面BS2可以与第二下互连线LIL2的第二顶表面TOS2接触。第二阻挡层BAP2的第二底表面BS2可以比第一底表面BS1低。
参照图24，上互连线UIL的第三导电图案FM3可以由单个金属层形成。换言之，可以省略图3的构成第三导电图案FM3的第一导电层MEP1和第二导电层MEP2中的第一导电层MEP1。第三导电图案FM3可以包括从由铜(Cu)、钴(Co)、钌(Ru)、钨(W)、钼(Mo)、铝(Al)、银(Ag)和金(Au)组成的组中选择的金属。例如，第三导电图案FM3可以包括铜(Cu)。
参照图25，可以省略图3的构成第三阻挡图案BM3的第一阻挡层BAP1和第二阻挡层BAP2中的第二阻挡层BAP2。第三阻挡图案BM3可以不覆盖第二下互连线LIL2的表面。第三阻挡图案BM3可以仅选择性地覆盖互连孔UIH的内侧壁(即，蚀刻停止层ESL的侧壁和第四层间绝缘层140的侧壁)。
第三阻挡图案BM3上的第一导电层MEP1可以填充第一凹部RS1。第一导电层MEP1的第三底表面BS3可以覆盖第二下互连线LIL2的第二顶表面TOS2。第一导电层MEP1的第三底表面BS3可以比第二下互连线LIL2的第一顶表面TOS1低。
根据本实施例，第二导电层MEP2可以通过第一导电层MEP1电连接到第二下互连线LIL2。因为第一导电层MEP1的电阻率比第三阻挡图案BM3的电阻率低，所以可以减小上互连线UIL与下互连线LIL1或LIL2之间的接触电阻。
参照图26，过孔部分VIP的第二阻挡层BAP2可以在第二方向D2上具有第四厚度T4。第四厚度T4可以基本等于或大于第二厚度T2。线部分LIP的第二阻挡层BAP2的一部分(例如，线部分LIP的第二阻挡层BAP2的上部分)可以在第二方向D2上具有第五厚度T5。第五厚度T5可以比第四厚度T4大。在一些实施例中，如图26中所示，过孔部分VIP的第二阻挡层BAP2可以在第二方向D2上具有均匀的厚度，线部分LIP的第二阻挡层BAP2可以具有沿着第三方向D3增大的在第二方向D2上变化的厚度。
过孔部分VIP的第一导电层MEP1可以在第二方向D2上具有第六厚度T6。第六厚度T6可以基本等于或大于第三厚度T3。线部分LIP的第一导电层MEP1的一部分(例如，线部分LIP的第一导电层MEP1的上部分)可以在第二方向D2上具有第七厚度T7。第七厚度T7可以比第六厚度T6大。在一些实施例中，如图26中所示，过孔部分VIP的第一导电层MEP1可以在第二方向D2上具有均匀的厚度，线部分LIP的第一导电层MEP1可以具有沿着第三方向D3增大的在第二方向D2上变化的厚度。
参照图27，第二阻挡层BAP2可以选择性地仅形成在第一凹部RS1中。例如，第二阻挡层BAP2的顶表面可以位于第一水平LV1处。第二阻挡层BAP2可以不在第三方向D3上沿着第一阻挡层BAP1延伸。第一导电层MEP1可以与第一阻挡层BAP1直接接触。第一导电层MEP1可以与第二阻挡层BAP2的顶表面直接接触。
参照图28，与图3相比，第一凹部RS1可以进一步扩展到第二下互连线LIL2中。第一凹部RS1的内侧壁RIS可以具有凸出轮廓。第二阻挡层BAP2可以设置在第一凹部RS1中。因为第一凹部RS1进一步扩展，所以第二阻挡层BAP2与第二下互连线LIL2之间的接触面积可以进一步增大。结果，可以减小上互连线UIL与下互连线LIL1或LIL2之间的接触电阻，进而改善半导体装置的电特性。
参照图29，上互连线UIL可以通过单镶嵌工艺(single damascene process，或称为“单金属镶嵌工艺”)来形成。具体地，上过孔UVI可以设置在上互连线UIL下方。上过孔UVI可以将上互连线UIL和第二下互连线LIL2彼此连接。
上过孔UVI可以包括第四阻挡图案BM4和位于第四阻挡图案BM4上的第四导电图案FM4。第四阻挡图案BM4可以包括第一阻挡层BAP1和第二阻挡层BAP2。第四导电图案FM4可以包括第一导电层MEP1和第二导电层MEP2。上过孔UVI的第四阻挡图案BM4和第四导电图案FM4可以与图3的上互连线UIL的过孔部分VIP的图案基本相同。
在上过孔UVI上的上互连线UIL可以包括第三阻挡图案BM3和第三导电图案FM3。与上过孔UVI不同，可以在第三阻挡图案BM3中省略第二阻挡层BAP2。
图30是用于示出根据本发明构思的一些实施例的半导体装置的图2A的区域“N”的放大剖视图。参照图30，有源接触件AC的第一阻挡图案BM1可以包括第一阻挡层BAP1和第二阻挡层BAP2。第二凹部RS2可以由第一源极/漏极图案SD1上的硅化物图案SC限定。第二阻挡层BAP2可以设置在第二凹部RS2中，以直接覆盖(例如，直接接触)硅化物图案SC。第一阻挡层BAP1可以不设置在第二凹部RS2中。第一阻挡层BAP1可以设置在第一导电图案FM1与层间绝缘层110和120之间，但可以不与硅化物图案SC接触。有源接触件AC的第一阻挡层BAP1和第二阻挡层BAP2的其他特征可以与上述图3的第一阻挡层BAP1和第二阻挡层BAP2的对应的特征基本相同。
根据本实施例，有源接触件AC以及源极/漏极图案SD1或SD2可以通过具有相对低的电阻率的第二阻挡层BAP2彼此连接。此外，即使在附图中未示出，与有源接触件AC相同，栅极接触件GC和栅电极GE也可以通过具有相对低的电阻率的第二阻挡层BAP2彼此连接。
图31A、图31B、图31C和图31D是用于示出根据本发明构思的一些实施例的半导体装置的分别沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。在本实施例中，为了容易和便于解释的目的，可以省略对与图1和图2A至图2D的实施例中的技术特征相同的技术特征的描述。换言之，在下文中可以主要描述本实施例与图1和图2A至图2D的实施例之间的差异。
参照图1和图31A至图31D，可以设置包括第一有源区PR和第二有源区NR的基底100。器件隔离层ST可以设置在基底100上。器件隔离层ST可以在基底100的上部分中限定第一有源图案AP1和第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以分别被限定在第一有源区PR和第二有源区NR上。
第一有源图案AP1可以包括竖直地堆叠的第一沟道图案CH1。堆叠的第一沟道图案CH1可以沿第三方向D3彼此间隔开。堆叠的第一沟道图案CH1可以彼此竖直地叠置。第二有源图案AP2可以包括竖直地堆叠的第二沟道图案CH2。堆叠的第二沟道图案CH2可以沿第三方向D3彼此间隔开。堆叠的第二沟道图案CH2可以彼此竖直地叠置。第一沟道图案CH1和第二沟道图案CH2可以包括例如硅(Si)、锗(Ge)和/或硅锗(SiGe)。
第一有源图案AP1还可以包括第一源极/漏极图案SD1。堆叠的第一沟道图案CH1可以设置在彼此相邻的一对第一源极/漏极图案SD1之间。堆叠的第一沟道图案CH1可以将彼此相邻的一对第一源极/漏极图案SD1连接。
第二有源图案AP2还可以包括第二源极/漏极图案SD2。堆叠的第二沟道图案CH2可以设置在彼此相邻的一对第二源极/漏极图案SD2之间。堆叠的第二沟道图案CH2可以将彼此相邻的一对第二源极/漏极图案SD2连接。
栅电极GE可以沿第一方向D1延伸，以与第一沟道图案CH1和第二沟道图案CH2交叉。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2竖直地叠置。一对栅极间隔件GS可以分别设置在栅电极GE的背对的侧壁上。栅极覆盖图案GP可以设置在栅电极GE上。
栅电极GE可以围绕第一沟道图案CH1和第二沟道图案CH2中的每个(见图31D)。栅电极GE可以围绕第一沟道图案CH1和第二沟道图案CH2中的每个的顶表面、底表面和两个侧壁。根据本实施例的晶体管可以是其中栅电极GE三维地围绕沟道图案CH1和CH2的3D场效应晶体管(例如，MBCFET)。在一些实施例中，如图31D中所示，栅电极GE可以完全地包围第一沟道图案CH1和第二沟道图案CH2中的每个。
栅极介电图案GI可以设置在栅电极GE与第一沟道图案CH1和第二沟道图案CH2中的每个之间。栅极介电图案GI可以围绕第一沟道图案CH1和第二沟道图案CH2中的每个。
绝缘图案IP可以在第二有源区NR上设置在栅极介电图案GI与第二源极/漏极图案SD2之间。栅电极GE可以通过栅极介电图案GI和绝缘图案IP而与第二源极/漏极图案SD2间隔开。在一些实施例中，可以在第一有源区PR上省略绝缘图案IP。
第一层间绝缘层110和第二层间绝缘层120可以设置在基底100的整个顶表面上。有源接触件AC可以穿透第二层间绝缘层120和第一层间绝缘层110，以连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。栅极接触件GC可以穿透第二层间绝缘层120和栅极覆盖图案GP，以连接到栅电极GE。
第三层间绝缘层130可以设置在第二层间绝缘层120上。第四层间绝缘层140可以设置在第三层间绝缘层130上。第一金属层M1可以设置在第三层间绝缘层130中。第二金属层M2可以设置在第四层间绝缘层140中。第一金属层M1和第二金属层M2可以与以上参照图1、图2A至图2D和图3所描述的基本相同。
图32是示出根据本发明构思的一些实施例的半导体装置的平面图。图33A、图33B、图33C和图33D是分别沿着图32的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。
参照图32和图33A至图33D，逻辑单元LC可以设置在基底100上。逻辑单元LC可以包括构成逻辑器件的垂直场效应晶体管(在下文中，称为垂直晶体管)和互连线，互连线将垂直晶体管连接。
基底100上的逻辑单元LC可以包括第一有源区PR和第二有源区NR。第一有源区PR和第二有源区NR可以由形成在基底100的上部分中的沟槽TR限定。第一有源区PR和第二有源区NR可以沿第一方向D1彼此间隔开。
第一下外延图案SOP1可以设置在第一有源区PR上，第二下外延图案SOP2可以设置在第二有源区NR上。第一下外延图案SOP1可以在平面图中与第一有源区PR叠置，第二下外延图案SOP2可以在平面图中与第二有源区NR叠置。第一下外延图案SOP1和第二下外延图案SOP2可以是通过例如选择性外延生长(SEG)工艺形成的外延图案。第一下外延图案SOP1可以设置在基底100的第三凹陷区域RSR3中，第二下外延图案SOP2可以设置在基底100的第四凹陷区域RSR4中。
第一有源图案AP1可以设置在第一有源区PR上，第二有源图案AP2可以设置在第二有源区NR上。第一有源图案AP1和第二有源图案AP2中的每个可以具有竖直地突出的鳍形状。当在平面图中观看时，第一有源图案AP1和第二有源图案AP2中的每个可以具有沿第一方向D1延伸的条形状。第一有源图案AP1可以沿第二方向D2布置，第二有源图案AP2可以沿第二方向D2布置。在一些实施例中，如图32中所示，第一有源图案AP1可以沿第二方向D2彼此间隔开，第二有源图案AP2可以沿第二方向D2彼此间隔开。
第一有源图案AP1中的每个可以包括从第一下外延图案SOP1竖直地突出的第一沟道图案CHP1和位于第一沟道图案CHP1上的第一上外延图案DOP1。第二有源图案AP2中的每个可以包括从第二下外延图案SOP2竖直地突出的第二沟道图案CHP2和位于第二沟道图案CHP2上的第二上外延图案DOP2。
器件隔离层ST可以设置在基底100上，以填充沟槽TR。器件隔离层ST可以覆盖第一下外延图案SOP1的顶表面和第二下外延图案SOP2的顶表面。第一有源图案AP1和第二有源图案AP2可以竖直地突出到器件隔离层ST上方。
沿第一方向D1彼此平行地延伸的多个栅电极GE可以设置在器件隔离层ST上。栅电极GE可以沿第二方向布置。在一些实施例中，如图32中所示，栅电极GE可以沿第二方向D2彼此间隔开。栅电极GE可以围绕第一有源图案AP1的第一沟道图案CHP1，并且可以围绕第二有源图案AP2的第二沟道图案CHP2。例如，第一有源图案AP1的第一沟道图案CHP1可以具有第一侧壁SW1至第四侧壁SW4。第一侧壁SW1和第二侧壁SW2可以沿第二方向D2彼此背对且彼此间隔开，第三侧壁SW3和第四侧壁SW4可以沿第一方向D1彼此背对且彼此间隔开。栅电极GE可以设置在第一侧壁SW1至第四侧壁SW4上。换言之，栅电极GE可以围绕第一侧壁SW1至第四侧壁SW4。在一些实施例中，栅电极GE可以包围第一沟道图案CHP1和第二沟道图案CHP2。
栅极介电图案GI可以设置在第一沟道图案CHP1和第二沟道图案CHP2中的每个与栅电极GE之间。栅极介电图案GI可以覆盖栅电极GE的底表面和栅电极GE的内侧壁。例如，栅极介电图案GI可以直接覆盖或直接接触第一沟道图案CHP1的第一侧壁SW1至第四侧壁SW4。
第一上外延图案DOP1和第二上外延图案DOP2可以竖直地突出到栅电极GE上方。栅电极GE的顶表面可以比第一上外延图案DOP1和第二上外延图案DOP2中的每个的底表面低。换言之，第一有源图案AP1和第二有源图案AP2中的每个可以具有从基底100竖直地突出以穿透栅电极GE的结构。
根据本实施例的半导体装置可以包括载流子(例如，电子)在其中沿第三方向D3移动的垂直晶体管。例如，当通过将电压施加到栅电极GE而使晶体管导通时，载流子可以通过沟道图案CHP1或CHP2从下外延图案SOP1或SOP2移动至上外延图案DOP1或DOP2。根据本实施例的栅电极GE可以完全地围绕沟道图案CHP1和CHP2的侧壁SW1至SW4。根据本实施例的晶体管可以是具有环栅结构的3D场效应晶体管(例如，VFET(垂直场效应晶体管))。因为栅极完全地围绕沟道，所以根据本发明构思的半导体装置可以具有优异的电特性。
覆盖栅电极GE以及第一有源图案AP1和第二有源图案AP2的间隔件SPC可以设置在器件隔离层ST上。间隔件SPC可以包括例如氮化硅层或氮氧化硅层。间隔件SPC可以包括下间隔件LS、上间隔件US以及位于下间隔件LS与上间隔件US之间的栅极间隔件GS。
下间隔件LS可以直接覆盖或直接接触器件隔离层ST的顶表面。通过下间隔件LS，栅电极GE可以沿第三方向D3与器件隔离层ST间隔开。栅极间隔件GS可以覆盖栅电极GE中的每个的顶表面和外侧壁。上间隔件US可以覆盖第一上外延图案DOP1和第二上外延图案DOP2。然而，上间隔件US可以不覆盖第一上外延图案DOP1的顶表面和第二上外延图案DOP2的顶表面，而是可以暴露第一上外延图案DOP1的顶表面和第二上外延图案DOP2的顶表面。
第一层间绝缘层110可以设置在间隔件SPC上。第一层间绝缘层110的顶表面可以与第一上外延图案DOP1的顶表面和第二上外延图案DOP2的顶表面基本共面。第二层间绝缘层120、第三层间绝缘层130和第四层间绝缘层140可以顺序地堆叠在第一层间绝缘层110上。第二层间绝缘层120可以覆盖第一上外延图案DOP1的顶表面和第二上外延图案DOP2的顶表面。
第一有源接触件AC1可以穿透第二层间绝缘层120，以连接到第一上外延图案DOP1和第二上外延图案DOP2。第二有源接触件AC2可以顺序地穿透第二层间绝缘层120、第一层间绝缘层110、下间隔件LS和器件隔离层ST，以连接到第一下外延图案SOP1和第二下外延图案SOP2。栅极接触件GC可以顺序地穿透第二层间绝缘层120、第一层间绝缘层110和栅极间隔件GS，以连接到栅电极GE。栅极接触件GC以及第一有源接触件AC1和第二有源接触件AC2的顶表面可以与第二层间绝缘层120的顶表面基本共面。
第一有源接触件AC1中的每个可以沿第二方向D2延伸，并且可以连接到至少一个上外延图案DOP1或DOP2。第二有源接触件AC2中的每个可以设置在第一下互连线LIL1下方，并且可以与第一下互连线LIL1竖直地叠置。第二有源接触件AC2可以具有沿第二方向D2延伸的条形状。
当在平面图中观看时，栅极接触件GC可以设置在第一有源区PR与第二有源区NR之间。换言之，栅极接触件GC可以在第一有源区PR与第二有源区NR之间连接到位于器件隔离层ST上的栅电极GE。
第一金属层M1可以设置在第三层间绝缘层130中。第二金属层M2可以设置在第四层间绝缘层140中。第一金属层M1和第二金属层M2可以与以上参照图1、图2A至图2D和图3所描述的基本相同。
图34和图35是用于示出根据本发明构思的一些实施例的半导体装置的沿着图1的线C-C'截取的剖视图。在本实施例中，为了容易和便于解释的目的，可以省略对与图1、图2A至图2D和图31A至图31D的实施例中的技术特征相同的技术特征的描述。换言之，在下文中可以主要描述本实施例与图1、图2A至图2D和图31A至图31D的实施例之间的差异。
参照图34和图35，连接到第一源极/漏极图案SD1的有源接触件AC的底表面的最低水平可以是第三水平LV3。连接到第二源极/漏极图案SD2的有源接触件AC的底表面的最低水平可以是第四水平LV4。这里，第三水平LV3和第四水平LV4可以彼此不同。例如，第三水平LV3可以比第四水平LV4高。
第一源极/漏极图案SD1的体积可以与第二源极/漏极图案SD2的体积不同。例如，第一源极/漏极图案SD1的体积可以比第二源极/漏极图案SD2的体积大。由于外延图案之间的体积差异，在用于形成有源接触件AC的工艺中，外延图案的凹陷水平可以彼此不同。因此，在第一源极/漏极图案SD1上的有源接触件AC的底表面可以比在第二源极/漏极图案SD2上的有源接触件AC的底表面高。
图36是用于示出根据本发明构思的一些实施例的半导体装置的沿着图1的线C-C'截取的剖视图。在本实施例中，为了容易和便于解释的目的，将省略对与图1、图2A至图2D和图3的实施例中的技术特征相同的技术特征的描述。换言之，在下文中将主要描述本实施例与图1、图2A至图2D和图3的实施例之间的差异。
参照图36，电力输送网络PON可以设置在基底100的底表面100B上。电力输送网络PON可以包括顺序地堆叠在基底100的底表面100B上的第一背侧绝缘层150和第二背侧绝缘层160。
电力输送网络PON还可以包括第一背侧互连线BIL1和第二背侧互连线BIL2。第一背侧互连线BIL1可以设置在第一背侧绝缘层150中，第二背侧互连线BIL2可以设置在第二背侧绝缘层160中。第一背侧过孔BVI1可以设置在第一背侧互连线BIL1与稍后将要描述的贯穿过孔(through-via)TVI之间，第二背侧过孔BVI2可以设置在第二背侧互连线BIL2与第一背侧互连线BIL1之间。
贯穿过孔TVI可以从基底100的底表面100B延伸到第一下互连线LIL1。贯穿过孔TVI的底表面可以与基底100的底表面100B共面。贯穿过孔TVI的顶表面可以与第一下互连线LIL1的底表面接触。第一下互连线LIL1可以通过贯穿过孔TVI连接到电力输送网络PON。第一背侧互连线BIL1和第二背侧互连线BIL2可以构成用于将电源电压(VDD)或地电压(VSS)施加到第一下互连线LIL1的互连网络。
贯穿过孔TVI可以包括第五阻挡图案BM5和位于第五阻挡图案BM5上的第五导电图案FM5。第五阻挡图案BM5可以包括第一阻挡层BAP1和第二阻挡层BAP2。第五导电图案FM5可以包括第一导电层MEP1和第二导电层MEP2。贯穿过孔TVI的第五阻挡图案BM5和第五导电图案FM5可以与图3的上互连线UIL的过孔部分VIP的图案基本相同。
贯穿过孔TVI的第五导电图案FM5可以通过具有低的电阻率的第二阻挡层BAP2连接到第一下互连线LIL1的第二导电图案FM2。结果，可以减小贯穿过孔TVI与第一下互连线LIL1之间的接触电阻，进而改善半导体装置的电特性。
在根据本发明构思的实施例的半导体装置中，连接到下导体的上导体(例如，互连线、接触件或过孔)可以包括包含第一阻挡层和第二阻挡层的阻挡图案。第二阻挡层的电阻率可以比第一阻挡层的电阻率小。第二阻挡层(而不是第一阻挡层)可以设置在下导体与上导体之间，以将下导体和上导体电连接。结果，根据本发明构思的一些实施例，可以减小下导体与上导体之间的接触电阻，并且可以改善半导体装置的电特性。
尽管已经参照示例实施例描述了本发明构思，但对本领域技术人员将清楚的是，在不脱离本发明构思的范围的情况下，可以做出各种改变和修改。因此，应理解的是，以上实施例不是限制性的，而是说明性的。因此，本发明构思的范围将由权利要求和它们的等同物的最宽可允许的解释来确定，并且不应受前述描述的约束或限制。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底；
第一层间绝缘层，位于基底上；
下互连线，位于第一层间绝缘层中；
蚀刻停止层，位于第一层间绝缘层和下互连线上；
第二层间绝缘层，位于蚀刻停止层上；以及
上互连线，位于第二层间绝缘层中，上互连线包括延伸通过蚀刻停止层并接触下互连线的过孔部分，
其中，过孔部分包括阻挡图案和位于阻挡图案上的导电图案，
其中，阻挡图案包括：第一阻挡层，位于导电图案与第二层间绝缘层之间；以及第二阻挡层，位于导电图案与下互连线之间，
其中，第一阻挡层的电阻系数比第二阻挡层的电阻系数大，并且
其中，第一阻挡层中的氮的浓度比第二阻挡层中的氮的浓度大。
2.根据权利要求1所述的半导体装置，其中，第一阻挡层中的氮的浓度在10at％至60at％的范围内，并且
其中，第二阻挡层中的氮的浓度小于5at％。
3.根据权利要求1所述的半导体装置，其中，下互连线包括上表面，所述上表面包括被蚀刻停止层覆盖的第一部分以及与过孔部分接触的第二部分，并且
其中，相对于基底，第二部分比第一部分低。
4.根据权利要求3所述的半导体装置，其中，下互连线的上表面包括由下互连线的上表面的第二部分限定的凹部，并且
其中，第二阻挡层位于凹部中并覆盖第一阻挡层的底表面。
5.根据权利要求3所述的半导体装置，其中，第二阻挡层包括第二底表面，并且
其中，第二底表面覆盖下互连线的上表面的第二部分的至少80％。
6.根据权利要求5所述的半导体装置，其中，第一阻挡层包括第一底表面，第一底表面覆盖下互连线的上表面的第二部分的至少一部分，并且
其中，第二底表面覆盖下互连线的上表面的第二部分的未被第一底表面覆盖的剩余部分。
7.根据权利要求5所述的半导体装置，其中，第一阻挡层包括与下互连线的上表面的第二部分间隔开的第一底表面。
8.根据权利要求1所述的半导体装置，其中，第一阻挡层包括氮化钽层、氮化钛层和/或氮化锰层，并且
其中，第二阻挡层包括钽、钛、钨、镍、钴、铂和/或石墨烯。
9.根据权利要求1所述的半导体装置，其中，导电图案包括位于阻挡图案上的第一导电层和位于第一导电层上的第二导电层，并且
其中，第一导电层和第二导电层包括不同的金属，并且包括铜、钴、钌、钨、钼、铝、银和/或金。
10.根据权利要求1所述的半导体装置，其中，第一阻挡层的厚度比第二阻挡层的厚度大。
11.一种半导体装置，所述半导体装置包括：
基底；
第一层间绝缘层，位于基底上；
下互连线，位于第一层间绝缘层中；
蚀刻停止层，位于第一层间绝缘层和下互连线上；
第二层间绝缘层，位于蚀刻停止层上；以及
上互连线，位于第二层间绝缘层中，上互连线包括延伸通过蚀刻停止层并接触下互连线的过孔部分，
其中，过孔部分包括阻挡图案和位于阻挡图案上的导电图案，
其中，阻挡图案包括位于导电图案与第二层间绝缘层之间的第一阻挡部分以及位于导电图案与下互连线之间的第二阻挡部分，
其中，阻挡图案的第一阻挡部分具有第一氮浓度，阻挡图案的第二阻挡部分具有第二氮浓度，并且第一氮浓度比第二氮浓度大，并且
其中，阻挡图案的第一阻挡部分具有第一厚度，阻挡图案的第二阻挡部分具有第二厚度，并且第一厚度比第二厚度大。
12.根据权利要求11所述的半导体装置，其中，第一氮浓度在10at％至60at％的范围内，并且
其中，第二氮浓度小于5at％。
13.根据权利要求11所述的半导体装置，其中，阻挡图案的第一阻挡部分包括第一阻挡层，并且
阻挡图案的第二阻挡部分包括第二阻挡层。
14.根据权利要求13所述的半导体装置，其中，下互连线的上表面包括被蚀刻停止层覆盖的第一部分和接触过孔部分的第二部分，
其中，相对于基底，第二部分比第一部分低，并且下互连线的上表面包括由下互连线的上表面的第二部分限定的凹部，并且
其中，第二阻挡层位于凹部中并与下互连线的上表面的第二部分接触。
15.根据权利要求13所述的半导体装置，其中，第一阻挡层包括氮化钽层、氮化钛层和/或氮化锰层，并且
其中，第二阻挡层包括钽、钛、钨、镍、钴、铂和/或石墨烯。
16.一种半导体装置，所述半导体装置包括：
基底，包括有源区；
器件隔离层，在有源区上限定有源图案，其中，器件隔离层覆盖有源图案中的每个有源图案的下部分的侧壁，并且有源图案中的每个有源图案的上部分突出到器件隔离层上方；
成对的源极/漏极图案，位于有源图案中的每个有源图案的上部分中；
沟道图案，位于所述成对的源极/漏极图案之间；
栅电极，与沟道图案交叉，并且沿第一方向延伸；
栅极间隔件，分别位于栅电极的背对的侧壁上，并且沿第一方向延伸；
栅极介电图案，位于栅电极与沟道图案之间以及栅电极与栅极间隔件之间；
栅极覆盖图案，位于栅电极的顶表面上，并且沿第一方向延伸；
第一层间绝缘层，位于栅极覆盖图案上；
有源接触件，延伸通过第一层间绝缘层，并且电连接到所述成对的源极/漏极图案中的至少一个；
第二层间绝缘层，位于第一层间绝缘层上；
第一金属层，位于第二层间绝缘层中；
第三层间绝缘层，位于第二层间绝缘层上；
第二金属层，位于第三层间绝缘层中；以及
蚀刻停止层，位于第二层间绝缘层与第三层间绝缘层之间，
其中，第一金属层包括电连接到有源接触件的下互连线，
其中，第二金属层包括位于下互连线上的上互连线，
其中，上互连线包括延伸通过蚀刻停止层并接触下互连线的过孔部分，
其中，过孔部分包括阻挡图案和位于阻挡图案上的导电图案，
其中，阻挡图案包括位于导电图案与第三层间绝缘层之间的第一阻挡部分以及位于导电图案与下互连线之间的第二阻挡部分，
其中，阻挡图案的第一阻挡部分具有第一氮浓度，并且阻挡图案的第二阻挡部分具有第二氮浓度，并且
其中，第一氮浓度比第二氮浓度大。
17.根据权利要求16所述的半导体装置，其中，阻挡图案的第一阻挡部分具有第一厚度，并且阻挡图案的第二阻挡部分具有第二厚度，并且
其中，第一厚度比第二厚度大。
18.根据权利要求16所述的半导体装置，其中，第一氮浓度在10at％至60at％的范围内，并且
其中，第二氮浓度小于5at％。
19.根据权利要求16所述的半导体装置，其中，阻挡图案的第一阻挡部分包括第一阻挡层，并且
阻挡图案的第二阻挡部分包括第二阻挡层，
其中，下互连线的上表面包括被蚀刻停止层覆盖的第一部分和接触过孔部分的第二部分，
其中，下互连线的上表面的第二部分比下互连线的上表面的第一部分低，并且下互连线的上表面包括由下互连线的上表面的第二部分限定的凹部，并且
其中，第二阻挡层位于凹部中并与下互连线的上表面的第二部分接触。
20.根据权利要求16所述的半导体装置，其中，下互连线包括：
一对第一下互连线，被构造为分别接收漏极电压和源极电压；以及
第二下互连线，位于所述一对第一下互连线之间，并且沿第一方向彼此间隔开，
其中，所述半导体装置包括单个逻辑单元，单个逻辑单元包括所述一对第一下互连线中的每条第一下互连线的一部分以及第二下互连线。
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