KR20220108864A - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 기판 상의 트랜지스터; 상기 트랜지스터 상의 제1 금속 층, 상기 제1 금속 층은 상기 트랜지스터와 전기적으로 연결되는 하부 배선을 포함하고; 및 상기 제1 금속 층 상의 제2 금속 층을 포함한다. 상기 제2 금속 층은 상기 하부 배선과 연결되는 상부 배선을 포함하고, 상기 상부 배선은: 비아 홀 내의 비아 구조체; 및 라인 트렌치 내의 라인 구조체를 포함하며, 상기 비아 구조체는: 상기 비아 홀 내에 제공되어 상기 하부 배선에 접속하는 비아 부; 및 상기 비아 부로부터 수직하게 연장되어 상기 라인 트렌치의 내측벽을 덮는 배리어 부를 포함하고, 상기 배리어 부는, 상기 라인 구조체와 상기 제2 금속 층의 층간 절연막 사이에 개재되며, 상기 배리어 부는, 그의 상부에서 제1 두께를 갖고, 상기 배리어 부는, 상기 비아 부와 인접한 부분에서 상기 제1 두께보다 큰 제2 두께를 가진다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 트랜지스터; 상기 트랜지스터 상의 제1 금속 층, 상기 제1 금속 층은 상기 트랜지스터와 전기적으로 연결되는 하부 배선을 포함하고; 및 상기 제1 금속 층 상의 제2 금속 층을 포함할 수 있다. 상기 제2 금속 층은 상기 하부 배선과 연결되는 상부 배선을 포함하고, 상기 상부 배선은: 비아 홀 내의 비아 구조체; 및 라인 트렌치 내의 라인 구조체를 포함하며, 상기 비아 구조체는: 상기 비아 홀 내에 제공되어 상기 하부 배선에 접속하는 비아 부; 및 상기 비아 부로부터 수직하게 연장되어 상기 라인 트렌치의 내측벽을 덮는 배리어 부를 포함하고, 상기 배리어 부는, 상기 라인 구조체와 상기 제2 금속 층의 층간 절연막 사이에 개재되며, 상기 배리어 부는, 그의 상부에서 제1 두께를 갖고, 상기 배리어 부는, 상기 비아 부와 인접한 부분에서 상기 제1 두께보다 큰 제2 두께를 가질 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 트랜지스터; 상기 트랜지스터 상의 제1 금속 층, 상기 제1 금속 층은 상기 트랜지스터와 전기적으로 연결되는 하부 배선을 포함하고; 및 상기 제1 금속 층 상의 제2 금속 층을 포함할 수 있다. 상기 제2 금속 층은 상기 하부 배선과 연결되는 상부 배선을 포함하고, 상기 상부 배선은: 비아 홀 내의 비아 구조체; 및 라인 트렌치 내의 라인 구조체를 포함하며, 상기 비아 구조체는: 상기 비아 홀 내에 제공되어 상기 하부 배선에 접속하는 비아 부; 및 상기 비아 부로부터 수직하게 연장되어 상기 라인 트렌치의 내측벽을 덮는 배리어 부를 포함하고, 상기 배리어 부는, 상기 라인 구조체와 상기 제2 금속 층의 층간 절연막 사이에 개재되며, 상기 배리어 부의 질소의 농도는 상기 비아 부의 질소의 농도보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 활성 영역을 포함하는 기판; 상기 활성 영역 상의 활성 패턴들을 정의하는 소자 분리막, 상기 소자 분리막은 상기 활성 패턴들 각각의 하부 측벽을 덮고, 상기 활성 패턴들 각각의 상부는 상기 소자 분리막 위로 돌출되며; 상기 활성 패턴들 각각의 상부에 제공된 한 쌍의 소스/드레인 패턴들; 상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴; 상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극의 양 측 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 스페이서; 상기 게이트 전극과 상기 채널 패턴 사이, 및 상기 게이트 전극과 상기 게이트 스페이서 사이에 개재된 게이트 유전막; 상기 게이트 전극의 상면 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 적어도 하나의 상기 소스/드레인 패턴들과 전기적으로 연결되는 활성 콘택; 상기 제1 층간 절연막 상의 제2 층간 절연막 내에 제공된 제1 금속 층; 상기 제2 층간 절연막 상의 제3 층간 절연막 내에 제공된 제2 금속 층; 및 상기 제2 층간 절연막과 상기 제3 층간 절연막 사이에 개재된 식각 정지막을 포함할 수 있다. 상기 제1 금속 층은 상기 활성 콘택과 전기적으로 연결되는 하부 배선을 포함하고, 상기 제2 금속 층은 상기 하부 배선과 연결되는 상부 배선을 포함하며, 상기 상부 배선은: 비아 홀 내의 비아 구조체; 및 라인 트렌치 내의 라인 구조체를 포함하고, 상기 비아 구조체는: 상기 비아 홀 내에 제공되며, 상기 식각 정지막을 관통하여 상기 하부 배선에 접속하는 비아 부; 및 상기 비아 부로부터 수직하게 연장되어 상기 라인 트렌치의 내측벽을 덮는 배리어 부를 포함하고, 상기 배리어 부는, 상기 라인 구조체와 상기 제3 층간 절연막 사이에 개재되며, 상기 비아 부와 상기 배리어 부는 동일한 금속을 포함하고, 이로써 서로 연결되어 하나의 비아 구조체를 구성할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 트랜지스터를 형성하는 것; 상기 트랜지스터들 상에 제1 층간 절연막을 형성하는 것; 상기 제1 층간 절연막의 상부에, 상기 트랜지스터와 전기적으로 연결되는 하부 배선을 형성하는 것; 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 것; 및 상기 제2 층간 절연막 내에 상부 배선을 형성하는 것을 포함할 수 있다. 상기 상부 배선을 형성하는 것은: 상기 제2 층간 절연막의 상부를 패터닝하여, 일 방향으로 연장되는 라인 트렌치를 형성하는 것; 상기 라인 트렌치로부터 수직적으로 연장되어 상기 하부 배선의 상면을 노출하는 비아 홀을 형성하는 것; 상기 비아 홀 내에 비아 부를 선택적으로 증착하는 것; 상기 비아 부 상에, 상기 라인 트렌치의 내측벽 및 바닥을 덮는 배리어 부를 균일하게 증착하는 것; 및 상기 배리어 부 상에 상기 라인 트렌치를 채우는 라인 구조체를 형성하는 것을 포함할 수 있다. 상기 비아 부와 상기 배리어 부는 동일한 금속을 포함하고, 이로써 서로 연결되어 하나의 비아 구조체를 구성할 수 있다.
본 발명에 따른 반도체 소자에 있어서, 배선의 비아 구조체는 비아의 역할을 수행하는 비아 부와 배리어 역할을 수행하는 배리어 부를 포함하는 하이브리드 구조체일 수 있다. 상기 비아 부를 통해 배선의 비아 저항을 낮출 수 있고, 상기 배리어 부를 통해 배선의 라인 구조체 내의 금속 확산을 방지할 수 있다. 결과적으로, 본 발명에 따른 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 3은 도 2a의 M 영역 및 도 2c의 N 영역을 확대한 단면도이다.
도 4는 도 3의 비아 구조체에 대하여 제4 방향에 따른 질소 성분 분석 결과를 나타낸 그래프이다.
도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 6, 도 8a, 도 10a, 도 12a 및 도 14a는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다.
도 8b, 도 10b, 도 12b 및 도 14b는 각각 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다.
도 10c, 도 12c 및 도 14c는 각각 도 9, 도 11 및 도 13의 C-C'선에 따른 단면도들이다.
도 10d, 도 12d 및 도 14d는 각각 도 9, 도 11 및 도 13의 D-D'선에 따른 단면도들이다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 상부 배선을 형성하는 방법을 설명하기 위한 것으로, 도 14a의 M 영역 및 도 14c의 N 영역을 확대한 단면도들이다.
도 18 내지 도 20 각각은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 2a의 M 영역 및 도 2c의 N 영역을 확대한 단면도이다.
도 21은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다.
도 22a 내지 도 22d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 23은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 24a 내지 도 24d는 각각 도 32의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 도 3은 도 2a의 M 영역 및 도 2c의 N 영역을 확대한 단면도이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 본 명세서에서 로직 셀(LC)은 특정 기능을 수행하는 논리 소자(예를 들어, 인버터, 플립 플롭 등)를 의미할 수 있다. 즉, 로직 셀(LC)은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
기판(100)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직한 방향(즉, 제3 방향(D3))으로 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 일정한 피치로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 절연막(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 절연막(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 양 제2 측벽(SW2)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2d 참조).
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란탄(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속, 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는, 게이트 전극들(GE)간의 피치와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 제1 및 제2 활성 영역들(PR, NR) 사이에 제공될 수 있다. 게이트 콘택(GC)의 바닥면은 게이트 전극(GE)의 상면과 접할 수 있다. 게이트 콘택(GC)의 상면은, 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 제1 도전 패턴(FM1) 및 제1 도전 패턴(FM1)을 감싸는 제1 배리어 패턴(BM1)을 포함할 수 있다. 예를 들어, 제1 도전 패턴(FM1)은 알루미늄, 구리, 텅스텐, 몰리브데늄, 루테늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 제1 배리어 패턴(BM1)은 제1 도전 패턴(FM1)의 측벽들 및 바닥면을 덮을 수 있다. 제1 배리어 패턴(BM1)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 하부 배선들(LIL1), 제2 하부 배선들(LIL2) 및 하부 비아들(VI)을 포함할 수 있다. 하부 비아들(VI)은, 제1 및 제2 하부 배선들(LIL1, LIL2) 아래에 제공될 수 있다.
제1 하부 배선들(LIL1)은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 제1 하부 배선들(LIL1) 각각은 파워 배선일 수 있다. 예를 들어, 제1 하부 배선(LIL1)에 드레인 전압(VDD) 또는 소스 전압(VSS)이 인가될 수 있다.
도 1을 참조하면, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 방향(D2)으로 연장되는 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 드레인 전압(VDD), 즉 파워 전압이 인가되는 제1 하부 배선(LIL1)이 배치될 수 있다. 드레인 전압(VDD)이 인가되는 제1 하부 배선(LIL1)은, 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 소스 전압(VSS), 즉 접지 전압이 인가되는 제1 하부 배선(LIL1)이 배치될 수 있다. 소스 전압(VSS)이 인가되는 제1 하부 배선(LIL1)은, 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.
제2 하부 배선들(LIL2)은, 드레인 전압(VDD)이 인가되는 제1 하부 배선(LIL1)과 소스 전압(VSS)이 인가되는 제1 하부 배선(LIL1) 사이에 배치될 수 있다. 제2 하부 배선들(LIL2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 제2 하부 배선들(LIL2)은 라인 형태 또는 바 형태를 가질 수 있다. 제2 하부 배선들(LIL2) 일정한 피치로 제1 방향(D1)을 따라 배열될 수 있다.
도 2c를 다시 참조하면, 제1 하부 배선들(LIL1) 각각의 선폭은 제1 폭(W1)일 수 있다. 제2 하부 배선들(LIL2) 각각의 선폭은 제2 폭(W2)일 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 작을 수 있다. 예를 들어, 제2 폭(W2)은 12nm보다 작을 수 있다. 제1 폭(W1)은 12nm보다 클 수 있다.
제1 및 제2 하부 배선들(LIL1, LIL2) 각각은, 제2 도전 패턴(FM2) 및 제2 도전 패턴(FM2)을 감싸는 제2 배리어 패턴(BM2)을 포함할 수 있다. 제2 배리어 패턴(BM2)의 단면은 U자 형태를 가질 수 있다. 제2 배리어 패턴(BM2)의 상면은 제3 층간 절연막(130)의 상면과 실질적으로 동일할 수 있다. 다른 예로, 제2 배리어 패턴(BM2)의 상면은 제3 층간 절연막(130)의 상면보다 낮을 수도 있다.
제2 배리어 패턴(BM2)은, 하부 배선(LIL1 또는 LIL2)과 제3 층간 절연막(130)간의 접착 특성(adhesion)을 향상시킬 수 있다. 제2 배리어 패턴(BM2)은, 제2 도전 패턴(FM2)의 금속 성분이 제3 층간 절연막(130)으로 확산되는 것을 방지하는 배리어 역할을 수행할 수 있다. 제2 배리어 패턴(BM2)은, 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 탄탈륨 산화막(TaO), 티타늄 산화막(TiO), 망간 질화막(MnN) 및 망간 산화막(MnO) 중 적어도 하나를 포함할 수 있다.
제2 배리어 패턴(BM2) 상에 제2 도전 패턴(FM2)이 제공될 수 있다. 제2 배리어 패턴(BM2)은 제2 도전 패턴(FM2)의 양 측벽들과 바닥면을 덮을 수 있다. 제2 도전 패턴(FM2)은, 하부 배선(LIL1 또는 LIL2)을 구성하는 금속 패턴들 중 가장 큰 부피를 가질 수 있다. 제2 도전 패턴(FM2)은, 예를 들어, 구리(Cu), 루테늄(Ru), 코발트(Co), 텅스텐(W) 또는 몰리브덴(Mo)을 포함할 수 있다.
도시되진 않았지만, 제2 도전 패턴(FM2) 상에 금속 캐핑 패턴이 더 제공될 수 있다. 금속 캐핑 패턴은 제2 도전 패턴(FM2)의 상면을 덮는 얇고 균일한 두께의 막일 수 있다. 금속 캐핑 패턴은 루테늄(Ru), 코발트(Co), 또는 그래핀(Graphene)을 포함할 수 있다.
하부 비아들(VI)은, 제1 및 제2 하부 배선들(LIL1, LIL2)과 활성 콘택들(AC) 사이에 개재될 수 있다. 하부 비아들(VI)은, 제2 하부 배선들(LIL2)과 게이트 콘택들(GC) 사이에 개재될 수 있다.
본 발명의 일 실시예로, 제1 금속 층(M1)의 제1 및 제2 하부 배선들(LIL1, LIL2)과 하부 비아들(VI)은 각각 싱글 다마신 공정을 이용하여 형성될 수 있다. 다른 실시예로, 제1 금속 층(M1)의 제1 및 제2 하부 배선들(LIL1, LIL2)과 하부 비아들(VI)은 듀얼 다마신 공정을 이용하여 함께 형성될 수도 있다.
제3 및 제4 층간 절연막들(130, 140) 사이에 식각 정지막(ESL)이 개재될 수 있다. 식각 정지막(ESL)은 제1 및 제2 하부 배선들(LIL1, LIL2)을 직접 덮을 수 있다. 식각 정지막(ESL)은 제3 층간 절연막(130)의 상면을 덮을 수 있다.
식각 정지막(ESL)은 단일 층 또는 적층된 복수개의 층들을 포함할 수 있다. 일 실시예로, 식각 정지막(ESL)은 Al, Zr, Y, Hf 및 Mo으로 이루어진 군에서 선택된 적어도 하나의 금속을 함유하는 금속 산화막 또는 금속 질화막을 포함할 수 있다. 다른 실시예로, 식각 정지막(ESL)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 상부 배선들(UIL)을 포함할 수 있다. 상부 배선들(UIL)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 상부 배선들(UIL)은 라인 형태 또는 바 형태를 가질 수 있다. 상부 배선들(UIL)은 제2 방향(D2)을 따라 배열될 수 있다.
상부 배선(UIL)은 라인 구조체(FMS) 및 비아 구조체(VCS)를 포함할 수 있다. 라인 구조체(FMS)는 제4 층간 절연막(140) 상부에 제공되어, 제1 방향(D1)으로 연장될 수 있다.
비아 구조체(VCS)는 제4 층간 절연막(140)의 하부에 제공되어, 라인 구조체(FMS)로부터 제1 금속 층(M1)을 향해 연장될 수 있다. 다시 말하면, 비아 구조체(VCS)는 제1 금속 층(M1)과 라인 구조체(FMS) 사이에 개재되어, 이들을 서로 연결하는 비아(또는 콘택)일 수 있다. 비아 구조체(VCS)는 제4 층간 절연막(140) 및 식각 정지막(ESL)을 관통하여, 제1 금속 층(M1)의 하부 배선(LIL1, LIL2)에 접속할 수 있다.
라인 구조체(FMS)와 비아 구조체(VCS)는 서로 다른 금속을 포함할 수 있다. 라인 구조체(FMS)는 구리(Cu), 코발트(Co), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al), 은(Ag) 및 금(Au)으로 이루어진 군에서 선택된 금속을 포함할 수 있다. 비아 구조체(VCS)는 배리어 금속 없이 제4 층간 절연막(140) 상에 직접 형성될 수 있는 금속을 포함할 수 있으며, 예를 들어 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 코발트(Co) 또는 이들의 조합인 이원계 금속을 포함할 수 있다. 본 발명의 일 실시예로, 라인 구조체(FMS)는 구리(Cu)를 포함할 수 있고 비아 구조체(VCS)는 몰리브덴(Mo)을 포함할 수 있다. 바람직하기로, 비아 구조체(VCS)의 금속의 비저항은 라인 구조체(FMS)의 금속의 비저항보다 낮을 수 있고, 이로써 상부 배선(UIL)의 비아 저항을 낮출 수 있다.
비아 구조체(VCS)는 비아 부(VIP) 및 배리어 부(BAP)를 포함할 수 있다. 비아 구조체(VCS)의 비아 부(VIP)는 라인 구조체(FMS) 아래에 제공되어, 제1 금속 층(M1)과 연결되는 비아의 역할을 수행하는 부분일 수 있다. 비아 구조체(VCS)의 배리어 부(BAP)는 비아 부(VIP)로부터 수직한 방향(즉, 제3 방향(D3))으로 연장될 수 있다. 배리어 부(BAP)는 제4 층간 절연막(140)과 라인 구조체(FMS) 사이에 개재될 수 있다. 배리어 부(BAP)는 라인 구조체(FMS)의 금속 성분이 제4 층간 절연막(140)으로 확산되는 것을 방지하는 배리어 역할을 수행할 수 있다.
비아 구조체(VCS)의 비아 부(VIP) 및 배리어 부(BAP)는 동일한 금속(예를 들어, 몰리브덴(Mo))을 포함할 수 있다. 비아 부(VIP) 및 배리어 부(BAP)는 일체로 연결되어 하나의 비아 구조체(VCS)를 구성할 수 있다.
본 발명의 실시예들에 따르면, 비아 구조체(VCS)가 비아의 역할을 수행하는 비아 부(VIP) 및 배리어 역할을 수행하는 배리어 부(BAP)로 구성될 수 있다. 즉, 비아 구조체(VCS)는 두 가지 기능을 동시에 수행하는 하이브리드 구조체일 수 있다.
제2 금속 층(M2)의 상부 배선(UIL)은 듀얼 다마신 공정을 이용하여 형성될 수 있다. 즉, 상부 배선(UIL)이 채워지기 위한 트렌치 내에 비아 구조체(VCS) 및 라인 구조체(FMS)가 순차적으로 형성됨으로써 상부 배선(UIL)이 형성될 수 있다.
도 3을 참조하여, 본 실시예에 따른 상부 배선(UIL)에 대해 보다 상세히 설명한다. 제4 층간 절연막(140) 내에 상부 배선(UIL)이 채워지는 비아 홀(VIH) 및 라인 트렌치(LTR)가 형성될 수 있다. 라인 트렌치(LTR)는 제4 층간 절연막(140)의 상부에 형성되는 라인 형태의 트렌치일 수 있다. 비아 홀(VIH)은 라인 트렌치(LTR)로부터 하부 배선(LIL1, LIL2)을 향해 연장될 수 있다. 비아 홀(VIH)은 식각 정지막(ESL)을 관통하여 하부 배선(LIL1, LIL2)의 상면을 노출할 수 있다.
상부 배선(UIL)은 라인 구조체(FMS) 및 비아 구조체(VCS)를 포함할 수 있다. 비아 구조체(VCS)는 비아 부(VIP) 및 배리어 부(BAP)를 포함할 수 있다. 비아 구조체(VCS)의 비아 부(VIP)는 비아 홀(VIH)을 완전히 채울 수 있다. 비아 부(VIP)는 비아 홀(VIH)을 단독으로 채움으로써, 제4 층간 절연막(140)과 직접 접촉할 수 있다. 비아 부(VIP)의 바닥면은 비아 홀(VIH)에 의해 노출된 하부 배선(LIL1, LIL2)의 상면과 접촉할 수 있다.
비아 구조체(VCS)의 배리어 부(BAP)는 라인 트렌치(LTR) 내에 제공될 수 있다. 배리어 부(BAP)는 라인 트렌치(LTR)의 내측벽을 덮을 수 있다. 즉, 배리어 부(BAP)는 제4 층간 절연막(140)과 직접 접촉할 수 있다. 배리어 부(BAP)를 제외한 라인 트렌치(LTR)의 나머지 공간 내에 라인 구조체(FMS)가 제공될 수 있다.
본 발명의 일 실시예로, 라인 구조체(FMS)는 제1 도전 막(MEP1) 및 제2 도전 막(MEP2)을 포함할 수 있다. 제1 도전 막(MEP1)은, 배리어 부(BAP)와 제2 도전 막(MEP2) 사이에 개재될 수 있다. 제1 도전 막(MEP1)의 단면은 U자 형태를 가질 수 있다. 제1 도전 막(MEP1)은, 제2 도전 막(MEP2)과 배리어 부(BAP) 사이의 접착 특성을 향상시킬 수 있다.
제2 도전 막(MEP2)은 상부 배선(UIL)을 구성하는 도전 막들 중 가장 큰 부피를 가질 수 있다. 제2 도전 막(MEP2)은 상대적으로 비저항이 작은 금속을 함유할 수 있다. 제1 도전 막(MEP1) 및 제2 도전 막(MEP2)은, 구리(Cu), 코발트(Co), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al), 은(Ag) 및 금(Au)으로 이루어진 군에서 선택된 서로 다른 금속들을 포함할 수 있다. 예를 들어, 제1 도전 막(MEP1)은 코발트(Co)를 포함할 수 있고, 제2 도전 막(MEP2)은 구리(Cu)를 포함할 수 있다.
본 발명의 다른 실시예로, 라인 구조체(FMS) 내에서 제1 도전 막(MEP1)이 생략될 수 있다. 즉, 라인 구조체(FMS)가 단일의 제2 도전 막(MEP2)만으로 구성될 수도 있다.
제4 층간 절연막(140)과 접촉하는 배리어 부(BAP)의 두께는, 그의 상부에서 하부로 갈수록 증가할 수 있다. 예를 들어, 라인 트렌치(LTR)의 상부에 위치하는 배리어 부(BAP)는 제1 두께(T1)를 가질 수 있다. 라인 트렌치(LTR)의 중간 부분에 위치하는 배리어 부(BAP)는 제2 두께(T2)를 가질 수 있다. 라인 트렌치(LTR)의 하부에 위치하는 배리어 부(BAP), 즉 비아 부(VIP)에 인접하는 배리어 부(BAP)는 제3 두께(T3)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)보다 크고, 제3 두께(T3)는 제2 두께(T2)보다 클 수 있다. 다시 말하면, 제4 층간 절연막(140)과 접촉하는 배리어 부(BAP)의 두께는 비아 부(VIP)에 가까워지는 방향으로 갈수록 증가할 수 있다.
배리어 부(BAP)는 비아 부(VIP) 위에 수직하게 돌출되는 형태의 돌출부(PTP)를 포함할 수 있다. 돌출부(PTP)는 라인 구조체(FMS)의 중심을 향하여 제3 방향(D3)으로 볼록하게 돌출될 수 있다. 돌출부(PTP)의 폭(W3)은 제3 방향(D3)으로 갈수록 감소할 수 있다. 돌출부(PTP)는, 라인 트렌치(LTR)의 바닥(BOT)을 덮는 배리어 부(BAP)보다 더 높은 레벨에 위치할 수 있다.
비아 구조체(VCS)와 라인 구조체(FMS) 사이의 접촉면은, 돌출부(PTP)에 의해 볼록한 프로파일을 가질 수 있다. 즉 돌출부(PTP)에 의해 비아 구조체(VCS)와 라인 구조체(FMS) 사이의 접촉면의 면적은 증가될 수 있다. 결과적으로 비아 구조체(VCS)와 라인 구조체(FMS) 사이의 접촉 면적이 넓어지면서 이들 사이의 저항이 감소되는 효과가 발생할 수 있다.
비아 구조체(VCS)가 비아 홀(VIH)을 완전히 채우도록 형성됨으로써, 돌출부(PTP)는 라인 트렌치(LTR) 내에 제공될 수 있다. 이로써, 도 2c의 N 영역에 나타난 바와 같이, 돌출부(PTP)는 비아 홀(VIH)보다 수평적으로 더 확장되는 형태를 가질 수 있다. 이로써 비아 구조체(VCS)와 라인 구조체(FMS) 사이의 접촉 면적이 더 넓어져 이들 사이의 저항이 더욱 감소될 수 있다. 또한 비아 구조체(VCS)가 비아 홀(VIH)을 완전히 채우도록 형성됨으로써, 라인 구조체(FMS)가 라인 트렌치(LTR)를 더 용이하게 채울 수 있다. 결과적으로 반도체 소자의 제조 공정에 있어서 공정 결함이 방지될 수 있다.
비아 구조체(VCS)의 배리어 부(BAP)는 라인 구조체(FMS)의 금속 성분이 제4 층간 절연막(140)으로 확산되는 것을 방지하는 배리어 역할을 수행할 수 있다. 배리어 부(BAP)의 배리어 기능을 강화하기 위하여, 배리어 부(BAP)는 상대적으로 고농도의 질소(N)를 함유할 수 있다. 낮은 저항의 콘택으로의 기능을 강화하기 위하여, 비아 부(VIP)는 질소(N)가 생략되거나 상대적으로 저농도의 질소(N)를 함유할 수 있다. 라인 구조체(FMS)와 제4 층간 절연막(140) 사이에 개재된 배리어 부(BAP)의 질소(N)의 농도는, 1 at% 내지 20 at%일 수 있다. 비아 부(VIP)의 질소의 농도는 0 at% 내지 1 at%일 수 있다.
도 4는 도 3의 비아 구조체(VCS)에 대하여 제4 방향(D4)에 따른 질소(N) 성분 분석 결과를 나타낸 그래프이다. 제4 방향(D4)은 제3 방향(D3)의 반대 방향일 수 있다. 도 4를 참조하면, 비아 구조체(VCS)의 배리어 부(BAP)로부터 제4 방향(D4)을 따라 비아 부(VIP)로 갈수록 질소(N)의 농도가 감소하는 것을 확인할 수 있다. 배리어 부(BAP)의 질소(N)의 농도는 비아 부(VIP)의 질소(N)의 농도보다 클 수 있다.
본 실시예에 따르면, 배리어 기능이 중요한 배리어 부(BAP)에는 질소(N)를 추가하여 금속 확산을 막는 배리어 기능을 향상시키고, 비아(Via)로의 기능이 중요한 비아 부(VIP)에는 질소(N)를 생략함으로써 저항이 낮은 콘택으로의 기능을 향상시킬 수 있다.
도 5, 도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 6, 도 8a, 도 10a, 도 12a 및 도 14a는 각각 도 5, 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다. 도 8b, 도 10b, 도 12b 및 도 14b는 각각 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다. 도 10c, 도 12c 및 도 14c는 각각 도 9, 도 11 및 도 13의 C-C'선에 따른 단면도들이다. 도 10d, 도 12d 및 도 14d는 각각 도 9, 도 11 및 도 13의 D-D'선에 따른 단면도들이다. 도 15 내지 도 17은 본 발명의 실시예들에 따른 상부 배선을 형성하는 방법을 설명하기 위한 것으로, 도 14a의 M 영역 및 도 14c의 N 영역을 확대한 단면도들이다.
도 5 및 도 6을 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 기판(100) 상에 로직 셀(LC)을 정의할 수 있다.
기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 형성될 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다. 기판(100)을 패터닝하여, 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 7, 도 8a 및 도 8b를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 일정한 피치로 제2 방향(D2)을 따라 배열되도록 형성될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 9 및 도 10a 내지 도 10d를 참조하면, 제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스 영역들(RSR1)을 형성할 수 있다. 제1 활성 패턴(AP1)의 상부를 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다 (도 10c 참고).
제1 활성 패턴(AP1)의 제1 리세스 영역(RSR1)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 식각하여, 제2 리세스 영역들(RSR2)을 형성할 수 있다. 제2 활성 패턴(AP2)의 제2 리세스 영역(RSR2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 11 및 도 12a 내지 도 12d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 각각 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 절연막(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절할 수 있는 일함수 금속으로 형성될 수 있고, 제2 금속 패턴은 저항이 낮은 금속으로 형성될 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체들(DB)은, 로직 셀(LC)의 상기 양 측에 각각 형성된 게이트 전극들(GE)과 중첩되도록 형성될 수 있다. 구체적으로, 분리 구조체들(DB)을 형성하는 것은, 제1 및 제2 층간 절연막들(110, 120) 및 게이트 전극(GE)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장되는 홀을 형성하는 것, 및 상기 홀에 절연막을 채우는 것을 포함할 수 있다.
도 13 및 도 14a 내지 도 14d를 참조하면, 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제1 금속 층(M1)을 형성하는 것은, 제1 하부 배선들(LIL1), 제2 하부 배선들(LIL2) 및 하부 비아들(VI)을 형성하는 것을 포함할 수 있다.
제1 금속 층(M1) 상에 식각 정지막(ESL)이 형성될 수 있다. 식각 정지막(ESL) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140)을 패터닝하여, 배선 홀들(UIH)이 형성될 수 있다. 배선 홀들(UIH)은 포토리소그래피 공정을 이용하여 형성될 수 있다.
배선 홀들(UIH) 각각은, 라인 트렌치(LTR) 및 비아 홀(VIH)을 포함할 수 있다. 라인 트렌치(LTR)은 제4 층간 절연막(140)의 상부가 리세스되어 형성된 것일 수 있다. 라인 트렌치(LTR) 상에 식각 공정을 추가로 진행하여, 라인 트렌치(LTR)로부터 제1 금속 층(M1)을 향해 수직하게 연장되는 비아 홀(VIH)이 형성될 수 있다. 비아 홀(VIH)은 하부 배선(LIL1 또는 LIL2)의 상면을 노출할 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 배선 홀들(UIH)에 도전 물질을 매립하여 상부 배선들(UIL)이 형성될 수 있다. 구체적으로 상부 배선(UIL)을 형성하는 것은, 배선 홀(UIH) 내에 비아 구조체(VCS)를 형성하는 것, 및 비아 구조체(VCS) 상에 라인 트렌치(LTR)를 채우는 라인 구조체(FMS)를 형성하는 것을 포함할 수 있다. 본 실시예에 따른 상부 배선들(UIL)은 듀얼 다마신 공정을 통해 형성될 수 있다.
도 15 내지 도 17을 참조하여, 본 발명의 상부 배선(UIL)의 형성 방법을 상세히 설명한다.
도 15를 참조하면, 라인 트렌치(LTR)로부터 제2 하부 배선(LIL2)을 향해 연장되는 비아 홀(VIH)이 형성될 수 있다. 라인 트렌치(LTR)와 비아 홀(VIH)은 하나의 배선 홀(UIH)을 구성할 수 있다. 본 발명의 일 실시예로, 라인 트렌치(LTR)는 비아 홀(VIH)보다 먼저 형성될 수 있다. 본 발명의 다른 실시예로, 비아 홀(VIH)은 라인 트렌치(LTR)보다 먼저 형성될 수 있다. 비아 홀(VIH)은 식각 정지막(ESL)을 관통하도록 형성될 수 있다. 이로써, 비아 홀(VIH)에 의해 식각 정지막(ESL)에 의해 덮인 제2 하부 배선(LIL2)의 상면(LILt)이 노출될 수 있다.
도 16을 참조하면, 비아 홀(VIH)을 채우는 비아 부(VIP)가 제2 하부 배선(LIL2)의 상면(LILt) 상에서 선택적으로 증착될 수 있다. 비아 부(VIP)를 형성하는 것은, 금속 전구체가 제2 하부 배선(LIL2), 즉 금속 상에서 선택적으로 증착될 수 있는 공정을 이용할 수 있다. 이로써 비아 부(VIP)를 형성하기 위한 금속 전구체는, 비아 홀(VIH)의 내측벽, 즉 제4 층간 절연막(140) 상에서는 증착이 이루어지지 않을 수 있다. 다시 말하면, 비아 부(VIP)는 제2 하부 배선(LIL2)의 상면(LILt) 상에서 제3 방향(D3)으로 성장하는 양상으로 형성될 수 있다.
본 발명의 일 실시예로, 비아 부(VIP)를 선택적으로 증착하는 것은, 증착 공정의 조건을 제어하는 것을 포함할 수 있다. 예를 들어, 비아 부(VIP)의 증착 공정은 상대적으로 낮은 압력 하에서 수행될 수 있다. 비아 부(VIP)의 증착 공정은, 금속 상에서의 증착률이 실리콘 절연막 상에서의 증착률보다 높도록 그 조건이 제어될 수 있다. 비아 부(VIP)의 증착 공정은 금속의 증착과 식각을 반복하는 사이클을 포함하며, 결과적으로 제2 하부 배선(LIL2)의 상면(LILt) 상에서만 비아 부(VIP)의 증착이 이루어질 수 있다.
본 발명의 다른 실시예로, 비아 부(VIP)를 선택적으로 증착하는 것은, 배선 홀(UIH)의 내측벽, 즉 제4 층간 절연막(140)의 표면 상에 억제제(inhibitor)를 제공하는 것을 포함할 수 있다. 상기 억제제는 실리콘 절연막 상에 선택적으로 흡착될 수 있고, 제2 하부 배선(LIL2)과 같은 금속 상에는 흡착되지 않을 수 있다. 억제제가 흡착되어 형성되는 금속 증착 억제층은, 단분자층 또는 1 nm보다 작은 두께의 층으로 형성될 수 있다. 상기 금속 증착 억제층은 비아 부(VIP)를 형성하기 위한 금속 전구체가 그 위에 흡착되지 못하게 할 수 있다. 결과적으로, 제2 하부 배선(LIL2)의 상면(LILt) 상에서만 비아 부(VIP)의 증착이 이루어질 수 있다.
비아 부(VIP)는 제2 하부 배선(LIL2) 상에서 제3 방향(D3)으로 성장하는 양상으로 형성되기 때문에, 그의 상부에 제3 방향(D3)으로 돌출된 돌출부(PTP)를 포함할 수 있다. 돌출부(PTP)는 라인 트렌치(LTR)의 적어도 일부를 채울 수 있다.
비아 부(VIP)는 배리어 금속 없이 제4 층간 절연막(140) 상에 직접 형성될 수 있는 금속을 포함할 수 있으며, 예를 들어 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 코발트(Co) 또는 이들의 조합인 이원계 금속을 포함할 수 있다.
도 17을 참조하면, 비아 부(VIP) 상에 배리어 부(BAP)가 균일하게 형성될 수 있다. 배리어 부(BAP)는 금속 상의 선택적 증착 공정이 아닌, 균일 증착 공정을 통해 형성될 수 있다. 배리어 부(BAP)는 비아 부(VIP)의 상면뿐만 아니라, 라인 트렌치(LTR)의 내측벽, 즉 제4 층간 절연막(140)의 표면 상에도 증착될 수 있다. 배리어 부(BAP)는 콘포멀한 CVD 공정을 통해 증착될 수 있다.
본 발명의 일 실시예로, 배리어 부(BAP)를 증착하는 것은, 비아 부(VIP)의 증착 공정의 조건을 변경하는 것을 포함할 수 있다. 예를 들어, 비아 부(VIP)의 증착 공정이 완료되면, 이어서 상대적으로 높은 압력 하에서 배리어 부(BAP)의 증착 공정이 수행될 수 있다. 다시 말하면, 비아 부(VIP)의 증착 공정(즉, 선택적 증착 공정)을 변경하여 연이어 배리어 부(BAP)의 증착 공정(즉, 균일한 증착 공정)이 수행될 수 있다. 배리어 부(BAP)의 증착 공정은, 금속 속 상에서의 증착률과 실리콘 절연막 상에서의 증착률이 서로 유사하도록 그 조건이 제어될 수 있다.
본 발명의 다른 실시예로, 배리어 부(BAP)를 증착하는 것은, 배선 홀(UIH)의 내측벽 상의 금속 증착 억제층을 선택적으로 제거하는 것을 포함할 수 있다. 앞서 설명한 금속 증착 억제층을 제거한 뒤 배리어 부(BAP)의 증착 공정을 수행할 경우, 라인 트렌치(LTR)의 내측벽, 즉 제4 층간 절연막(140)의 표면 상에도 배리어 부(BAP)가 콘포멀하게 증착될 수 있다.
본 발명의 일 실시예로, 배리어 부(BAP)를 증착하는 동안 또는 배리어 부(BAP)를 증착한 이후에 질소(N)의 도핑이 수행될 수 있다. 일 예로, 배리어 부(BAP)의 증착 공정 동안 질소(N)가 소스로 함께 투입되어 인-시츄로 질소 도핑이 수행될 수 있다. 다른 예로, 배리어 부(BAP)의 증착 공정이 완료된 이후, 배리어 부(BAP) 상에 질소 이온 주입 공정이 수행될 수 있다. 상기 이온 주입 공정은 플라즈마를 이용할 수 있다.
질소(N)의 주입이 배리어 부(BAP)에 이루어지기 때문에, 배리어 부(BAP)는 비아 부(VIP)에 비해 더 높은 질소(N) 농도를 가질 수 있다 (앞서 설명한 도 4 참조). 결과적으로 배리어 부(BAP)는 질소(N)를 함유하도록 형성됨으로써, 이후 형성되는 라인 구조체(FMS)의 금속 확산을 막는 배리어 기능이 강화될 수 있다. 비아 부(VIP)는 실질적으로 질소(N)를 함유하지 않도록 형성됨으로써, 그의 저항이 낮게 유지되고 콘택으로의 기능이 강화될 수 있다. 단, 상술한 배리어 부(BAP)에 대한 질소(N) 주입 공정은 생략될 수도 있다.
배리어 부(BAP)는 비아 부(VIP) 상에서 라인 트렌치(LTR)의 내측벽을 덮도록 형성될 수 있다. 배리어 부(BAP)는 라인 트렌치(LTR)의 바닥(BOT)을 덮도록 형성될 수 있다. 배리어 부(BAP)는 비아 부(VIP)와 동일한 금속으로 형성될 수 있다. 따라서, 배리어 부(BAP)는 비아 부(VIP)와 함께 하나의 비아 구조체(VCS)를 구성할 수 있다.
배리어 부(BAP)는 비아 부(VIP)에 가까워질수록 그 두께가 점차 두꺼워질 수 있다. 앞서 도 3을 참조하여 설명한 바와 같이, 배리어 부(BAP)에 있어서 비아 부(VIP)로부터 상대적으로 멀리 떨어진 부분은 제1 두께(T1)를 갖고, 비아 부(VIP)와 상대적으로 가까운 부분은 제3 두께(T3)를 가지며, 이들 사이의 부분은 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)보다 크고, 제3 두께(T3)는 제2 두께(T2)보다 클 수 있다. 배리어 부(BAP)의 두께가 비아 부(VIP)에 가까워질수록 증가하는 것은, 비아 부(VIP) 상에서의 배리어 부(BAP)의 증착률이 제4 층간 절연막(140) 상에서의 배리어 부(BAP)의 증착률보다 더 크기 때문일 수 있다.
도 3을 다시 참조하면, 배리어 부(BAP) 상에 라인 구조체(FMS)가 형성될 수 있다. 라인 구조체(FMS)를 형성하는 것은, 배리어 부(BAP) 상에 제1 도전 막(MEP1)을 콘포멀하게 형성하는 것, 및 제1 도전 막(MEP1) 상에 제2 도전 막(MEP2)을 형성하는 것을 포함할 수 있다. 제1 도전 막(MEP1) 및 제2 도전 막(MEP2)은, 구리(Cu), 코발트(Co), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al), 은(Ag) 및 금(Au)으로 이루어진 군에서 선택된 서로 다른 금속들을 포함할 수 있다. 예를 들어, 제1 도전 막(MEP1)은 코발트(Co)를 포함할 수 있고, 제2 도전 막(MEP2)은 구리(Cu)를 포함할 수 있다.
도 18 내지 도 20 각각은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 2a의 M 영역 및 도 2c의 N 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a 내지 도 2d 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 18을 참조하면, 비아 구조체(VCS)의 비아 부(VIP)는 비아 홀(VIH)을 완전히 채우지 못할 수 있다. 라인 구조체(FMS)의 하부가, 비아 부(VIP)가 채우지 못한 비아 홀(VIH)의 상부를 채울 수 있다. 다시 말하면, 라인 구조체(FMS)의 적어도 일부가 비아 홀(VIH) 내로 연장될 수 있다. 돌출부(PTP)의 최상부의 레벨은, 라인 트렌치(LTR)의 바닥(BOT)보다 낮을 수 있다.
도 19를 참조하면, 라인 구조체(FMS)는 제2 도전 막(MEP2)만을 포함할 수 있다. 즉, 본 실시예에 따른 라인 구조체(FMS)는 앞서 도 3을 참조하여 설명한 제1 도전 막(MEP1)이 생략될 수 있다. 일 예로, 라인 구조체(FMS)는 배리어 부(BAP) 상에 직접 형성된 구리(Cu)를 포함할 수 있다.
도 20을 참조하면, 배리어 부(BAP)는 비아 부(VIP)의 인접 여부에 상관 없이 균일한 두께를 가질 수 있다. 예를 들어, 라인 트렌치(LTR)의 상부에 위치하는 배리어 부(BAP)는 제1 두께(T1)를 가질 수 있다. 라인 트렌치(LTR)의 하부에 위치하는 배리어 부(BAP), 즉 비아 부(VIP)에 인접하는 배리어 부(BAP) 역시 제1 두께(T1)를 가질 수 있다.
도 21은 본 발명의 다른 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a 내지 도 2d 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 21을 참조하면, 제2 금속 층(M2)은 제1 상부 배선들(UIL1) 및 슈퍼 비아(SVI)를 포함할 수 있다. 각각의 제1 상부 배선들(UIL1)에 관한 구체적인 설명은, 앞서 도 1, 도 2a 내지 도 2d 및 도 3을 참조하여 설명한 상부 배선(UIL)과 동일할 수 있다.
슈퍼 비아(SVI)는 제4 층간 절연막(140)을 관통할 수 있다. 슈퍼 비아(SVI)는 제4 층간 절연막(140)의 상면으로부터 제2 하부 배선(LIL2)의 상면까지 연장될 수 있다. 슈퍼 비아(SVI)는 제1 상부 배선(UIL1)의 비아 구조체(VCS)와 동일한 물질을 포함할 수 있다. 슈퍼 비아(SVI)의 직경은 비아 구조체(VCS)의 직경보다 작을 수 있다.
슈퍼 비아(SVI)는 비아 구조체(VCS)와 동시에 형성될 수 있다. 슈퍼 비아(SVI)는 비아 구조체(VCS)처럼 라인 트렌치(LTR)를 채울 필요가 없기 때문에, 슈퍼 비아 홀(SVH)을 완전히 채울 수 있다.
제2 금속 층(M2) 상에 제3 금속 층(M3)이 제공될 수 있다. 제3 금속 층(M3)은 제5 층간 절연막(150) 내에 제공될 수 있다. 제3 금속 층(M3)은 제2 상부 배선들(UIL2)을 포함할 수 있다. 제2 상부 배선(UIL2) 역시 비아 구조체(VCS) 및 비아 구조체(VCS) 상의 라인 구조체(FMS)를 포함할 수 있다. 적어도 하나의 제2 상부 배선(UIL2)의 비아 구조체(VCS)가 슈퍼 비아(SVI)와 연결될 수 있다. 이로써, 상기 적어도 하나의 제2 상부 배선(UIL2)은 제2 하부 배선(LIL2)과 수직적으로 직접 연결될 수 있다.
도 22a 내지 도 22d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 22a 내지 도 22d를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 소자 분리막(ST)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이의 트렌치(TR)를 채울 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 정의될 수 있다.
제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 22d 참조). 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET 또는 GAAFET)일 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
제2 활성 영역(NR) 상에서, 게이트 절연막(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 절연막(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 제1 활성 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 1, 도 2a 내지 도 2d 및 도 3을 참조하여 설명한 것과 실질적으로 동일할 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 24a 내지 도 24d는 각각 도 32의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 23 및 도 24a 내지 도 24d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC)은 논리 소자를 구성하는 수직형 트랜지스터들(Vertical FET) 및 상기 수직형 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
기판(100) 상의 로직 셀(LC)은, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 기판(100)의 상부에 형성된 트렌치(TR)에 의해 제1 및 제2 활성 영역들(PR, NR)이 정의될 수 있다. 제1 및 제2 활성 영역들(PR, NR)은 제1 방향(D1)으로 서로 이격될 수 있다.
제1 활성 영역(PR) 상에 제1 하부 에피 패턴(SOP1)이 제공될 수 있고, 제2 활성 영역(NR) 상에 제2 하부 에피 패턴(SOP2)이 제공될 수 있다. 평면적 관점에서, 제1 하부 에피 패턴(SOP1)은 제1 활성 영역(PR)과 중첩될 수 있고, 제2 하부 에피 패턴(SOP2)은 제2 활성 영역(NR)과 중첩될 수 있다. 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 하부 에피 패턴(SOP1)은 기판(100)의 제3 리세스 영역(RSR3) 내에 제공될 수 있고, 제2 하부 에피 패턴(SOP2)은 기판(100)의 제4 리세스 영역(RSR4) 내에 제공될 수 있다.
제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 제공될 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 수직하게 돌출된 핀(Fin) 형태를 가질 수 있다. 평면적 관점에서, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다. 제1 활성 패턴들(AP1)은 제2 방향(D2)을 따라 배열될 수 있고, 제2 활성 패턴들(AP2)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 제1 활성 패턴들(AP1)은, 제1 하부 에피 패턴(SOP1)으로부터 수직하게 돌출된 제1 채널 패턴(CHP1) 및 제1 채널 패턴(CHP1) 상의 제1 상부 에피 패턴(DOP1)을 포함할 수 있다. 각각의 제2 활성 패턴들(AP2)은, 제2 하부 에피 패턴(SOP2)으로부터 수직하게 돌출된 제2 채널 패턴(CHP2) 및 제2 채널 패턴(CHP2) 상의 제2 상부 에피 패턴(DOP2)을 포함할 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공되어 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)의 상면들을 덮을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
소자 분리막(ST) 상에, 제1 방향(D1)으로 서로 평행하게 연장되는 복수개의 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극(GE)은 제1 활성 패턴(AP1)의 제1 채널 패턴(CHP1)을 감쌀 수 있고, 제2 활성 패턴(AP2)의 제2 채널 패턴(CHP2)을 감쌀 수 있다. 예를 들어, 제1 활성 패턴(AP1)의 제1 채널 패턴(CHP1)은 제1 내지 제4 측벽들(SW1-SW4)을 가질 수 있다. 제1 및 제2 측벽들(SW1, SW2)은 제2 방향(D2)으로 서로 대향할 수 있고, 제3 및 제4 측벽들(SW3, SW4)은 제1 방향(D1)으로 서로 대향할 수 있다. 게이트 전극(GE)은 제1 내지 제4 측벽들(SW1-SW4) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 내지 제4 측벽들(SW1-SW4)을 둘러쌀 수 있다.
게이트 전극(GE)과 각각의 제1 및 제2 채널 패턴들(CHP1, CHP2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은 게이트 전극(GE)의 바닥면과 게이트 전극(GE)의 내측벽을 덮을 수 있다. 예를 들어, 게이트 절연막(GI)은 제1 활성 패턴(AP1)의 제1 내지 제4 측벽들(SW1-SW4)을 직접 덮을 수 있다.
제1 및 제2 상부 에피 패턴들(DOP1, DOP2)은 게이트 전극(GE) 위로 수직하게 돌출될 수 있다. 게이트 전극(GE)의 상면은, 제1 및 제2 상부 에피 패턴들(DOP1, DOP2) 각각의 바닥면보다 낮을 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은, 기판(100)으로부터 수직하게 돌출되어 게이트 전극(GE)을 관통하는 구조를 가질 수 있다.
본 실시예에 따른 반도체 소자는, 캐리어들이 제3 방향(D3)으로 이동하는 수직형 트랜지스터들을 포함할 수 있다. 예를 들어, 게이트 전극(GE)에 전압이 인가되어 트랜지스터가 "온(on)"될 경우, 하부 에피 패턴(SOP1, SOP2)으로부터 채널 패턴(CHP1, CHP2)을 통해 상부 에피 패턴(DOP1, DOP2)으로 캐리어들이 이동할 수 있다. 본 실시예에 따른 게이트 전극(GE)은 채널 패턴(CHP1, CHP2)의 측벽(SW1-SW4)을 완전히 둘러쌀 수 있다. 본 발명에 따른 트랜지스터는, 게이트 올 어라운드(gate all around) 구조를 갖는 3차원 전계 효과 트랜지스터(예를 들어, VFET)일 수 있다. 게이트가 채널을 완전히 둘러싸기 때문에, 본 발명에 따른 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
소자 분리막(ST) 상에, 게이트 전극들(GE) 및 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 스페이서(SPC)가 제공될 수 있다. 스페이서(SPC)는 실리콘 질화막 또는 실리콘 산화질화막을 함유할 수 있다. 스페이서(SPC)는 하부 스페이서(LS), 상부 스페이서(US) 및 하부 및 상부 스페이서들(LS, US) 사이의 게이트 스페이서(GS)를 포함할 수 있다.
하부 스페이서(LS)는 소자 분리막(ST)의 상면을 직접 덮을 수 있다. 하부 스페이서(LS)에 의해 게이트 전극들(GE)이 소자 분리막(ST)으로부터 제3 방향(D3)으로 이격될 수 있다. 게이트 스페이서(GS)는 게이트 전극들(GE) 각각의 상면 및 외측벽을 덮을 수 있다. 상부 스페이서(US)는 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)을 덮을 수 있다. 단, 상부 스페이서(US)는 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들을 덮지 못하고 상기 상면들을 노출할 수 있다.
스페이서(SPC) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)의 상면은 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에 제2 내지 제4 층간 절연막들(120, 130, 140)이 순차적으로 적층될 수 있다. 제2 층간 절연막(120)은 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들을 덮을 수 있다.
제2 층간 절연막(120)을 관통하여 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)에 접속하는 적어도 하나의 제1 활성 콘택(AC1)이 제공될 수 있다. 제2 층간 절연막(120), 제1 층간 절연막(110), 하부 스페이서(LS) 및 소자 분리막(ST)을 순차적으로 관통하여, 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)에 접속하는 적어도 하나의 제2 활성 콘택(AC2)이 제공될 수 있다. 제2 층간 절연막(120), 제1 층간 절연막(110), 및 게이트 스페이서(GS)를 순차적으로 관통하여, 게이트 전극(GE)에 접속하는 게이트 콘택(GC)이 제공될 수 있다. 제1 및 제2 활성 콘택들(AC1, AC2) 및 게이트 콘택(GC)의 상면들은, 제2 층간 절연막(120)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 활성 콘택들(AC1) 각각은, 제2 방향(D2)으로 연장되면서 적어도 하나의 상부 에피 패턴(DOP1, DOP2)과 연결될 수 있다. 제2 활성 콘택들(AC2) 각각은, 제1 하부 배선(LIL1) 아래에 제공되어 이와 수직적으로 중첩될 수 있다. 제2 활성 콘택(AC2)은 제2 방향(D2)으로 연장되는 바 형태를 가질 수 있다.
평면적 관점에서, 게이트 콘택(GC)은 제1 및 제2 활성 영역들(PR, NR) 사이에 배치될 수 있다. 다시 말하면, 게이트 콘택(GC)은 제1 및 제2 활성 영역들(PR, NR) 사이의 소자 분리막(ST) 상의 게이트 전극(GE)에 접속될 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 1, 도 2a 내지 도 2d 및 도 3을 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상의 트랜지스터;
    상기 트랜지스터 상의 제1 금속 층, 상기 제1 금속 층은 상기 트랜지스터와 전기적으로 연결되는 하부 배선을 포함하고; 및
    상기 제1 금속 층 상의 제2 금속 층을 포함하되,
    상기 제2 금속 층은 상기 하부 배선과 연결되는 상부 배선을 포함하고,
    상기 상부 배선은:
    비아 홀 내의 비아 구조체; 및
    라인 트렌치 내의 라인 구조체를 포함하며,
    상기 비아 구조체는:
    상기 비아 홀 내에 제공되어 상기 하부 배선에 접속하는 비아 부; 및
    상기 비아 부로부터 수직하게 연장되어 상기 라인 트렌치의 내측벽을 덮는 배리어 부를 포함하고,
    상기 배리어 부는, 상기 라인 구조체와 상기 제2 금속 층의 층간 절연막 사이에 개재되며,
    상기 배리어 부는, 그의 상부에서 제1 두께를 갖고,
    상기 배리어 부는, 상기 비아 부와 인접한 부분에서 상기 제1 두께보다 큰 제2 두께를 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 비아 부와 상기 배리어 부는 동일한 금속을 포함하고, 이로써 서로 연결되어 하나의 비아 구조체를 구성하는 반도체 소자.
  3. 제1항에 있어서,
    상기 배리어 부의 질소의 농도는 상기 비아 부의 질소의 농도보다 큰 반도체 소자.
  4. 제3항에 있어서,
    상기 배리어 부의 질소의 농도는 1 at% 내지 20 at%인 반도체 소자.
  5. 제1항에 있어서,
    상기 비아 구조체는 상기 비아 부로부터 상기 라인 구조체를 향하여 수직하게 돌출된 돌출부를 더 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 돌출부의 최고점은, 상기 라인 트렌치의 바닥을 덮는 상기 배리어 부 보다 더 높은 레벨에 위치하는 반도체 소자.
  7. 제1항에 있어서,
    상기 비아 구조체는, 몰리브덴(Mo), 루테늄(Ru), 텅스텐(W), 코발트(Co) 또는 이들의 조합인 이원계 금속을 포함하고,
    상기 라인 구조체는, 구리(Cu), 코발트(Co), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al), 은(Ag) 및 금(Au)으로 이루어진 군에서 선택되며 상기 비아 구조체와는 다른 금속을 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 배리어 부는, 상기 라인 트렌치의 상부에서 상기 라인 트렌치의 하부로 갈수록 그의 두께가 증가하는 반도체 소자.
  9. 제1항에 있어서,
    상기 라인 구조체는, 제1 도전막 및 상기 제1 도전막 상의 제2 도전막을 포함하고,
    상기 제1 도전막은 상기 제2 도전막과 상기 배리어 부 사이에 개재되는 반도체 소자.
  10. 제1항에 있어서,
    상기 라인 구조체의 적어도 일부는 상기 비아 홀 내로 연장되는 반도체 소자.
  11. 기판 상의 트랜지스터;
    상기 트랜지스터 상의 제1 금속 층, 상기 제1 금속 층은 상기 트랜지스터와 전기적으로 연결되는 하부 배선을 포함하고; 및
    상기 제1 금속 층 상의 제2 금속 층을 포함하되,
    상기 제2 금속 층은 상기 하부 배선과 연결되는 상부 배선을 포함하고,
    상기 상부 배선은:
    비아 홀 내의 비아 구조체; 및
    라인 트렌치 내의 라인 구조체를 포함하며,
    상기 비아 구조체는:
    상기 비아 홀 내에 제공되어 상기 하부 배선에 접속하는 비아 부; 및
    상기 비아 부로부터 수직하게 연장되어 상기 라인 트렌치의 내측벽을 덮는 배리어 부를 포함하고,
    상기 배리어 부는, 상기 라인 구조체와 상기 제2 금속 층의 층간 절연막 사이에 개재되며,
    상기 배리어 부의 질소의 농도는 상기 비아 부의 질소의 농도보다 큰 반도체 소자.
  12. 제11항에 있어서,
    상기 비아 부와 상기 배리어 부는 동일한 금속을 포함하고, 이로써 서로 연결되어 하나의 비아 구조체를 구성하는 반도체 소자.
  13. 제11항에 있어서,
    상기 배리어 부의 질소의 농도는 1 at% 내지 20 at%인 반도체 소자.
  14. 제1항에 있어서,
    상기 비아 구조체는 상기 비아 부로부터 상기 라인 구조체를 향하여 수직하게 돌출된 돌출부를 더 포함하는 반도체 소자.
  15. 제14항에 있어서,
    상기 돌출부의 최고점은, 상기 라인 트렌치의 바닥을 덮는 상기 배리어 부 보다 더 높은 레벨에 위치하는 반도체 소자.
  16. 활성 영역을 포함하는 기판;
    상기 활성 영역 상의 활성 패턴들을 정의하는 소자 분리막, 상기 소자 분리막은 상기 활성 패턴들 각각의 하부 측벽을 덮고, 상기 활성 패턴들 각각의 상부는 상기 소자 분리막 위로 돌출되며;
    상기 활성 패턴들 각각의 상부에 제공된 한 쌍의 소스/드레인 패턴들;
    상기 한 쌍의 소스/드레인 패턴들 사이에 개재된 채널 패턴;
    상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 양 측 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 스페이서;
    상기 게이트 전극과 상기 채널 패턴 사이, 및 상기 게이트 전극과 상기 게이트 스페이서 사이에 개재된 게이트 유전막;
    상기 게이트 전극의 상면 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 캐핑 패턴;
    상기 게이트 캐핑 패턴 상의 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여 적어도 하나의 상기 소스/드레인 패턴들과 전기적으로 연결되는 활성 콘택;
    상기 제1 층간 절연막 상의 제2 층간 절연막 내에 제공된 제1 금속 층;
    상기 제2 층간 절연막 상의 제3 층간 절연막 내에 제공된 제2 금속 층; 및
    상기 제2 층간 절연막과 상기 제3 층간 절연막 사이에 개재된 식각 정지막을 포함하되,
    상기 제1 금속 층은 상기 활성 콘택과 전기적으로 연결되는 하부 배선을 포함하고,
    상기 제2 금속 층은 상기 하부 배선과 연결되는 상부 배선을 포함하며,
    상기 상부 배선은:
    비아 홀 내의 비아 구조체; 및
    라인 트렌치 내의 라인 구조체를 포함하고,
    상기 비아 구조체는:
    상기 비아 홀 내에 제공되며, 상기 식각 정지막을 관통하여 상기 하부 배선에 접속하는 비아 부; 및
    상기 비아 부로부터 수직하게 연장되어 상기 라인 트렌치의 내측벽을 덮는 배리어 부를 포함하고,
    상기 배리어 부는, 상기 라인 구조체와 상기 제3 층간 절연막 사이에 개재되며,
    상기 비아 부와 상기 배리어 부는 동일한 금속을 포함하고, 이로써 서로 연결되어 하나의 비아 구조체를 구성하는 반도체 소자.
  17. 제16항에 있어서,
    상기 배리어 부는, 그의 상부에서 제1 두께를 갖고,
    상기 배리어 부는, 상기 비아 부와 인접한 부분에서 상기 제1 두께보다 큰 제2 두께를 갖는 반도체 소자.
  18. 제16항에 있어서,
    상기 배리어 부의 질소의 농도는 상기 비아 부의 질소의 농도보다 큰 반도체 소자.
  19. 제16항에 있어서,
    상기 비아 구조체는 상기 비아 부로부터 상기 라인 구조체를 향하여 수직하게 돌출된 돌출부를 더 포함하는 반도체 소자.
  20. 제16항에 있어서,
    상기 라인 구조체는, 제1 도전막 및 상기 제1 도전막 상의 제2 도전막을 포함하고,
    상기 제1 도전막은 상기 제2 도전막과 상기 배리어 부 사이에 개재되는 반도체 소자.
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