TW202230686A - 半導體元件 - Google Patents

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洪元赫
李義福
金洛煥
張宇鎭
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南韓商三星電子股份有限公司
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Abstract

一種半導體元件包括：電晶體，位於基板上；第一金屬層，位於電晶體上且包括電性連接至電晶體的下部導線；以及第二金屬層，位於第一金屬層上。第二金屬層包括上部導線，所述上部導線電性連接至下部導線且包括位於通孔孔洞中的通孔結構及位於線溝槽中的線結構。通孔結構包括：通孔部分，位於通孔孔洞中且耦合至下部導線；以及障壁部分，自通孔部分垂直地延伸以覆蓋線溝槽的內表面。障壁部分位於線結構與第二金屬層的絕緣層之間。障壁部分在其下部水平高度處較在其上部水平高度處厚。

Description

半導體元件以及其製造方法
[相關申請案的交叉參考]
本美國非臨時專利申請案基於35 U.S.C. §119主張於2021年1月27日在韓國智慧財產局中提出申請的韓國專利申請案第10-2021-0011530號的優先權，所述韓國專利申請案的全部內容併入本案供參考。
本揭露是有關於半導體元件。
半導體元件可包括由金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistor，MOS-FET）組成的積體電路。為滿足對具有小圖案大小及簡化設計規則的半導體元件的日益增長的需求，MOS-FET正在被積極地按比例減小。MOS-FET的按比例減小可能導致半導體元件的操作性質的劣化。正在進行各種研究，以克服與半導體元件的按比例減小相關聯的技術限制，並達成高效能半導體元件。
本發明概念的實施例提供一種具有改善的電性特性的半導體元件以及一種製造所述半導體元件的方法。
根據本發明概念的實施例，一種半導體元件可包括：電晶體，位於基板上；第一金屬層，位於所述電晶體上，所述第一金屬層包括電性連接至所述電晶體的下部互連線；以及第二金屬層，位於所述第一金屬層上。所述第二金屬層可包括電性連接至所述下部互連線的上部互連線，且所述上部互連線可包括：通孔結構，位於通孔孔洞中；以及線結構，位於線溝槽中。所述通孔結構可包括：通孔部分，位於所述通孔孔洞中且耦合至所述下部互連線；以及障壁部分，自所述通孔部分垂直地延伸以覆蓋所述線溝槽的內表面。所述障壁部分可位於所述線結構與所述第二金屬層的層間絕緣層之間。所述障壁部分在其上部水平高度處可具有第一厚度，且所述障壁部分在鄰近於所述通孔部分的水平高度處可具有大於所述第一厚度的第二厚度。
根據本發明概念的實施例，一種半導體元件可包括：電晶體，位於基板上；第一金屬層，位於所述電晶體上，所述第一金屬層包括電性連接至所述電晶體的下部互連線；以及第二金屬層，位於所述第一金屬層上。所述第二金屬層可包括電性連接至所述下部互連線的上部互連線，且所述上部互連線可包括：通孔結構，位於通孔孔洞中；以及線結構，位於線溝槽中。所述通孔結構可包括：通孔部分，位於所述通孔孔洞中且耦合至所述下部互連線；以及障壁部分，自所述通孔部分垂直地延伸以覆蓋所述線溝槽的內表面。所述障壁部分可位於所述線結構與所述第二金屬層的層間絕緣層之間，且所述障壁部分的氮濃度可高於所述通孔部分的氮濃度。
根據本發明概念的實施例，一種半導體元件可包括：基板，包括主動區；元件隔離層，在所述主動區上界定主動圖案，所述元件隔離層覆蓋所述主動圖案中的每一者的下側表面，所述主動圖案中的每一者的上部部分突出於所述元件隔離層上方；一對源極/汲極圖案，位於所述主動圖案中的每一者的上部部分中；通道圖案，位於所述一對源極/汲極圖案之間；閘電極，在第一方向上延伸以與所述通道圖案交叉；閘極間隔件，位於所述閘電極的相對的側表面上且與所述閘電極一起在所述第一方向上延伸；閘極介電層，位於所述閘電極與所述通道圖案之間及所述閘電極與所述閘極間隔件之間；閘極頂蓋圖案，位於所述閘電極的頂表面上且與所述閘電極一起在所述第一方向上延伸；第一層間絕緣層，位於所述閘極頂蓋圖案上；主動接觸件，穿透所述第一層間絕緣層且電性連接至所述一對源極/汲極圖案中的至少一者；第一金屬層，位於所述第一層間絕緣層上的第二層間絕緣層中；第二金屬層，位於所述第二層間絕緣層上的第三層間絕緣層中；以及蝕刻終止層，位於所述第二層間絕緣層與所述第三層間絕緣層之間。所述第一金屬層可包括電性連接至所述主動接觸件的下部互連線，且所述第二金屬層可包括電性連接至所述下部互連線的上部互連線。所述上部互連線可包括：通孔結構，位於通孔孔洞中；以及線結構，位於線溝槽中。所述通孔結構可包括：通孔部分，位於所述通孔孔洞中，穿透所述蝕刻終止層，且耦合至所述下部互連線；以及障壁部分，自所述通孔部分垂直地延伸以覆蓋所述線溝槽的內表面。所述障壁部分可位於所述線結構與所述第三層間絕緣層之間。所述通孔部分與所述障壁部分可包含相同的金屬且可作為單一物體整合於一起。
根據本發明概念的實施例，一種製造半導體元件的方法可包括：在基板上形成電晶體；在所述電晶體上形成第一層間絕緣層；在所述第一層間絕緣層的上部部分中形成電性連接至所述電晶體的下部互連線；在所述第一層間絕緣層上形成第二層間絕緣層；以及在所述第二層間絕緣層中形成上部互連線。所述上部互連線的形成可包括：對所述第二層間絕緣層的上部部分進行圖案化以形成在特定方向上延伸的線溝槽；形成自所述線溝槽垂直地延伸以暴露出所述下部互連線的頂表面的通孔孔洞；在所述通孔孔洞中選擇性地沈積通孔部分；在所述通孔部分上均勻地沈積障壁部分以覆蓋所述線溝槽的內側表面及底表面；以及在所述障壁部分上形成線結構以填充所述線溝槽。所述通孔部分與所述障壁部分可包含相同的金屬且可作為是單一物體的通孔結構整合於一起。
圖1是示出根據本發明概念實施例的半導體元件的平面圖。圖2A至圖2D是沿圖1所示的線A-A’、B-B’、C-C’及D-D’分別截取的剖視圖。圖3是示出圖2A所示部分M及圖2C所示部分N的放大剖視圖。
參照圖1及圖2A至圖2D，邏輯單元LC可設置於基板100上。在本說明書中，邏輯單元LC可意指被配置成執行特定功能的邏輯元件（例如，反相器、正反器等等）。舉例而言，邏輯單元LC可包括構成邏輯元件的電晶體及將電晶體彼此連接的互連線。
基板100可包括第一主動區PR及第二主動區NR。在實施例中，第一主動區PR可為p通道金屬氧化物半導體場效電晶體（p-channel metal oxide semiconductor FET，PMOSFET）區，且第二主動區NR可為n通道金屬氧化物半導體場效電晶體（n-channel metal oxide semiconductor FET，NMOSFET）區。基板100可為由矽、鍺、矽鍺、化合物半導體材料或類似物形成或者包含矽、鍺、矽鍺、化合物半導體材料或類似物的半導體基板。在實施例中，基板100可為矽晶圓。
第一主動區PR及第二主動區NR可由形成於基板100的上部部分中的第二溝槽TR2界定。第二溝槽TR2可位於第一主動區PR與第二主動區NR之間。第一主動區PR與第二主動區NR可在第一方向D1上彼此間隔開，第二溝槽TR2夾置於其間。第一主動區PR及第二主動區NR中的每一者可在不同於第一方向D1的第二方向D2上延伸。
第一主動圖案AP1及第二主動圖案AP2可分別設置於第一主動區PR及第二主動區NR上。第一主動圖案AP1與第二主動圖案AP2可在第二方向D2上延伸，且可彼此平行。第一主動圖案AP1及第二主動圖案AP2可為基板100的在垂直方向（即，第三方向D3）上突出的部分。第一主動圖案AP1中鄰近的第一主動圖案AP1之間及第二主動圖案AP2中鄰近的第二主動圖案AP2之間可界定有第一溝槽TR1。第一溝槽TR1可淺於第二溝槽TR2。
元件隔離層ST可位於第一溝槽TR1及第二溝槽TR2中（例如，可填充第一溝槽TR1及第二溝槽TR2）。元件隔離層ST可由氧化矽形成或者包含氧化矽。第一主動圖案AP1及第二主動圖案AP2的上部部分可為在元件隔離層ST上方垂直地延伸的突出圖案（例如，參見圖2D）。第一主動圖案AP1及第二主動圖案AP2的上部部分中的每一者可被造型成如同鰭（fin）。元件隔離層ST可不覆蓋第一主動圖案AP1及第二主動圖案AP2的上部部分。元件隔離層ST可覆蓋第一主動圖案AP1及第二主動圖案AP2的側表面的下部部分。
第一主動圖案AP1的上部部分中可設置有第一源極/汲極圖案SD1。第一源極/汲極圖案SD1可為第一導電性類型（例如，p型）的雜質區。一對第一源極/汲極圖案SD1之間可夾置有第一通道圖案CH1。第二主動圖案AP2的上部部分中可設置有第二源極/汲極圖案SD2。第二源極/汲極圖案SD2可為第二導電性類型（例如，n型）的雜質區。一對第二源極/汲極圖案SD2之間可夾置有第二通道圖案CH2。
第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可為藉由選擇性磊晶生長製程形成的磊晶圖案。作為實例，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2可具有與第一通道圖案CH1及第二通道圖案CH2的頂表面共面的頂表面。作為另一實例，第一源極/汲極圖案SD1及第二源極/汲極圖案SD2的頂表面可高於第一通道圖案CH1及第二通道圖案CH2的頂表面。
第一源極/汲極圖案SD1可包含晶格常數大於基板100中的半導體元素的晶格常數的半導體元素（例如，SiGe）。因此，第一源極/汲極圖案SD1可在第一通道圖案CH1上施加壓縮應力。作為實例，第二源極/汲極圖案SD2可包含與基板100相同的半導體元素（例如，Si）。
閘電極GE可被設置成與第一主動圖案AP1及第二主動圖案AP2交叉，且在第一方向D1上延伸。閘電極GE可被佈置成在第二方向D2上以恆定節距彼此間隔開。閘電極GE可與第一通道圖案CH1及第二通道圖案CH2在第三方向D3上重疊。閘電極GE中的每一者可包圍第一通道圖案CH1及第二通道圖案CH2中的每一者的頂表面及相對的側表面。
重新參照圖2D，閘電極GE可設置於第一通道圖案CH1的第一頂表面TS1上及第一通道圖案CH1的至少一個第一側表面SW1上。閘電極GE可設置於第二通道圖案CH2的第二頂表面TS2上及第二通道圖案CH2的至少一個第二側表面SW2上。舉例而言，根據本實施例的電晶體可為其中閘電極GE被設置成三維地環繞通道圖案CH1及CH2的三維場效電晶體（例如，鰭型場效電晶體（Fin-type FET，FinFET））。
重新參照圖1及圖2A至圖2D，閘電極GE中的每一者的相對的側表面上可設置有一對閘極間隔件GS。閘極間隔件GS可沿閘電極GE延伸且在第一方向D1上延伸。閘極間隔件GS的頂表面可高於閘電極GE的頂表面。閘極間隔件GS的頂表面可與下文將闡述的第一層間絕緣層110的頂表面共面。閘極間隔件GS可由SiCN、SiCON或SiN中的至少一者形成或者包含SiCN、SiCON或SiN中的至少一者。在實施例中，閘極間隔件GS可為包含選自SiCN、SiCON或SiN的至少兩種不同材料的多層式結構。
閘電極GE中的每一者上可設置有閘極頂蓋圖案GP。閘極頂蓋圖案GP可沿閘電極GE延伸且在第一方向D1上延伸。閘極頂蓋圖案GP可由各種材料中的至少一者形成或者包含各種材料中的至少一者，所述各種材料相對於下文欲闡述的第一層間絕緣層110及第二層間絕緣層120具有蝕刻選擇性。舉例而言，閘極頂蓋圖案GP可由SiON、SiCN、SiCON或SiN中的至少一者形成或者包含SiON、SiCN、SiCON或SiN中的至少一者。
閘電極GE與第一主動圖案AP1之間及閘電極GE與第二主動圖案AP2之間可夾置有閘極絕緣層GI。閘極絕緣層GI可沿其上的閘電極GE的底表面延伸。作為實例，閘極絕緣層GI可覆蓋第一通道圖案CH1的第一頂表面TS1及第一側表面SW1。閘極絕緣層GI可覆蓋第二通道圖案CH2的第二頂表面TS2及兩個第二側表面SW2。閘極絕緣層GI可覆蓋位於閘電極GE下方的元件隔離層ST的頂表面（例如，參見圖2D）。
在實施例中，閘極絕緣層GI可由介電常數高於氧化矽層的介電常數的高k介電材料形成或者包含介電常數高於氧化矽層的介電常數的高k介電材料。舉例而言，高k介電材料可包含氧化鉿、氧化鉿矽、氧化鉿鋯、氧化鉿鉭、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、或鈮酸鉛鋅中的至少一者。
在另一實施例中，半導體元件可包括使用負電容器的負電容（negative capacitance，NC）FET。舉例而言，閘極絕緣層GI可包括表現出鐵電性質的鐵電層及表現出順電性質的順電層。
鐵電層可具有負電容，且順電層可具有正電容。在其中二或更多個電容器串聯連接且每一電容器具有正電容的情形中，總電容可具有小於電容器中的每一者的電容的值。相比之下，在其中串聯連接的電容器中的至少一者具有負電容的情形中，串聯連接的電容器的總電容可具有正值且可大於每一電容的絕對值。
在其中具有負電容的鐵電層及具有正電容的順電層串聯連接的情形中，串聯連接的鐵電層與順電層的總電容可增加。由於總電容的此種增加，包括鐵電層的電晶體在室溫下可能具有小於60毫伏/十倍汲極電流（mV/decade）的次臨限擺幅（subthreshold swing，SS）。
鐵電層可具有鐵電性質。鐵電層可由例如氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦及/或氧化鉛鋯鈦中的至少一者形成或者包含例如氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦及/或氧化鉛鋯鈦中的至少一者。此處，氧化鉿鋯可為摻雜有鋯（Zr）的氧化鉿。作為另一選擇，氧化鉿鋯可為由鉿（Hf）、鋯（Zr）及/或氧（O）構成的各種化合物中的一者。
鐵電層可更包含摻雜劑。舉例而言，摻雜劑可包括鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）及/或錫（Sn）中的至少一者。鐵電層中的摻雜劑的種類可相依於鐵電層中所包含的鐵電材料而變化。
在其中鐵電層包含氧化鉿的情形中，鐵電層中的摻雜劑可包括例如釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）及/或釔（Y）中的至少一者。
在其中摻雜劑是鋁（Al）的情形中，鐵電層中的鋁的含量的範圍可介於3原子%（原子百分數）至8原子%。此處，作為摻雜劑的鋁的含量可為鋁原子的數目對鉿原子及鋁原子的總數目的比率。
在其中摻雜劑是矽（Si）的情形中，鐵電層中的矽的含量的範圍可介於2原子%至10原子%。在其中摻雜劑是釔（Y）的情形中，鐵電層中的釔的含量的範圍可介於2原子%至10原子%。在其中摻雜劑是釓（Gd）的情形中，鐵電層中的釓的含量的範圍可介於1原子%至7原子%。在其中摻雜劑是鋯（Zr）的情形中，鐵電層中的鋯的含量的範圍可介於50原子%至80原子%。
順電層可具有順電性質。順電層可由例如氧化矽及/或高k金屬氧化物中的至少一者形成或者包含例如氧化矽及/或高k金屬氧化物中的至少一者。可用作順電層的金屬氧化物可包括例如氧化鉿、氧化鋯及/或氧化鋁中的至少一者，但本發明概念不限於該些實例。
鐵電層與順電層可包含相同的材料。鐵電層可具有鐵電性質，但順電層可不具有鐵電性質。舉例而言，在其中鐵電層及順電層包含氧化鉿的情形中，鐵電層中的氧化鉿的晶體結構可不同於順電層中的氧化鉿的晶體結構。
僅當鐵電層的厚度在特定範圍中時，其可表現出鐵電性質。在實施例中，鐵電層的厚度的範圍可介於0.5奈米（nm）至10奈米，但本發明概念不限於此範圍。由於與鐵電性質相關聯的臨界厚度相依於鐵電材料的種類而變化，因此鐵電層的厚度可相依於鐵電材料的種類而變化。
作為實例，閘極絕緣層GI可包括單一鐵電層。作為另一實例，閘極絕緣層GI可包括彼此間隔開的多個鐵電層。閘極絕緣層GI可具有其中多個鐵電層與多個順電層交替地堆疊的多層式結構。
閘電極GE可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。第一金屬圖案可設置於閘極絕緣層GI上且設置於第一通道圖案CH1及第二通道圖案CH2附近。第一金屬圖案可包含可用於調節電晶體的臨限電壓的功函數金屬。藉由調節第一金屬圖案的厚度及組成物，可達成具有所期望臨限電壓的電晶體。
第一金屬圖案可包括金屬氮化物層。舉例而言，第一金屬圖案可包含選自由鈦（Ti）、鉭（Ta）、鋁（Al）、鎢（W）、鉬（Mo）及氮（N）組成的群組的至少一種金屬材料。第一金屬圖案可更包含碳（C）。第一金屬圖案可包括堆疊的多個功函數金屬層。
第二金屬圖案可包含電阻低於第一金屬圖案的金屬材料。舉例而言，第二金屬圖案可包含選自由鎢（W）、鋁（Al）、鈦（Ti）及鉭（Ta）組成的群組的至少一種金屬材料。
基板100上可設置有第一層間絕緣層110。第一層間絕緣層110可覆蓋閘極間隔件GS以及第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。第一層間絕緣層110的頂表面可與閘極頂蓋圖案GP的頂表面及閘極間隔件GS的頂表面實質上共面。第一層間絕緣層110上可設置有第二層間絕緣層120以覆蓋閘極頂蓋圖案GP。第二層間絕緣層120上可設置有第三層間絕緣層130。第三層間絕緣層130上可設置有第四層間絕緣層140。在實施例中，第一層間絕緣層110至第四層間絕緣層140可由氧化矽形成或者包含氧化矽。
邏輯單元LC的在第二方向D2上彼此相對的兩側處可設置有一對分割結構DB。分割結構DB可在第一方向D1上延伸且平行於閘電極GE延伸。在實施例中，彼此鄰近的分割結構DB與閘電極GE之間的節距可等於閘電極GE之間的節距。
分割結構DB可被設置成穿透第一層間絕緣層110及第二層間絕緣層120，且可延伸至第一主動圖案AP1及第二主動圖案AP2中。分割結構DB可穿透第一主動圖案AP1及第二主動圖案AP2中的每一者的上部部分。分割結構DB可將邏輯單元LC的第一主動區PR及第二主動區NR與相鄰的邏輯單元的主動區分開。
主動接觸件AC可被設置成穿透第一層間絕緣層110及第二層間絕緣層120，且可分別電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。主動接觸件AC中的每一者可設置於一對閘電極GE之間。
主動接觸件AC可為自對準接觸件。舉例而言，主動接觸件AC可使用閘極頂蓋圖案GP及閘極間隔件GS藉由自對準製程形成。舉例而言，主動接觸件AC可覆蓋閘極間隔件GS的側表面的至少部分。儘管未示出，然而在某些實施例中，主動接觸件AC可覆蓋閘極頂蓋圖案GP的頂表面的部分。
主動接觸件AC與第一源極/汲極圖案SD1之間及主動接觸件AC與第二源極/汲極圖案SD2之間可夾置有矽化物圖案SC。主動接觸件AC可藉由矽化物圖案SC電性連接至源極/汲極圖案SD1或SD2。矽化物圖案SC可由金屬矽化物材料（例如，矽化鈦、矽化鉭、矽化鎢、矽化鎳或矽化鈷）中的至少一者形成或者包含金屬矽化物材料（例如，矽化鈦、矽化鉭、矽化鎢、矽化鎳及矽化鈷）中的至少一者。
閘極接觸件GC可被設置成穿透第二層間絕緣層120及閘極頂蓋圖案GP且連接至閘電極GE。當在平面圖中觀察時，閘極接觸件GC可設置於第一主動區PR與第二主動區NR之間。閘極接觸件GC的底表面可與閘電極GE的頂表面接觸。閘極接觸件GC可具有與第二層間絕緣層120的頂表面共面的頂表面。
主動接觸件AC及閘極接觸件GC中的每一者可包括第一導電圖案FM1及環繞第一導電圖案FM1的第一障壁圖案BM1。舉例而言，第一導電圖案FM1可由金屬材料（例如，鋁、銅、鎢、鉬、釕及鈷）中的至少一者形成或者包含金屬材料（例如，鋁、銅、鎢、鉬、釕及鈷）中的至少一者。第一障壁圖案BM1可覆蓋第一導電圖案FM1的側表面及底表面。第一障壁圖案BM1可包括金屬層及金屬氮化物層。金屬層可由鈦、鉭、鎢、鎳、鈷或鉑中的至少一者形成或者包含鈦、鉭、鎢、鎳、鈷或鉑中的至少一者。金屬氮化物層可由氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鎳（NiN）、氮化鈷（CoN）或氮化鉑（PtN）中的至少一者形成或者包含氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鎳（NiN）、氮化鈷（CoN）或氮化鉑（PtN）中的至少一者。
第三層間絕緣層130中可設置有第一金屬層M1。第一金屬層M1可包括第一下部互連線LIL1、第二下部互連線LIL2及下部通孔VI。下部通孔VI可設置於第一下部互連線LIL1及第二下部互連線LIL2下方。
第一下部互連線LIL1可被設置成與邏輯單元LC交叉且在第二方向D2上延伸。第一下部互連線LIL1中的每一者可為電源線。舉例而言，汲極電壓VDD或源極電壓VSS可被施加至第一下部互連線LIL1。
參照圖1，邏輯單元LC的區中可界定有在第二方向D2上延伸的第一單元邊界CB1。邏輯單元LC的區中可與第一單元邊界CB1相對地界定有在第二方向D2上延伸的第二單元邊界CB2。被施加汲極電壓VDD（即，電源電壓）的第一下部互連線LIL1可設置於第一單元邊界CB1上。被施加汲極電壓VDD的第一下部互連線LIL1可沿第一單元邊界CB1延伸或在第二方向D2上延伸。被施加源極電壓VSS（即，接地電壓）的第一下部互連線LIL1可設置於第二單元邊界CB2上。被施加源極電壓VSS的第一下部互連線LIL1可沿第二單元邊界CB2延伸或在第二方向D2上延伸。
第二下部互連線LIL2可設置於分別施加有汲極電壓VDD及源極電壓VSS的第一下部互連線LIL1之間。第二下部互連線LIL2可在第二方向D2上延伸且彼此平行。當在平面圖中觀察時，第二下部互連線LIL2可為線狀或條狀圖案。第二下部互連線LIL2可在第一方向D1上以恆定節距佈置。
重新參照圖2C，第一下部互連線LIL1中的每一者的線寬可為第一寬度W1。第二下部互連線LIL2中的每一者的線寬可為第二寬度W2。第二寬度W2可小於第一寬度W1。舉例而言，第二寬度W2可小於12奈米。第一寬度W1可大於12奈米。
第一下部互連線LIL1及第二下部互連線LIL2中的每一者可包括第二導電圖案FM2及環繞第二導電圖案FM2的第二障壁圖案BM2。第二障壁圖案BM2可具有「U」狀截面。第二障壁圖案BM2的頂表面可與第三層間絕緣層130的頂表面實質上共面。作為另一實例，第二障壁圖案BM2的頂表面可低於第三層間絕緣層130的頂表面。
第二障壁圖案BM2可改善下部互連線LIL1或LIL2與第三層間絕緣層130之間的黏合性質。第二障壁圖案BM2可用作阻止/防止第二導電圖案FM2中的金屬元素擴散至第三層間絕緣層130中的障壁。第二障壁圖案BM2可由氮化鉭（TaN）、氮化鈦（TiN）、氧化鉭（TaO）、氧化鈦（TiO）、氮化錳（MnN）或氧化錳（MnO）中的至少一者形成或者包含氮化鉭（TaN）、氮化鈦（TiN）、氧化鉭（TaO）、氧化鈦（TiO）、氮化錳（MnN）或氧化錳（MnO）中的至少一者。
第二導電圖案FM2可設置於第二障壁圖案BM2上。第二障壁圖案BM2可覆蓋第二導電圖案FM2的相對的側表面及底表面。在構成下部互連線LIL1或LIL2的金屬圖案中，第二導電圖案FM2可具有最大的體積。第二導電圖案FM2可由例如銅（Cu）、釕（Ru）、鈷（Co）、鎢（W）或鉬（Mo）中的至少一者形成或者包含例如銅（Cu）、釕（Ru）、鈷（Co）、鎢（W）或鉬（Mo）中的至少一者。
儘管未示出，然而第二導電圖案FM2上可進一步設置有金屬頂蓋圖案。金屬頂蓋圖案可為覆蓋第二導電圖案FM2的頂表面且具有恆定的小厚度的膜狀圖案。金屬頂蓋圖案可由釕（Ru）、鈷（Co）或石墨烯中的至少一者形成或者包含釕（Ru）、鈷（Co）或石墨烯中的至少一者。
下部通孔VI可夾置於第一下部互連線LIL1及第二下部互連線LIL2與主動接觸件AC之間。下部通孔VI可夾置於第二下部互連線LIL2與閘極接觸件GC之間。
在實施例中，可使用單鑲嵌製程一次一個地形成第一金屬層M1的第一下部互連線LIL1及第二下部互連線LIL2以及下部通孔VI。在實施例中，第一金屬層M1的第一下部互連線LIL1及第二下部互連線LIL2以及下部通孔VI可使用雙鑲嵌製程一次性（即，同時）形成。
第三層間絕緣層130與第四層間絕緣層140之間可夾置有蝕刻終止層ESL。蝕刻終止層ESL可直接覆蓋第一下部互連線LIL1及第二下部互連線LIL2。蝕刻終止層ESL可覆蓋第三層間絕緣層130的頂表面。
蝕刻終止層ESL可具有單層式結構或包括多個堆疊層的多層式結構。在實施例中，蝕刻終止層ESL可包括包含選自由Al、Zr、Y、Hf及Mo組成的群組的至少一種金屬元素的金屬氧化物層或金屬氮化物層。在實施例中，蝕刻終止層ESL可包括氧化矽層或氮化矽層。
第四層間絕緣層140中可設置有第二金屬層M2。第二金屬層M2可包括上部互連線UIL（例如，上部導線），上部互連線UIL（例如，上部導線）位於第二下部互連線LIL2（例如，下部導線）上且電性連接至第二下部互連線LIL2（例如，下部導線）。上部互連線UIL可在第一方向D1上延伸且彼此平行。當在平面圖中觀察時，上部互連線UIL可具有線形狀或條形狀。上部互連線UIL可佈置於第二方向D2上。
上部互連線UIL可包括線結構FMS及通孔結構VCS。線結構FMS可設置於第四層間絕緣層140上，且可在第一方向D1上延伸。
通孔結構VCS可設置於第四層間絕緣層140的下部部分中，且可自線結構FMS朝向第一金屬層M1延伸。即，通孔結構VCS可為夾置於第一金屬層M1與線結構FMS之間以將第一金屬層M1與線結構FMS彼此連接的通孔或接觸插塞。通孔結構VCS可被設置成穿透第四層間絕緣層140及蝕刻終止層ESL，且可耦合至第一金屬層M1的下部互連線LIL1或LIL2。
線結構FMS與通孔結構VCS可由彼此不同的金屬材料形成或者包含彼此不同的金屬材料。線結構FMS可由選自由銅（Cu）、鈷（Co）、釕（Ru）、鎢（W）、鉬（Mo）、鋁（Al）、銀（Ag）及金（Au）組成的群組的金屬材料形成或者包含選自由銅（Cu）、鈷（Co）、釕（Ru）、鎢（W）、鉬（Mo）、鋁（Al）、銀（Ag）及金（Au）組成的群組的金屬材料。通孔結構VCS可由可在其間無障壁金屬的情況下直接形成於第四層間絕緣層140上的金屬材料（例如，鉬（Mo）、釕（Ru）、鎢（W）、鈷（Co）或作為其組合提供的二元金屬）形成或者包含所述金屬材料。在實施例中，線結構FMS可由銅（Cu）形成或者包含銅（Cu），且通孔結構VCS可由鉬（Mo）形成或者包含鉬（Mo）。在實施例中，通孔結構VCS的金屬的電阻率可低於線結構FMS的金屬的電阻率，且在此種情形中，上部互連線UIL的通孔電阻可減小。
通孔結構VCS可包括通孔部分VIP及障壁部分BAP。通孔結構VCS的通孔部分VIP可設置於線結構FMS下方，以用作連接至第一金屬層M1的通孔插塞。通孔結構VCS的障壁部分BAP可在垂直方向（即，第三方向D3）上自通孔部分VIP延伸。障壁部分BAP可夾置於第四層間絕緣層140與線結構FMS之間。障壁部分BAP可用作阻止/防止線結構FMS中的金屬元素擴散至第四層間絕緣層140中的障壁圖案。
通孔結構VCS的通孔部分VIP與障壁部分BAP可由相同的金屬（例如，鉬（Mo））形成或者包含相同的金屬（例如，鉬（Mo））。通孔部分VIP與障壁部分BAP可彼此連接（例如，物理地整合於一起）以構成作為單一連續物體提供的通孔結構VCS。
根據本發明概念的實施例，通孔結構VCS可由分別用作通孔插塞及障壁圖案的通孔部分VIP及障壁部分BAP構成。即，通孔結構VCS可為用作通孔插塞與障壁圖案二者的混合結構。
第二金屬層M2的上部互連線UIL可使用雙鑲嵌製程形成。即，上部互連線UIL可藉由在將被利用上部互連線UIL填充的溝槽中依序形成通孔結構VCS及線結構FMS來形成。
將參照圖3更詳細地闡述根據本實施例的上部互連線UIL。第四層間絕緣層140中可形成有填充有上部互連線UIL的通孔孔洞VIH及線溝槽LTR。線溝槽LTR可為形成於第四層間絕緣層140的上部部分中的線狀溝槽。通孔孔洞VIH可自線溝槽LTR朝向下部互連線LIL1或LIL2延伸。可提供通孔孔洞VIH以穿透蝕刻終止層ESL且暴露出下部互連線LIL1或LIL2的頂表面。
上部互連線UIL可包括線結構FMS及通孔結構VCS。通孔結構VCS可包括通孔部分VIP及障壁部分BAP。通孔結構VCS的通孔部分VIP可完全填充通孔孔洞VIH。由於通孔孔洞VIH僅填充有通孔部分VIP，因此通孔部分VIP可與第四層間絕緣層140直接接觸。通孔部分VIP的底表面可與下部互連線LIL1或LIL2的藉由通孔孔洞VIH暴露出的頂表面接觸。
通孔結構VCS的障壁部分BAP可設置於線溝槽LTR中。障壁部分BAP可覆蓋線溝槽LTR的內表面。即，障壁部分BAP可與第四層間絕緣層140直接接觸。線結構FMS可設置於線溝槽LTR的除障壁部分BAP以外的其餘空間中。
在實施例中，線結構FMS可包括第一導電層MEP1及第二導電層MEP2。第一導電層MEP1可夾置於障壁部分BAP與第二導電層MEP2之間。第一導電層MEP1可具有U狀截面。第一導電層MEP1可改善第二導電層MEP2與障壁部分BAP之間的黏合性質。
在構成上部互連線UIL的導電層中，第二導電層MEP2可具有最大的體積。第二導電層MEP2可包含具有相對低的電阻率的金屬材料。第一導電層MEP1及第二導電層MEP2可由選自由銅（Cu）、鈷（Co）、釕（Ru）、鎢（W）、鉬（Mo）、鋁（Al）、銀（Ag）及金（Au）組成的群組的不同金屬材料形成或者包含選自由銅（Cu）、鈷（Co）、釕（Ru）、鎢（W）、鉬（Mo）、鋁（Al）、銀（Ag）及金（Au）組成的群組的不同金屬材料。舉例而言，第一導電層MEP1可由鈷（Co）形成或者包含鈷（Co），且第二導電層MEP2可由銅（Cu）形成或者包含銅（Cu）。
在實施例中，第一導電層MEP1可自線結構FMS省略。舉例而言，線結構FMS可僅由單一導電層（例如，第二導電層MEP2）構成。
與第四層間絕緣層140接觸的障壁部分BAP的厚度可隨著其在朝下的方向上行進而增加。舉例而言，障壁部分BAP的位於線溝槽LTR的上部區處的第一部分可具有第一厚度T1。障壁部分BAP的位於線溝槽LTR的中間區處的第二部分可具有第二厚度T2。障壁部分BAP的位於線溝槽LTR的下部區處及/或鄰近於通孔部分VIP的第三部分可具有第三厚度T3。此處，第二厚度T2可大於第一厚度T1，且第三厚度T3可大於第二厚度T2。換言之，與第四層間絕緣層140接觸的障壁部分BAP的厚度可在朝向通孔部分VIP的方向上增加。
通孔結構VCS（例如，其通孔部分VIP）可包括具有突出於通孔部分VIP的側壁上方的形狀的突出部分PTP。突出部分PTP可在第三方向D3上朝向線結構FMS的中心凸形地突出。突出部分PTP的寬度W3可隨著其在第三方向D3上行進而減小。突出部分PTP（例如，其最高點）可位於高於線溝槽LTR的底部BOT且高於障壁部分BAP的下部部分的水平高度處。舉例而言，突出部分PTP的最高點可高於障壁部分BAP的具有第三厚度T3的第三部分，且高於障壁部分BAP的位於線溝槽LTR的底部BOT上的第四部分。
由於突出部分PTP的存在，通孔結構VCS與線結構FMS之間的接觸表面可具有凸形輪廓。即，通孔結構VCS與線結構FMS之間的接觸表面的面積可藉由突出部分PTP而增加。由於接觸面積的增加，通孔結構VCS與線結構FMS之間的電阻可減小。
由於通孔結構VCS被形成為以完全填充通孔孔洞VIH，因此突出部分PTP可設置於線溝槽LTR中。因此，相較於通孔孔洞VIH而言，如在圖2C所示部分N中所示，突出部分PTP可具有水平擴展的形狀。在此種情形中，通孔結構VCS與線結構FMS之間的接觸面積可增加，且因此，其間的電阻可進一步減小。另外，由於形成通孔結構VCS以完全填充通孔孔洞VIH，因此線溝槽LTR可更容易地利用線結構FMS來填充。因此，可阻止/防止在製造半導體元件的製程中出現製程缺陷。
通孔結構VCS的障壁部分BAP可用作阻止/防止線結構FMS中的金屬元素擴散至第四層間絕緣層140中的障壁圖案。為改善障壁部分BAP的障壁功能，障壁部分BAP可被設置成具有相對高的氮濃度。為改善通孔部分VIP作為低電阻接觸組件的功能，通孔部分VIP可由無氮材料形成，或者可被形成為具有相對低的氮濃度。夾置於線結構FMS與第四層間絕緣層140之間的障壁部分BAP的氮濃度的範圍可介於1原子%至20原子%。通孔部分VIP的氮濃度的範圍可介於0原子%至1原子%。
圖4是示出在第四方向D4上量測的圖3所示通孔結構VCS的氮濃度的曲線圖。第四方向D4可為與第三方向D3相反的方向。參照圖4，氮濃度在第四方向D4上自通孔結構VCS的障壁部分BAP朝向通孔部分VIP降低。障壁部分BAP的氮濃度可高於通孔部分VIP的氮濃度。
在本實施例中，障壁部分BAP可被形成為包含氮（N）原子，且在此種情形中，用作障壁圖案的障壁部分BAP可具有作為阻止/防止金屬擴散問題的障壁的極佳功能。相比之下，通孔部分VIP可被形成為使得其不包含氮（N），且在此種情形中，用作通孔插塞的通孔部分VIP可具有作為低電阻接觸組件的極佳功能。
圖5、圖7、圖9、圖11及圖13是示出根據本發明概念實施例的製造半導體元件的方法的平面圖。圖6、圖8A、圖10A、圖12A及圖14A是沿圖5、圖7、圖9、圖11及圖13所示的線A-A’分別截取的剖視圖。圖8B、圖10B、圖12B及圖14B是沿圖7、圖9、圖11及圖13所示的線B-B’分別截取的剖視圖。圖10C、圖12C及圖14C是沿圖9、圖11及圖13所示的線C-C’分別截取的剖視圖。圖10D、圖12D及圖14D是沿圖9、圖11及圖13所示的線D-D’分別截取的剖視圖。圖15至圖17是根據本發明概念實施例的示出圖14A所示部分M及圖14C所示部分N且示出形成上部互連線的方法的剖視圖。
參照圖5及圖6，可提供包括第一主動區PR及第二主動區NR的基板100。第一主動區PR及第二主動區NR可界定基板100上的邏輯單元LC。
可藉由對基板100進行圖案化來形成第一主動圖案AP1及第二主動圖案AP2。可在第一主動區PR上形成第一主動圖案AP1，且可在第二主動區NR上形成第二主動圖案AP2。可在第一主動圖案AP1之間及第二主動圖案AP2之間形成第一溝槽TR1。可藉由對基板100的位於第一主動區PR與第二主動區NR之間的部分進行圖案化來形成第二溝槽TR2。可將第二溝槽TR2形成為具有較第一溝槽TR1的深度大的深度。
可在基板100上在第一溝槽TR1及第二溝槽TR2中形成（例如，以填充第一溝槽TR1及第二溝槽TR2）元件隔離層ST。元件隔離層ST可由絕緣材料（例如，氧化矽）形成或者包含絕緣材料（例如，氧化矽）。可使元件隔離層ST凹陷以暴露出第一主動圖案AP1及第二主動圖案AP2的上部部分。舉例而言，第一主動圖案AP1及第二主動圖案AP2的上部部分可在元件隔離層ST上方垂直地突出。
參照圖7、圖8A及圖8B，可形成犧牲圖案PP以與第一主動圖案AP1及第二主動圖案AP2交叉。可將犧牲圖案PP形成為具有在第一方向D1上延伸的線形狀或條形狀。可將犧牲圖案PP形成為使得其在第二方向D2上佈置並且以恆定節距彼此間隔開。
詳言之，犧牲圖案PP的形成可包括：在基板100上形成犧牲層；在犧牲層上形成硬遮罩圖案MA；以及使用硬遮罩圖案MA作為蝕刻遮罩對犧牲層進行圖案化。犧牲層可由多晶矽形成或者包含多晶矽。
可在犧牲圖案PP中的每一者的兩個側表面上形成一對閘極間隔件GS。閘極間隔件GS的形成可包括：在基板100上共形地形成閘極間隔件層；以及各向異性地蝕刻閘極間隔件層。在實施例中，閘極間隔件層可由SiCN、SiCON或SiN中的至少一者形成或者包含SiCN、SiCON或SiN中的至少一者。在某些實施例中，閘極間隔件層可為包括SiCN、SiCON或SiN層中的至少兩者的多層式結構。
參照圖9及圖10A至圖10D，可在第一主動圖案AP1的上部部分中形成第一源極/汲極圖案SD1。可在犧牲圖案PP中的每一者的兩側處形成一對第一源極/汲極圖案SD1。
詳言之，可藉由使用硬遮罩圖案MA及閘極間隔件GS作為蝕刻遮罩蝕刻第一主動圖案AP1的上部部分來形成第一凹陷區RSR1。可在蝕刻第一主動圖案AP1的上部部分期間使第一主動圖案AP1之間的元件隔離層ST凹陷（例如，參見圖10C）。
可藉由使用第一主動圖案AP1的第一凹陷區RSR1的內側表面作為晶種層實行選擇性磊晶生長製程來形成第一源極/汲極圖案SD1。作為形成第一源極/汲極圖案SD1的結果，可在每對第一源極/汲極圖案SD1之間界定第一通道圖案CH1。在實施例中，選擇性磊晶生長製程可包括化學氣相沈積（chemical vapor deposition，CVD）製程或分子束磊晶（molecular beam epitaxy，MBE）製程。第一源極/汲極圖案SD1可包含晶格常數大於基板100中的半導體元素的晶格常數的半導體元素（例如，SiGe）。第一源極/汲極圖案SD1中的每一者可為包括多個半導體層的多層式結構。
在實施例中，可在選擇性磊晶生長製程期間原位摻雜第一源極/汲極圖案SD1。在某些實施例中，在形成第一源極/汲極圖案SD1之後，可將雜質注射至第一源極/汲極圖案SD1中。可將第一源極/汲極圖案SD1摻雜成具有第一導電性類型（例如，p型）。
可在第二主動圖案AP2上形成第二源極/汲極圖案SD2。可在犧牲圖案PP中的每一者的兩側處形成一對第二源極/汲極圖案SD2。
詳言之，可藉由使用硬遮罩圖案MA及閘極間隔件GS作為蝕刻遮罩蝕刻第二主動圖案AP2的上部部分來形成第二凹陷區RSR2。可藉由實行使用第二主動圖案AP2的第二凹陷區RSR2的內側表面作為晶種層的選擇性磊晶生長製程形成第二源極/汲極圖案SD2。作為形成第二源極/汲極圖案SD2的結果，第二通道圖案CH2可界定於每對第二源極/汲極圖案SD2之間。在實施例中，第二源極/汲極圖案SD2可包含與基板100相同的半導體元素（例如，Si）。可將第二源極/汲極圖案SD2摻雜成具有第二導電性類型（例如，n型）。
可藉由不同的製程依序形成第一源極/汲極圖案SD1與第二源極/汲極圖案SD2。即，可不同時形成第一源極/汲極圖案SD1與第二源極/汲極圖案SD2。
參照圖11及圖12A至圖12D，可將第一層間絕緣層110形成為覆蓋第一源極/汲極圖案SD1及第二源極/汲極圖案SD2、硬遮罩圖案MA及閘極間隔件GS。在實施例中，第一層間絕緣層110可由氧化矽形成或者包含氧化矽。
可對第一層間絕緣層110進行平坦化以暴露出犧牲圖案PP的頂表面。可使用回蝕或化學機械研磨（chemical mechanical polishing，CMP）製程來實行對第一層間絕緣層110的平坦化。在實施例中，可實行平坦化製程，以完全移除硬遮罩圖案MA。因此，第一層間絕緣層110可具有與犧牲圖案PP的頂表面及閘極間隔件GS的頂表面共面的頂表面。
可分別利用閘電極GE替換犧牲圖案PP。舉例而言，可選擇性地移除被暴露出的犧牲圖案PP。作為移除犧牲圖案PP的結果，可形成中空空間。可在中空空間中的每一者中形成閘極絕緣層GI、閘電極GE及閘極頂蓋圖案GP。閘電極GE可包括第一金屬圖案及位於第一金屬圖案上的第二金屬圖案。第一金屬圖案可由能夠調節電晶體的臨限電壓的功函數金屬形成，且第二金屬圖案可由電阻低的金屬材料形成。
可在第一層間絕緣層110上形成第二層間絕緣層120。第二層間絕緣層120可由氧化矽形成或者包含氧化矽。可將主動接觸件AC形成為穿透第二層間絕緣層120及第一層間絕緣層110，且電性連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。可將閘極接觸件GC形成為穿透第二層間絕緣層120及閘極頂蓋圖案GP，且電性連接至閘電極GE。
可沿邏輯單元LC的在第二方向D2上彼此相對的兩側形成一對分割結構DB。可將分割結構DB形成為與形成於邏輯單元LC的兩側處的閘電極GE重疊。舉例而言，分割結構DB的形成可包括：形成經由第一層間絕緣層110及第二層間絕緣層120以及閘電極GE延伸至第一主動圖案AP1及第二主動圖案AP2中的孔洞；以及然後利用絕緣層填充所述孔洞。
參照圖13及圖14A至圖14D，可在第二層間絕緣層120上形成第三層間絕緣層130。可在第三層間絕緣層130中形成第一金屬層M1。第一金屬層M1的形成可包括形成第一下部互連線LIL1、第二下部互連線LIL2及下部通孔VI。
可在第一金屬層M1上形成蝕刻終止層ESL。可在蝕刻終止層ESL上形成第四層間絕緣層140。可藉由對第四層間絕緣層140進行圖案化來形成互連孔洞UIH。可使用微影製程來形成互連孔洞UIH。
互連孔洞UIH中的每一者可包括線溝槽LTR及通孔孔洞VIH。可藉由使第四層間絕緣層140的上部部分凹陷來形成線溝槽LTR。可藉由對線溝槽LTR另外實行蝕刻製程來形成自線溝槽LTR朝向第一金屬層M1垂直地延伸的通孔孔洞VIH。可將通孔孔洞VIH形成為局部地暴露出下部互連線LIL1或LIL2的頂表面。
重新參照圖1及圖2A至圖2D，可藉由利用導電材料填充互連孔洞UIH來形成上部互連線UIL。詳言之，上部互連線UIL的形成可包括在互連孔洞UIH中形成通孔結構VCS以及在通孔結構VCS上形成線結構FMS以填充線溝槽LTR。可藉由雙鑲嵌製程形成根據本實施例的上部互連線UIL。
將參照圖15至圖17更詳細地闡述根據本發明概念實施例的形成上部互連線UIL的方法。
參照圖15，可形成自線溝槽LTR朝向第二下部互連線LIL2延伸的通孔孔洞VIH。線溝槽LTR及通孔孔洞VIH可構成單一孔洞（即，互連孔洞UIH）。在實施例中，可在形成通孔孔洞VIH之前形成線溝槽LTR。在另一實施例中，可在形成線溝槽LTR之前形成通孔孔洞VIH。可將通孔孔洞VIH形成為穿透蝕刻終止層ESL。因此，第二下部互連線LIL2的覆蓋有蝕刻終止層ESL的頂表面LILt可藉由通孔孔洞VIH暴露出。
參照圖16，可在第二下部互連線LIL2的頂表面LILt上選擇性地沈積填充通孔孔洞VIH的通孔部分VIP。可藉由在抑制金屬前驅物在第四層間絕緣層140上的沈積的同時在第二下部互連線LIL2上選擇性地沈積金屬前驅物（即，金屬圖案）的製程來形成通孔部分VIP。因此，可不在通孔孔洞VIH的內表面ISW1上（即，在第四層間絕緣層140上）沈積用於形成通孔部分VIP的金屬前驅物。即，當形成通孔部分VIP時，可在第三方向D3上自第二下部互連線LIL2的頂表面LILt生長通孔部分VIP。
在實施例中，通孔部分VIP的選擇性沈積可包括控制用於沈積製程的製程條件。舉例而言，可在相對低的壓力下實行通孔部分VIP的沈積製程。在通孔部分VIP的沈積製程中，可控制製程條件，進而使得金屬圖案上的沈積速率高於矽絕緣層上的沈積速率。通孔部分VIP的沈積製程可包括重複沈積及蝕刻金屬層的步驟，且在此種情形中，通孔部分VIP可僅選擇性地沈積於第二下部互連線LIL2的頂表面LILt上。
在實施例中，通孔部分VIP的選擇性沈積可包括在互連孔洞UIH的內表面（即，第四層間絕緣層140的表面）上提供抑制劑。抑制劑可選擇性地吸附於矽絕緣層上，但不吸附於金屬圖案（例如第二下部互連線LIL2）上。藉由抑制劑的吸附形成的金屬沈積抑制層可為單層或具有為1奈米或小於1奈米的厚度的層。金屬沈積抑制層可阻止/防止用於形成通孔部分VIP的金屬前驅物被吸附於其頂表面上。因此，通孔部分VIP可僅沈積於第二下部互連線LIL2的頂表面LILt上。
由於通孔部分VIP是以其在第三方向D3上在第二下部互連線LIL2上生長的方式形成，因此通孔部分VIP可具有在第三方向D3上突出的上部部分（即，突出部分PTP）。突出部分PTP可填充線溝槽LTR的至少一個區。
通孔部分VIP可由可在其間無障壁金屬的情況下直接形成於第四層間絕緣層140上的金屬材料（例如，鉬（Mo）、釕（Ru）、鎢（W）、鈷（Co）或作為其組合提供的二元金屬）形成或者包含所述金屬材料。
參照圖17，可在通孔部分VIP上均勻地形成障壁部分BAP。障壁部分BAP可藉由以均勻方式實行的均勻沈積製程形成，而非藉由對金屬圖案選擇性地實行的選擇性沈積製程形成。障壁部分BAP可不僅沈積於通孔部分VIP的頂表面上，而且沈積於線溝槽LTR的內表面ISW2（即，第四層間絕緣層140的表面）上。可藉由共形CVD製程沈積障壁部分BAP。
在實施例中，障壁部分BAP的沈積可包括改變沈積通孔部分VIP的製程的製程條件。舉例而言，可首先實行通孔部分VIP的沈積製程，且然後，可在相對高的壓力條件下實行障壁部分BAP的沈積製程。換言之，藉由改變通孔部分VIP的沈積製程（即，選擇性沈積製程）的製程條件，可連續地實行障壁部分BAP的沈積製程（即，均勻沈積製程）。可將障壁部分BAP的沈積製程的製程條件控制成使得金屬圖案上的沈積速率具有與矽絕緣層上的沈積速率相似的值。
在實施例中，障壁部分BAP的沈積可包括選擇性地移除互連孔洞UIH的內表面上的金屬沈積抑制層。在其中在移除上述金屬沈積抑制層之後實行障壁部分BAP的沈積製程的情形中，障壁部分BAP亦可沈積於線溝槽LTR的內表面ISW2（即，第四層間絕緣層140的表面）上。
在實施例中，可在沈積障壁部分BAP期間或之後實行氮摻雜製程。作為實例，在障壁部分BAP的沈積製程期間，可供應氮（N）作為源材料，且在此種情形中，可以原位方式實行氮摻雜製程。作為另一實例，在障壁部分BAP的沈積製程之後，可對障壁部分BAP實行氮離子植入製程。可使用電漿來實行離子植入製程。
由於對障壁部分BAP實行氮注射製程，因此障壁部分BAP可具有高於通孔部分VIP的氮濃度，如參照圖4所述。因此，可將障壁部分BAP形成為包含氮（N）原子，且在此種情形中，可使用障壁部分BAP作為更有效地阻止/防止將在後續步驟中形成的線結構FMS中的金屬問題的障壁圖案。相比之下，可將通孔部分VIP形成為使得其不包含任何氮（N），且在此種情形中，可將通孔部分VIP的電阻控制為低值且改善通孔部分VIP的接觸插塞性質。然而，在實施例中，可省略障壁部分BAP上的前述氮注射製程。
可在通孔部分VIP上形成障壁部分BAP，以覆蓋線溝槽LTR的內表面ISW2。亦可將障壁部分BAP形成為覆蓋線溝槽LTR的底部BOT。障壁部分BAP可由與通孔部分VIP相同的金屬材料形成。因此，障壁部分BAP與通孔部分VIP一起可構成作為單一物體提供的通孔結構VCS。
隨著距通孔部分VIP的距離減小，障壁部分BAP的厚度可逐漸增加。如先前參照圖3所述，障壁部分BAP可在相對遠離通孔部分VIP的位置處具有第一厚度T1，在相對靠近通孔部分VIP的位置處具有第三厚度T3，且在其間的位置處具有第二厚度T2。第二厚度T2可大於第一厚度T1，且第三厚度T3可大於第二厚度T2。在其中障壁部分BAP在通孔部分VIP上的沈積速率高於在第四層間絕緣層140上的沈積速率的情形中，障壁部分BAP可如上所述具有在朝向通孔部分VIP的方向上增加的厚度。
重新參照圖3，可在障壁部分BAP上形成線結構FMS。線結構FMS的形成可包括在障壁部分BAP上共形地形成第一導電層MEP1以及在第一導電層MEP1上形成第二導電層MEP2。第一導電層MEP1及第二導電層MEP2可由選自由銅（Cu）、鈷（Co）、釕（Ru）、鎢（W）、鉬（Mo）、鋁（Al）、銀（Ag）及金（Au）組成的群組的不同金屬材料形成或者包含選自由銅（Cu）、鈷（Co）、釕（Ru）、鎢（W）、鉬（Mo）、鋁（Al）、銀（Ag）及金（Au）組成的群組的不同金屬材料。舉例而言，第一導電層MEP1可由鈷（Co）形成或者包含鈷（Co），且第二導電層MEP2可由銅（Cu）形成或者包含銅（Cu）。
圖18至圖20是剖視圖，其中的每一者示出根據本發明概念實施例的半導體元件的部分（例如，圖2A所示部分M及圖2C所示部分N）。在以下說明中，為簡潔起見，先前參照圖1、圖2A至圖2D及圖3闡述的組件可由相同的參考編號辨識，而不再對其予以贅述。
參照圖18，通孔結構VCS的通孔部分VIP可不填充通孔孔洞VIH的一部分（例如，上部部分）。線結構FMS的下部部分可填充通孔孔洞VIH的未被通孔部分VIP填充的上部部分。即，線結構FMS的至少部分可延伸至通孔孔洞VIH中。突出部分PTP的最上部分可位於低於線溝槽LTR的底部BOT的水平高度處。
參照圖19，線結構FMS可僅包括第二導電層MEP2。即，先前參照圖3闡述的第一導電層MEP1可自根據本實施例的線結構FMS省略。在實施例中，線結構FMS可包括直接形成於障壁部分BAP上的銅（Cu）圖案。
參照圖20，障壁部分BAP可具有實質上均勻的厚度，而無論其是否鄰近於通孔部分VIP定位。舉例而言，障壁部分BAP的位於線溝槽LTR的上部區中的上部部分可具有第一厚度T1。障壁部分BAP的位於線溝槽LTR的下部區中及/或鄰近於通孔部分VIP的下部部分亦可具有第一厚度T1。
圖21是沿圖1所示的線D-D’截取以示出根據本發明概念實施例的半導體元件的剖視圖。在以下說明中，為簡潔起見，先前參照圖1、圖2A至圖2D及圖3闡述的組件可由相同的參考編號辨識，而不再對其予以贅述。
參照圖21，第二金屬層M2可包括第一上部互連線UIL1及超級通孔SVI。第一上部互連線UIL1中的每一者可被配置成具有與先前參照圖1、圖2A至圖2D及圖3闡述的上部互連線UIL實質上相同的特徵。
超級通孔SVI可被設置成穿透第四層間絕緣層140。超級通孔SVI可自第四層間絕緣層140的頂表面延伸至第二下部互連線LIL2的頂表面。超級通孔SVI可由與第一上部互連線UIL1的通孔結構VCS相同的材料形成或者包含與第一上部互連線UIL1的通孔結構VCS相同的材料。超級通孔SVI的直徑可小於通孔結構VCS的直徑。
超級通孔SVI與通孔結構VCS可同時形成。由於不同於通孔結構VCS，超級通孔SVI不需要填充線溝槽LTR，因此超級通孔SVI可完全填充穿透第四層間絕緣層140的超級通孔孔洞SVH。
第二金屬層M2上可設置有第三金屬層M3。第三金屬層M3可設置於第五層間絕緣層150中。第三金屬層M3可包括第二上部互連線UIL2。第二上部互連線UIL2亦可包括通孔結構VCS及位於通孔結構VCS上的線結構FMS。第二上部互連線UIL2中的至少一者的通孔結構VCS可連接至超級通孔SVI。因此，第二上部互連線UIL2中的所述至少一者可在垂直的第三方向D3上電性連接至第二下部互連線LIL2。
圖22A至圖22D是沿圖1所示的線A-A’、B-B’、C-C’及D-D’分別截取以示出根據本發明概念實施例的半導體元件的剖視圖。在以下說明中，為簡潔起見，先前參照圖1及圖2A至圖2D闡述的組件可由相同的參考編號辨識，而不再對其予以贅述。
參照圖1及圖22A至圖22D，可提供包括第一主動區PR及第二主動區NR的基板100。元件隔離層ST可設置於基板100上。元件隔離層ST可在基板100的上部部分中界定第一主動圖案AP1及第二主動圖案AP2。元件隔離層ST可填充第一主動圖案AP1與第二主動圖案AP2之間的溝槽TR。第一主動圖案AP1及第二主動圖案AP2可分別界定於第一主動區PR及第二主動區NR上。
第一主動圖案AP1可包括垂直堆疊的第一通道圖案CH1。堆疊的第一通道圖案CH1可在第三方向D3上彼此間隔開。堆疊的第一通道圖案CH1可彼此垂直地重疊。第二主動圖案AP2可包括垂直堆疊的第二通道圖案CH2。堆疊的第二通道圖案CH2可在第三方向D3上彼此間隔開。堆疊的第二通道圖案CH2可彼此垂直地重疊。第一通道圖案CH1及第二通道圖案CH2可由矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者形成或者包含矽（Si）、鍺（Ge）或矽鍺（SiGe）中的至少一者。
第一主動圖案AP1可更包括第一源極/汲極圖案SD1。堆疊的第一通道圖案CH1可夾置於每對鄰近的第一源極/汲極圖案SD1之間。堆疊的第一通道圖案CH1可將每對鄰近的第一源極/汲極圖案SD1彼此連接。
第二主動圖案AP2可更包括第二源極/汲極圖案SD2。堆疊的第二通道圖案CH2可夾置於每對鄰近的第二源極/汲極圖案SD2之間。堆疊的第二通道圖案CH2可將每對鄰近的第二源極/汲極圖案SD2彼此連接。
閘電極GE可被設置成與第一通道圖案CH1及第二通道圖案CH2交叉且在第一方向D1上延伸。閘電極GE可與第一通道圖案CH1及第二通道圖案CH2垂直地重疊。閘電極GE的相對的側表面上可設置有一對閘極間隔件GS。閘極頂蓋圖案GP可設置於閘電極GE上。
閘電極GE可被設置成環繞第一通道圖案CH1及第二通道圖案CH2中的每一者（例如，參見圖22D）。舉例而言，閘電極GE可被設置成面對第一通道圖案CH1及第二通道圖案CH2中的每一者的頂表面、底表面及相對的側表面。根據本實施例的電晶體可為其中閘電極GE被設置成三維地環繞通道圖案CH1或CH2的三維場效電晶體（例如，多橋通道場效電晶體（multi-bridge-channel FET，MBCFET）或閘極全環繞場效電晶體（gate-all-around FET，GAAFET））。
閘極絕緣層GI可設置於第一通道圖案CH1及第二通道圖案CH2中的每一者與閘電極GE之間。閘極絕緣層GI可被設置成環繞第一通道圖案CH1及第二通道圖案CH2中的每一者。
在第二主動區NR上，閘極絕緣層GI與第二源極/汲極圖案SD2之間可夾置有絕緣圖案IP。閘電極GE可藉由閘極絕緣層GI及絕緣圖案IP與第二源極/汲極圖案SD2間隔開。在實施例中，可在第一主動區PR上省略絕緣圖案IP。
第一層間絕緣層110及第二層間絕緣層120可設置於基板100上。主動接觸件AC可被設置成穿透第一層間絕緣層110及第二層間絕緣層120，且分別連接至第一源極/汲極圖案SD1及第二源極/汲極圖案SD2。閘極接觸件GC可被設置成穿透第二層間絕緣層120及閘極頂蓋圖案GP且連接至閘電極GE。
第三層間絕緣層130可設置於第二層間絕緣層120上。第四層間絕緣層140可設置於第三層間絕緣層130上。第一金屬層M1可設置於第三層間絕緣層130中。第二金屬層M2可設置於第四層間絕緣層140中。第一金屬層M1及第二金屬層M2可與參照圖1、圖2A至圖2D及圖3闡述的先前實施例中的第一金屬層M1及第二金屬層M2實質上相同。
圖23是示出根據本發明概念實施例的半導體元件的平面圖。圖24A至圖24D是沿圖23所示的線A-A’、B-B’、C-C’及D-D’分別截取的剖視圖。在以下說明中，為簡潔起見，先前參照圖1及圖2A至圖2D闡述的組件可由相同的參考編號辨識，而不再對其予以贅述。
參照圖23及圖24A至圖24D，邏輯單元LC可設置於基板100上。邏輯單元LC可包括構成邏輯元件的垂直型電晶體及將垂直型電晶體彼此連接的互連線。
基板100上的邏輯單元LC可包括第一主動區PR及第二主動區NR。第一主動區PR及第二主動區NR可由形成於基板100的上部部分中的溝槽TR界定。第一主動區PR與第二主動區NR可在第一方向D1上彼此間隔開。
第一主動區PR上可設置有第一下部磊晶圖案SOP1，且第二主動區NR上可設置有第二下部磊晶圖案SOP2。當在平面圖中觀察時，第一下部磊晶圖案SOP1可在第三方向D3上與第一主動區PR重疊，且第二下部磊晶圖案SOP2可在第三方向D3上與第二主動區NR重疊。第一下部磊晶圖案SOP1及第二下部磊晶圖案SOP2可為藉由選擇性磊晶生長製程形成的磊晶圖案。第一下部磊晶圖案SOP1可設置於基板100的第三凹陷區RSR3中，且第二下部磊晶圖案SOP2可設置於基板100的第四凹陷區RSR4中。
第一主動圖案AP1可設置於第一主動區PR上，且第二主動圖案AP2可設置於第二主動區NR上。第一主動圖案AP1及第二主動圖案AP2中的每一者可為垂直地突出的鰭圖案。當在平面圖中觀察時，第一主動圖案AP1及第二主動圖案AP2中的每一者可為在第一方向D1上延伸的條狀圖案。第一主動圖案AP1可在第二方向D2上佈置，且第二主動圖案AP2可在第二方向D2上佈置。
第一主動圖案AP1中的每一者可包括自第一下部磊晶圖案SOP1垂直地突出的第一通道圖案CHP1及設置於第一通道圖案CHP1上的第一上部磊晶圖案DOP1。第二主動圖案AP2中的每一者可包括自第二下部磊晶圖案SOP2垂直地突出的第二通道圖案CHP2以及設置於第二通道圖案CHP2上的第二上部磊晶圖案DOP2。
元件隔離層ST可設置於基板100上以填充溝槽TR。元件隔離層ST可覆蓋第一下部磊晶圖案SOP1及第二下部磊晶圖案SOP2的頂表面。第一主動圖案AP1及第二主動圖案AP2可在元件隔離層ST上方垂直地突出。
閘電極GE可設置於元件隔離層ST上，且可在第一方向D1上延伸以彼此平行。閘電極GE可在第二方向D2上佈置。閘電極GE可環繞第一主動圖案AP1的第一通道圖案CHP1，且可環繞第二主動圖案AP2的第二通道圖案CHP2。舉例而言，第一主動圖案AP1的第一通道圖案CHP1可具有第一側表面SW1至第四側表面SW4。第一側表面SW1與第二側表面SW2可在第二方向D2上彼此相對，且第三側表面SW3與第四側表面SW4可在第一方向D1上彼此相對。閘電極GE可設置於第一側表面SW1至第四側表面SW4上。舉例而言，閘電極GE可包圍第一側表面SW1至第四側表面SW4。
閘極絕緣層GI可夾置於閘電極GE與第一通道圖案CHP1及第二通道圖案CHP2中的每一者之間。閘極絕緣層GI可覆蓋閘電極GE的底表面及內側表面。舉例而言，閘極絕緣層GI可直接覆蓋第一主動圖案AP1的第一側表面SW1至第四側表面SW4。
第一上部磊晶圖案DOP1及第二上部磊晶圖案DOP2可在閘電極GE上方垂直地突出。閘電極GE的頂表面可低於第一上部磊晶圖案DOP1及第二上部磊晶圖案DOP2中的每一者的底表面。換言之，第一主動圖案AP1及第二主動圖案AP2中的每一者可具有自基板100垂直地突出且穿透閘電極GE的結構。
根據本實施例的半導體元件可包括其中載子在第三方向D3上移動的垂直型電晶體。舉例而言，在其中藉由向閘電極GE施加電壓來接通電晶體的情形中，載子可經由通道圖案CHP1或CHP2自下部磊晶圖案SOP1或SOP2移動至上部磊晶圖案DOP1或DOP2。在本實施例中，閘電極GE可被設置成完全環繞通道圖案CHP1或CHP2的側表面SW1至SW4。在本實施例中，電晶體可為具有閘極全環繞結構的三維場效電晶體（例如，垂直場效電晶體（vertical FET，VFET））。由於閘電極被設置成完全環繞通道圖案，因此半導體元件可具有極佳的電性特性。
元件隔離層ST上可設置有間隔件SPC，以覆蓋閘電極GE以及第一主動圖案AP1及第二主動圖案AP2。間隔件SPC可包含氮化矽層或氮氧化矽層。間隔件SPC可包括下部間隔件LS、上部間隔件US及位於下部間隔件LS與上部間隔件US之間的閘極間隔件GS。
下部間隔件LS可直接覆蓋元件隔離層ST的頂表面。閘電極GE可藉由下部間隔件LS在第三方向D3上與元件隔離層ST間隔開。閘極間隔件GS可覆蓋閘電極GE中的每一者的頂表面及外側表面。上部間隔件US可覆蓋第一上部磊晶圖案DOP1及第二上部磊晶圖案DOP2的側表面。然而，上部間隔件US可不覆蓋第一上部磊晶圖案DOP1及第二上部磊晶圖案DOP2的頂表面。
第一層間絕緣層110可設置於間隔件SPC上。第一層間絕緣層110可具有與第一上部磊晶圖案DOP1及第二上部磊晶圖案DOP2的頂表面實質上共面的頂表面。第二層間絕緣層至第四層間絕緣層120、130及140可依序堆疊於第一層間絕緣層110上。第二層間絕緣層120可覆蓋第一上部磊晶圖案DOP1及第二上部磊晶圖案DOP2的頂表面。
至少一個第一主動接觸件AC1可被設置成穿透第二層間絕緣層120且耦合至第一上部磊晶圖案DOP1及第二上部磊晶圖案DOP2。至少一個第二主動接觸件AC2可被設置成依序穿透第二層間絕緣層120、第一層間絕緣層110、下部間隔件LS及元件隔離層ST且耦合至第一下部磊晶圖案SOP1及第二下部磊晶圖案SOP2。閘極接觸件GC可被設置成依序穿透第二層間絕緣層120、第一層間絕緣層110及閘極間隔件GS且耦合至閘電極GE。第一主動接觸件AC1及第二主動接觸件AC2以及閘極接觸件GC可具有與第二層間絕緣層120的頂表面實質上共面的頂表面。
第一主動接觸件AC1中的每一者可在第二方向D2上延伸且可連接至至少一個上部磊晶圖案DOP1或DOP2。第二主動接觸件AC2中的一者可設置於第一下部互連線LIL1下方且與第一下部互連線LIL1垂直地重疊。第二主動接觸件AC2可為在第二方向D2上延伸的條狀圖案。
當在平面圖中觀察時，閘極接觸件GC可設置於第一主動區PR與第二主動區NR之間。換言之，閘極接觸件GC可在第一主動區PR與第二主動區NR之間耦合至元件隔離層ST上的閘電極GE。
第一金屬層M1可設置於第三層間絕緣層130中。第二金屬層M2可設置於第四層間絕緣層140中。第一金屬層M1及第二金屬層M2可與參照圖1、圖2A至圖2D及圖3闡述的先前實施例中的第一金屬層M1及第二金屬層M2實質上相同。
在根據本發明概念實施例的半導體元件中，互連線的通孔結構可為包括分別用作通孔插塞及障壁層的通孔部分及障壁部分的混合結構。由於通孔部分，可降低互連線的通孔電阻，且由於障壁部分，可阻止/防止金屬擴散發生於互連線的線結構中。因此，可改善半導體元件的電性特性。
儘管已具體示出並闡述了本發明概念的示例性實施例，然而此項技術中具有通常知識者將理解，在不背離隨附申請專利範圍的範圍的條件下，可在本文中作出形式及細節上的變化。
100:基板 110:第一層間絕緣層 120:第二層間絕緣層 130:第三層間絕緣層 140:第四層間絕緣層 150:第五層間絕緣層 A-A’、B-B’、C-C’、D-D’:線 AC:主動接觸件 AC1:第一主動接觸件 AC2:第二主動接觸件 AP1:第一主動圖案 AP2:第二主動圖案 BAP:障壁部分 BM1:第一障壁圖案 BM2:第二障壁圖案 BOT:底部 CB1:第一單元邊界 CB2:第二單元邊界 CH1、CHP1:第一通道圖案/通道圖案 CH2、CHP2:第二通道圖案/通道圖案 D1:第一方向 D2:第二方向 D3:第三方向 D4:第四方向 DB:分割結構 DOP1:第一上部磊晶圖案/上部磊晶圖案 DOP2:第二上部磊晶圖案/上部磊晶圖案 ESL:蝕刻終止層 FM1:第一導電圖案 FM2:第二導電圖案 FMS:線結構 GC:閘極接觸件 GE:閘電極 GI:閘極絕緣層 GP:閘極頂蓋圖案 GS:閘極間隔件 IP:絕緣圖案 ISW1、ISW2:內表面 LC:邏輯單元 LIL1:第一下部互連線/下部互連線 LIL2:第二下部互連線/下部互連線 LILt:頂表面 LS:下部間隔件 LTR:線溝槽 M、N:部分 M1:第一金屬層 M2:第二金屬層 M3:第三金屬層 MA:硬遮罩圖案 MEP1:第一導電層 MEP2:第二導電層 NR:第二主動區 PP:犧牲圖案 PR:第一主動區 PTP:突出部分 RSR1:第一凹陷區 RSR2:第二凹陷區 RSR3:第三凹陷區 RSR4:第四凹陷區 SC:矽化物圖案 SD1:第一源極/汲極圖案/源極/汲極圖案 SD2:第二源極/汲極圖案/源極/汲極圖案 SOP1:第一下部磊晶圖案/下部磊晶圖案 SOP2:第二下部磊晶圖案/下部磊晶圖案 SPC:間隔件 ST:元件隔離層 SVI:超級通孔 SVH:超級通孔孔洞 SW1:第一側表面/側表面 SW2:第二側表面/側表面 SW3:第三側表面/側表面 SW4:第四側表面/側表面 T1:第一厚度 T2:第二厚度 T3:第三厚度 TR:溝槽 TR1:第一溝槽 TR2:第二溝槽 TS1:第一頂表面 TS2:第二頂表面 UIH:互連孔洞 UIL:上部互連線 UIL1:第一上部互連線 UIL2:第二上部互連線 US:上部間隔件 VCS:通孔結構 VDD:汲極電壓 VI:下部通孔 VIH:通孔孔洞 VIP:通孔部分 VSS:源極電壓 W1:第一寬度 W2:第二寬度 W3:寬度
圖1是示出根據本發明概念實施例的半導體元件的平面圖。 圖2A至圖2D是沿圖1所示的線A-A’、B-B’、C-C’及D-D’分別截取的剖視圖。 圖3是示出圖2A所示部分M及圖2C所示部分N的放大剖視圖。 圖4是示出在第四方向上量測的圖3所示通孔結構的氮濃度的曲線圖。 圖5、圖7、圖9、圖11及圖13是示出根據本發明概念實施例的製造半導體元件的方法的平面圖。 圖6、圖8A、圖10A、圖12A及圖14A是沿圖5、圖7、圖9、圖11及圖13所示的線A-A’分別截取的剖視圖。 圖8B、圖10B、圖12B及圖14B是沿圖7、圖9、圖11及圖13所示的線B-B’分別截取的剖視圖。 圖10C、圖12C及圖14C是沿圖9、圖11及圖13所示的線C-C’分別截取的剖視圖。 圖10D、圖12D及圖14D是沿圖9、圖11及圖13所示的線D-D’分別截取的剖視圖。 圖15至圖17是根據本發明概念實施例的示出圖14A所示部分M及圖14C所示部分N且示出形成上部互連線的方法的剖視圖。 圖18至圖20是剖視圖，其中的每一者示出根據本發明概念實施例的半導體元件的部分（例如，圖2A所示部分M及圖2C所示部分N）。 圖21是沿圖1所示的線D-D’截取以示出根據本發明概念實施例的半導體元件的剖視圖。 圖22A至圖22D是沿圖1所示的線A-A’、B-B’、C-C’及D-D’分別截取以示出根據本發明概念實施例的半導體元件的剖視圖。 圖23是示出根據本發明概念實施例的半導體元件的平面圖。 圖24A至圖24D是沿圖23所示的線A-A’、B-B’、C-C’及D-D’分別截取的剖視圖。
100:基板
A-A’、B-B’、C-C’、D-D’:線
AC:主動接觸件
CB1:第一單元邊界
CB2:第二單元邊界
D1:第一方向
D2:第二方向
D3:第三方向
DB:分割結構
GC:閘極接觸件
GE:閘電極
LC:邏輯單元
LIL1:第一下部互連線/下部互連線
LIL2:第二下部互連線/下部互連線
M1:第一金屬層
M2:第二金屬層
NR:第二主動區
PR:第一主動區
UIL:上部互連線
VDD:汲極電壓
VSS:源極電壓

Claims (20)

  1. 一種半導體元件，包括： 電晶體，位於基板上； 第一金屬層，位於所述電晶體上，所述第一金屬層包括電性連接至所述電晶體的下部互連線；以及 第二金屬層，位於所述第一金屬層上， 其中所述第二金屬層包括電性連接至所述下部互連線的上部互連線， 其中所述上部互連線包括： 通孔結構，位於通孔孔洞中；以及 線結構，位於線溝槽中， 其中所述通孔結構包括： 通孔部分，位於所述通孔孔洞中且耦合至所述下部互連線；以及 障壁部分，自所述通孔部分垂直地延伸以覆蓋所述線溝槽的內表面， 其中所述障壁部分位於所述線結構與所述第二金屬層的層間絕緣層之間， 其中所述障壁部分在其上部水平高度處具有第一厚度，且 其中所述障壁部分在鄰近於所述通孔部分的水平高度處具有大於所述第一厚度的第二厚度。
  2. 如請求項1所述的半導體元件，其中所述通孔部分與所述障壁部分包含相同的金屬且作為單一物體整合於一起。
  3. 如請求項1所述的半導體元件，其中所述障壁部分的氮濃度高於所述通孔部分的氮濃度。
  4. 如請求項3所述的半導體元件，其中所述障壁部分的所述氮濃度的範圍介於1原子%至20原子%。
  5. 如請求項1所述的半導體元件，其中所述通孔結構更包括自所述通孔部分朝向所述線結構垂直地突出的突出部分。
  6. 如請求項5所述的半導體元件，其中所述突出部分的最高點位於高於所述線溝槽的底表面且高於所述障壁部分的下部部分的水平高度處。
  7. 如請求項1所述的半導體元件， 其中所述通孔結構包括鉬（Mo）、釕（Ru）、鎢（W）、鈷（Co）或其二元金屬組合，且 其中所述線結構包含金屬材料，所述金屬材料包括銅（Cu）、鈷（Co）、釕（Ru）、鎢（W）、鉬（Mo）、鋁（Al）、銀（Ag）或金（Au）且不同於所述通孔結構的材料。
  8. 如請求項1所述的半導體元件，其中所述障壁部分在自所述線溝槽的上部部分至所述線溝槽的下部部分的方向上具有增加的厚度。
  9. 如請求項1所述的半導體元件， 其中所述線結構包括第一導電層及位於所述第一導電層上的第二導電層，且 其中所述第一導電層位於所述第二導電層與所述障壁部分之間。
  10. 如請求項1所述的半導體元件，其中所述線結構的至少部分延伸至所述通孔孔洞中。
  11. 一種半導體元件，包括： 電晶體，位於基板上； 第一金屬層，位於所述電晶體上，所述第一金屬層包括電性連接至所述電晶體的下部互連線；以及 第二金屬層，位於所述第一金屬層上， 其中所述第二金屬層包括電性連接至所述下部互連線的上部互連線， 其中所述上部互連線包括： 通孔結構，位於通孔孔洞中；以及 線結構，位於線溝槽中， 其中所述通孔結構包括： 通孔部分，位於所述通孔孔洞中且耦合至所述下部互連線；以及 障壁部分，自所述通孔部分垂直地延伸以覆蓋所述線溝槽的內表面， 其中所述障壁部分位於所述線結構與所述第二金屬層的層間絕緣層之間，且 其中所述障壁部分的氮濃度高於所述通孔部分的氮濃度。
  12. 如請求項11所述的半導體元件，其中所述通孔部分與所述障壁部分包含相同的金屬且作為單一連續物體彼此連接。
  13. 如請求項11所述的半導體元件，其中所述障壁部分的所述氮濃度的範圍介於1原子%至20原子%。
  14. 如請求項11所述的半導體元件，其中所述通孔結構更包括自所述通孔部分朝向所述線結構垂直地突出的突出部分。
  15. 如請求項14所述的半導體元件，其中所述突出部分的最高點位於高於所述線溝槽的底表面且高於所述障壁部分的下部部分的水平高度處。
  16. 一種半導體元件，包括： 基板，包括主動區； 元件隔離層，在所述主動區上界定主動圖案，所述元件隔離層覆蓋所述主動圖案中的每一者的下側表面，所述主動圖案中的每一者的上部部分突出於所述元件隔離層上方； 一對源極/汲極圖案，位於所述主動圖案中的每一者的上部部分中； 通道圖案，位於所述一對源極/汲極圖案之間； 閘電極，在第一方向上延伸以與所述通道圖案交叉； 閘極間隔件，位於所述閘電極的相對的側表面上且與所述閘電極一起在所述第一方向上延伸； 閘極介電層，位於所述閘電極與所述通道圖案之間及所述閘電極與所述閘極間隔件之間； 閘極頂蓋圖案，位於所述閘電極的頂表面上且與所述閘電極一起在所述第一方向上延伸； 第一層間絕緣層，位於所述閘極頂蓋圖案上； 主動接觸件，穿透所述第一層間絕緣層且電性連接至所述一對源極/汲極圖案中的至少一者； 第一金屬層，位於所述第一層間絕緣層上的第二層間絕緣層中； 第二金屬層，位於所述第二層間絕緣層上的第三層間絕緣層中；以及 蝕刻終止層，位於所述第二層間絕緣層與所述第三層間絕緣層之間， 其中所述第一金屬層包括電性連接至所述主動接觸件的下部互連線， 其中所述第二金屬層包括電性連接至所述下部互連線的上部互連線， 其中所述上部互連線包括： 通孔結構，位於通孔孔洞中；以及 線結構，位於線溝槽中， 其中所述通孔結構包括： 通孔部分，位於所述通孔孔洞中，穿透所述蝕刻終止層，且耦合至所述下部互連線；以及 障壁部分，自所述通孔部分垂直地延伸以覆蓋所述線溝槽的內表面， 其中所述障壁部分位於所述線結構與所述第三層間絕緣層之間，且 其中所述通孔部分與所述障壁部分包含相同的金屬且作為單一物體整合於一起。
  17. 如請求項16所述的半導體元件， 其中所述障壁部分在其上部水平高度處具有第一厚度，且 其中所述障壁部分在鄰近於所述通孔部分的水平高度處具有大於所述第一厚度的第二厚度。
  18. 如請求項16所述的半導體元件，其中所述障壁部分的氮濃度高於所述通孔部分的氮濃度。
  19. 如請求項16所述的半導體元件，其中所述通孔結構更包括自所述通孔部分朝向所述線結構垂直地突出的突出部分。
  20. 如請求項16所述的半導體元件， 其中所述線結構包括第一導電層及位於所述第一導電層上的第二導電層，且 其中所述第一導電層位於所述第二導電層與所述障壁部分之間。
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