CN114823612A - 半导体装置 - Google Patents

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洪元赫
李義福
金洛焕
张宇镇
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体装置，其包括：衬底上的晶体管；第一金属层，其在晶体管上，并且包括电连接至晶体管的下布线；以及第一金属层上的第二金属层。第二金属层包括电连接至下布线的上布线，并且上布线包括穿通孔中的穿通件结构以及线沟槽中的线结构。穿通件结构包括：穿通件部分，位于穿通孔中，并且联接至下布线；以及阻挡件部分，其从穿通件部分竖直地延伸，以覆盖线沟槽的内表面。阻挡件部分在线结构与第二金属层的层间绝缘层之间。阻挡件部分在其下部水平处比在其上部水平处更厚。

Description

半导体装置
相关申请的交叉引用
本申请要求于2021年1月27日在韩国知识产权局提交的韩国专利申请No.10-2021-0011530的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本公开涉及半导体装置。
背景技术
半导体装置可具有包括金属氧化物半导体场效应晶体管(MOS-FET)的集成电路。为了满足对具有小图案尺寸和减少的设计规则的半导体装置的日益增长的需求，正在积极缩小MOS-FET的尺寸。MOS-FET的尺寸缩小可能导致半导体装置的操作性能劣化。目前正在进行各种研究，以克服与半导体装置的尺寸缩小相关的技术限制，并实现高性能半导体装置。
发明内容
本发明构思的实施例提供了一种具有改进的电气特性的半导体装置及其制造方法。
根据本发明构思的实施例，一种半导体装置可包括：衬底上的晶体管；晶体管上的第一金属层，第一金属层包括电连接至晶体管的下互连线；以及第一金属层上的第二金属层。第二金属层可包括电连接至下互连线的上互连线，并且上互连线可包括：穿通孔中的穿通件结构；以及线沟槽中的线结构。穿通件结构可包括：穿通件部分，位于穿通孔中，并且联接至下互连线；以及阻挡件部分，其从穿通件部分竖直地延伸，以覆盖线沟槽的内表面。阻挡件部分可以在线结构与第二金属层的层间绝缘层之间。阻挡件部分可以在其上部水平处具有第一厚度，并且阻挡件部分可以在邻近于穿通件部分的水平处具有大于第一厚度的第二厚度。
根据本发明构思的实施例，一种半导体装置可包括：衬底上的晶体管；晶体管上的第一金属层，第一金属层包括电连接至晶体管的下互连线；以及第一金属层上的第二金属层。第二金属层可包括电连接至下互连线的上互连线，并且上互连线可包括穿通孔中的穿通件结构以及线沟槽中的线结构。穿通件结构可包括：穿通件部分，其位于穿通孔中，并且结合至下互连线；以及阻挡件部分，其从穿通件部分竖直地延伸以覆盖线沟槽的内表面。阻挡件部分可以在线结构与第二金属层的层间绝缘层之间，并且阻挡件部分的氮浓度可以高于穿通件部分的氮浓度。
根据本发明构思的实施例，一种半导体装置可包括：衬底，其包括有源区；器件隔离层，其在有源区上限定有源图案，器件隔离层覆盖有源图案中的每一个的下侧表面，有源图案中的每一个的上部突出至器件隔离层之上；有源图案中的每一个的上部中的成对的源极/漏极图案；成对的源极/漏极图案之间的沟道图案；栅电极，其在第一方向上延伸，以与沟道图案交叉；栅极间隔件，其在栅电极的相对侧表面上，并且在第一方向上与栅电极一起延伸；栅极电介质层，其在栅电极与沟道图案之间以及栅电极与栅极间隔件之间；栅极封盖图案，其位于栅电极的顶表面上，并且在第一方向上与栅电极一起延伸；栅极封盖图案上的第一层间绝缘层；有源接触件，其穿透第一层间绝缘层并且电连接至成对的源极/漏极图案中的至少一个；第一金属层，其在第一层间绝缘层上的第二层间绝缘层中；第二金属层，其在第二层间绝缘层上的第三层间绝缘层中；以及蚀刻停止层，其在第二层间绝缘层与第三层间绝缘层之间。第一金属层可包括电连接至有源接触件的下互连线，第二金属层可包括电连接至下互连线的上互连线。上互连线可包括穿通孔中的穿通件结构以及线沟槽中的线结构。穿通件结构可包括：穿通件部分，其位于穿通孔中，穿透蚀刻停止层，并且结合至下互连线；以及阻挡件部分，其从穿通件部分竖直地延伸以覆盖线沟槽的内表面。阻挡件部分可以在线结构与第三层间绝缘层之间。穿通件部分和阻挡件部分可包括相同金属，并且可一体化为单个对象。
根据本发明构思的实施例，一种制造半导体装置的方法可包括以下步骤：在衬底上形成晶体管；在晶体管上形成第一层间绝缘层；在第一层间绝缘层的上部中形成电连接至晶体管的下互连线；在第一层间绝缘层上形成第二层间绝缘层；以及在第二层间绝缘层中形成上互连线。形成上互连线的步骤可包括：图案化第二层间绝缘层的上部，以形成在特定方向上延伸的线沟槽；形成从线沟槽竖直地延伸以暴露出下互连线的顶表面的穿通孔；在穿通孔中选择性地沉积穿通件部分；在穿通件部分上均匀地沉积阻挡件部分，以覆盖线沟槽的底表面和内侧表面；以及在阻挡件部分上形成线结构以填充线沟槽。穿通件部分和阻挡件部分可包括相同的金属，并且可以一体化为作为单个对象的穿通件结构。
附图说明
图1是示出根据本发明构思的实施例的半导体装置的平面图。
图2A至图2D分别是沿着图1的线A-A’、B-B’、C-C’和D-D’截取的剖视图。
图3是示出图2A的部分M和图2C的部分N的放大剖视图。
图4是示出在第四方向上测量的图3的穿通件结构的氮浓度的曲线图。
图5、图7、图9、图11和图13是示出根据本发明构思的实施例的制造半导体装置的方法的平面图。
图6、图8A、图10A、图12A和图14A分别是沿着图5、图7、图9、图11和图13的线A-A’截取的剖视图。
图8B、图10B、图12B和图14B分别是沿着图7、图9、图11和图13的线B-B’截取的剖视图。
图10C、图12C和图14C分别是沿着图9、图11和图13的线C-C’截取的剖视图。
图10D、图12D和图14D分别是沿着图9、图11和图13的线D-D’截取的剖视图。
图15至图17是根据本发明构思的实施例的示出图14A的部分M和图14C的部分N的剖视图，并且示出了形成上互连线的方法。
图18至图20各自示出了根据本发明构思的实施例的半导体装置的部分(例如，图2A的部分M和图2C的部分N)的剖视图。
图21是沿着图1的线D-D’截取的剖视图，示出了根据本发明构思的实施例的半导体装置。
图22A至图22D是沿着图1的线A-A’、B-B’、C-C’和D-D’截取的剖视图，示出了根据本发明构思的实施例的半导体装置。
图23是示出根据本发明构思的实施例的半导体装置的平面图。
图24A至图24D分别是沿着图23的线A-A’、B-B’、C-C’和D-D’截取的剖视图。
具体实施方式
图1是示出根据本发明构思的实施例的半导体装置的平面图。图2A至图2D分别是沿着图1的线A-A’、B-B’、C-C’和D-D’截取的剖视图。图3是示出图2A的部分M和图2C的部分N的放大剖视图。
参照图1和图2A至图2D，逻辑单元LC可设置在衬底100上。在本说明书中，逻辑单元LC可意指被配置为执行特定功能的逻辑装置(例如，逆变器、触发器等)。例如，逻辑单元LC可包括构成逻辑装置的晶体管和将晶体管彼此连接的互连线。
衬底100可包括第一有源区PR和第二有源区NR。在实施例中，第一有源区PR可为PMOSFET区，且第二有源区NR可为NMOSFET区。衬底100可为由硅、锗、硅-锗、化合物半导体材料等形成或者包括硅、锗、硅-锗、化合物半导体材料等的半导体衬底。在实施例中，衬底100可为硅晶圆。
第一有源区PR和第二有源区NR可由形成在衬底100的上部中的第二沟槽TR2限定。第二沟槽TR2可设置在第一有源区PR和第二有源区NR之间。第一有源区PR和第二有源区NR可在第一方向D1上彼此间隔开，其中第二沟槽TR2介于它们之间。第一有源区PR和第二有源区NR中的每一个可在与第一方向D1不同的第二方向D2上延伸。
第一有源图案AP1和第二有源图案AP2可分别设置在第一有源区PR和第二有源区NR上。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸并且可彼此平行。第一有源图案AP1和第二有源图案AP2可为在竖直方向(即，第三方向D3)上突出的衬底100的部分。第一沟槽TR1可限定在相邻的第一有源图案AP1之间和相邻的第二有源图案AP2之间。第一沟槽TR1可比第二沟槽TR2更浅。
器件隔离层ST可在第一沟槽TR1和和第二沟槽TR2中(例如，可以填充第一沟槽TR1和和第二沟槽TR2)。器件隔离层ST可由氧化硅形成或者包括氧化硅。第一有源图案AP1和第二有源图案AP2的上部可为竖直地延伸至器件隔离层ST(例如，见图2D)上方的突出图案。第一有源图案AP1和第二有源图案AP2的上部中的每一个可形似鳍。器件隔离层ST可以不覆盖第一有源图案AP1和第二有源图案AP2的上部。器件隔离层ST可以覆盖第一有源图案AP1和第二有源图案AP2的侧表面的下部。
第一源极/漏极图案SD1可设置在第一有源图案AP1的上部中。第一源极/漏极图案SD1可为第一导电类型(例如，p型)的杂质区。第一沟道图案CH1可以介于成对的第一源极/漏极图案SD1之间。第二源极/漏极图案SD2可设置在第二有源图案AP2的上部中。第二源极/漏极图案SD2可为第二导电类型(例如，n型)的杂质区。第二沟道图案CH2可以介于成对的第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可为通过选择性外延生长工艺形成的外延图案。作为示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2可具有与第一沟道图案CH1和第二沟道图案CH2的顶表面共面的顶表面。作为另一示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可高于第一沟道图案CH1和第二沟道图案CH2的顶表面。
第一源极/漏极图案SD1可包括晶格常数大于衬底100中的半导体元素的晶格常数的半导体元素(例如，SiGe)。因此，第一源极/漏极图案SD1可以对第一沟道图案CH1施加压应力。作为示例，第二源极/漏极图案SD2可包括与衬底100相同的半导体元素(例如，Si)。
栅电极GE可设置为与第一有源图案AP1和第二有源图案AP2交叉并且在第一方向D1上延伸。栅电极GE可布置为在第二方向D2上以恒定间距彼此间隔开。栅电极GE可以在第三方向D3上与第一沟道图案CH1和第二沟道图案CH2重叠。栅电极GE中的每一个可以包围第一沟道图案CH1和第二沟道图案CH2中的每一个的顶表面和相对侧表面。
再参照图2D，栅电极GE可以设置在第一沟道图案CH1的第一顶表面TS1上以及第一沟道图案CH1的至少一个第一侧表面SW1上。栅电极GE可以设置在第二沟道图案CH2的第二顶表面TS2和第二沟道图案CH2的至少一个第二侧表面SW2上。例如，根据本实施例的晶体管可为其中栅电极GE设置为三维地环绕沟道图案CH1和CH2的三维场效应晶体管(例如，FinFET)。
再参照图1和图2A至图2D，一对栅极间隔件GS可设置在栅电极GE中的每一个的相对侧表面上。栅极间隔件GS可以在第一方向D1上沿着栅电极GE延伸。栅极间隔件GS的顶表面可高于栅电极GE的顶表面。栅极间隔件GS的顶表面可与下面将描述的第一层间绝缘层110的顶表面共面。栅极间隔件GS可由SiCN、SiCON和SiN中的至少一种形成或者包括SiCN、SiCON和SiN中的至少一种。在实施例中，栅极间隔件GS可为多层结构，其包括选自SiCN、SiCON和SiN的至少两种不同的材料。
可以在栅电极GE中的每一个上设置栅极封盖图案GP。栅极封盖图案GP可以沿着栅电极GE以及在第一方向D1上延伸。栅极封盖图案GP可由相对于下面将描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的各种材料中的至少一种形成或者包括它们中的至少一种。例如，栅极封盖图案GP可由SiON、SiCN、SiCON和SiN中的至少一种形成或者包括SiON、SiCN、SiCON和SiN中的至少一种。
栅极绝缘层GI可以介于栅电极GE与第一有源图案AP1之间和栅电极GE与第二有源图案AP2之间。栅极绝缘层GI可以沿着其上的栅电极GE的底表面延伸。作为示例，栅极绝缘层GI可以覆盖第一沟道图案CH1的第一顶表面TS1和第一侧表面SW1。栅极绝缘层GI可以覆盖第二沟道图案CH2的第二顶表面TS2以及两个第二侧表面SW2。栅极绝缘层GI可以覆盖位于栅电极GE(例如，见图2D)下方的器件隔离层ST的顶表面。
在实施例中，栅极绝缘层GI可由高k电介质材料形成或者包括介电常数高于氧化硅层的介电常数的高k电介质材料。例如，高k电介质材料可包括氧化铪、铪硅氧化物、铪锆氧化物、铪钽氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化锂、氧化铝、铅钪钽氧化物或铅锌铌酸盐中的至少一种。
在另一实施例中，半导体装置可包括利用负电容器的负电容(NC)FET。例如，栅极绝缘层GI可包括展现出铁电特性的铁电层和展现出顺电特性的顺电层。
铁电层可具有负电容，且顺电层可具有正电容。在其中两个或更多个电容器串联并且每个电容器具有正电容的情况下，总电容可具有小于电容器中的每一个的电容的值。相反，在其中串联电容器中的至少一个具有负电容的情况下，串联电容器的总电容可具有正值并且可大于各个电容的绝对值。
在其中具有负电容的铁电层和具有正电容的顺电层串联的情况下，串联的铁电层和顺电层的总电容可增大。由于这种总电容的增大，包括铁电层的晶体管在室温下可具有小于60mV/decade的亚阈值摆幅(SS)。
铁电层可具有铁电特性。例如，铁电层可由氧化铪、铪锆氧化物、钡锶钛氧化物、钡钛氧化物和/或铅锆钛氧化物中的至少一种形成或者包括它们中的至少一种。这里，铪锆氧化物可以是掺杂有锆(Zr)的氧化铪。可替换地，铪锆氧化物可以是由铪(Hf)、锆(Zr)和/或氧(O)组成的各种化合物之一。
铁电层还可包括掺杂剂。例如，掺杂剂可包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和/或锡(Sn)中的至少一种。铁电层中的掺杂剂的类型可以根据铁电层中包括的铁电材料而改变。
在其中铁电层包括氧化铪的情况下，铁电层中的掺杂剂可包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和/或钇(Y)中的至少一种。
在其中掺杂剂是铝(Al)的情况下，铁电层中的铝的含量可以在3at％至8at％(原子百分数)的范围内。这里，作为掺杂剂的铝的含量可为铝原子数量与铪和铝原子总数量的比率。
在其中掺杂剂是硅(Si)的情况下，铁电层中的硅的含量可以在2at％至10at％的范围内。在其中掺杂剂是钇(Y)的情况下，铁电层中的钇的含量可以在2at％至10at％的范围内。在其中掺杂剂是钆(Gd)的情况下，铁电层中的钆的含量可以在1at％至7at％的范围内。在其中掺杂剂是锆(Zr)的情况下，铁电层中的锆的含量可以在50at％至80at％的范围内。
顺电层可具有顺电特性。例如，顺电层可由氧化硅和/或高k金属氧化物中的至少一种形成或者包括它们中的至少一种。例如，可用作顺电层的金属氧化物可包括氧化铪、氧化锆和/或氧化铝中的至少一种，但是本发明构思不限于这些示例。
铁电层和顺电层可包括相同材料。铁电层可具有铁电特性，但是顺电层可以不具有铁电特性。例如，在其中铁电层和顺电层包含氧化铪的情况下，铁电层中的氧化铪的晶体结构可与顺电层中的氧化铪的晶体结构不同。
铁电层可以仅当其厚度在特定范围内时展现出铁电特性。在实施例中，铁电层的厚度可在0.5纳米至10纳米(nm)的范围内，但是本发明构思不限于该范围。由于与铁电特性关联的临界厚度根据铁电材料的种类而变化，铁电层的厚度可根据铁电材料的种类而改变。
作为示例，栅极绝缘层GI可包括单个铁电层。作为另一示例，栅极绝缘层GI可包括彼此间隔开的多个铁电层。栅极绝缘层GI可具有其中多个铁电层和多个顺电层交替地堆叠的多层结构。
栅电极GE可包括第一金属图案和第一金属图案上的第二金属图案。第一金属图案可以设置在栅极绝缘层GI上，并且靠近第一沟道图案CH1和第二沟道图案CH2。第一金属图案可包括功函数金属，其可用于调整晶体管的阈值电压。通过调整第一金属图案的厚度和组成，可以实现具有期望的阈值电压的晶体管。
第一金属图案可包括金属氮化物层。例如，第一金属图案可包括选自由钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)组成的组的至少一种金属材料和氮(N)。第一金属图案还可以包含碳(C)。第一金属图案可包括堆叠的多个功函数金属层。
第二金属图案可包括电阻低于第一金属图案的电阻的金属材料。例如，第二金属图案可包括选自由钨(W)、铝(Al)、钛(Ti)和钽(Ta)组成的组的至少一种金属材料。
第一层间绝缘层110可以设置在衬底100上。第一层间绝缘层110可以覆盖栅极间隔件GS和第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间绝缘层110的顶表面可与栅极封盖图案GP的顶表面和栅极间隔件GS的顶表面基本共面。第二层间绝缘层120可以设置在第一层间绝缘层110上，以覆盖栅极封盖图案GP。第三层间绝缘层130可以设置在第二层间绝缘层120上。第四层间绝缘层140可以设置在第三层间绝缘层130上。在实施例中，第一层间绝缘层110至第四层间绝缘层140可由氧化硅形成或者包括氧化硅。
一对分离结构DB可设置在沿第二方向D2彼此相对的逻辑单元LC的两侧。分离结构DB可在第一方向D1上并且平行于栅电极GE延伸。在实施例中，彼此相邻的分离结构DB与栅电极GE之间的间距可等于栅电极GE之间的间距。
分离结构DB可设置为穿透第一层间绝缘层110和第二层间绝缘层120，并且可延伸至第一有源图案AP1和第二有源图案AP2中。分离结构DB可以穿透第一有源图案AP1和第二有源图案AP2中的每一个的上部。分离结构DB可以将逻辑单元LC的第一有源区PR和第二有源区NR与邻近的逻辑单元的有源区分离。
有源接触件AC可设置为穿透第一层间绝缘层110和第二层间绝缘层120并且可分别电连接至第一源极/漏极图案SD1和第二源极/漏极图案SD2。有源接触件AC中的每一个可设置在成对的栅电极GE之间。
有源接触件AC可为自对齐接触件。例如，有源接触件AC可通过利用栅极封盖图案GP和栅极间隔件GS的自对齐工艺形成。例如，有源接触件AC可以覆盖栅极间隔件GS的侧表面的至少一部分。虽然未示出，但是在特定实施例中，有源接触件AC可以覆盖栅极封盖图案GP的顶表面的一部分。
硅化物图案SC可以介于有源接触件AC与第一源极/漏极图案SD1之间以及有源接触件AC与第二源极/漏极图案SD2之间。有源接触件AC可通过硅化物图案SC电连接至源极/漏极图案SD1或SD2。硅化物图案SC可由金属硅化物材料(例如，硅化钛、硅化钽、硅化钨、硅化镍和硅化钴)中的至少一种形成或者包括它们中的至少一种。
栅极接触件GC可设置为穿透第二层间绝缘层120和栅极封盖图案GP，并且连接至栅电极GE。当在平面图中看时，栅极接触件GC可设置在第一有源区PR和第二有源区NR之间。栅极接触件GC的底表面可接触栅电极GE的顶表面。栅极接触件GC可具有与第二层间绝缘层120的顶表面共面的顶表面。
有源接触件AC和栅极接触件GC中的每一个可包括第一导电图案FM1和包围第一导电图案FM1的第一阻挡件图案BM1。例如，第一导电图案FM1可由(例如，铝、铜、钨、钼、钌和钴)中的至少一种形成或者包括它们中的至少一种。第一阻挡件图案BM1可以覆盖第一导电图案FM1的侧表面和底表面。第一阻挡件图案BM1可包括金属层和金属氮化物层。金属层可由钛、钽、钨、镍、钴或铂中的至少一种形成或者包括它们中的至少一种。金属氮化物层可由氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍(NiN)、氮化钴(CoN)和氮化铂(PtN)中的至少一种形成或者包括它们中的至少一种。
第一金属层M1可设置在第三层间绝缘层130中。第一金属层M1可包括第一下互连线LIL1、第二下互连线LIL2和下穿通件VI。下穿通件VI可设置在第一下互连线LIL1和第二下互连线LIL2下方。
第一下互连线LIL1可设为与逻辑单元LC交叉，并且在第二方向D2上延伸。第一下互连线LIL1中的每一个可为电源线。例如，可将漏极电压VDD或源极电压VSS施加至第一下互连线LIL1。
参照图1，在第二方向D2上延伸的第一单元边界CB1可限定在逻辑单元LC的区域中。在第二方向D2上延伸的第二单元边界CB2可限定在逻辑单元LC的与第一单元边界CB1相对的区域中。被施加漏极电压VDD(即，电源电压)的第一下互连线LIL1可设置在第一单元边界CB1上。被施加漏极电压VDD的第一下互连线LIL1可以沿着第一单元边界CB1或者在第二方向D2上延伸。被施加源极电压VSS(即，地电压)的第一下互连线LIL1可设置在第二单元边界CB2上。被施加源极电压VSS的第一下互连线LIL1可以沿着第二单元边界CB2或者在第二方向D2上延伸。
第二下互连线LIL2可设置在分别被施加有漏极电压VDD和源极电压VSS的第一下互连线LIL1之间。第二下互连线LIL2可在第二方向D2上并且平行于彼此延伸。当在平面图中看时，第二下互连线LIL2可为线形图案或条形图案。第二下互连线LIL2可在第一方向D1上以恒定间距排列。
再参照图2C，第一下互连线LIL1中的每一个的线宽可为第一宽度W1。第二下互连线LIL2中的每一个的线宽可为第二宽度W2。第二宽度W2可小于第一宽度W1。例如，第二宽度W2可小于12nm。第一宽度W1可大于12nm。
第一下互连线LIL1和第二下互连线LIL2中的每一个可包括第二导电图案FM2和包围第二导电图案FM2的第二阻挡件图案BM2。第二阻挡件图案BM2可具有‘U’形截面。第二阻挡件图案BM2的顶表面可与第三层间绝缘层130的顶表面基本共面。作为另一示例，第二阻挡件图案BM2的顶表面可低于第三层间绝缘层130的顶表面。
第二阻挡件图案BM2可以提高下互连线LIL1或LIL2与第三层间绝缘层130之间的附着力。第二阻挡件图案BM2可以用作防止/阻止第二导电图案FM2中的金属元件扩散至第三层间绝缘层130中的阻挡件。第二阻挡件图案BM2可由氮化钽(TaN)、氮化钛(TiN)、氧化钽(TaO)、氧化钛(TiO)、氮化锰(MnN)和氧化锰(MnO)中的至少一种形成或者包括它们中的至少一种。
第二导电图案FM2可以设置在第二阻挡件图案BM2上。第二阻挡件图案BM2可以覆盖第二导电图案FM2的相对侧表面和底表面。在构成下互连线LIL1或LIL2的金属图案中，第二导电图案FM2可具有最大体积。例如，第二导电图案FM2可由铜(Cu)、钌(Ru)、钴(Co)、钨(W)和钼(Mo)中的至少一种形成或者包括它们中的至少一种。
虽然未示出，但是还可在第二导电图案FM2上设置金属封盖图案。金属封盖图案可为覆盖第二导电图案FM2的顶表面并且具有恒定的小厚度的膜形图案。金属封盖图案可由钌(Ru)、钴(Co)和石墨烯中的至少一种形成或者包括它们中的至少一种。
下穿通件VI可以介于第一下互连线LIL1和第二下互连线LIL2与有源接触件AC之间。下穿通件VI可以介于第二下互连线LIL2与栅极接触件GC之间。
在实施例中，可以利用单金属镶嵌工艺一次一个地形成第一金属层M1的第一下互连线LIL1和第二下互连线LIL2以及下穿通件VI。在实施例中，可以利用双金属镶嵌工艺一次(即，同时)形成第一金属层M1的第一下互连线LIL1和第二下互连线LIL2以及下穿通件VI。
蚀刻停止层ESL可以介于第三层间绝缘层130与第四层间绝缘层140之间。蚀刻停止层ESL可以直接覆盖第一下互连线LIL1和第二下互连线LIL2。蚀刻停止层ESL可以覆盖第三层间绝缘层130的顶表面。
蚀刻停止层ESL可具有单层结构或者包括多个堆叠的层的多层结构。在实施例中，蚀刻停止层ESL可包括包含选自由Al、Zr、Y、Hf和Mo组成的组中的至少一种金属元素的金属氧化物层或者金属氮化物层。在实施例中，蚀刻停止层ESL可包括氧化硅层或者氮化硅层。
第二金属层M2可设置在第四层间绝缘层140中。第二金属层M2可包括上互连线UIL(例如，上布线)，其位于第二下互连线LIL2(例如，下布线)上并且电连接至第二下互连线LIL2。上互连线UIL可在第一方向D1上并且平行于彼此延伸。当在平面图中看时，上互连线UIL可具有线形或条形。上互连线UIL可沿第二方向D2排列。
上互连线UIL可包括线结构FMS和穿通件结构VCS。线结构FMS可以设置在第四层间绝缘层140上并且可在第一方向D1上延伸。
穿通件结构VCS可设置在第四层间绝缘层140的下部中并且可从线结构FMS朝着第一金属层M1延伸。也就是说，穿通件结构VCS可为介于第一金属层M1与线结构FMS之间以将它们彼此连接的穿通件或者接触插塞。穿通件结构VCS可设为穿透第四层间绝缘层140和蚀刻停止层ESL，并且可联接至第一金属层M1的下互连线LIL1或LIL2。
线结构FMS和穿通件结构VCS可由彼此不同的金属材料形成或者包括彼此不同的金属材料。线结构FMS可由选自由铜(Cu)、钴(Co)、钌(Ru)、钨(W)、钼(Mo)、铝(Al)、银(Ag)和金(Au)组成的组中的金属材料形成或者包括所述金属材料。穿通件结构VCS可由可以直接形成在第四层间绝缘层140上而在它们之间不需要阻挡件金属的金属材料(例如，钼(Mo)、钌(Ru)、钨(W)、钴(Co)或者作为它们的复合物提供的二元金属)形成或者包括所述金属材料。在实施例中，线结构FMS可由铜(Cu)形成或者包括铜(Cu)，并且穿通件结构VCS可由钼(Mo)形成或者包括钼(Mo)。在实施例中，穿通件结构VCS的金属的电阻率可低于线结构FMS的金属的电阻率，在这种情况下，可减小上互连线UIL的穿通电阻。
穿通件结构VCS可包括穿通件部分VIP和阻挡件部分BAP。穿通件结构VCS的穿通件部分VIP可设置在线结构FMS下方，以用作连接至第一金属层M1的穿通插塞。穿通件结构VCS的阻挡件部分BAP可在竖直方向(即，第三方向D3)上从穿通件部分VIP延伸。阻挡件部分BAP可以介于第四层间绝缘层140与线结构FMS之间。阻挡件部分BAP可以用作防止/阻止线结构FMS中的金属元素扩散至第四层间绝缘层140中的阻挡件图案。
穿通件结构VCS的穿通件部分VIP和阻挡件部分BAP可由相同金属(例如，钼(Mo)形成或者包括相同金属。穿通件部分VIP和阻挡件部分BAP可彼此连接(例如，物理上集成一体)，以构成设为单个连续对象的穿通件结构VCS。
根据本发明构思的实施例，穿通件结构VCS可包括分别用作穿通插塞和阻挡件图案的穿通件部分VIP和阻挡件部分BAP。也就是说，穿通件结构VCS可为用作穿通插塞和阻挡件图案二者的混合结构。
第二金属层M2的上互连线UIL可利用双金属镶嵌工艺形成。也就是说，可通过在沟槽中顺序形成穿通件结构VCS和线结构FMS来形成上互连线UIL，沟槽将由上互连线UIL填充。
将参照图3更详细地描述根据本实施例的上互连线UIL。穿通孔VIH和被上互连线UIL填充的线沟槽LTR可以形成在第四层间绝缘层140中。线沟槽LTR可为形成在第四层间绝缘层140的上部中的线形沟槽。穿通孔VIH可以从线沟槽LTR朝着下互连线LIL1或LIL2延伸。穿通孔VIH可设为穿透蚀刻停止层ESL，并且暴露出下互连线LIL1或LIL2的顶表面。
上互连线UIL可包括线结构FMS和穿通件结构VCS。穿通件结构VCS可包括穿通件部分VIP和阻挡件部分BAP。穿通件结构VCS的穿通件部分VIP可以完全填充穿通孔VIH。由于穿通孔VIH仅由穿通件部分VIP填充，因此穿通件部分VIP可直接接触第四层间绝缘层140。穿通件部分VIP的底表面可直接接触通过穿通孔VIH暴露的下互连线LIL1或LIL2的顶表面。
穿通件结构VCS的阻挡件部分BAP可设置在线沟槽LTR中。阻挡件部分BAP可以覆盖线沟槽LTR的内表面。也就是说，阻挡件部分BAP可直接接触第四层间绝缘层140。线结构FMS可设置在除阻挡件部分BAP外的线沟槽LTR的其余空间中。
在实施例中，线结构FMS可包括第一导电层MEP1和第二导电层MEP2。第一导电层MEP1可以介于阻挡件部分BAP和第二导电层MEP2之间。第一导电层MEP1可具有U形截面。第一导电层MEP1可以提高第二导电层MEP2和阻挡件部分BAP之间的附着力。
在构成上互连线UIL的导电层之中，第二导电层MEP2可具有最大体积。第二导电层MEP2可以包含相对低电阻的金属材料。第一导电层MEP1和第二导电层MEP2可由选自由铜(Cu)、钴(Co)、钌(Ru)、钨(W)、钼(Mo)、铝(Al)、银(Ag)和金(Au)组成的组中的不同的金属材料形成或者包括所述不同的金属材料。例如，第一导电层MEP1可由钴(Co)形成或者包括钴(Co)，第二导电层MEP2可由铜(Cu)形成或者包括铜(Cu)。
在实施例中，线结构FMS中可以省略第一导电层MEP1。例如，线结构FMS可仅包括单个导电层(例如，第二导电层MEP2)。
接触第四层间绝缘层140的阻挡件部分BAP的厚度可以在向下的方向上增大。例如，位于线沟槽LTR的上部区域的阻挡件部分BAP的第一部分可具有第一厚度T1。位于线沟槽LTR的中间区域的阻挡件部分BAP的第二部分可具有第二厚度T2。位于线沟槽LTR的下部区域和/或邻近于穿通件部分VIP的阻挡件部分BAP的第三部分可具有第三厚度T3。这里，第二厚度T2可大于第一厚度T1，第三厚度T3可大于第二厚度T2。换句话说，接触第四层间绝缘层140的阻挡件部分BAP的厚度可在朝着穿通件部分VIP的方向上增大。
穿通件结构VCS(例如，其穿通件部分VIP)可包括具有在穿通件部分VIP的顶表面上方突出的形状的突出部分PTP。突出部分PTP可以朝着线结构FMS的中心在第三方向D3上以凸出方式突起。突出部分PTP的宽度W3可以在第三方向D3上减小。突出部分PTP(例如，其最高点)可位于高于线沟槽LTR的底部BOT并且高于阻挡件部分BAP的下部的水平高度处。例如，突出部分PTP的最高点可高于具有第三厚度T3的阻挡件部分BAP的第三部分，并且高于位于线沟槽LTR的底部BOT的阻挡件部分BAP的第四部分。
由于存在突出部分PTP，穿通件结构VCS和线结构FMS之间的接触表面可具有凸出的轮廓。也就是说，穿通件结构VCS与线结构FMS之间的接触表面的面积可通过突出部分PTP而增大。由于接触面积的增大，穿通件结构VCS与线结构FMS之间的电阻可减小。
由于穿通件结构VCS形成为完全填充穿通孔VIH，因此突出部分PTP可设置在线沟槽LTR中。因此，与穿通孔VIH相比，突出部分PTP可具有水平扩展形状，如图2C的部分N中所示。在这种情况下，穿通件结构VCS与线结构FMS之间的接触面积可增大，因此，它们之间的电阻可进一步减小。另外，由于穿通件结构VCS形成为完全填充穿通孔VIH，因此线沟槽LTR可容易地被线结构FMS填充。因此，可防止/阻止在制造半导体装置的工艺中出现缺陷。
穿通件结构VCS的阻挡件部分BAP可用作防止/阻止线结构FMS中的金属元素扩散至第四层间绝缘层140中的阻挡件图案。为了提高阻挡件部分BAP的阻挡件功能，阻挡件部分BAP可设为具有相对高的氮浓度。为了提高穿通件部分VIP作为低电阻元件的功能，穿通件部分VIP可由无氮材料形成，或者可形成为具有相对低的氮浓度。介于线结构FMS和第四层间绝缘层140之间的阻挡件部分BAP的氮浓度可以在1at％至20at％的范围内。穿通件部分VIP的氮浓度可以在0at％至1at％的范围内。
图4是示出在第四方向D4上测量的图3的穿通件结构VCS的氮浓度的曲线图。第四方向D4可为与第三方向D3相反的方向。参照图4，氮浓度在第四方向D4上从穿通件结构VCS的阻挡件部分BAP朝着穿通件部分VIP减小。阻挡件部分BAP的氮浓度可高于穿通件部分VIP的氮浓度。
在本实施例中，阻挡件部分BAP可形成为含氮(N)原子，在这种情况下，用作阻挡件图案的阻挡件部分BAP可具有作为防止/阻止金属扩散问题的阻挡件的优秀功能。相反，穿通件部分VIP可形成为不含氮(N)，在这种情况下，用作穿通插塞的穿通件部分VIP可具有作为低电阻接触元件的优秀功能。
图5、图7、图9、图11和图13是示出根据本发明构思的实施例的制造半导体装置的方法的平面图。图6、图8A、图10A、图12A和图14A分别是沿着图5、图7、图9、图11和图13的线A-A’截取的剖视图。图8B、图10B、图12B和图14B分别是沿着图7、图9、图11和图13的线B-B’截取的剖视图。图10C、图12C和图14C分别是沿着图9、图11和图13的线C-C’截取的剖视图。图10D、图12D和图14D分别是沿着图9、图11和图13的线D-D’截取的剖视图。图15至图17是示出了图14A的部分M和图14C的部分N的剖视图，并且示出了根据本发明构思的实施例的形成上互连线的方法。
参照图5和图6，可以设置包括第一有源区PR和第二有源区NR的衬底100。第一有源区PR和第二有源区NR可以限定衬底100上的逻辑单元LC。
可通过图案化衬底100形成第一有源图案AP1和第二有源图案AP2。第一有源图案AP1可形成在第一有源区PR上，且第二有源图案AP2可形成在第二有源区NR上。第一沟槽TR1可形成在第一有源图案AP1之间以及第二有源图案AP2之间。可通过图案化第一有源区PR和第二有源区NR之间的衬底100的一部分形成第二沟槽TR2。第二沟槽TR2可形成为其深度大于第一沟槽TR1的深度。
器件隔离层ST可形成在衬底100上，形成在第一沟槽TR1和第二沟槽TR2中(例如，填充第一沟槽TR1和第二沟槽TR2)。器件隔离层ST可由绝缘材料(例如，氧化硅)形成或者包括绝缘材料(例如，氧化硅)。器件隔离层ST可凹进以暴露出第一有源图案AP1和第二有源图案AP2的上部。例如，第一有源图案AP1和第二有源图案AP2的上部可以竖直地凸出至器件隔离层ST上方。
参照图7、图8A和图8B，牺牲图案PP可形成为与第一有源图案AP1和第二有源图案AP2交叉。牺牲图案PP可形成为具有在第一方向D1上延伸的线形或条形。牺牲图案PP可形成为使得它们在第二方向D2上排列并且以恒定间距彼此间隔开。
详细地，牺牲图案PP的形成可包括：在衬底100上形成牺牲层；在牺牲层上形成硬掩模图案MA；以及利用硬掩模图案MA作为蚀刻掩模图案化牺牲层。牺牲层可由多晶硅形成或者包括多晶硅。
可在牺牲图案PP中的每一个的两个侧表面上形成一对栅极间隔件GS。栅极间隔件GS的形成可包括：在衬底100上共形地形成栅极间隔件层；以及各向异性地蚀刻栅极间隔件层。在实施例中，栅极间隔件层可由SiCN、SiCON和SiN中的至少一种形成或者包括它们中的至少一种。在特定实施例中，栅极间隔件层可为包括SiCN层、SiCON层和SiN层中的至少两层的多层结构。
参照图9和图10A至图10D，可在第一有源图案AP1的上部中形成第一源极/漏极图案SD1。可在牺牲图案PP中的每一个的两侧形成一对第一源极/漏极图案SD1。
详细地，可以通过利用硬掩模图案MA和栅极间隔件GS作为蚀刻掩模蚀刻第一有源图案AP1的上部来形成第一凹进区RSR1。第一有源图案AP1之间的器件隔离层ST可在蚀刻第一有源图案AP1的上部(例如，见图10C)的过程中凹进。
可以通过利用第一有源图案AP1的第一凹进区RSR1的内侧表面作为种层执行选择性外延生长工艺来形成第一源极/漏极图案SD1。作为形成第一源极/漏极图案SD1的结果，可在每对第一源极/漏极图案SD1之间限定第一沟道图案CH1。在实施例中，选择性外延生长工艺可包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。第一源极/漏极图案SD1可包括晶格常数大于衬底100中的半导体元素的晶格常数的半导体元素(例如，SiGe)。第一源极/漏极图案SD1中的每一个可为包括多个半导体层的多层结构。
在实施例中，第一源极/漏极图案SD1可在选择性外延生长工艺中原位掺杂。在特定实施例中，在形成第一源极/漏极图案SD1之后，可将杂质注入第一源极/漏极图案SD1中。第一源极/漏极图案SD1可被掺杂以具有第一导电类型(例如，p型)。
可在第二有源图案AP2上形成第二源极/漏极图案SD2。可在牺牲图案PP中的每一个的两侧形成一对第二源极/漏极图案SD2。
详细地，可以通过利用硬掩模图案MA和栅极间隔件GS作为蚀刻掩模蚀刻第二有源图案AP2的上部来形成第二凹进区RSR2。可以通过利用第二有源图案AP2的第二凹进区RSR2的内侧表面作为种层执行选择性外延生长工艺形成第二源极/漏极图案SD2。作为形成第二源极/漏极图案SD2的结果，第二沟道图案CH2可限定在每对第二源极/漏极图案SD2之间。在实施例中，第二源极/漏极图案SD2可包括与衬底100相同的半导体元素(例如，Si)。第二源极/漏极图案SD2可被掺杂以具有第二导电类型(例如，n型)。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可通过不同的工艺依次形成。也就是说，可以不同时形成第一源极/漏极图案SD1和第二源极/漏极图案SD2。
参照图11和图12A至图12D，第一层间绝缘层110可形成为覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MA、栅极间隔件GS。在实施例中，第一层间绝缘层110可由氧化硅形成或者包括氧化硅。
第一层间绝缘层110可进行平面化以暴露出牺牲图案PP的顶表面。可利用回蚀工艺或者化学机械抛光(CMP)工艺执行第一层间绝缘层110的平面化。在实施例中，可以执行平面化工艺以完全去除硬掩模图案MA。因此，第一层间绝缘层110可具有与牺牲图案PP的顶表面和栅极间隔件GS的顶表面共面的顶表面。
各牺牲图案PP可分别由栅电极GE替代。例如，可以选择性地去除暴露的牺牲图案PP。作为去除牺牲图案PP的结果，可形成空的空间。可在空的空间中的每一个中形成栅极绝缘层GI、栅电极GE和栅极封盖图案GP。栅电极GE可包括第一金属图案和第一金属图案上的第二金属图案。第一金属图案可由能够调整晶体管的阈值电压的功函数金属形成，且第二金属图案可由低电阻的金属材料形成。
第二层间绝缘层120可形成在第一层间绝缘层110上。第二层间绝缘层120可由氧化硅形成或者包括氧化硅。有源接触件AC可形成为穿透第二层间绝缘层120和第一层间绝缘层110，并且电连接至第一源极/漏极图案SD1和第二源极/漏极图案SD2。栅极接触件GC可形成为穿透第二层间绝缘层120和栅极封盖图案GP，并且电连接至栅电极GE。
一对分离结构DB可沿着逻辑单元LC的在第二方向D2上彼此相对的两边形成。分离结构DB可形成为与形成在逻辑单元LC的两侧的栅电极GE重叠。例如，分离结构DB的形成可包括：形成穿过第一层间绝缘层110和第二层间绝缘层120以及栅电极GE延伸至第一有源图案AP1和第二有源图案AP2中的孔，然后用绝缘层填充该孔。
参照图13和图14A至图14D，可在第二层间绝缘层120上形成第三层间绝缘层130。可在第三层间绝缘层130中形成第一金属层M1。第一金属层M1的形成可包括：形成第一下互连线LIL1、第二下互连线LIL2和下穿通件VI。
蚀刻停止层ESL可形成在第一金属层M1上。第四层间绝缘层140可形成在蚀刻停止层ESL上。可以通过图案化第四层间绝缘层140形成互连孔UIH。可利用光刻工艺形成互连孔UIH。
互连孔UIH中的每一个可包括线沟槽LTR和穿通孔VIH。线沟槽LTR可以通过使第四层间绝缘层140的上部凹陷形成。可以通过额外对线沟槽LTR执行蚀刻工艺形成从线沟槽LTR朝第一金属层M1竖直地延伸的穿通孔VIH。穿通孔VIH可形成为部分地暴露出下互连线LIL1或LIL2的顶表面。
返回参照图1和图2A至图2D，可以通过用导电材料填充互连孔UIH形成上互连线UIL。详细地，上互连线UIL的形成可包括：在互连孔UIH中形成穿通件结构VCS；以及在穿通件结构VCS上形成线结构FMS，以填充线沟槽LTR。根据本实施例的上互连线UIL可以通过双金属镶嵌工艺形成。
将参照图15至图17更详细地描述根据本发明构思的实施例的形成上互连线UIL的方法。
参照图15，可以形成从线沟槽LTR朝第二下互连线LIL2延伸的穿通孔VIH。线沟槽LTR和穿通孔VIH可以构成单个孔(即，互连孔UIH)。在实施例中，可在形成穿通孔VIH之前形成线沟槽LTR。在另一实施例中，可在形成线沟槽LTR之前形成穿通孔VIH。穿通孔VIH可形成为穿透蚀刻停止层ESL。因此，第二下互连线LIL2的被蚀刻停止层ESL覆盖的顶表面LILt可以通过穿通孔VIH暴露出来。
参照图16，可将填充穿通孔VIH的穿通件部分VIP选择性地沉积在第二下互连线LIL2的顶表面LILt上。可以通过在第二下互连线LIL2(即，金属图案)上选择性地沉积金属前体的工艺形成穿通件部分VIP，同时防止金属前体沉积在第四层间绝缘层140上。因此，用于形成穿通件部分VIP的金属前体可以不沉积在穿通孔VIH的内表面ISW1上(即，第四层间绝缘层140上)。也就是说，当形成穿通件部分VIP时，可从第二下互连线LIL2的顶表面LILt在第三方向D3上生长穿通件部分VIP。
在实施例中，穿通件部分VIP的选择性沉积可包括：控制用于沉积工艺的工艺条件。例如，可以在相对低的压强下执行穿通件部分VIP的沉积工艺。在穿通件部分VIP的沉积工艺中，可控制工艺条件使得在金属图案上的沉积率大于在硅绝缘层上的沉积率。穿通件部分VIP的沉积工艺可包括：重复沉积和蚀刻金属层的步骤，并且在这种情况下，可以仅在第二下互连线LIL2的顶表面LILt上选择性地沉积穿通件部分VIP。
在实施例中，穿通件部分VIP的选择性沉积可包括：在互连孔UIH的内表面(即，第四层间绝缘层140的表面)上设置抑制剂。抑制剂可选择性地被吸附在硅绝缘层上而非金属图案(诸如第二下互连线LIL2)上。通过抑制剂的吸附作用形成的金属沉积抑制层可为单层或者厚度为1nm或更小的层。金属沉积抑制层可以阻止/防止用于形成穿通件部分VIP的金属前体被吸附在其顶表面上。结果，穿通件部分VIP可仅被吸附在第二下互连线LIL2的顶表面LILt上。
由于按照在第二下互连线LIL2上沿第三方向D3生长穿通件部分VIP的方式形成穿通件部分VIP，因此穿通件部分VIP可具有在第三方向D3上突出的上部(即，突出部分PTP)。突出部分PTP可以填充线沟槽LTR的至少一个区域。
穿通件部分VIP可由可以直接形成在第四层间绝缘层140上而在它们之间没有阻挡件金属的金属材料(例如，钼(Mo)、钌(Ru)、钨(W)、钴(Co)或者提供为它们的复合物的二元金属)形成或者包括所述金属材料。
参照图17，可在穿通件部分VIP上均匀地形成阻挡件部分BAP。阻挡件部分BAP可以通过按照均匀方式执行的均匀的沉积工艺形成而不是通过对金属图案选择性地执行的选择性沉积工艺形成。阻挡件部分BAP可以不仅沉积在穿通件部分VIP的顶表面上，还沉积在线沟槽LTR的内表面ISW2(即，第四层间绝缘层140的表面)上。可通过共形CVD工艺沉积阻挡件部分BAP。
在实施例中，阻挡件部分BAP的沉积可包括：改变用于沉积穿通件部分VIP的工艺的工艺条件。例如，可首先执行穿通件部分VIP的沉积工艺，然后，可以在相对高压的条件下执行阻挡件部分BAP的沉积工艺。换句话说，通过改变用于穿通件部分VIP的沉积工艺(即，选择性沉积工艺)的工艺条件，可以连续地执行阻挡件部分BAP的沉积工艺(即，均匀沉积工艺)。可控制用于阻挡件部分BAP的沉积工艺的工艺条件，以使得金属图案上的沉积率的值与硅绝缘层上的沉积率的值相似。
在实施例中，阻挡件部分BAP的沉积可包括：选择性地去除互连孔UIH的内表面上的金属沉积抑制层。在去除上述金属沉积抑制层之后执行阻挡件部分BAP的沉积工艺的情况下，阻挡件部分BAP也可沉积在线沟槽LTR的内表面ISW2(即，第四层间绝缘层140的表面)上。
在实施例中，可以在沉积阻挡件部分BAP的过程中或之后执行氮掺杂工艺。作为示例，氮(N)在阻挡件部分BAP的沉积工艺中可作为源材料提供，并且在这种情况下，可以按照原位方式执行氮掺杂工艺。作为另一示例，可以在阻挡件部分BAP的沉积工艺之后对阻挡件部分BAP执行氮离子注入工艺。可以利用等离子体执行离子注入工艺。
由于对阻挡件部分BAP执行氮注入工艺，因此阻挡件部分BAP的氮浓度可高于穿通件部分VIP的氮浓度，如参照图4的描述。结果，阻挡件部分BAP可形成为含氮(N)原子，在这种情况下，阻挡件部分BAP可用作更有效地防止/阻止将在后续步骤中形成的线结构FMS中的金属问题的阻挡件图案。相反，穿通件部分VIP可形成为不含任何氮(N)，在这种情况下，可将穿通件部分VIP的电阻控制为低值，并且提高穿通件部分VIP的接触插塞性能。然而，在实施例中，可以省略阻挡件部分BAP上的上述氮注入工艺。
阻挡件部分BAP可形成在穿通件部分VIP上，以覆盖线沟槽LTR的内表面ISW2。阻挡件部分BAP也可形成为覆盖线沟槽LTR的底部BOT。阻挡件部分BAP可由与穿通件部分VIP相同金属材料形成。因此，阻挡件部分BAP以及穿通件部分VIP可以构成提供为单个对象的穿通件结构VCS。
阻挡件部分BAP的厚度可随着与穿通件部分VIP的距离减小而逐渐增大。如先前参照图3的描述，阻挡件部分BAP可在相对远离穿通件部分VIP的位置具有第一厚度T1，在相对靠近穿通件部分VIP的位置具有第三厚度T3，而在它们之间的位置具有第二厚度T2。第二厚度T2可大于第一厚度T1，第三厚度T3可大于第二厚度T2。在阻挡件部分BAP在穿通件部分VIP上的沉积率高于在第四层间绝缘层140上的沉积率的情况下，阻挡件部分BAP可具有在朝着穿通件部分VIP的方向上增大的厚度，如上所述。
返回参照图3，线结构FMS可形成在阻挡件部分BAP上。线结构FMS的形成可包括：在阻挡件部分BAP上共形地形成第一导电层MEP1；以及在第一导电层MEP1上形成第二导电层MEP2。第一导电层MEP1和第二导电层MEP2可由选自由铜(Cu)、钴(Co)、钌(Ru)、钨(W)、钼(Mo)、铝(Al)、银(Ag)和金(Au)组成的组的不同的金属材料形成或者包括选自其中的不同的金属材料。例如，第一导电层MEP1可由钴(Co)形成或者包括钴(Co)，且第二导电层MEP2可由铜(Cu)形成或者包括铜(Cu)。
图18至图20是各自示出了根据本发明构思的实施例的半导体装置的部分(例如，图2A的部分M和图2C的部分N)的剖视图。在下面的描述中，为了简明起见，先前参照图1、图2A至图2D和图3描述的元件可由相同标号指代，而不重复对其的描述。
参照图18，穿通件结构VCS的穿通件部分VIP可以不填充穿通孔VIH的一部分(例如，上部)。线结构FMS的下部可以填充未被穿通件部分VIP填充的穿通孔VIH的上部。也就是说，线结构FMS的至少一部分可以延伸至穿通孔VIH中。突出部分PTP的最上部可位于低于线沟槽LTR的底部BOT的水平高度。
参照图19，线结构FMS可仅包括第二导电层MEP2。也就是说，根据本实施例的线结构FMS中可省略先前参照图3描述的第一导电层MEP1。在实施例中，线结构FMS可包括直接形成在阻挡件部分BAP上的铜(Cu)图案。
参照图20，阻挡件部分BAP可具有基本均匀的厚度，而不管其是否邻近于穿通件部分VIP。例如，线沟槽LTR的上部区域中的阻挡件部分BAP的上部可具有第一厚度T1。位于线沟槽LTR的下部区域中和/或邻近于穿通件部分VIP的阻挡件部分BAP的下部也可具有第一厚度T1。
图21是沿着图1的线D-D’截取的剖视图，示出根据本发明构思的实施例的半导体装置。在下面的描述中，为简洁起见，先前参照图1、图2A至图2D和图3描述的元件可由相同的参考标号标识，无需对其重复描述。
参照图21，第二金属层M2可包括第一上互连线UIL1和超级穿通件SVI。第一上互连线UIL1中的每一个可配置为与先前参照图1、图2A至图2D和图3描述的上互连线UIL具有基本相同的特征。
超级穿通件SVI可设为穿透第四层间绝缘层140。超级穿通件SVI可从第四层间绝缘层140的顶表面延伸至第二下互连线LIL2的顶表面。超级穿通件SVI可由与第一上互连线UIL1的穿通件结构VCS的材料相同的材料形成或者包括与其相同的材料。超级穿通件SVI的直径可小于穿通件结构VCS的直径。
超级穿通件SVI和穿通件结构VCS可同时形成。与穿通件结构VCS不同，由于超级穿通件SVI不需要填充线沟槽LTR，因此超级穿通件SVI可完全填充穿透第四层间绝缘层140的超级穿通孔SVH。
第三金属层M3可以设置在第二金属层M2上。第三金属层M3可设置在第五层间绝缘层150中。第三金属层M3可包括第二上互连线UIL2。第二上互连线UIL2还可包括穿通件结构VCS和穿通件结构VCS上的线结构FMS。第二上互连线UIL2中的至少一个的穿通件结构VCS可连接至超级穿通件SVI。因此，第二上互连线UIL2中的至少一个可在竖直的第三方向D3上电连接至第二下互连线LIL2。
图22A至图22D是分别沿着图1的线A-A’、B-B’、C-C’和D-D’截取的剖视图，示出了根据本发明构思的实施例的半导体装置。在下面的描述中，为简洁起见，先前参照图1和图2A至图2D描述的元件可由相同的参考标号标识，无需对其重复描述。
参照图1和图22A至图22D，可提供包括第一有源区PR和第二有源区NR的衬底100。器件隔离层ST可以设置在衬底100上。器件隔离层ST可以在衬底100的上部中限定第一有源图案AP1和第二有源图案AP2。器件隔离层ST可以填充第一有源图案AP1和第二有源图案AP2之间的沟槽TR。第一有源图案AP1和第二有源图案AP2可分别限定在第一有源区PR和第二有源区NR上。
第一有源图案AP1可包括竖直堆叠的第一沟道图案CH1。堆叠的第一沟道图案CH1可在第三方向D3上彼此间隔开。堆叠的第一沟道图案CH1可彼此竖直地重叠。第二有源图案AP2可包括竖直堆叠的第二沟道图案CH2。堆叠的第二沟道图案CH2可在第三方向D3上彼此间隔开。堆叠的第二沟道图案CH2可彼此竖直地重叠。第一沟道图案CH1和第二沟道图案CH2可由硅(Si)、锗(Ge)或硅-锗(SiGe)中的至少一种形成或者包括它们中的至少一种。
第一有源图案AP1还可包括第一源极/漏极图案SD1。堆叠的第一沟道图案CH1可以介于每对相邻的第一源极/漏极图案SD1之间。堆叠的第一沟道图案CH1可以将每对相邻的第一源极/漏极图案SD1彼此连接。
第二有源图案AP2还可包括第二源极/漏极图案SD2。堆叠的第二沟道图案CH2可以介于每对相邻的第二源极/漏极图案SD2之间。堆叠的第二沟道图案CH2可以将每对相邻第二源极/漏极图案SD2彼此连接。
栅电极GE可设为与第一沟道图案CH1和第二沟道图案CH2交叉，并且在第一方向D1上延伸。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2竖直地重叠。成对的栅极间隔件GS可设置在栅电极GE的相对侧表面上。栅极封盖图案GP可以设置在栅电极GE上。
栅电极GE可设为包围第一沟道图案CH1和第二沟道图案CH2中的每一个(例如，见图22D)。例如，栅电极GE可设为面对第一沟道图案CH1和第二沟道图案CH2中的每一个的顶表面、底表面和相对侧表面。根据本实施例的晶体管可为其中栅电极GE设为三维地环绕沟道图案CH1或CH2的三维场效应晶体管(例如，MBCFET或GAAFET)。
栅极绝缘层GI可设于第一沟道图案CH1和第二沟道图案CH2中的每一者与栅电极GE之间。栅极绝缘层GI可设为包围第一沟道图案CH1和第二沟道图案CH2中的每一个。
在第二有源区NR上，绝缘图案IP可以介于栅极绝缘层GI和第二源极/漏极图案SD2之间。栅电极GE可通过栅极绝缘层GI和绝缘图案IP与第二源极/漏极图案SD2间隔开。在实施例中，可以在第一有源区PR上省略绝缘图案IP。
第一层间绝缘层110和第二层间绝缘层120可以设置在衬底100上。有源接触件AC可设为穿透第一层间绝缘层110和第二层间绝缘层120，并且分别连接至第一源极/漏极图案SD1和第二源极/漏极图案SD2。栅极接触件GC可设为穿透第二层间绝缘层120和栅极封盖图案GP，并且连接至栅电极GE。
第三层间绝缘层130可以设置在第二层间绝缘层120上。第四层间绝缘层140可以设置在第三层间绝缘层130上。第一金属层M1可设置在第三层间绝缘层130中。第二金属层M2可设置在第四层间绝缘层140中。第一金属层M1和第二金属层M2可与先前参照图1、图2A至图2D和图3描述的实施例中的那些基本相同。
图23是示出根据本发明构思的实施例的半导体装置的平面图。图24A至图24D分别是沿着图23的线A-A’、B-B’、C-C’和D-D’截取的剖视图。在下面的描述中，为简洁起见，先前参照图1和图2A至图2D描述的元件可由相同的参考标号标识，无需对其重复描述。
参照图23和图24A至图24D，逻辑单元LC可以设置在衬底100上。逻辑单元LC可包括构成逻辑装置的竖直型晶体管和将竖直型晶体管彼此连接的互连线。
衬底100上的逻辑单元LC可包括第一有源区PR和第二有源区NR。第一有源区PR和第二有源区NR可由形成在衬底100的上部中的沟槽TR限定。第一有源区PR和第二有源区NR可在第一方向D1上彼此间隔开。
第一下外延图案SOP1可以设置在第一有源区PR上，且第二下外延图案SOP2可以设置在第二有源区NR上。当在平面图中看时，第一下外延图案SOP1可以在第三方向D3上与第一有源区PR重叠，且第二下外延图案SOP2可以在第三方向D3上与第二有源区NR重叠。第一下外延图案SOP1和第二下外延图案SOP2可为通过选择性外延生长工艺形成的外延图案。第一下外延图案SOP1可设置在衬底100的第三凹进区RSR3中，且第二下外延图案SOP2可设置在衬底100的第四凹进区RSR4中。
第一有源图案AP1可以设置在第一有源区PR上，且第二有源图案AP2可以设置在第二有源区NR上。第一有源图案AP1和第二有源图案AP2中的每一个可为竖直突出的鳍图案。当在平面图中看时，第一有源图案AP1和第二有源图案AP2中的每一个可为在第一方向D1上延伸的条形图案。第一有源图案AP1可在第二方向D2上排列，且第二有源图案AP2可在第二方向D2上排列。
第一有源图案AP1中的每一个可包括从第一下外延图案SOP1竖直地突出的第一沟道图案CHP1和设置在第一沟道图案CHP1上的第一上外延图案DOP1。第二有源图案AP2中的每一个可包括从第二下外延图案SOP2竖直地突出的第二沟道图案CHP2和设置在第二沟道图案CHP2上的第二上外延图案DOP2。
器件隔离层ST可以设置在衬底100上，以填充沟槽TR。器件隔离层ST可以覆盖第一下外延图案SOP1和第二下外延图案SOP2的顶表面。第一有源图案AP1和第二有源图案AP2可以在器件隔离层ST上竖直地突出。
栅电极GE可以设置在器件隔离层ST上，并且可在第一方向D1上彼此平行地延伸。栅电极GE可在第二方向D2上排列。栅电极GE可以包围第一有源图案AP1的第一沟道图案CHP1并且可以包围第二有源图案AP2的第二沟道图案CHP2。例如，第一有源图案AP1的第一沟道图案CHP1可具有第一侧表面SW1、第二侧表面SW2、第三侧表面SW3和第四侧表面SW4。第一侧表面SW1和第二侧表面SW2可在第二方向D2上彼此相对，且第三侧表面SW3和第四侧表面SW4可在第一方向D1上彼此相对。栅电极GE可以设置在第一侧表面SW1至第四侧表面SW4上。例如，栅电极GE可以包围第一侧表面SW1至第四侧表面SW4。
栅极绝缘层GI可以介于栅电极GE与第一沟道图案CHP1和第二沟道图案CHP2中的每一者之间。栅极绝缘层GI可以覆盖栅电极GE的底表面和内侧表面。例如，栅极绝缘层GI可以直接覆盖第一有源图案AP1的第一侧表面SW1至第四侧表面SW4。
第一上外延图案DOP1和第二上外延图案DOP2可以在栅电极GE上竖直地突出。栅电极GE的顶表面可低于第一上外延图案DOP1和第二上外延图案DOP2中的每一个的底表面。换句话说，第一有源图案AP1和第二有源图案AP2中的每一个可具有从衬底100竖直地突出并且穿透栅电极GE的结构。
根据本实施例的半导体装置可包括其中载流子在第三方向D3上运动的竖直型晶体管。例如，在其中通过将电压施加至栅电极GE来导通晶体管的情况下，载流子可以通过沟道图案CHP1或CHP2从下外延图案SOP1或SOP2运动至上外延图案DOP1或DOP2。在本实施例中，栅电极GE可设为完全包围沟道图案CHP1或CHP2的侧表面SW1至SW4。在本实施例中，晶体管可为具有环绕式栅极结构的三维场效应晶体管(例如，VFET)。由于栅电极设为完全包围沟道图案，因此半导体装置可具有优秀的电特性。
可以在器件隔离层ST上设置间隔件SPC，以覆盖栅电极GE以及第一有源图案AP1和第二有源图案AP2。间隔件SPC可以包含氮化硅层或者氮氧化硅层。间隔件SPC可包括下间隔件LS、上间隔件US和下间隔件LS与上间隔件US之间的栅极间隔件GS。
下间隔件LS可以直接覆盖器件隔离层ST的顶表面。栅电极GE可在第三方向D3上通过下间隔件LS与器件隔离层ST间隔开。栅极间隔件GS可以覆盖栅电极GE中的每一个的顶表面和外侧表面。上间隔件US可以覆盖第一上外延图案DOP1和第二上外延图案DOP2的侧表面。然而，上间隔件US可以不覆盖第一上外延图案DOP1和第二上外延图案DOP2的顶表面。
第一层间绝缘层110可以设置在间隔件SPC上。第一层间绝缘层110可具有与第一上外延图案DOP1和第二上外延图案DOP2的顶表面基本共面的顶表面。第二层间绝缘层至第四层间绝缘层120、130和140可以依次堆叠在第一层间绝缘层110上。第二层间绝缘层120可以覆盖第一上外延图案DOP1和第二上外延图案DOP2的顶表面。
至少一个第一有源接触件AC1可设为穿透第二层间绝缘层120并且连接至第一上外延图案DOP1和第二上外延图案DOP2。至少一个第二有源接触件AC2可设为顺序地穿透第二层间绝缘层120、第一层间绝缘层110、下间隔件LS和器件隔离层ST并且连接至第一下外延图案SOP1和第二下外延图案SOP2。栅极接触件GC可设为顺序地穿透第二层间绝缘层120、第一层间绝缘层110和栅极间隔件GS，并且连接至栅电极GE。第一有源接触件AC1和第二有源接触件AC2以及栅极接触件GC的顶表面可与第二层间绝缘层120的顶表面基本共面。
第一有源接触件AC1中的每一个可在第二方向D2上延伸并且可连接至至少一个上外延图案DOP1或DOP2。第二有源接触件AC2中的每一个可设置在第一下互连线LIL1下方并与第一下互连线LIL1竖直地重叠。第二有源接触件AC2可为在第二方向D2上延伸的条形图案。
当在平面图中看时，栅极接触件GC可设置在第一有源区PR和第二有源区NR之间。换句话说，栅极接触件GC可连接至第一有源区PR和第二有源区NR之间的器件隔离层ST上的栅电极GE。
第一金属层M1可设置在第三层间绝缘层130中。第二金属层M2可设置在第四层间绝缘层140中。第一金属层M1和第二金属层M2可与先前参照图1、图2A至图2D和图3描述的实施例中的那些基本相同。
在根据本发明构思的实施例的半导体装置中，互连线的穿通件结构可为包括分别用作穿通插塞和阻挡件层的穿通件部分和阻挡件部分的混合结构。通过穿通件部分，可减小互连线的穿通电阻，并且通过阻挡件部分，可阻止/防止互连线的线结构中发生金属扩散。结果，可改进半导体装置的电特性。
虽然已详细示出和描述了本发明构思的示例实施例，但本领域的普通技术人员将理解，在不脱离所附权利要求的范围的情况下，可以在其中进行形式和细节上的变化。

Claims (20)

1.一种半导体装置，包括：
衬底上的晶体管；
第一金属层，其位于所述晶体管上，所述第一金属层包括电连接至所述晶体管的下互连线；以及
第二金属层，其位于所述第一金属层上，
其中，所述第二金属层包括电连接至所述下互连线的上互连线，
其中，所述上互连线包括：
穿通孔中的穿通件结构；以及
线沟槽中的线结构，
其中，所述穿通件结构包括：
穿通件部分，其位于所述穿通孔中，并且联接至所述下互连线；以及
阻挡件部分，其从所述穿通件部分竖直地延伸，以覆盖所述线沟槽的内表面，
其中，所述阻挡件部分在所述线结构与所述第二金属层的层间绝缘层之间，
其中，所述阻挡件部分在其上部水平处具有第一厚度，并且
其中，所述阻挡件部分在邻近于所述穿通件部分的水平处具有大于所述第一厚度的第二厚度。
2.根据权利要求1所述的半导体装置，其中，所述穿通件部分和所述阻挡件部分包括相同金属，并且一体化为单个对象。
3.根据权利要求1所述的半导体装置，其中，所述阻挡件部分的氮浓度高于所述穿通件部分的氮浓度。
4.根据权利要求3所述的半导体装置，其中，所述阻挡件部分的氮浓度在1at％至20at％的范围内。
5.根据权利要求1所述的半导体装置，其中，所述穿通件结构还包括从所述穿通件部分朝着所述线结构竖直地突出的突出部分。
6.根据权利要求5所述的半导体装置，其中，所述突出部分的最高点位于高于所述线沟槽的底表面并且高于所述阻挡件部分的下部的水平处。
7.根据权利要求1所述的半导体装置，
其中，所述穿通件结构包括钼、钌、钨、钴或它们的二元金属复合物，并且
其中，所述线结构包括金属材料，所述金属材料包括铜、钴、钌、钨、钼、铝、银或金，并且与所述穿通件结构的材料不同。
8.根据权利要求1所述的半导体装置，其中，所述阻挡件部分的厚度在从所述线沟槽的上部至所述线沟槽的下部的方向上增大。
9.根据权利要求1所述的半导体装置，
其中，所述线结构包括第一导电层和所述第一导电层上的第二导电层，并且
其中，所述第一导电层在所述第二导电层与所述阻挡件部分之间。
10.根据权利要求1所述的半导体装置，其中，所述线结构的至少一部分延伸至所述穿通孔中。
11.一种半导体装置，包括：
衬底上的晶体管；
第一金属层，其位于所述晶体管上，所述第一金属层包括电连接至所述晶体管的下互连线；以及
第二金属层，其位于所述第一金属层上，
其中，所述第二金属层包括电连接至所述下互连线的上互连线，
其中，所述上互连线包括：
穿通孔中的穿通件结构；以及
线沟槽中的线结构，
其中，所述穿通件结构包括：
穿通件部分，其位于所述穿通孔中，并且联接至所述下互连线；以及
阻挡件部分，其从所述穿通件部分竖直地延伸以覆盖所述线沟槽的内表面，
其中，所述阻挡件部分在所述线结构与所述第二金属层的层间绝缘层之间，并且
其中，所述阻挡件部分的氮浓度高于所述穿通件部分的氮浓度。
12.根据权利要求11所述的半导体装置，其中，所述穿通件部分和所述阻挡件部分包括相同金属并且彼此连接成单个连续对象。
13.根据权利要求11所述的半导体装置，其中，所述阻挡件部分的氮浓度在1at％至20at％的范围内。
14.根据权利要求11所述的半导体装置，其中，所述穿通件结构还包括从所述穿通件部分朝着所述线结构竖直地突出的突出部分。
15.根据权利要求14所述的半导体装置，其中，所述突出部分的最高点位于高于所述线沟槽的底表面并且高于所述阻挡件部分的下部的水平处。
16.一种半导体装置，包括：
衬底，其包括有源区；
器件隔离层，其在所述有源区上限定有源图案，所述器件隔离层覆盖所述有源图案中的每一个的下侧表面，所述有源图案中的每一个的上部突出至所述器件隔离层之上；
成对的源极/漏极图案，其位于所述有源图案中的每一个的上部中；
沟道图案，其位于所述成对的源极/漏极图案之间；
栅电极，其在第一方向上延伸，以与所述沟道图案交叉；
栅极间隔件，其在所述栅电极的相对侧表面上，并且在所述第一方向上与所述栅电极一起延伸；
栅极电介质层，其在所述栅电极与所述沟道图案之间以及所述栅电极与所述栅极间隔件之间；
栅极封盖图案，其位于所述栅电极的顶表面上，并且在所述第一方向上与所述栅电极一起延伸；
第一层间绝缘层，其位于所述栅极封盖图案上；
有源接触件，其穿透所述第一层间绝缘层并且电连接至所述成对的源极/漏极图案中的至少一个；
第一金属层，其在所述第一层间绝缘层上的第二层间绝缘层中；
第二金属层，其在所述第二层间绝缘层上的第三层间绝缘层中；以及
蚀刻停止层，其在所述第二层间绝缘层与所述第三层间绝缘层之间，
其中，所述第一金属层包括电连接至所述有源接触件的下互连线，
其中，所述第二金属层包括电连接至所述下互连线的上互连线，
其中，所述上互连线包括：
穿通孔中的穿通件结构；以及
线沟槽中的线结构，
其中，所述穿通件结构包括：
穿通件部分，其位于所述穿通孔中，穿透所述蚀刻停止层，并且联接至所述下互连线；以及
阻挡件部分，其从所述穿通件部分竖直地延伸以覆盖所述线沟槽的内表面，
其中，所述阻挡件部分在所述线结构与所述第三层间绝缘层之间，并且
其中，所述穿通件部分和所述阻挡件部分包括相同金属，并且一体化为单个对象。
17.根据权利要求16所述的半导体装置，
其中，所述阻挡件部分在其上部水平处具有第一厚度，并且
其中，所述阻挡件部分在邻近于所述穿通件部分的水平处具有大于所述第一厚度的第二厚度。
18.根据权利要求16所述的半导体装置，其中，所述阻挡件部分的氮浓度高于所述穿通件部分的氮浓度。
19.根据权利要求16所述的半导体装置，其中，所述穿通件结构还包括从所述穿通件部分朝着所述线结构竖直地突出的突出部分。
20.根据权利要求16所述的半导体装置，
其中，所述线结构包括第一导电层和所述第一导电层上的第二导电层，并且
其中，所述第一导电层在所述第二导电层与所述阻挡件部分之间。
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