KR20230000485A - 반도체 소자 및 그의 제조 방법 - Google Patents

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김진범
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장인규
신동석
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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 기판 상의 활성 패턴; 상기 활성 패턴 상의 소스/드레인 패턴; 상기 활성 패턴 상에 제공되어 상기 소스/드레인 패턴과 연결되는 채널 패턴, 상기 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고; 상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극; 및 상기 게이트 전극과 상기 채널 패턴 사이에 개재된 게이트 절연막을 포함한다. 상기 소스/드레인 패턴은, 제1 반도체 층 및 상기 제1 반도체 층 상의 제2 반도체 층을 포함하고, 상기 제1 반도체 층은, 중심 부분 및 상기 중심 부분의 일 측에 상기 제1 방향으로 인접하는 엣지 부분을 포함하고, 상기 엣지 부분은 상기 게이트 절연막과 접촉하는 제1 외측면을 포함하고, 상기 중심 부분은 상기 게이트 절연막과 접촉하는 제2 외측면을 포함하며, 상기 제2 외측면은 상기 제1 외측면에 비해 상기 제2 반도체 층을 향해 더 함몰된다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성 및 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 신뢰성 및 전기적 특성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 활성 패턴; 상기 활성 패턴 상의 소스/드레인 패턴; 상기 활성 패턴 상에 제공되어 상기 소스/드레인 패턴과 연결되는 채널 패턴, 상기 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고; 상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극; 및 상기 게이트 전극과 상기 채널 패턴 사이에 개재된 게이트 절연막을 포함할 수 있다. 상기 소스/드레인 패턴은, 제1 반도체 층 및 상기 제1 반도체 층 상의 제2 반도체 층을 포함하고, 상기 제1 반도체 층은, 중심 부분 및 상기 중심 부분의 일 측에 상기 제1 방향으로 인접하는 엣지 부분을 포함하고, 상기 엣지 부분은 상기 게이트 절연막과 접촉하는 제1 외측면을 포함하고, 상기 중심 부분은 상기 게이트 절연막과 접촉하는 제2 외측면을 포함하며, 상기 제2 외측면은 상기 제1 외측면에 비해 상기 제2 반도체 층을 향해 더 함몰될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 주변 영역을 포함하는 기판; 상기 주변 영역 상의 주변 활성 패턴; 상기 주변 활성 패턴 상의 주변 소스/드레인 패턴; 상기 주변 활성 패턴 상의 주변 채널 패턴, 상기 채널 패턴은 서로 교번적으로 적층된 희생층들 및 반도체 패턴들을 포함하고, 상기 반도체 패턴들은 실리콘(Si)을 포함하며, 상기 희생층들은 실리콘-게르마늄(SiGe)을 포함하고; 상기 주변 채널 패턴 상의 주변 게이트 전극; 및 상기 주변 게이트 전극과 상기 주변 채널 패턴 사이에 개재된 라이너 막을 포함할 수 있다. 상기 라이너 막은 1nm 내지 5nm의 두께를 갖고, 상기 라이너 막은 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge)을 포함하며, 상기 라이너 막의 게르마늄의 농도는 상기 희생층들의 게르마늄의 농도보다 크며, 상기 라이너 막의 게르마늄의 농도와 상기 희생층들의 게르마늄의 농도의 차이는, 5 at%보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 활성 패턴; 상기 활성 패턴 상의 소스/드레인 패턴; 상기 활성 패턴 상에 제공되어 상기 소스/드레인 패턴과 연결되는 채널 패턴, 상기 채널 패턴은 순차적으로 서로 이격되어 적층된 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴을 포함하고; 상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극, 상기 게이트 전극은 상기 기판과 상기 제1 반도체 패턴 사이에 개재된 제1 부분, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에 개재된 제2 부분, 상기 제2 반도체 패턴과 상기 제3 반도체 패턴 사이에 개재된 제3 부분, 및 상기 제3 반도체 패턴 상의 제4 부분을 포함하며; 상기 채널 패턴과 상기 게이트 전극 사이에 개재된 게이트 절연막; 상기 게이트 전극의 측벽 상의 게이트 스페이서; 상기 게이트 전극의 상면 상의 게이트 캐핑 패턴; 상기 게이트 캐핑 패턴 상의 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 상기 소스/드레인 패턴에 접속하는 활성 콘택; 상기 제1 층간 절연막을 관통하여 상기 게이트 전극에 접속하는 게이트 콘택; 상기 제1 층간 절연막 상의 제2 층간 절연막; 상기 제2 층간 절연막 내에 제공된 제1 금속 층, 상기 제1 금속 층은 상기 활성 콘택 및 상기 게이트 콘택과 각각 전기적으로 연결되는 제1 배선들을 포함하고; 상기 제2 층간 절연막 상의 제3 층간 절연막; 및 상기 제3 층간 절연막 내에 제공된 제2 금속 층을 포함할 수 있다. 상기 제2 금속 층은 상기 제1 배선들과 각각 전기적으로 연결되는 제2 배선들을 포함하고, 상기 제1 반도체 패턴은, 상기 제1 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 포함하고, 상기 제1 및 제2 측벽들은 상기 게이트 절연막에 의해 덮이며, 상기 제1 반도체 패턴 내의 게르마늄의 농도는, 상기 제1 측벽에서 상기 제1 반도체 패턴의 중심 영역으로 갈수록 감소하다가 상기 중심 영역에서 최소값에 도달하고, 이후 상기 중심 영역에서 상기 제2 측벽으로 갈수록 다시 증가할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 희생층들 및 활성층들을 서로 교번적으로 적층하는 것; 상기 희생층들 및 상기 활성층들을 패터닝하여, 활성 패턴 상의 적층 패턴을 형성하는 것; 상기 적층 패턴 상에 라이너 막을 형성하는 것; 상기 라이너 막 상에 희생 패턴을 형성하는 것; 상기 희생 패턴의 일 측의 상기 적층 패턴을 식각하여 리세스를 형성하는 것, 상기 리세스를 형성하는 식각 공정 동안 상기 라이너 막에 대한 식각률은 상기 희생층들에 대한 식각률보다 크고; 상기 리세스 내에 제1 반도체 층 및 상기 제1 반도체 층 상의 제2 반도체 층을 포함하는 소스/드레인 패턴을 형성하는 것; 상기 희생 패턴 및 상기 라이너 막을 제거하여 외측 영역을 형성하는 것; 상기 외측 영역에 의해 노출된 상기 희생층들 제거하여 내측 영역들을 형성하는 것; 및 상기 외측 영역 및 상기 내측 영역들을 채우는 게이트 전극을 형성하는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 고농도의 게르마늄(Ge)을 함유하는 라이너 막을 이용함으로써, 게이트 전극으로 교체될 희생층을 식각할 때 소스/드레인 패턴이 제거되는 결함을 효과적으로 방지할 수 있다. 이로써, 반도체 소자의 신뢰성이 향상될 수 있다. 나아가, 본 발명에 따른 반도체 소자는 게이트 전극의 부피를 증가시켜 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2f는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, 및 F-F'선에 따른 단면도들이다.
도 3a는 도 2a의 M-M'선을 잘라 위에서 본 평면도이다.
도 3b는 도 2a의 N-N'선을 잘라 위에서 본 평면도이다.
도 4는 본 발명의 비교예에 따른 반도체 소자를 설명하기 위한 것으로, 도 2a의 M-M'선을 잘라 위에서 본 평면도이다.
도 5a 내지 도 10d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 11a 내지 도 14b는 본 발명의 일 실시예에 따른 PMOSFET 영역 상의 제1 소스/드레인 패턴의 형성 방법을 설명하기 위한 평면도들이다.
도 15 및 도 16 각각은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 2a의 M-M'선을 잘라 위에서 본 평면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2f는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, 및 F-F'선에 따른 단면도들이다. 도 3a는 도 2a의 M-M'선을 잘라 위에서 본 평면도이다. 도 3b는 도 2a의 N-N'선을 잘라 위에서 본 평면도이다.
도 1을 참조하면, 로직 셀 영역(LCR) 및 주변 영역(PER)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
로직 셀 영역(LCR)은, 로직 회로를 구성하는 표준 셀(즉, 로직 셀)이 배치되는 영역일 수 있다. 로직 셀 영역(LCR) 상에 적어도 하나의 로직 셀(LC)이 제공될 수 있다.
주변 영역(PER)은, 프로세서 코어 또는 I/O 단자를 구성하는 트랜지스터들이 배치되는 영역일 수 있다. 주변 영역(PER)의 트랜지스터는, 로직 셀 영역(LCR)의 트랜지스터에 비해 고전력으로 작동될 수 있다. 이하, 도 1 및 도 2a 내지 도 2d를 참조하여 로직 셀 영역(LCR) 상의 로직 셀(LC)에 대해 먼저 상세히 설명한다.
로직 셀(LC)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 기판(100)의 상부에 형성된 트렌치(TR)에 의해 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 정의될 수 있다. 다시 말하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 트렌치(TR)가 위치할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은, 트렌치(TR)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
기판(100)의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 각각 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 제공될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 트렌치(TR)에 의해 정의될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 기판(100)의 수직하게 돌출된 상부일 수 있다.
소자 분리막(ST)이 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 측벽들을 덮을 수 있다. 일 예로, 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
제1 활성 패턴(AP1)은 그의 상부에 제1 채널 패턴(CH1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 그의 상부에 제2 채널 패턴(CH2)을 포함할 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 바람직하기로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si)을 포함할 수 있다.
제1 활성 패턴(AP1)의 상부에 복수개의 제1 리세스들(RS1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2)의 상부에 복수개의 제2 리세스들(RS2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 리세스들(RS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 그들 사이의 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은 제1 반도체 층(SEL1) 및 제1 반도체 층(SEL1) 상의 제2 반도체 층(SEL2)을 포함할 수 있다. 도 2a를 다시 참조하여, 제1 소스/드레인 패턴(SD1)의 제2 방향(D2)으로의 단면의 형태를 설명한다.
제1 반도체 층(SEL1)은 제1 리세스(RS1)의 내측벽을 덮을 수 있다. 일 실시예로, 제1 반도체 층(SEL1)의 두께는, 그의 하부에서 그의 상부로 갈수록 얇아질 수 있다. 예를 들어, 제1 리세스(RS1)의 바닥 상의 제1 반도체 층(SEL1)의 제3 방향(D3)으로의 두께는, 제1 리세스(RS1)의 상부 상의 제1 반도체 층(SEL1)의 제2 방향(D2)으로의 두께보다 클 수 있다. 제1 반도체 층(SEL1)은, 제1 리세스(RS1)의 프로파일을 따라 U자 형태를 가질 수 있다.
다른 실시예로, 제1 반도체 층(SEL1)의 두께는, 그의 하부에서 그의 상부로 갈수록 거의 변화하지 않을 수 있다. 즉, 제1 반도체 층(SEL1)은 균일한 두께를 가질 수 있다. 예를 들어, 제1 리세스(RS1)의 바닥 상의 제1 반도체 층(SEL1)의 제3 방향(D3)으로의 두께는, 제1 리세스(RS1)의 상부 상의 제1 반도체 층(SEL1)의 제2 방향(D2)으로의 두께와 실질적으로 동일할 수 있다.
제2 반도체 층(SEL2)은 제1 반도체 층(SEL1)을 제외한 제1 리세스(RS1)의 남은 영역을 채울 수 있다. 제2 반도체 층(SEL2)의 부피는 제1 반도체 층(SEL1)의 부피보다 클 수 있다. 다시 말하면, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 제2 반도체 층(SEL2)의 부피의 비는, 제1 소스/드레인 패턴(SD1)의 전체 부피에 대한 제1 반도체 층(SEL1)의 부피의 비보다 클 수 있다.
제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2) 각각은, 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 일 예로, 기판(100)이 실리콘(Si)을 포함할 경우, 제1 및 제2 반도체 층들(SEL1, SEL2)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 게르마늄(Ge)의 격자 상수는 실리콘(Si)의 격자 상수보다 더 클 수 있다.
구체적으로, 제1 반도체 층(SEL1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 게르마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 게르마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제2 반도체 층(SEL2)은 상대적으로 고농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다. 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 제3 방향(D3)으로 갈수록 증가할 수 있다. 예를 들어, 제1 반도체 층(SEL1)에 인접하는 제2 반도체 층(SEL2)은 약 40 at%의 게르마늄(Ge) 농도를 갖지만, 제2 반도체 층(SEL2)의 상부는 약 60 at%의 게르마늄(Ge) 농도를 가질 수 있다.
제1 및 제2 반도체 층들(SEL1, SEL2)은, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론)을 포함할 수 있다. 제2 반도체 층(SEL2)의 불순물의 농도(예를 들어, 원자 퍼센트)는 제1 반도체 층(SEL1)의 불순물의 농도보다 클 수 있다. 본 발명의 일 실시예로, 제1 및 제2 반도체 층들(SEL1, SEL2) 각각은, 다른 불순물(예를 들어, P, As 및 C 중 적어도 하나)을 추가로 포함할 수도 있다.
제1 반도체 층(SEL1)은, 기판(100)과 제2 반도체 층(SEL2) 사이, 및 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 제2 반도체 층(SEL2) 사이의 적층 결함(stacking fault)을 방지할 수 있다. 적층 결함이 발생할 경우, 채널 저항이 증가할 수 있다. 적층 결함은 제1 리세스(RS1)의 바닥에서 쉽게 발생될 수 있다. 따라서 적층 결함을 방지하기 위해서는, 제1 리세스(RS1)의 바닥에 인접하는 제1 반도체 층(SEL1)의 두께가 상대적으로 큼이 바람직할 수 있다.
제1 반도체 층(SEL1)은, 후술할 희생층들(SAL, 도 5b 참조)을 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)로 교체하는 공정 동안, 제2 반도체 층(SEL2)을 보호할 수 있다. 다시 말하면, 제1 반도체 층(SEL1)은 희생층들(SAL)을 제거하는 식각 물질이 제2 반도체 층(SEL2)으로 침투하여 이를 식각하는 것을 방지할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치에 따라 제2 방향(D2)으로 배열될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
게이트 전극(GE)은, 기판(100)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 부분(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 부분(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 부분(PO3), 및 제3 반도체 패턴(SP3) 위의 제4 부분(PO4)을 포함할 수 있다.
도 2a를 다시 참조하면, PMOSFET 영역(PR) 상의 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 서로 다른 폭을 가질 수 있다. 예를 들어, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭은, 제2 부분(PO2)의 제2 방향(D2)으로의 최대폭보다 클 수 있다. 제1 부분(PO1)의 제2 방향(D2)으로의 최대폭은, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭보다 클 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 로직 셀 영역(LCR)의 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극(GE)의 제4 부분(PO4)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면(TS), 바닥면(BS) 및 양 측벽들(SW)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2d 참조).
도시되진 않았지만, 게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 게이트 전극(GE)의 제4 부분(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 실리콘 산화막 및 고유전막이 적층된 구조를 가질 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
도 2b를 다시 참조하면, NMOSFET 영역(NR) 상에 내측 스페이서들(IP)이 제공될 수 있다. 내측 스페이서들(IP)은, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이에 각각 개재될 수 있다. 내측 스페이서들(IP)은 제2 소스/드레인 패턴(SD2)과 직접 접촉할 수 있다. 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 내측 스페이서(IP)에 의해 제2 소스/드레인 패턴(SD2)과 이격될 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.
로직 셀(LC)의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE)간의 피치는 상기 제1 피치와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴들(SC)이 각각 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 일 예로, 도 2b를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택들(AC) 각각의 상부는, 상부 절연 패턴(UIP)으로 채워질 수 있다. 이로써, 게이트 콘택(GC)이 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 공정 결함을 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 하부 파워 배선(M1_R1), 제2 하부 파워 배선(M1_R2), 및 하부 배선들(M1_I)을 포함할 수 있다.
제1 하부 파워 배선(M1_R1) 및 제2 하부 파워 배선(M1_R2) 각각은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 구체적으로, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 제1 하부 파워 배선(M1_R1)이 배치될 수 있다. 제1 하부 파워 배선(M1_R1)은 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 제2 하부 파워 배선(M1_R2)이 배치될 수 있다. 제2 하부 파워 배선(M1_R2)은 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.
하부 배선들(M1_I)은, 제1 및 제2 하부 파워 배선들(M1_R1, M1_R2) 사이에 배치될 수 있다. 하부 배선들(M1_I)은, 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 하부 배선들(M1_I)은, 제2 피치로 제1 방향(D1)을 따라 배열될 수 있다. 일 예로, 상기 제2 피치는 상기 제1 피치보다 작을 수 있다.
제1 금속 층(M1)은, 하부 비아들(VI1)을 더 포함할 수 있다. 하부 비아들(VI1)은 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I) 아래에 제공될 수 있다. 하부 비아들(VI1)은, 활성 콘택들(AC)과 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I) 사이에 각각 개재될 수 있다. 하부 비아들(VI1)은, 게이트 콘택들(GC)과 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I) 사이에 각각 개재될 수 있다.
제1 금속 층(M1)의 배선(M1_R1, M1_R2, M1_I)과 그 아래의 하부 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 배선(M1_R1, M1_R2, M1_I) 및 하부 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 상부 배선들(M2_I)을 포함할 수 있다. 제2 금속 층(M2)의 상부 배선들(M2_I) 각각은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 다시 말하면, 상부 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 상부 배선들(M2_I)은 게이트 전극들(GE)과 평행할 수 있다. 상부 배선들(M2_I)은 제3 피치(P3)로 제2 방향(D2)을 따라 배열될 수 있다. 제3 피치(P3)는 제1 피치(P1)보다 작을 수 있다. 제3 피치(P3)는 제2 피치(P2)보다 클 수 있다.
제2 금속 층(M2)은, 상부 비아들(VI2)을 더 포함할 수 있다. 상부 비아들(VI2)은 상부 배선들(M2_I) 아래에 제공될 수 있다. 상부 비아들(VI2)은, 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_I)과 상부 배선들(M2_I) 사이에 각각 개재될 수 있다.
제2 금속 층(M2)의 상부 배선(M2_I)과 그 아래의 상부 비아(VI2)는 서로 동일한 공정으로 일체로 형성될 수 있다. 다시 말하면, 제2 금속 층(M2)의 상부 배선(M2_I) 및 상부 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은, 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5 등)이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 라우팅 배선들을 포함할 수 있다.
도 3a 및 도 3b를 참조하여, PMOSFET 영역(PR) 상의 제1 반도체 패턴(SP1), 제1 소스/드레인 패턴(SD1), 및 게이트 전극(GE)에 대해 보다 상세히 설명한다. 구체적으로, 도 3a는 게이트 전극(GE)의 제2 부분(PO2)의 레벨(즉, M-M' 선)까지 반도체 소자를 평탄화함으로써 얻어진, 제2 부분(PO2)의 레벨에서의 반도체 소자의 평면도일 수 있다. 도 3b는 제1 반도체 패턴(SP1)의 레벨(즉, N-N' 선)까지 반도체 소자를 평탄화함으로써 얻어진, 제1 반도체 패턴(SP1)의 레벨에서의 반도체 소자의 평면도일 수 있다.
제1 반도체 패턴(SP1)은 제1 방향(D1)으로의 최대폭인 제1 폭(W1)을 가질 수 있다. 게이트 전극(GE)의 제2 부분(PO2)은 제1 반도체 패턴(SP1)과 수직적으로 중첩되므로, 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다.
도 3b를 참조하면, 제1 반도체 패턴(SP1)은 제1 측벽(SW1) 및 제2 측벽(SW2)을 포함할 수 있다. 제1 측벽(SW1) 및 제2 측벽(SW2)은 제1 방향(D1)으로 서로 대향할 수 있다. 제1 및 제2 측벽들(SW1, SW2)은 게이트 절연막(GI)에 의해 덮일 수 있다. 게이트 절연막(GI)을 사이에 두고 게이트 전극(GE)이 제1 및 제2 측벽들(SW1, SW2)에 인접할 수 있다.
본 발명의 일 실시예로, 제1 반도체 패턴(SP1)은 실리콘(Si)을 함유할 수 있다. 예를 들어, 제1 반도체 패턴(SP1)의 실리콘(Si)의 농도는 97 at% 이상일 수 있다. 제1 반도체 패턴(SP1)은 불순물로 게르마늄(Ge)을 포함할 수 있다. 제1 반도체 패턴(SP1) 내의 게르마늄(Ge)의 농도는, 제1 측벽(SW1)에서 제2 측벽(SW2)으로 갈수록 변화할 수 있다. 예를 들어, 제1 반도체 패턴(SP1) 내의 게르마늄(Ge)의 농도는, 제1 측벽(SW1)에서 제1 반도체 패턴(SP1)의 중심 영역으로 갈수록 감소하다가 상기 중심 영역에서 최소값에 도달하고, 이후 상기 중심 영역에서 제2 측벽(SW2)으로 갈수록 다시 증가할 수 있다. 다시 말하면, 제1 반도체 패턴(SP1) 내의 게르마늄(Ge)의 농도는, 제1 및 제2 측벽들(SW1, SW2) 인근에서 가장 높을 수 있다.
도 3a 및 도 3b를 다시 참조하면, 서로 인접하는 한 쌍의 제1 반도체 패턴들(SP1) 사이에 제1 소스/드레인 패턴(SD1)이 개재될 수 있다. 서로 인접하는 한 쌍의 게이트 전극들(GE)의 제2 부분들(PO2) 사이에 제1 소스/드레인 패턴(SD1)이 개재될 수 있다. 제1 소스/드레인 패턴(SD1)은, 한 쌍의 제1 반도체 패턴들(SP1)에 인접하는 제1 반도체 층(SEL1), 및 그의 중심에 제2 반도체 층(SEL2)을 포함할 수 있다. 제1 반도체 패턴들(SP1)은 제2 부분들(PO2)과도 인접할 수 있다.
제1 소스/드레인 패턴(SD1)의 제1 반도체 층(SEL1)은 제1 반도체 패턴(SP1)과 직접 접촉할 수 있다. 제1 반도체 층(SEL1)은 게이트 전극(GE)의 제2 부분(PO2) 상의 게이트 절연막(GI)과 직접 접촉할 수 있다. 다시 말하면, 게이트 절연막(GI)은 게이트 전극(GE)의 제2 부분(PO2)과 제1 반도체 층(SEL1) 사이에 개재될 수 있다. 제1 반도체 층(SEL1)은 제1 방향(D1)으로의 최대폭인 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다.
제2 반도체 층(SEL2)의 적어도 일부는, 서로 인접하는 한 쌍의 게이트 스페이서(GS) 사이에 개재될 수 있다. 제2 반도체 층(SEL2)은 제1 방향(D1)으로의 최대폭인 제3 폭(W3)을 가질 수 있다. 제3 폭(W3)은 제2 폭(W2)보다 클 수 있다.
제1 반도체 층(SEL1)은, 중심 부분(CTP) 및 중심 부분(CTP)의 양 측에 엣지 부분들(EDP)을 포함할 수 있다. 중심 부분(CTP)은 제1 반도체 패턴(SP1)과 접촉할 수 있다. 중심 부분(CTP)은 게이트 전극(GE)의 제2 부분(PO)에 직접 인접할 수 있다. 각각의 엣지 부분들(EDP)은 게이트 스페이서(GS)의 일 단(EN)을 덮을 수 있다.
제1 반도체 층(SEL1)의 엣지 부분(EDP)은 게이트 절연막(GI)과 접촉하는 제1 외측면(OSF1)을 포함할 수 있고, 제1 반도체 층(SEL1)의 중심 부분(CTP)은 게이트 절연막(GI)과 접촉하는 제2 외측면(OSF2)을 포함할 수 있다 (도 3a 참조). 중심 부분(CTP)의 제2 외측면(OSF2)은 제1 반도체 패턴(SP1)과도 접촉할 수 있다 (도 3b 참조).
제2 외측면(OSF2)은 제1 외측면(OSF1)에 비해 제2 반도체 층(SEL2)을 향해 더 함몰될 수 있다. 예를 들어, 제2 외측면(OSF2)은 제1 외측면(OSF1)에 비해 제2 방향(D2)으로 더 함몰될 수 있다. 제1 반도체 층(SEL1)의 외측면은, 제1 외측면(OSF1) 및 제2 외측면(OSF2)을 포함할 수 있다. 제1 및 제2 외측면들(OSF1, OSF2)간의 관계에 의해, 제1 반도체 층(SEL1)의 외측면은 제2 반도체 층(SEL2)을 향해 오목한 프로파일을 가질 수 있다.
제1 반도체 층(SEL1)의 엣지 부분(EDP)은 제2 방향(D2)으로 제1 두께(T1)를 가질 수 있다. 제1 반도체 층(SEL1)의 중심 부분(CTP)은 제2 방향(D2)으로 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)와 같거나 클 수 있다. 제2 두께(T2)에 대한 제1 두께(T1)의 비(T1/T2)는 0.5 내지 1일 수 있다. 다시 말하면, 엣지 부분(EDP)의 제1 두께(T1)는 중심 부분(CTP)의 제2 두께(T2)와 거의 비슷할 정도로 충분히 두꺼울 수 있다.
도 4는 본 발명의 비교예에 따른 반도체 소자를 설명하기 위한 것으로, 도 2a의 M-M'선을 잘라 위에서 본 평면도이다. 도 4를 참조하면, 제1 반도체 층(SEL1)의 엣지 부분(EDP)은 제1 외측면(OSF1)을 포함할 수 있고, 제1 반도체 층(SEL1)의 중심 부분(CTP)은 제2 외측면(OSF2)을 포함할 수 있다. 본 비교예에 따르면, 제1 외측면(OSF1)이 제2 외측면(OSF2)에 비해 제2 반도체 층(SEL2)을 향해 더 함몰될 수 있다. 다시 말하면, 제1 반도체 층(SEL1)의 외측면(OSF1, OSF2)은 제2 반도체 층(SEL2)으로부터 멀어지는 방향으로 볼록한 프로파일을 가질 수 있다.
제1 반도체 층(SEL1)의 엣지 부분(EDP)은 제2 방향(D2)으로 제1 두께(T1)를 가질 수 있다. 제1 반도체 층(SEL1)의 중심 부분(CTP)은 제2 방향(D2)으로 제2 두께(T2)를 가질 수 있다. 본 비교예에 따르면, 제1 반도체 층(SEL1)의 외측면(OSF1, OSF2)이 볼록한 프로파일을 갖기 때문에, 제1 두께(T1)는 제2 두께(T2)에 비해 매우 작을 수 있다. 예를 들어, 제2 두께(T2)에 대한 제1 두께(T1)의 비(T1/T2)는 0.01 내지 0.4일 수 있다. 다시 말하면, 엣지 부분(EDP)은 중심 부분(CTP)에 비해 매우 얇을 수 있다.
도 4의 비교예에 나타난 바와 같이 제1 반도체 층(SEL1)의 엣지 부분(EDP)의 두께가 상대적으로 매우 작을 경우, 게이트 전극(GE)의 형성 공정 동안 엣지 부분(EDP)이 쉽게 제거될 수 있다. 엣지 부분(EDP)이 제거될 경우, 엣지 부분(EDP)이 제거된 공간을 통해 식각 물질이 제2 반도체 층(SEL2)으로 유입되어 제2 반도체 층(SEL2)이 파괴될 수 있다. 다시 말하면, 제1 반도체 층(SEL1)의 엣지 부분(EDP)의 두께가 상대적으로 작다면, 제1 반도체 층(SEL1)은 제2 반도체 층(SEL2)을 보호하기 어려울 수 있다. 결과적으로, 반도체 소자에 공정 결함이 발생하고 신뢰성이 낮아질 수 있다.
반면 도 3a 및 도 3b에 나타난 본 발명의 실시예들에 따르면, 제1 반도체 층(SEL1)의 제2 외측면(OSF2)이 제1 외측면(OSF1)에 비해 제2 반도체 층(SEL2)을 향해 더 함몰되어 있으므로, 제1 두께(T1)가 제2 두께(T2)에 가깝게 상대적으로 클 수 있다. 본 발명은 제1 반도체 층(SEL1)의 엣지 부분(EDP)의 두께가 상대적으로 크므로, 게이트 전극(GE)의 형성 공정 동안 엣지 부분(EDP)이 쉽게 제거되지 않을 수 있다. 본 발명의 실시예들에 따른 제1 반도체 층(SEL1)은 제2 반도체 층(SEL2)을 효과적으로 보호할 수 있다. 결과적으로 본 발명에 따르면, 반도체 소자의 공정 결함을 방지하고 신뢰성을 향상시킬 수 있다.
이하, 도 1, 도 2e 및 도 2f를 참조하여 주변 영역(PER)에 대해 설명한다. 주변 영역(PER) 상에 적어도 하나의 주변 활성 패턴(PAP)이 제공될 수 있다. 소자 분리막(ST)이 주변 활성 패턴(PAP)의 하부 측벽을 덮을 수 있다.
주변 활성 패턴(PAP)은 그의 상부에 주변 채널 패턴(PCH)을 포함할 수 있다. 주변 채널 패턴(PCH)은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2), 제3 반도체 패턴(SP3), 및 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 사이에 개재된 희생층들(SAL)을 포함할 수 있다. 반도체 패턴들(SP1-SP3)과 희생층들(SAL)이 주변 활성 패턴(PAP) 상에 교번적으로 적층될 수 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 하나를 포함할 수 있고, 희생층들(SAL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 다른 하나를 포함할 수 있다. 예를 들어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 실리콘(Si)을 포함할 수 있고, 희생층들(SAL)은 실리콘-게르마늄(SiGe)을 포함할 수 있다.
주변 활성 패턴(PAP) 상부에 한 쌍의 주변 소스/드레인 패턴들(PSD)이 제공될 수 있다. 일 예로, 주변 소스/드레인 패턴들(PSD)은 앞서 설명한 로직 셀 영역(LCR) 상의 제1 소스/드레인 패턴들(SD1)과 동일 또는 유사할 수 있다.
주변 활성 패턴(PAP)을 가로지르며 제1 방향(D1)으로 연장되는 주변 게이트 전극(PGE)이 제공될 수 있다. 주변 게이트 전극(PGE)은 주변 채널 패턴(PCH)과 수직적으로 중첩될 수 있다. 주변 게이트 전극(PGE)은 앞서 설명한 로직 셀 영역(LCR) 상의 게이트 전극(GE)에 비해 더 큰 폭을 가질 수 있다.
도 2f를 다시 참조하면, 주변 게이트 전극(PGE)은 주변 채널 패턴(PCH)의 상면 및 양 측벽들 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 주변 영역(PER)의 트랜지스터는, 주변 게이트 전극(PGE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
주변 게이트 전극(PGE)과 주변 채널 패턴(PCH) 사이에 라이너 막(LIN) 및 주변 게이트 절연막(PGI)이 개재될 수 있다. 라이너 막(LIN)은 주변 채널 패턴(PCH)의 상면 및 양 측벽들을 직접 덮을 수 있다. 주변 게이트 절연막(PGI)은 라이너 막(LIN)과 주변 게이트 전극(PGE) 사이에 개재될 수 있다.
라이너 막(LIN)은 1nm 내지 5nm의 두께를 가질 수 있다. 라이너 막(LIN)은 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge)을 포함할 수 있다. 라이너 막(LIN)의 게르마늄(Ge)의 농도는 희생층들(SAL)의 게르마늄(Ge)의 농도보다 더 클 수 있다. 라이너 막(LIN)의 게르마늄(Ge)의 농도는, 희생층들(SAL)의 게르마늄(Ge)의 농도보다 적어도 5 at% 더 높을 수 있다. 라이너 막(LIN)의 게르마늄(Ge)의 농도와 희생층들(SAL)의 게르마늄(Ge)의 농도의 차이는 5 at%보다 클 수 있다. 예를 들어, 라이너 막(LIN)의 게르마늄(Ge)의 농도는 35 at% 내지 100 at%일 수 있다. 희생층들(SAL)의 게르마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
주변 게이트 절연막(PGI)은 산화막(EG) 및 산화막(EG) 상의 고유전막(HK)을 포함할 수 있다. 산화막(EG)은 고유전막(HK)보다 두꺼울 수 있다. 산화막(EG)은 라이너 막(LIN)보다 두꺼울 수 있다. 일 예로, 산화막(EG)은 실리콘 산화막을 포함할 수 있다. 고유전막(HK)은 산화막(EG)보다 유전상수가 높은 고유전율 물질을 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 주변 소스/드레인 패턴들(PSD)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여, 주변 게이트 전극(PGE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1) 상에 제2 금속 층(M2)이 제공될 수 있다.
도 5a 내지 도 10d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 구체적으로, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a는 도 1의 A-A'선에 대응하는 단면도들이다. 도 7b, 도 8b, 도 9b, 및 도 10b는 도 1의 B-B'선에 대응하는 단면도들이다. 도 7c, 도 8c, 도 9c, 및 도 10c는 도 1의 C-C'선에 대응하는 단면도들이다. 도 5b, 도 6b, 도 7d, 도 8d, 도 9d, 및 도 10d는 도 1의 D-D'선에 대응하는 단면도들이다. 이하, 로직 셀 영역(LCR) 상에서 수행되는 제조 방법을 대표적으로 설명한다.
도 1, 도 5a 및 도 5b를 참조하면, 로직 셀 영역(LCR)을 포함하는 기판(100)이 제공될 수 있다. 로직 셀 영역(LCR)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 기판(100) 상에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)이 형성될 수 있다. 희생층들(SAL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 하나를 포함할 수 있고, 활성층들(ACL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 다른 하나를 포함할 수 있다.
예를 들어, 희생층들(SAL)은 실리콘-게르마늄(SiGe)을 포함할 수 있고, 활성층들(ACL)은 실리콘(Si)을 포함할 수 있다. 희생층들(SAL) 각각의 게르마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
기판(100)의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 마스크 패턴들이 각각 형성될 수 있다. 상기 마스크 패턴은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다.
상기 마스크 패턴들을 식각 마스크로 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 트렌치(TR)가 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 각각 형성될 수 있다. 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에 적층 패턴(STP)이 형성될 수 있다. 적층 패턴(STP)은 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)을 포함할 수 있다. 적층 패턴(STP)은 상기 패터닝 공정 동안 제1 및 제2 활성 패턴들(AP1, AP2)과 함께 형성될 수 있다.
트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100)의 전면 상에 제1 및 제2 활성 패턴들(AP1, AP2) 및 적층 패턴들(STP)을 덮는 절연막이 형성될 수 있다. 적층 패턴들(STP)이 노출될 때까지 상기 절연막을 리세스하여, 소자 분리막(ST)이 형성될 수 있다.
소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 적층 패턴들(STP)은 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 적층 패턴들(STP)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
소자 분리막(ST) 상에 노출된 적층 패턴(STP) 상에 라이너 막(LIN) 및 산화막(EG)이 순차적으로 형성될 수 있다. 라이너 막(LIN)은 1nm 내지 5nm의 두께로 콘포멀하게 형성될 수 있다. 라이너 막(LIN)은 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge)을 포함할 수 있다. 라이너 막(LIN)의 게르마늄(Ge)의 농도는 희생층들(SAL)의 게르마늄(Ge)의 농도보다 더 클 수 있다. 예를 들어, 라이너 막(LIN)의 게르마늄(Ge)의 농도는 35 at% 내지 100 at%일 수 있다.
산화막(EG)은 라이너 막(LIN) 상에 콘포멀하게 형성될 수 있다. 일 실시예로, 산화막(EG)은 라이너 막(LIN)보다 더 두껍게 형성될 수 있다. 일 예로, 산화막(EG)은 실리콘 산화막을 포함할 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 기판(100) 상에 적층 패턴들(STP)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 각각의 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 소정의 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MP)을 형성하는 것, 및 하드 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 포함할 수 있다. 하드 마스크 패턴들(MP)를 이용하여 상기 희생막을 패터닝하는 동안, 상기 희생막 아래의 산화막(EG) 및 라이너 막(LIN)도 함께 패터닝될 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 1 및 도 7a 내지 도 7d를 참조하면, 제1 활성 패턴(AP1) 상의 적층 패턴(STP) 내에 제1 리세스들(RS1)이 형성될 수 있다. 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내에 제2 리세스들(RS2)이 형성될 수 있다. 제1 및 제2 리세스들(RS1, RS2)을 형성하는 동안, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측 상의 소자 분리막(ST)이 더 리세스될 수 있다 (도 7c 참고).
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1) 상의 적층 패턴(STP)을 식각하여, 제1 리세스들(RS1)이 형성될 수 있다. 제1 리세스(RS1)는, 한 쌍의 희생 패턴들(PP) 사이에 형성될 수 있다. 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내의 제2 리세스들(RS2)은, 제1 리세스들(RS1)을 형성하는 것과 동일한 방법으로 형성될 수 있다.
활성층들(ACL)로부터, 서로 인접하는 제1 리세스들(RS1) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 형성될 수 있다. 활성층들(ACL)로부터, 서로 인접하는 제2 리세스들(RS2) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 형성될 수 있다. 서로 인접하는 제1 리세스들(RS1) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제1 채널 패턴(CH1)을 구성할 수 있다. 서로 인접하는 제2 리세스들(RS2) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제2 채널 패턴(CH2)을 구성할 수 있다.
도 1 및 도 8a 내지 도 8d를 참조하면, 제1 리세스들(RS1) 내에 제1 소스/드레인 패턴들(SD1)이 각각 형성될 수 있다. 구체적으로, 제1 리세스(RS1)의 내측벽을 시드층(seed layer)으로 하는 제1 SEG 공정을 수행하여, 제1 반도체 층(SEL1)이 형성될 수 있다. 제1 반도체 층(SEL1)은, 제1 리세스(RS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3), 희생층들(SAL) 및 기판(100)을 시드로 하여 성장될 수 있다. 일 예로, 상기 제1 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
제1 반도체 층(SEL1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 제1 반도체 층(SEL1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 게르마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 게르마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제1 반도체 층(SEL1) 상에 제2 SEG 공정을 수행하여, 제2 반도체 층(SEL2)이 형성될 수 있다. 제2 반도체 층(SEL2)은 제1 리세스(RS1)를 완전히 채우도록 형성될 수 있다. 제2 반도체 층(SEL2)은 상대적으로 고농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다.
제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2)은 제1 소스/드레인 패턴(SD1)을 구성할 수 있다. 상기 제1 및 제2 SEG 공정 동안, 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 리세스들(RS2) 내에 제2 소스/드레인 패턴들(SD2)이 각각 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴(SD2)은 제2 리세스(RS2)의 내측벽을 시드층으로 하는 SEG 공정을 수행하여 형성될 수 있다. 일 예로, 제2 소스/드레인 패턴(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다. 제2 소스/드레인 패턴(SD2)과 희생층들(SAL) 사이에 내측 스페이서들(IP)이 각각 형성될 수 있다.
도 1 및 도 9a 내지 도 9d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
노출된 희생 패턴(PP), 산화막(EG) 및 라이너 막(LIN)이 제거될 수 있다. 희생 패턴(PP), 산화막(EG) 및 라이너 막(LIN)이 제거됨으로써, 제1 및 제2 채널 패턴들(CH1, CH2)을 노출하는 외측 영역(ORG)이 형성될 수 있다 (도 9d 참조).
희생 패턴(PP), 산화막(EG) 및 라이너 막(LIN)이 제거됨으로써, 외측 영역(ORG)을 통해 희생층들(SAL)이 노출될 수 있다. 노출된 희생층들(SAL)이 선택적으로 제거되어, 내측 영역들(IRG)이 형성될 수 있다 (도 9d 참조). 구체적으로, 희생층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류시킨 채 희생층들(SAL)만을 제거할 수 있다. 상기 식각 공정은, 상대적으로 높은 게르마늄 농도를 갖는 실리콘-게르마늄에 대해 높은 식각률을 가질 수 있다. 예를 들어, 상기 식각 공정은 게르마늄 농도가 10 at%보다 큰 실리콘-게르마늄에 대해 높은 식각률을 가질 수 있다.
상기 식각 공정 동안 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상의 희생층들(SAL)이 제거될 수 있다. 상기 식각 공정은 습식 식각일 수 있다. 상기 식각 공정에 사용되는 식각 물질은 상대적으로 높은 게르마늄 농도를 갖는 희생층(SAL)을 빠르게 제거할 수 있다. 한편, PMOSFET 영역(PR)의 제1 소스/드레인 패턴(SD1)은, 상대적으로 낮은 게르마늄의 농도를 갖는 제1 반도체 층(SEL1)으로 인해 상기 식각 공정 동안 보호될 수 있다.
도 9d를 다시 참조하면, 희생층들(SAL)이 선택적으로 제거됨으로써, 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에는 서로 이격되어 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 잔류할 수 있다. 희생층들(SAL)이 제거된 영역들을 통해 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)이 각각 형성될 수 있다. 구체적으로, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 제1 내측 영역(IRG1)이 형성되고, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 제2 내측 영역(IRG2)이 형성되며, 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 제3 내측 영역(IRG3)이 형성될 수 있다.
도 1 및 도 10a 내지 도 10d를 참조하면, 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 상에 게이트 절연막(GI)이 콘포멀하게 형성될 수 있다. 게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다.
게이트 전극(GE)은 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 및 외측 영역(ORG)을 채우도록 형성될 수 있다. 게이트 전극(GE)은, 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)을 각각 채우는 제1 부분(PO1), 제2 부분(PO2) 및 제3 부분(PO3)을 포함할 수 있다. 게이트 전극(GE)은, 외측 영역(ORG)을 채우는 제4 부분(PO4)을 포함할 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
로직 셀(LC)의 양 측에 한 쌍의 분리 구조체들(DB)이 형성될 수 있다. 분리 구조체(DB)는, 제2 층간 절연막(120)으로부터 게이트 전극(GE)을 관통하여 활성 패턴(AP1 또는 AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다.
활성 콘택들(AC) 및 게이트 콘택들(GC) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다.
기판(100)의 주변 영역(PER) 상에도 앞서 설명한 도 5a 내지 도 10d의 공정이 수행될 수 있다. 다만, 주변 영역(PER) 상에는 앞서 도 9a 내지 도 9d를 참조하여 설명한 공정들 중, 산화막(EG), 라이너 막(LIN) 및 희생층들(SAL)을 제거하는 공정이 생략될 수 있다. 이로써, 주변 영역(PER) 상에는 산화막(EG), 라이너 막(LIN) 및 희생층들(SAL)이 잔류할 수 있다.
도 11a 내지 도 14b는 본 발명의 일 실시예에 따른 PMOSFET 영역 상의 제1 소스/드레인 패턴의 형성 방법을 설명하기 위한 평면도들이다. 구체적으로, 도 11a 및 도 11b는 각각 도 7a의 M-M'선 및 N-N'선을 잘라 위에서 본 평면도들이다. 도 12a 및 도 13a은, 도 8a의 M-M'선을 잘라 위에서 본 평면도들이다. 도 12b 및 도 13b은, 도 8a의 N-N'선을 잘라 위에서 본 평면도들이다. 도 14a 및 도 14b는 각각 도 7a의 M-M'선 및 N-N'선을 잘라 위에서 본 평면도들이다.
도 7a, 도 11a 및 도 11b를 참조하면, 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1) 상의 적층 패턴(STP)을 식각하여, 제1 리세스(RS1)가 형성될 수 있다. 적층 패턴(STP)의 제1 반도체 패턴(SP1)의 양 측벽들(SW1, SW2)은 라이너 막(LIN)으로 덮여있을 수 있다. 적층 패턴(STP)의 희생층(SAL)의 양 측벽들(SW3, SW4)은 라이너 막(LIN)으로 덮여있을 수 있다. 제1 리세스(RS1)에 의해 라이너 막(LIN) 및 산화막(EG)이 노출될 수 있다.
본 발명의 일 실시예에 따르면, 제1 반도체 패턴(SP1)의 양 측벽들(SW1, SW2)이 라이너 막(LIN)에 의해 직접 덮여있으므로, 고농도의 게르마늄(Ge)을 함유하는 라이너 막(LIN)으로부터 제1 반도체 패턴(SP1) 내로 게르마늄(Ge)이 확산될 수 있다. 이로써, 제1 반도체 패턴(SP1)은 불순물로 게르마늄(Ge)을 함유할 수 있다. 게르마늄(Ge)은 라이너 막(LIN)으로부터 제1 반도체 패턴(SP1)의 양 측벽들(SW1, SW2)을 통해 제1 반도체 패턴(SP1) 내부로 유입될 수 있다. 따라서 앞서 도 3b를 참조하여 설명한 바와 같이, 제1 반도체 패턴(SP1) 내의 게르마늄(Ge)의 농도는, 제1 측벽(SW1)에서 제1 반도체 패턴(SP1)의 중심 영역으로 갈수록 감소하다가 상기 중심 영역에서 최소값에 도달하고, 이후 상기 중심 영역에서 상기 제2 측벽(SW2)으로 갈수록 다시 증가할 수 있다.
앞서 도 7a 내지 도 7d를 참조하여 설명한 바와 같이, 제1 리세스(RS1)를 형성하는 것은, 활성층(ACL) 및 희생층(SAL)을 식각하는 것을 포함할 수 있다. 본 발명의 실시예들에 따르면, 제1 리세스(RS1)를 형성하는 것은, 라이너 막(LIN) 및 산화막(EG)을 식각하는 것을 더 포함할 수 있다.
제1 리세스(RS1)를 형성하기 위한 식각 공정 동안, 고농도의 게르마늄(Ge)을 함유하는 라이너 막(LIN)에 대한 식각률은 저농도의 게르마늄(Ge)을 함유하는 희생층(SAL)의 식각률에 비해 더 클 수 있다. 따라서 제1 리세스(RS1)에 의해 노출되는 희생층(SAL)의 측벽(SSW)은, 제1 리세스(RS1)에 의해 노출되는 라이너 막(LIN)의 측벽(LSW)보다 제1 리세스(RS1)의 중심을 향하여 더 돌출될 수 있다.
도 8a, 도 12a 및 도 12b를 참조하면, 제1 리세스(RS1)에 의해 노출된 활성층(ACL), 희생층(SAL) 및 라이너 막(LIN) 상에 제1 SEG 공정을 수행하여, 제1 반도체 층(SEL1)이 형성될 수 있다. 제1 반도체 층(SEL1)은 라이너 막(LIN) 상에 형성된 엣지 부분(EDP) 및 희생층(SAL) 상에 형성된 중심 부분(CTP)을 포함할 수 있다.
엣지 부분(EDP)은 제2 방향(D2)으로 제1 두께(T1)를 갖도록 형성될 수 있다. 중심 부분(CTP)은 제2 방향(D2)으로 제2 두께(T2)를 갖도록 형성될 수 있다. 제2 두께(T2)는 제1 두께(T1)와 같거나 클 수 있다. 제2 두께(T2)에 대한 제1 두께(T1)의 비(T1/T2)는 0.5 내지 1일 수 있다.
본 발명의 일 실시예에 따르면, 라이너 막(LIN) 상에서의 제1 반도체 층(SEL1)의 성장 속도는, 희생층(SAL) 상에서의 제1 반도체 층(SEL1)의 성장 속도와 실질적으로 동일하거나 더 클 수 있다. 또한, 앞서 설명한 바와 같이 라이너 막(LIN)의 측벽(LSW)은 희생층(SAL)의 측벽(SSW)에 비해 함몰되어 있으므로, 라이너 막(LIN) 상의 엣지 부분(EDP)은 중심 부분(CTP)과 비슷한 두께를 갖도록 충분한 두께로 성장될 수 있다.
도 8a, 도 13a 및 도 13b를 참조하면, 제1 반도체 층(SEL1) 상에 제2 SEG 공정을 수행하여, 제1 리세스(RS1)를 채우는 제2 반도체 층(SEL2)이 형성될 수 있다. 제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2)은 제1 소스/드레인 패턴(SD1)을 구성할 수 있다.
도 9a, 도 14a 및 도 14b를 참조하면, 희생 패턴(PP), 산화막(EG) 및 라이너 막(LIN)이 제거되어, 외측 영역(ORG)이 형성될 수 있다. 이어서, 외측 영역(ORG)에 의해 노출된 희생층(SAL)이 선택적으로 제거되어, 내측 영역, 예를 들어 제2 내측 영역(IRG2)이 형성될 수 있다.
희생층(SAL)에 대한 식각 공정은, 상기 식각 공정은, 상대적으로 높은 게르마늄 농도를 갖는 실리콘-게르마늄에 대해 높은 식각률을 가질 수 있다. 예를 들어, 상기 식각 공정은 게르마늄 농도가 10 at%보다 큰 실리콘-게르마늄에 대해 높은 식각률을 가질 수 있다.
희생층(SAL)에 대한 식각 공정에 사용되는 식각 물질(ETC)은 상대적으로 높은 게르마늄 농도를 갖는 희생층(SAL)을 빠르게 제거하지만, 상대적으로 낮은 게르마늄 농도를 갖는 제1 반도체 층(SEL1)은 거의 제거하지 못할 수 있다.
한편, 제2 반도체 층(SEL2)은 상대적으로 높은 게르마늄 농도를 갖기 때문에, 식각 물질(ETC)이 제2 반도체 층(SEL2)으로 침투할 경우 제2 반도체 층(SEL2)은 쉽게 제거될 수 있다. 앞서 도 4를 참조하여 설명한 바와 같이, 식각 물질(ETC)은 상대적으로 두께가 얇은 제1 반도체 층(SEL1)의 엣지 부분(EDP)을 통해 제2 반도체 층(SEL2)으로 침투할 수 있다. 식각 물질(ETC)의 침투로 인해 제2 반도체 층(SEL2)이 제거될 경우, 심각한 공정 결함이 발생할 수 있다.
그러나 본 발명의 실시예들에 따르면, 앞서 설명한 바와 같이 제1 반도체 층(SEL1)의 엣지 부분(EDP)의 제1 두께(T1)가 중심 부분(CTP)의 제2 두께(T2)와 비슷할 정도로 충분히 크므로, 식각 물질(ETC)이 엣지 부분(EDP)을 통해 침투하는 것을 효과적으로 방지할 수 있다. 결과적으로, 앞서 설명한 공정 결함을 방지하여 반도체 소자의 신뢰성이 향상될 수 있다.
도 3a 및 도 3b를 다시 참조하면, 외측 영역(ORG) 및 제2 내측 영역(IRG2) 내에 게이트 전극(GE)이 형성될 수 있다. 본 발명의 실시예들에 따르면, 산화막(EG) 및 라이너 막(LIN)이 제거된 영역에 게이트 전극(GE)이 형성되므로, 게이트 전극(GE)의 부피가 더 증가될 수 있다. 이로써 게이트 전극(GE)의 채널 제어력을 향상시켜 반도체 소자의 전기적 특성이 더 향상될 수 있다.
도 15 및 도 16 각각은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 2a의 M-M'선을 잘라 위에서 본 평면도이다. 본 실시예에서는, 앞서 도 1, 도 2a 내지 도 2d, 도 3a 및 도 3b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 15를 참조하면, 제1 반도체 층(SEL1)의 외측면(OSF1, OSF2)은 게이트 스페이서(GS)의 내측벽(ISW)에 비해 게이트 전극(GE)의 중심을 향하여 더 돌출될 수 있다. 보다 구체적으로, 제1 반도체 층(SEL1)의 엣지 부분(EDP)의 외측면(OSF1)은 게이트 스페이서(GS)의 내측벽(ISW)에 비해 게이트 전극(GE)의 중심을 향하여 함몰될 수 있다. 엣지 부분(EDP)에 인접하는 게이트 전극(GE)의 제2 부분(PO2)의 제2 방향(D2)으로의 폭은, 게이트 스페이서들(GS) 사이의 게이트 전극(GE)의 제4 부분(PO4)의 제2 방향(D2)으로의 폭보다 작을 수 있다.
도 16을 참조하면, 앞서 도 4를 참조하여 설명한 바와 같이 제1 반도체 층(SEL1)의 제1 외측면(OSF1)이 제2 외측면(OSF2)에 비해 제2 반도체 층(SEL2)을 향해 더 함몰될 수 있다. 그러나, 제1 반도체 층(SEL1)의 엣지 부분(EDP)의 제1 두께(T1)는, 중심 부분(CTP)의 제2 두께(T2)와 거의 비슷할 정도로 충분히 두꺼울 수 있다. 예를 들어, 제2 두께(T2)에 대한 제1 두께(T1)의 비(T1/T2)는 0.5 내지 1일 수 있다. 중심 부분(CTP)의 제2 외측면(OSF2)은, 게이트 스페이서(GS)의 내측벽(ISW)에 비해 게이트 전극(GE)의 중심을 향하여 더 돌출될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상의 활성 패턴;
    상기 활성 패턴 상의 소스/드레인 패턴;
    상기 활성 패턴 상에 제공되어 상기 소스/드레인 패턴과 연결되는 채널 패턴, 상기 채널 패턴은 서로 이격되어 적층된 반도체 패턴들을 포함하고;
    상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극; 및
    상기 게이트 전극과 상기 채널 패턴 사이에 개재된 게이트 절연막을 포함하되,
    상기 소스/드레인 패턴은, 제1 반도체 층 및 상기 제1 반도체 층 상의 제2 반도체 층을 포함하고,
    상기 제1 반도체 층은, 중심 부분 및 상기 중심 부분의 일 측에 상기 제1 방향으로 인접하는 엣지 부분을 포함하고,
    상기 엣지 부분은 상기 게이트 절연막과 접촉하는 제1 외측면을 포함하고,
    상기 중심 부분은 상기 게이트 절연막과 접촉하는 제2 외측면을 포함하며,
    상기 제2 외측면은 상기 제1 외측면에 비해 상기 제2 반도체 층을 향해 더 함몰되는 반도체 소자.
  2. 제1항에 있어서,
    상기 중심 부분은 상기 적층된 반도체 패턴들 중 제1 반도체 패턴과 접촉하고,
    상기 엣지 부분은, 상기 제1 방향과 교차하는 제2 방향으로 제1 두께를 가지며,
    상기 중심 부분은, 상기 제2 방향으로 제2 두께를 갖고,
    상기 제2 두께에 대한 상기 제1 두께의 비는 0.5 내지 1인 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 반도체 층의 외측면은 상기 제1 외측면과 상기 제2 외측면을 포함하고,
    상기 제1 반도체 층의 상기 외측면은 상기 제2 반도체 층을 향해 오목한 프로파일을 갖는 반도체 소자.
  4. 제1항에 있어서,
    상기 게이트 전극은, 서로 인접하는 상기 반도체 패턴들 사이의 공간을 채우는 부분을 포함하고,
    상기 중심 부분은, 상기 게이트 절연막을 사이에 두고 상기 부분과 인접하는 반도체 소자.
  5. 제1항에 있어서,
    상기 적층된 반도체 패턴들 중 제1 반도체 패턴은, 상기 제1 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 포함하고,
    상기 제1 및 제2 측벽들은 상기 게이트 절연막에 의해 덮이며,
    상기 제1 반도체 패턴 내의 게르마늄의 농도는, 상기 제1 측벽에서 상기 제1 반도체 패턴의 중심 영역으로 갈수록 감소하다가 상기 중심 영역에서 최소값에 도달하고, 이후 상기 중심 영역에서 상기 제2 측벽으로 갈수록 다시 증가하는 반도체 소자.
  6. 제1항에 있어서,
    상기 게이트 전극의 측벽 상의 게이트 스페이서를 더 포함하되,
    상기 제1 반도체 층의 상기 엣지 부분은, 상기 게이트 스페이서의 일 단을 덮는 반도체 소자.
  7. 제1항에 있어서,
    상기 적층된 반도체 패턴들 중 제1 반도체 패턴의 상기 제1 방향으로의 최대 폭은 제1 폭이고,
    상기 제1 반도체 층의 상기 제1 방향으로의 최대 폭은 제2 폭이며,
    상기 제2 반도체 층의 상기 제1 방향으로의 최대 폭은 제3 폭이고,
    상기 제2 폭은 상기 제1 폭보다 크고, 상기 제3 폭은 상기 제2 폭보다 큰 반도체 소자.
  8. 제1항에 있어서,
    상기 소스/드레인 패턴은, 실리콘-게르마늄(SiGe)을 포함하고,
    상기 제2 반도체 층의 게르마늄의 농도는, 상기 제1 반도체 층의 게르마늄의 농도보다 큰 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 반도체 층의 게르마늄의 농도는 0 at% 내지 10 at%이고,
    상기 제2 반도체 층의 게르마늄의 농도는 30 at% 내지 70 at%인 반도체 소자.
  10. 제1항에 있어서,
    상기 소스/드레인 패턴은, 상기 활성 패턴의 상부에 형성된 리세스 내에 제공되고,
    상기 제1 반도체 층은 상기 리세스의 내측벽을 덮으며,
    상기 제2 반도체 층은 상기 리세스를 채우고,
    상기 제2 반도체 층의 부피는 상기 제1 반도체 층의 부피보다 큰 반도체 소자.
  11. 주변 영역을 포함하는 기판;
    상기 주변 영역 상의 주변 활성 패턴;
    상기 주변 활성 패턴 상의 주변 소스/드레인 패턴;
    상기 주변 활성 패턴 상의 주변 채널 패턴, 상기 채널 패턴은 서로 교번적으로 적층된 희생층들 및 반도체 패턴들을 포함하고, 상기 반도체 패턴들은 실리콘(Si)을 포함하며, 상기 희생층들은 실리콘-게르마늄(SiGe)을 포함하고;
    상기 주변 채널 패턴 상의 주변 게이트 전극; 및
    상기 주변 게이트 전극과 상기 주변 채널 패턴 사이에 개재된 라이너 막을 포함하되,
    상기 라이너 막은 1nm 내지 5nm의 두께를 갖고,
    상기 라이너 막은 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge)을 포함하며,
    상기 라이너 막의 게르마늄의 농도는 상기 희생층들의 게르마늄의 농도보다 크며,
    상기 라이너 막의 게르마늄의 농도와 상기 희생층들의 게르마늄의 농도의 차이는, 5 at%보다 큰 반도체 소자.
  12. 제11항에 있어서,
    상기 라이너 막의 게르마늄의 농도는 35 at% 내지 100 at%이고,
    상기 희생층들의 게르마늄의 농도는 10 at% 내지 30 at%인 반도체 소자.
  13. 제11항에 있어서,
    상기 주변 게이트 전극과 상기 라이너 막 사이에 개재된 주변 게이트 절연막을 더 포함하되,
    상기 주변 게이트 절연막은, 산화막 및 상기 산화막 상의 고유전막을 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 산화막의 두께는, 상기 라이너 막의 두께보다 큰 반도체 소자.
  15. 제11항에 있어서,
    상기 주변 채널 패턴은 소자 분리막으로부터 위로 돌출되고,
    상기 주변 게이트 전극은, 돌출된 상기 주변 채널 패턴의 상면 및 양 측벽들 상에 제공되는 반도체 소자.
  16. 기판 상의 활성 패턴;
    상기 활성 패턴 상의 소스/드레인 패턴;
    상기 활성 패턴 상에 제공되어 상기 소스/드레인 패턴과 연결되는 채널 패턴, 상기 채널 패턴은 순차적으로 서로 이격되어 적층된 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴을 포함하고;
    상기 채널 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극, 상기 게이트 전극은 상기 기판과 상기 제1 반도체 패턴 사이에 개재된 제1 부분, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에 개재된 제2 부분, 상기 제2 반도체 패턴과 상기 제3 반도체 패턴 사이에 개재된 제3 부분, 및 상기 제3 반도체 패턴 상의 제4 부분을 포함하며;
    상기 채널 패턴과 상기 게이트 전극 사이에 개재된 게이트 절연막;
    상기 게이트 전극의 측벽 상의 게이트 스페이서;
    상기 게이트 전극의 상면 상의 게이트 캐핑 패턴;
    상기 게이트 캐핑 패턴 상의 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여 상기 소스/드레인 패턴에 접속하는 활성 콘택;
    상기 제1 층간 절연막을 관통하여 상기 게이트 전극에 접속하는 게이트 콘택;
    상기 제1 층간 절연막 상의 제2 층간 절연막;
    상기 제2 층간 절연막 내에 제공된 제1 금속 층, 상기 제1 금속 층은 상기 활성 콘택 및 상기 게이트 콘택과 각각 전기적으로 연결되는 제1 배선들을 포함하고;
    상기 제2 층간 절연막 상의 제3 층간 절연막; 및
    상기 제3 층간 절연막 내에 제공된 제2 금속 층을 포함하되,
    상기 제2 금속 층은 상기 제1 배선들과 각각 전기적으로 연결되는 제2 배선들을 포함하고,
    상기 제1 반도체 패턴은, 상기 제1 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 포함하고,
    상기 제1 및 제2 측벽들은 상기 게이트 절연막에 의해 덮이며,
    상기 제1 반도체 패턴 내의 게르마늄의 농도는, 상기 제1 측벽에서 상기 제1 반도체 패턴의 중심 영역으로 갈수록 감소하다가 상기 중심 영역에서 최소값에 도달하고, 이후 상기 중심 영역에서 상기 제2 측벽으로 갈수록 다시 증가하는 반도체 소자.
  17. 제16항에 있어서,
    상기 소스/드레인 패턴은, 제1 반도체 층 및 상기 제1 반도체 층 상의 제2 반도체 층을 포함하고,
    상기 제1 및 제2 반도체 층들은, 실리콘-게르마늄(SiGe)을 포함하며,
    상기 제2 반도체 층의 게르마늄의 농도는, 상기 제1 반도체 층의 게르마늄의 농도보다 크고,
    상기 제1 반도체 층은:
    상기 게이트 절연막을 사이에 두고 상기 게이트 전극의 상기 제2 부분과 인접하는 중심 부분; 및
    상기 게이트 스페이서의 일 단을 덮는 엣지 부분을 포함하는 반도체 소자.
  18. 제17항에 있어서,
    상기 엣지 부분은, 상기 제2 방향으로 제1 두께를 가지며,
    상기 중심 부분은, 상기 제2 방향으로 제2 두께를 갖고,
    상기 제2 두께에 대한 상기 제1 두께의 비는 0.5 내지 1인 반도체 소자.
  19. 제17항에 있어서,
    상기 엣지 부분은 상기 게이트 절연막과 접촉하는 제1 외측면을 포함하고,
    상기 중심 부분은 상기 게이트 절연막과 접촉하는 제2 외측면을 포함하며,
    상기 제2 외측면은 상기 제1 외측면에 비해 상기 제2 반도체 층을 향해 더 함몰되는 반도체 소자.
  20. 제17항에 있어서,
    상기 제1 반도체 패턴의 상기 제1 방향으로의 최대 폭은 제1 폭이고,
    상기 제1 반도체 층의 상기 제1 방향으로의 최대 폭은 제2 폭이며,
    상기 제2 반도체 층의 상기 제1 방향으로의 최대 폭은 제3 폭이고,
    상기 제2 폭은 상기 제1 폭보다 크고, 상기 제3 폭은 상기 제2 폭보다 큰 반도체 소자.
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