KR20230016759A - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR20230016759A
KR20230016759A KR1020210098064A KR20210098064A KR20230016759A KR 20230016759 A KR20230016759 A KR 20230016759A KR 1020210098064 A KR1020210098064 A KR 1020210098064A KR 20210098064 A KR20210098064 A KR 20210098064A KR 20230016759 A KR20230016759 A KR 20230016759A
Authority
KR
South Korea
Prior art keywords
pattern
active
gate
separation
layer
Prior art date
Application number
KR1020210098064A
Other languages
English (en)
Inventor
최규봉
박연호
박준모
박은실
이준석
이진석
임왕섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210098064A priority Critical patent/KR20230016759A/ko
Priority to US17/733,143 priority patent/US20230023711A1/en
Priority to CN202210494880.7A priority patent/CN115692418A/zh
Publication of KR20230016759A publication Critical patent/KR20230016759A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11829—Isolation techniques
    • H01L2027/11831—FET isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11851—Technology used, i.e. design rules
    • H01L2027/11853—Sub-micron technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 개념에 따른, 반도체 소자는, 기판의 로직 셀 영역 상에 제1 방향으로 서로 이격된 제1 활성 패턴, 제2 활성 패턴 및 제3 활성 패턴; 상기 제1 방향으로 정렬되며, 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 각각 가로지르는 제1 게이트 전극 및 제2 게이트 전극; 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이에 제공되는 제1 분리 패턴; 상기 제2 활성 패턴과 상기 제3 활성 패턴 사이에 제공되는 제2 분리 패턴; 상기 제1 게이트 전극과 상기 제1 활성 패턴 사이에 개재되는 제1 게이트 절연막; 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 개재되고, 상기 제1 분리 패턴의 상면과 접촉하는 제1 게이트 커팅 패턴을 포함하되, 상기 제1 분리 패턴의 최대 폭은 상기 제2 분리 패턴의 최대 폭보다 크고, 상기 제1 게이트 절연막은 상기 제1 게이트 전극과 상기 제1 분리 패턴 사이로 연장되어, 상기 제1 분리 패턴의 측벽 및 상면과 접촉할 수 있다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능의 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판의 로직 셀 영역 상에 제1 방향으로 서로 이격된 제1 활성 패턴, 제2 활성 패턴 및 제3 활성 패턴; 상기 제1 방향으로 정렬되며, 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 각각 가로지르는 제1 게이트 전극 및 제2 게이트 전극; 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이에 제공되는 제1 분리 패턴; 상기 제2 활성 패턴과 상기 제3 활성 패턴 사이에 제공되는 제2 분리 패턴; 상기 제1 게이트 전극과 상기 제1 활성 패턴 사이에 개재되는 제1 게이트 절연막; 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 개재되고, 상기 제1 분리 패턴의 상면과 접촉하는 제1 게이트 커팅 패턴을 포함하되, 상기 제1 분리 패턴의 최대 폭은 상기 제2 분리 패턴의 최대 폭보다 크고, 상기 제1 게이트 절연막은 상기 제1 게이트 전극과 상기 제1 분리 패턴 사이로 연장되어, 상기 제1 분리 패턴의 측벽 및 상면과 접촉할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 주변 영역 및 로직 셀 영역을 포함하는 기판; 상기 로직 셀 영역 상에 제공되어 제1 방향으로 서로 이격된 제1 활성 패턴 및 제2 활성 패턴; 상기 기판 상에 제공되어 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 정의하는 소자 분리막; 상기 제1 방향으로 서로 정렬되어, 상기 제1 및 제2 활성 패턴들을 각각 가로지르는 제1 게이트 전극 및 제2 게이트 전극; 상기 주변 영역 상에 제공되는 제3 활성 패턴, 상기 제3 활성 패턴은 그의 상부에 주변 채널 패턴을 포함하고; 상기 제3 활성 패턴을 가로지르는 주변 게이트 전극; 상기 주변 게이트 전극과 상기 주변 채널 패턴 사이의 주변 게이트 절연막, 상기 주변 게이트 절연막은 상기 주변 채널 패턴을 덮는 산화막 및 상기 산화막 상의 고유전막을 포함하고; 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이에 제공되어 상기 소자 분리막의 상부를 관통하는 제1 분리 패턴; 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 개재되어 상기 제1 분리 패턴과 접촉하는 게이트 커팅 패턴을 포함하되, 상기 산화막은 상기 주변 채널 패턴의 상부면과 측벽을 콘포말하게 덮고, 상기 제1 분리 패턴의 바닥면은 상기 소자 분리막을 향해 볼록한 프로파일을 가질 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 로직 셀 영역을 포함하는 기판; 상기 로직 셀 영역 상에 제1 방향으로 서로 이격된 제1 활성 패턴, 제2 활성 패턴 및 제3 활성 패턴; 상기 기판 상에 제공되어, 상기 제1 내지 제3 활성 패턴들을 정의하는 소자 분리막; 상기 제1 내지 제3 활성 패턴들 상에 각각 제공되는 한 쌍의 제1 소스/드레인 패턴들, 한 쌍의 제2 소스/드레인 패턴들, 및 한 쌍의 제3 소스/드레인 패턴들; 상기 제1 소스/드레인 패턴들 사이에 제공되는 제1 채널 패턴, 상기 제2 소스/드레인 패턴 사이에 제공되는 제2 채널 패턴, 및 상기 제3 소스/드레인 패턴 사이에 제공되는 제3 채널 패턴; 상기 제1 채널 패턴 및 상기 제2 채널 패턴을 각각 가로지르는 제1 게이트 전극 및 제2 게이트 전극; 상기 제1 채널 패턴과 상기 제1 게이트 전극 사이에 개재되는 제1 게이트 절연막; 상기 제2 채널 패턴과 상기 제2 게이트 전극 사이에 개재되는 제2 게이트 절연막; 상기 제1 및 제2 게이트 전극들 각각의 양 측에 제공되는 한 쌍의 게이트 스페이서들; 상기 제1 게이트 전극 및 상기 제2 게이트 전극 상의 게이트 캐핑 패턴; 상기 제1 활성 패턴 및 상기 제2 활성 패턴 사이에 제공되어 상기 소자 분리막의 상부를 관통하는 제1 분리 패턴; 상기 제2 활성 패턴 및 상기 제3 활성 패턴 사이에 제공되어 상기 소자 분리막의 상부를 관통하는 제2 분리 패턴; 상기 게이트 캐핑 패턴 상의 제1 층간 절연막; 상기 게이트 캐핑 패턴을 관통하여 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 개재되고, 상기 제1 분리 패턴의 상면과 접촉하는 제1 게이트 커팅 패턴; 상기 제1 층간 절연막을 관통하여 상기 제1 내지 제3 소스/드레인 패턴들 중 어느 하나에 전기적으로 연결되는 활성 콘택; 상기 제1 층간 절연막 및 상기 게이트 캐핑 패턴을 관통하여 상기 제1 및 제2 게이트 전극들 중 어느 하나에 전기적으로 연결되는 게이트 콘택; 상기 제1 층간 절연막 상의 제2 층간 절연막; 상기 제2 층간 절연막 내에 제공되어, 상기 활성 콘택과 전기적으로 연결되는 제1 금속 층; 및 상기 제1 금속 층 상의 제2 금속 층을 포함하되, 상기 제1 분리 패턴의 최대 폭은 상기 제2 분리 패턴의 최대 폭보다 크고,상기 제1 게이트 절연막은 상기 제1 게이트 전극과 상기 제1 분리 패턴 사이로 연장되어, 상기 제1 분리 패턴의 측벽 및 상면과 접촉할 수 있다.
본 발명의 실시예들에 따르면, 콘포말하게 형성된 제1 희생막을 이용하여 분리 패턴들이 자기 정렬적으로 형성될 수 있다. 종래와 같이 포토리소그래피를 이용하여 희생 게이트 패턴을 관통하는 게이트 커팅 패턴을 형성하는 경우, 게이트 커팅 패턴이 오정렬(misalign)되어 채널 패턴과의 거리가 가까워짐으로써 희생 게이트 패턴의 일부가 제거되지 않거나, 게이트 커팅 패턴이 희생 게이트 패턴을 완전히 관통하지 못하는 경우가 발생하였다. 마찬가지로, 게이트 전극 형성 후 이를 관통하는 게이트 커팅 패턴을 형성하는 경우, 게이트 커팅 패턴이 오정렬되어 게이트 전극의 일함수 금속이 일부 제거되는 경우가 발생하였다. 본 발명의 실시예들에 따르면, 분리 패턴이 자기 정렬적으로 형성되므로 채널 패턴과의 거리가 충분히 확보되어 위와 같은 문제점을 방지할 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2g는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, F-F'선, 및 G-G'선에 따른 단면도들이다.
도 3a 내지 도 13d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3a, 도 4a, 도 5a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 및 도 13a는 각각 도 1의 A-A'선에 따른 단면도들이다.
도 10b, 도 11b, 도 12b, 및 도 13b는 각각 도 1의 B-B'선에 따른 단면도들이다.
도 10c, 도 11c, 도 12c, 및 도 13c는 각각 도 1의 C-C'선에 따른 단면도들이다.
도 3b, 도 4b, 도 5b, 도 6, 도 7, 도 8b, 도 9b, 도 10d, 도 12d, 및 도 13d는 각각 도 1의 D-D'선에 따른 단면도들이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다.
도 15 및 도 16은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 각각 도 1의 D-D'선에 따른 단면도들이다.
도 17은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2g는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, F-F'선, 및 G-G'선에 따른 단면도들이다.
도 1을 참조하면, 로직 셀 영역(LCR) 및 주변 영역(PER)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
로직 셀 영역(LCR)은, 로직 회로를 구성하는 표준 셀(즉, 로직 셀)이 배치되는 영역일 수 있다. 로직 셀 영역(LCR) 상에 제1 싱글 하이트 셀(SHC1) 및 제2 싱글 하이트 셀(SHC2)이 제공될 수 있다. 싱글 하이트 셀(SHC)은 하나의 로직 셀을 구성할 수 있다. 본 명세서에서 로직 셀은 특정 기능을 수행하는 논리 소자(예를 들어, AND, OR, XOR, XNOR, inverter 등)를 의미할 수 있다. 즉, 로직 셀은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
주변 영역(PER)은, 프로세서 코어 또는 I/O 단자를 구성하는 트랜지스터들이 배치되는 영역일 수 있다. 주변 영역(PER)의 트랜지스터는, 로직 셀 영역(LCR)의 트랜지스터에 비해 고전력으로 작동될 수 있다. 이하, 도 1 및 도 2a 내지 도 2d를 참조하여 로직 셀 영역(LCR)에 대해 먼저 상세히 설명한다.
기판(100)은 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 가질 수 있다. 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2) 각각은, 제2 방향(D2)으로 연장될 수 있다. 제1 싱글 하이트 셀(SHC1)은 제1 NMOSFET 영역(NR1) 및 제1 PMOSFET 영역(PR1)을 포함할 수 있고, 제2 싱글 하이트 셀(SHC2)은 제2 PMOSFET 영역(PR2) 및 제2 NMOSFET 영역(NR2)을 포함할 수 있다.
기판(100)의 상부에 형성된 트렌치(TR)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1)은 각각의 제1 및 제2 PMOSFET 영역들(PR1, PR2) 상에 제공될 수 있다. 제2 활성 패턴(AP2)은 각각의 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다.
서로 인접하는 제1 활성 패턴들(AP1) 사이의 폭은 서로 인접하는 제1 활성 패턴(AP1)과 제2 활성 패턴(AP2) 사이의 폭보다 클 수 있다. 도시된 것과 달리, 활성 패턴들(AP1, AP2) 사이의 폭은 자유롭게 변경될 수 있다.
소자 분리막(ST)이 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 소자 분리막(ST)은 후술할 제1 및 제2 채널 패턴들(CH1, CH2)을 덮지 않을 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)과 소자 분리막(ST) 사이에 라이너 막(OLI)이 개재될 수 있다. 라이너 막(OLI)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 측벽을 직접 덮을 수 있다. 다시 말하면, 라이너 막(OLI)은 트렌치(TR)의 측벽을 직접 덮을 수 있다. 라이너 막(OLI)은 트렌치(TR)의 바닥을 직접 덮을 수 있다. 예를 들어, 라이너 막(OLI)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합을 포함할 수 있다. 본 발명의 일 실시예로, 라이너 막(OLI)은 소자 분리막(ST)과 동일한 물질을 포함할 수 있고, 이때 라이너 막(OLI)과 소자 분리막(ST) 사이의 경계는 나타나지 않을 수 있다.
제1 활성 패턴(AP1) 상에 제1 채널 패턴(CH1)이 제공될 수 있다. 제2 활성 패턴(AP2) 상에 제2 채널 패턴(CH2)이 제공될 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은, 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2) 및 제3 반도체 패턴(SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 수직적 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 바람직하기로, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각은 결정질 실리콘(crystalline silicon)을 포함할 수 있다. 도시된 것과 달리, 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각은 4개의 반도체 패턴들(SP1, SP2, SP3, SP4)을 포함할 수도 있다.
제1 활성 패턴(AP1) 상에 복수 개의 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)이 제1 활성 패턴(AP1)의 상부의 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제1 소스/드레인 패턴들(SD1)을 서로 연결할 수 있다.
제2 활성 패턴(AP2) 상에 복수 개의 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)이 제2 활성 패턴(AP2)의 상부의 제2 리세스들(RS2) 내에 각각 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 다시 말하면, 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 한 쌍의 제2 소스/드레인 패턴들(SD2)을 서로 연결할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장(SEG) 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은, 제3 반도체 패턴(SP3)의 상면보다 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 그들 사이의 제1 채널 패턴(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
각각의 제1 소스/드레인 패턴들(SD1)은 제1 반도체 층(SEL1) 및 제1 반도체 층(SEL1) 상의 제2 반도체 층(SEL2)을 포함할 수 있다. 제1 반도체 층(SEL1)은 제1 리세스(RS1)의 내측벽을 덮을 수 있다. 제1 반도체 층(SEL1)의 두께는, 그의 하부에서 그의 상부로 갈수록 얇아질 수 있다. 예를 들어, 제1 리세스(RS1)의 바닥 상의 제1 반도체 층(SEL1)의 제3 방향(D3)으로의 두께는, 제1 리세스(RS1)의 상부 상의 제1 반도체 층(SEL1)의 제2 방향(D2)으로의 두께보다 클 수 있다. 제1 반도체 층(SEL1)은, 제1 리세스(RS1)의 프로파일을 따라 U자 형태를 가질 수 있다. 제2 반도체 층(SEL2)은 제1 반도체 층(SEL1)을 제외한 제1 리세스(RS1)의 남은 영역을 채울 수 있다. 제2 반도체 층(SEL2)의 부피는 제1 반도체 층(SEL1)의 부피보다 클 수 있다.
제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2) 각각은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 구체적으로, 제1 반도체 층(SEL1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 게르마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 게르마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제2 반도체 층(SEL2)은 상대적으로 고농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다. 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 제3 방향(D3)으로 갈수록 증가할 수 있다.
제1 및 제2 반도체 층들(SEL1, SEL2)은, 제1 소스/드레인 패턴(SD1)이 p형을 갖도록 하는 불순물(예를 들어, 보론)을 포함할 수 있다. 제2 반도체 층(SEL2)의 불순물의 농도(예를 들어, 원자 퍼센트)는 제1 반도체 층(SEL1)의 불순물의 농도보다 클 수 있다.
제1 반도체 층(SEL1)은, 후술할 희생층들(SAL)을 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)로 교체하는 공정 동안, 제2 반도체 층(SEL2)을 보호할 수 있다. 제1 반도체 층(SEL1)은 희생층들(SAL)을 제거하는 식각 물질이 제2 반도체 층(SEL2)으로 침투하여 이를 식각하는 것을 방지할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치에 따라 제2 방향(D2)으로 배열될 수 있다. 각각의 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다.
게이트 전극(GE)은, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 개재된 제1 부분(PO1), 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 개재된 제2 부분(PO2), 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 개재된 제3 부분(PO3), 및 제3 반도체 패턴(SP3) 위의 제4 부분(PO4)을 포함할 수 있다. 도시된 것과 달리, 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각이 제4 반도체 패턴(SP4)을 더 포함하는 경우, 게이트 전극(GE)은 상기 제1 내지 제3 부분들(PO1, PO2, PO3) 그리고 제3 반도체 패턴(SP3)과 제4 반도체 패턴 사이에 개재된 제4 부분(PO4), 및 제4 반도체 패턴(SP4) 위의 제5 부분(PO5)을 포함할 수도 있다.
도 2a를 다시 참조하면, 제1 PMOSFET 영역(PR1) 상의 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 서로 다른 폭을 가질 수 있다. 예를 들어, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭은, 제2 부분(PO2)의 제2 방향(D2)으로의 최대폭보다 클 수 있다. 제1 부분(PO1)의 제2 방향(D2)으로의 최대폭은, 제3 부분(PO3)의 제2 방향(D2)으로의 최대폭보다 클 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면, 바닥면 및 적어도 하나의 측벽들 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET(Multi-Bridge Channel Field Effect Transistor 또는 GAAFET(Gate All Around Field Effect Transistor))일 수 있다.
분리 패턴들(SEP)이 서로 인접하는 활성 패턴들(AP1 및/또는 AP2) 사이에 제공될 수 있다. 분리 패턴들(SEP)은 제1 분리 패턴(SEP1) 및 제2 분리 패턴(SEP2)을 포함할 수 있다. 제1 분리 패턴(SEP1)은 제1 PMOSFET 영역(PR1) 상의 제1 활성 패턴(AP1)과 제2 PMOSFET 영역(PR2) 상의 제1 활성 패턴(AP1) 사이에 제공될 수 있다. 제2 분리 패턴(SEP2)은 서로 인접하는 제1 활성 패턴(AP1)과 제2 활성 패턴(AP2) 사이에 제공될 수 있다. 일 예로, 분리 패턴들(SEP) 각각은 실리콘 질화물, 고유전율 물질 또는 저유전율 물질 중 어느 하나를 포함할 수 있다.
분리 패턴(SEP)은 소자 분리막(ST)의 상부를 관통할 수 있다. 분리 패턴(SEP)의 바닥면(SEPb)은 게이트 전극(GE)의 바닥면, 그리고 소자 분리막(ST)의 상면보다 낮은 레벨에 위치할 수 있다. 분리 패턴(SEP)의 바닥면(SEPb)은 소자 분리막(ST)을 향해 볼록한 프로파일을 가질 수 있다. 분리 패턴(SEP)의 바닥면(SEPb)은 굴곡진 프로파일을 가질 수 있다.
제1 분리 패턴(SEP1)의 최대 폭은 제1 폭(W1)일 수 있다. 제2 분리 패턴(SEP2)의 최대 폭은 제2 폭(W2)일 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다. 제1 분리 패턴(SEP1)과 제1 활성 패턴(AP1) 사이의 거리는 제1 거리(DI1)일 수 있다. 여기서, 제1 거리(DI1)는 제1 분리 패턴(SEP1)과 제1 채널 패턴(CH1) 사이의 거리일 수 있다. 즉, 제1 분리 패턴(SEP1)과 제1 PMOSFET 영역(PR1) 상의 제1 채널 패턴(CH1) 사이의 거리 및 제1 분리 패턴(SEP1)과 제2 PMOSFET 영역(PR2) 상의 제1 채널 패턴(CH1) 사이의 거리는 실질적으로 동일할 수 있다. 제1 분리 패턴(SEP1)과 제1 PMOSFET 영역(PR1) 상의 제1 채널 패턴(CH1) 사이의 거리에 대한 제1 분리 패턴(SEP1)과 제2 PMOSFET 영역(PR2) 상의 제1 채널 패턴(CH1) 사이의 거리의 비는 0.9 내지 1.1일 수 있다.
제2 분리 패턴(SEP2)과 제1 활성 패턴(AP1) 사이의 거리, 그리고 제2 분리 패턴(SEP2)과 제2 활성 패턴(AP2) 사이의 거리는 제2 거리(DI2)일 수 있다. 여기서, 제2 거리(DI2)는 제2 분리 패턴(SEP2)과 제1 채널 패턴(CH1) 사이의 거리, 그리고 제2 분리 패턴(SEP2)과 제2 채널 패턴(CH2) 사이의 거리일 수 있다. 즉, 제2 분리 패턴(SEP2)과 제1 채널 패턴(CH1) 사이의 거리 및 제2 분리 패턴(SEP2)과 제2 채널 패턴(CH2) 사이의 거리는 실질적으로 동일할 수 있다. 제2 분리 패턴(SEP2)과 제1 채널 패턴(CH1) 사이의 거리에 대한 제2 분리 패턴(SEP2)과 제2 채널 패턴(CH2) 사이의 거리의 비는 0.9 내지 1.1일 수 있다. 제1 거리(DI1)와 제2 거리(DI2)는 실질적으로 동일할 수 있다. 제1 거리(DI1)에 대한 제2 거리(DI2)의 비는 0.9 내지 1.1일 수 있다.
후술하겠지만, 콘포말하게 형성된 제1 희생막을 이용하여 분리 패턴들(SEP)이 자기 정렬적으로 형성될 수 있다. 종래와 같이 포토리소그래피를 이용하여 희생 게이트 패턴을 관통하는 게이트 커팅 패턴을 형성하는 경우, 게이트 커팅 패턴이 오정렬(misalign)되어 채널 패턴과의 거리가 가까워짐으로써 희생 게이트 패턴의 일부가 제거되지 않거나, 게이트 커팅 패턴이 희생 게이트 패턴을 완전히 관통하지 못하는 경우가 발생하였다. 마찬가지로, 게이트 전극 형성 후 이를 관통하는 게이트 커팅 패턴을 형성하는 경우, 게이트 커팅 패턴이 오정렬되어 게이트 전극의 일함수 금속이 일부 제거되는 경우가 발생하였다. 본 발명의 실시예들에 따르면, 분리 패턴이 자기 정렬적으로 형성되므로 채널 패턴과의 거리가 충분히 확보되어 위와 같은 문제점을 방지할 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
대표적으로, 제1 싱글 하이트 셀(SHC1)은 제2 방향(D2)으로 서로 대향하는 제1 경계(BD1) 및 제2 경계(BD2)를 가질 수 있다. 제1 및 제2 경계들(BD1, BD2)은 제1 방향(D1)으로 연장될 수 있다. 제1 싱글 하이트 셀(SHC1)은 제1 방향(D1)으로 서로 대향하는 제3 경계(BD3) 및 제4 경계(BD4)를 가질 수 있다. 제3 및 제4 경계들(BD3, BD4)은 제2 방향(D2)으로 연장될 수 있다.
분리 패턴들(SEP)이 제1 및 제2 싱글 하이트 셀(SHC1, SHC2) 각각의 제2 방향(D2)으로의 경계 상에 배치될 수 있다. 예를 들어, 분리 패턴들(SEP)이 제1 싱글 하이트 셀(SHC1)의 제3 및 제4 경계들(BD3, BD4) 상에 배치될 수 있다. 또한, 분리 패턴들(SEP)은 제1 PMOSFET 영역(PR1)과 제1 NMOSFET 영역(NR1) 사이, 그리고 제2 PMOSFET 영역(PR2)과 제2 NMOSFET 영역(NR2) 사이에 배치될 수 있다.
게이트 커팅 패턴들(CT)이 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 제2 방향(D2)으로의 경계 상에 배치될 수 있다. 예를 들어, 게이트 커팅 패턴들(CT)이 제1 싱글 하이트 셀(SHC1)의 제3 및 제4 경계들(BD3, BD4) 상에 배치될 수 있다. 게이트 커팅 패턴들(CT)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다.
제1 싱글 하이트 셀(SHC1) 상의 게이트 전극(GE)은, 제2 싱글 하이트 셀(SHC2) 상의 게이트 전극(GE)과 제1 분리 패턴(SEP1) 및 게이트 커팅 패턴(CT)에 의해 서로 분리될 수 있다. 제1 싱글 하이트 셀(SHC1) 상의 게이트 전극(GE)과 그와 제1 방향(D1)으로 정렬된 제2 싱글 하이트 셀(SHC2) 상의 게이트 전극(GE) 사이에 게이트 커팅 패턴(CT)이 개재될 수 있다. 제1 방향(D1)으로 연장되는 게이트 전극(GE)이 분리 패턴들(SEP) 및 게이트 커팅 패턴들(CT)에 의해 복수개의 게이트 전극들(GE)로 분리될 수 있다.
도 1 및 도 2d를 다시 참조하면, 게이트 커팅 패턴들(CT) 중 적어도 하나는 셀의 경계가 아닌, 셀 내부에 위치할 수 있다. 예를 들어, 제1 싱글 하이트 셀(SHC1)의 제1 PMOSFET 영역(PR1)과 제1 NMOSFET 영역(NR1) 사이에 게이트 커팅 패턴(CT)이 배치될 수 있고, 제2 싱글 하이트 셀(SHC2)의 제2 PMOSFET 영역(PR2)과 제2 NMOSFET 영역(NR2) 사이에 게이트 커팅 패턴(CT)이 배치될 수 있다. 도시된 것과 달리, 셀 내부에는 게이트 커팅 패턴들(CT)이 배치되지 않을 수 있다.
게이트 커팅 패턴(CT)은 분리 패턴들(SEP) 중 어느 하나 상에 배치될 수 있다. 게이트 커팅 패턴(CT)은 게이트 전극(GE)을 분리시키고자 하는 위치에 배치될 수 있다. 게이트 커팅 패턴(CT)은 게이트 캐핑 패턴(GP)을 관통하여, 분리 패턴들(SEP) 중 어느 하나의 상면과 접촉할 수 있다. 게이트 커팅 패턴(CT)의 폭은 제3 방향(D3)으로 갈수록 점점 커질 수 있다. 제1 분리 패턴(SEP1) 상에 배치되는 게이트 커팅 패턴(CT)의 최소 폭은 제3 폭(W3)일 수 있다. 제3 폭(W3)과 제1 폭(W1)은 서로 상이할 수 있다. 일 예로, 제3 폭(W3)은 제1 폭(W1)보다 작을 수 있다. 제2 분리 패턴(SEP2) 상에 배치되는 게이트 커팅 패턴(CT)의 최소 폭은 제2 폭(W2)과 상이할 수 있다. 일 예로, 제2 분리 패턴(SEP2) 상에 배치되는 게이트 커팅 패턴(CT)의 최소 폭은 제2 폭(W2)보다 작을 수 있다. 다른 예로, 도시된 것과 달리 제2 분리 패턴(SEP2) 상에 배치되는 게이트 커팅 패턴(CT)의 최소 폭은 제2 폭(W2)보다 클 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극(GE)의 제4 부분(PO4)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극(GE)의 상면보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 채널 패턴(CH1) 사이 및 게이트 전극(GE)과 제2 채널 패턴(CH2) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면, 바닥면 및 양 측벽들 중 적어도 어느 하나를 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다. 게이트 절연막(GI)은 게이트 전극(GE)과 분리 패턴(SEP) 사이로 연장되어, 분리 패턴(SEP)의 측벽 및 상면과 접촉할 수 있다.
본 발명의 일 실시예로, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산화질화막 및/또는 고유전막을 포함할 수 있다. 상기 고유전막은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
다른 실시예로, 본 발명의 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(GI)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 절연막(GI) 상에 제공되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다. 예를 들어, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)은 일함수 금속인 제1 금속 패턴으로 구성될 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 나아가, 제1 금속 패턴은 탄소(C)를 더 포함할 수도 있다. 제1 금속 패턴은, 적층된 복수 개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다. 예를 들어, 게이트 전극(GE)의 제4 부분(PO4)은 제1 금속 패턴 및 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다.
도 2b를 다시 참조하면, 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 내측 스페이서들(IP)이 제공될 수 있다. 내측 스페이서들(IP)은, 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3)과 제2 소스/드레인 패턴(SD2) 사이에 각각 개재될 수 있다. 내측 스페이서들(IP)은 제2 소스/드레인 패턴(SD2)과 직접 접촉할 수 있다. 게이트 전극(GE)의 제1 내지 제3 부분들(PO1, PO2, PO3) 각각은, 내측 스페이서(IP)에 의해 제2 소스/드레인 패턴(SD2)과 이격될 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴(GP)의 상면 및 게이트 스페이서(GS)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 양 측에 제2 방향(D2)으로 서로 대향하는 한 쌍의 분리 구조체들(DB)이 제공될 수 있다. 예를 들어, 한 쌍의 분리 구조체들(DB)은 제1 싱글 하이트 셀(SHC1)의 제1 및 제2 경계들(BD1, BD2) 상에 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE) 간의 피치는 상기 제1 피치와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는, 제1 및 제2 싱글 하이트 셀들(SHC1, SHC2) 각각의 활성 영역을 인접하는 다른 셀의 활성 영역으로부터 전기적으로 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 한 쌍의 활성 콘택들(AC)이, 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 콘택(AC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴들(SC)이 각각 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
도 2c를 다시 참조하면, 제1 싱글 하이트 셀(SHC1) 상의 적어도 하나의 활성 콘택(AC)은, 제1 PMOSFET 영역(PR1)의 제1 소스/드레인 패턴(SD1)과 제1 NMOSFET 영역(NR1)의 제2 소스/드레인 패턴(SD2)을 서로 전기적으로 연결할 수 있다. 활성 콘택(AC)은, 제1 소스/드레인 패턴(SD1) 상의 제1 몸체부(BP1) 및 제2 소스/드레인 패턴(SD2) 상의 제2 몸체부(BP2)를 포함할 수 있다. 제1 몸체부(BP1)는 제1 소스/드레인 패턴(SD1)의 상면과 연결될 수 있고, 제2 몸체부(BP2)는 제2 소스/드레인 패턴(SD2)의 상면과 연결될 수 있다. 제1 활성 콘택(AC1)은, 제1 몸체부(BP1) 및 제2 몸체부(BP2) 사이에 개재된 돌출 패턴(PRP)을 더 포함할 수 있다. 돌출 패턴(PRP)은 제1 PMOSFET 영역(PR1) 및 제1 NMOSFET 영역(NR1) 사이의 소자 분리막(ST) 위에 제공될 수 있다.
돌출 패턴(PRP)은, 제1 몸체부(BP1)로부터 제1 소스/드레인 패턴(SD1)의 경사진 측벽을 타고 소자 분리막(ST)을 향해 연장될 수 있다. 돌출 패턴(PRP)은, 제2 몸체부(BP2)로부터 제2 소스/드레인 패턴(SD2)의 경사진 측벽을 타고 소자 분리막(ST)을 향해 연장될 수 있다. 돌출 패턴(PRP)은 활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2) 간의 접촉 면적을 증가시킬 수 있다. 따라서 활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2) 간의 저항이 감소될 수 있다. 결과적으로 본 발명의 실시예들에 따른 반도체 소자의 동작 속도가 향상될 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극들(GE)과 각각 전기적으로 연결되는 게이트 콘택들(GC)이 제공될 수 있다. 평면적 관점에서, 제1 싱글 하이트 셀(SHC1) 상의 게이트 콘택들(GC)은 제1 PMOSFET 영역(PR1) 상에 중첩되게 배치될 수 있다 (도 2a 참조). 게이트 콘택(GC)은, 게이트 전극(GE) 상에서 위치의 제한 없이 자유롭게 배치될 수 있다.
본 발명의 일 실시예로, 도 2a 및 도 2c를 참조하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상부는 상부 절연 패턴(UIP)으로 채워질 수 있다. 상부 절연 패턴(UIP)의 바닥면은 게이트 콘택(GC)의 바닥면보다 더 낮을 수 있다. 다시 말하면, 게이트 콘택(GC)에 인접하는 활성 콘택(AC)의 상면은, 상부 절연 패턴(UIP)에 의해 게이트 콘택(GC)의 바닥면보다 더 낮게 내려올 수 있다. 이로써, 게이트 콘택(GC)이 그와 인접하는 활성 콘택(AC)과 접촉하여 쇼트가 발생하는 문제를 방지할 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 예를 들어, 제1 금속 층(M1)은 제1 파워 배선(M1_R1), 제2 파워 배선(M1_R2), 제3 파워 배선(M1_R3) 및 제1 배선들(M1_I)을 포함할 수 있다. 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_R3, M1_I) 각각은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다.
구체적으로, 제1 및 제2 파워 배선들(M1_R1, M1_R2)은 제1 싱글 하이트 셀(SHC1)의 제3 및 제4 경계들(BD3, BD4) 상에 각각 제공될 수 있다. 제1 파워 배선(M1_R1)은 제3 경계(BD3)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 파워 배선(M1_R2)은 제4 경계(BD4)를 따라 제2 방향(D2)으로 연장될 수 있다.
제1 금속 층(M1)의 제1 배선들(M1_I)은 제2 피치로 제1 방향(D1)을 따라 배열될 수 있다. 상기 제2 피치는 상기 제1 피치보다 작을 수 있다. 제1 배선들(M1_I) 각각의 선폭은, 제1 내지 제3 파워 배선들(M1_R1, M1_R2, M1_R3) 각각의 선폭보다 작을 수 있다.
제1 금속 층(M1)은, 제1 비아들(VI1)을 더 포함할 수 있다. 제1 비아들(VI1)은 제1 금속 층(M1)의 배선들(M1_R1, M1_R2, M1_R3, M1_I) 아래에 각각 제공될 수 있다. 제1 비아(VI1)를 통해 활성 콘택(AC) 또는 게이트 콘택(GC)과 제1 금속 층(M1)의 배선이 서로 전기적으로 연결될 수 있다.
제1 금속 층(M1)의 배선과 그 아래의 제1 비아(VI1)는 서로 각각 별도의 공정으로 형성될 수 있다. 다시 말하면, 제1 금속 층(M1)의 배선 및 제1 비아(VI1) 각각은 싱글 다마신 공정으로 형성될 수 있다. 본 실시예에 따른 반도체 소자는, 20 nm 미만의 공정을 이용하여 형성된 것일 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 복수개의 제2 배선들(M2_I)을 포함할 수 있다. 제2 배선들(M2_I)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 제2 금속 층(M2)은, 제2 배선들(M2_I) 아래에 각각 제공된 제2 비아들(VI2)을 더 포함할 수 있다. 제2 비아(VI2)를 통해 제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선이 서로 전기적으로 연결될 수 있다. 제2 금속 층(M2)의 배선과 그 아래의 제2 비아(VI2)는 듀얼 다마신 공정으로 함께 형성될 수 있다.
제1 금속 층(M1)의 배선과 제2 금속 층(M2)의 배선은 서로 동일하거나 다른 도전 물질을 포함할 수 있다. 도시되진 않았지만, 제4 층간 절연막(140) 상에 적층된 금속 층들(예를 들어, M3, M4, M5...)이 추가로 배치될 수 있다. 상기 적층된 금속 층들 각각은 셀들간의 라우팅을 위한 배선들을 포함할 수 있다.
이하, 도 2e 내지 도 2g를 참조하여 주변 영역(PER)에 대해 설명한다. 주변 영역(PER) 상에 제3 PMOSFET 영역(PR3), 제4 PMOSFET 영역(PR4), 제3 NMOSFET 영역(NR3) 및 제4 NMOSFET 영역(NR4)이 제공될 수 있다. 제3 PMOSFET 영역(PR3), 제4 PMOSFET 영역(PR4), 제3 NMOSFET 영역(NR3) 및 제4 NMOSFET 영역(NR4) 각각은, 제2 방향(D2)으로 연장될 수 있다.
기판(100)의 상부에 형성된 트렌치(TR)에 의해 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)이 정의될 수 있다. 제3 활성 패턴(AP3)은 각각의 제3 및 제4 PMOSFET 영역들(PR3, PR4) 상에 제공될 수 있다. 제4 활성 패턴(AP4)은 각각의 제3 및 제4 NMOSFET 영역들(NR3, NR4) 상에 제공될 수 있다. 제3 및 제4 활성 패턴들(AP3, AP4)은 제2 방향(D2)으로 연장될 수 있다. 제3 및 제4 활성 패턴들(AP3, AP4)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다.
서로 인접하는 제3 활성 패턴들(AP3) 사이의 폭은 서로 인접하는 제3 활성 패턴(AP3)과 제4 활성 패턴(AP4) 사이의 폭보다 클 수 있다. 도시된 것과 달리, 활성 패턴들(AP3, AP4) 사이의 폭은 자유롭게 변경될 수 있다.
제3 및 제4 활성 패턴들(AP3, AP4)은 그의 상부에 주변 채널 패턴(PCH)을 포함할 수 있다. 주변 채널 패턴(PCH)은 순차적으로 적층된 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2), 제3 반도체 패턴(SP3), 및 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 사이에 개재된 희생층들(SAL)을 포함할 수 있다. 반도체 패턴들(SP1-SP3)과 희생층들(SAL)이 주변 채널 패턴(PCH) 상에 교번적으로 적층될 수 있다. 도시된 것과 달리, 주변 채널 패턴(PCH)은 4개의 반도체 패턴들(SP1, SP2, SP3, SP4)을 포함할 수도 있다.
제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 하나를 포함할 수 있고, 희생층들(SAL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 다른 하나를 포함할 수 있다. 예를 들어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 실리콘(Si)을 포함할 수 있고, 희생층들(SAL)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 다른 예로, 주변 채널 패턴(PCH)은 후술할 도 17에서의 핀(Fin) 형태를 가질 수도 있다.
제3 활성 패턴(AP3) 상에 제3 소스/드레인 패턴(SD3)이 제공될 수 있다. 제4 활성 패턴(AP4) 상에 제4 소스/드레인 패턴(SD4)이 제공될 수 있다. 제3 소스/드레인 패턴(SD3)은 제1 소스/드레인 패턴(SD1)과 동일 또는 유사할 수 있다. 제4 소스/드레인 패턴(SD4)은 제2 소스/드레인 패턴(SD2)과 동일 또는 유사할 수 있다.
주변 채널 패턴(PCH)을 가로지르며 제1 방향(D1)으로 연장되는 주변 게이트 전극(PGE)이 제공될 수 있다. 주변 게이트 전극(PGE)은 주변 채널 패턴(PCH)과 수직적으로 중첩될 수 있다. 주변 게이트 전극(PGE)은 앞서 설명한 로직 셀 영역(LCR) 상의 게이트 전극(GE)에 비해 더 큰 폭을 가질 수 있다.
도 2g를 다시 참조하면, 주변 게이트 전극(PGE)은 주변 채널 패턴(PCH)의 상면 및 양 측벽들 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 주변 영역(PER)의 트랜지스터는, 주변 게이트 전극(PGE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
주변 게이트 전극(PGE)과 주변 채널 패턴(PCH) 사이에 주변 게이트 절연막(PGI)이 개재될 수 있다. 주변 게이트 절연막(PGI)은 산화막(EG) 및 산화막(EG) 상의 고유전막(HK)을 포함할 수 있다. 산화막(EG)은 고유전막(HK)보다 두꺼울 수 있다. 일 예로, 산화막(EG)은 실리콘 산화막을 포함할 수 있다. 고유전막(HK)은 산화막(EG)보다 유전상수가 높은 고유전율 물질을 포함할 수 있다.
산화막(EG)은 주변 채널 패턴(PCH)의 상면 및 측벽을 콘포말하게 덮을 수 있다. 후술하겠지만, 분리 패턴(SEP)을 형성하기 위한 식각 공정에 있어서, 산화막(EG)이 제1 희생막에 의해 덮여 있으므로 산화막(EG)의 일부분이 식각되는 현상이 발생하지 않는다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
분리 패턴들(SEP)이 서로 인접하는 활성 패턴들(AP3 및/또는 AP4) 사이에 제공될 수 있다. 제1 분리 패턴(SEP1)은 제3 PMOSFET 영역(PR3) 상의 제3 활성 패턴(AP3)과 제4 PMOSFET 영역(PR4) 상의 제3 활성 패턴(AP3) 사이에 제공될 수 있다. 제2 분리 패턴(SEP2)은 서로 인접하는 제3 활성 패턴(AP3)과 제4 활성 패턴(AP4) 사이에 제공될 수 있다.
제1 분리 패턴(SEP1)의 최대 폭은 제1 폭(W1)일 수 있다. 제2 분리 패턴(SEP2)의 최대 폭은 제2 폭(W2)일 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다.
제1 분리 패턴(SEP1)과 제3 활성 패턴(AP3) 사이의 거리는 제1 거리(DI1)일 수 있다. 여기서, 제1 거리(DI1)는 제1 분리 패턴(SEP1)과 주변 채널 패턴(PCH) 사이의 거리일 수 있다. 즉, 제1 분리 패턴(SEP1)과 제3 PMOSFET 영역(PR3) 상의 주변 채널 패턴(PCH) 사이의 거리 및 제1 분리 패턴(SEP1)과 제4 PMOSFET 영역(PR4) 상의 주변 채널 패턴(PCH) 사이의 거리는 실질적으로 동일할 수 있다. 제1 분리 패턴(SEP1)과 제3 PMOSFET 영역(PR3) 상의 주변 채널 패턴(PCH) 사이의 거리에 대한 제1 분리 패턴(SEP1)과 제4 PMOSFET 영역(PR4) 상의 주변 채널 패턴(PCH) 사이의 거리의 비는 0.9 내지 1.1일 수 있다.
제2 분리 패턴(SEP2)과 제3 활성 패턴(AP3) 사이의 거리, 그리고 제2 분리 패턴(SEP2)과 제4 활성 패턴(AP4) 사이의 거리는 제2 거리(DI2)일 수 있다. 여기서, 제2 거리(DI2)는 제2 분리 패턴(SEP2)과 주변 채널 패턴(PCH) 사이의 거리일 수 있다. 제2 분리 패턴(SEP2)과 제3 활성 패턴(AP3)의 주변 채널 패턴(PCH) 사이의 거리에 대한 제2 분리 패턴(SEP2)과 제4 활성 패턴(AP4)의 주변 채널 패턴(PCH) 사이의 거리의 비는 0.9 내지 1.1일 수 있다. 제1 거리(DI1)와 제2 거리(DI2)는 실질적으로 동일할 수 있다. 제1 거리(DI1)에 대한 제2 거리(DI2)의 비는 0.9 내지 1.1일 수 있다.
주변 게이트 전극(PGE)은, 분리 패턴(SEP) 및 게이트 커팅 패턴(CT)에 의해 서로 분리될 수 있다. 제3 PMOSFET 영역(PR3) 상의 주변 게이트 전극(PGE)과 그와 제1 방향(D1)으로 정렬된 제4 PMOSFET 영역(PR4) 상의 주변 게이트 전극(PGE) 사이에 게이트 커팅 패턴(CT)이 개재될 수 있다. 제1 방향(D1)으로 연장되는 주변 게이트 전극(PGE)이 분리 패턴들(SEP) 및 게이트 커팅 패턴들(CT)에 의해 복수개의 주변 게이트 전극들(PGE)로 분리될 수 있다.
게이트 커팅 패턴(CT)은 주변 게이트 전극(PGE)을 분리시키고자 하는 위치에 배치될 수 있다. 게이트 커팅 패턴(CT)은 게이트 캐핑 패턴(GP)을 관통하여, 분리 패턴들(SEP) 중 어느 하나의 상면과 접촉할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제3 소스/드레인 패턴(SD3) 및 제4 소스/드레인 패턴(SD4)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여, 주변 게이트 전극(PGE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1) 상에 제2 금속 층(M2)이 제공될 수 있다.
도 3a 내지 도 13d는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 3a, 도 4a, 도 5a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 및 도 13a는 각각 도 1의 A-A'선에 따른 단면도들이다. 도 10b, 도 11b, 도 12b, 및 도 13b는 각각 도 1의 B-B'선에 따른 단면도들이다. 도 10c, 도 11c, 도 12c, 및 도 13c는 각각 도 1의 C-C'선에 따른 단면도들이다. 도 3b, 도 4b, 도 5b, 도 6, 도 7, 도 8b, 도 9b, 도 10d, 도 12d, 및 도 13d는 각각 도 1의 D-D'선에 따른 단면도들이다. 이하, 로직 셀 영역(LCR) 상에서 수행되는 제조 방법을 대표적으로 설명한다.
도 1, 도 3a, 및 도 3b를 참조하면, 로직 셀 영역(LCR)을 포함하는 기판(100)이 제공될 수 있다. 로직 셀 영역(LCR)은 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)을 포함할 수 있다. 기판(100) 상에 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)이 형성될 수 있다. 희생층들(SAL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 하나를 포함할 수 있고, 활성층들(ACL)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 다른 하나를 포함할 수 있다.
예를 들어, 희생층들(SAL)은 실리콘-게르마늄(SiGe)을 포함할 수 있고, 활성층들(ACL)은 실리콘(Si)을 포함할 수 있다. 희생층들(SAL) 각각의 게르마늄(Ge)의 농도는 10 at% 내지 30 at%일 수 있다.
기판(100)의 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2) 상에 마스크들이 각각 형성될 수 있다. 상기 마스크는 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다.
상기 마스크들을 식각 마스크로 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 트렌치(TR)가 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제1 및 제2 PMOSFET 영역들(PR1, PR2) 및 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상에 각각 형성될 수 있다. 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에 적층 패턴(STP)이 형성될 수 있다. 적층 패턴(STP)은 서로 교번적으로 적층된 희생층들(SAL) 및 활성층들(ACL)을 포함할 수 있다. 적층 패턴(STP)은 상기 패터닝 공정 동안 제1 및 제2 활성 패턴들(AP1, AP2)과 함께 형성될 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이의 폭은 서로 인접하는 제1 활성 패턴(AP1)과 제2 활성 패턴(AP2) 사이의 폭보다 클 수 있다.
트렌치(TR)를 채우는 소자 분리막(ST)이 형성될 수 있다. 구체적으로, 기판(100)의 전면 상에 제1 및 제2 활성 패턴들(AP1, AP2) 및 적층 패턴들(STP)을 덮는 절연막이 형성될 수 있다. 적층 패턴들(STP)이 노출될 때까지 상기 절연막을 리세스하여, 소자 분리막(ST)이 형성될 수 있다.
소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 적층 패턴들(STP)은 소자 분리막(ST) 위로 노출될 수 있다. 다시 말하면, 적층 패턴들(STP)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
적층 패턴(STP)의 상면 및 측벽을 덮는 산화막(EG)이 형성될 수 있다. 일 예로, 산화막(EG)은 실리콘 산화막을 포함할 수 있다. 산화막(EG)은 적층 패턴(STP) 상에 콘포말하게 형성될 수 있다.
도 1, 도 4a 및 도 4b를 참조하면, 기판(100) 상에 제1 희생막(PL1)이 형성될 수 있다. 제1 희생막(PL1)은 비정질(amorphous) 실리콘 또는 폴리실리콘 중 어느 하나를 포함할 수 있다. 제1 희생막(PL1)은 소자 분리막(ST)의 상면, 그리고 산화막(EG)의 상면 및 측벽을 따라 콘포말하게 형성될 수 있다.
도 1, 도 5a 및 도 5b를 참조하면, 제1 희생막(PL1) 상에 절연 패턴(INP)이 형성될 수 있다. 일 예로, 절연 패턴(INP)은 실리콘 산화물을 포함할 수 있다. 절연 패턴(INP)의 상면은 제1 희생막(PL1)의 최상면보다 낮은 레벨에 위치할 수 있다. 다른 예로, 절연 패턴(INP)의 상면은 제1 희생막(PL1)의 최상면과 공면을 이룰 수 있다. 절연 패턴(INP)을 형성하는 것은, 제1 희생막(PL1) 상에 절연막을 형성하는 것, 및 상기 절연막을 에치 백(etch back)하는 것을 포함할 수 있다.
절연 패턴(INP)에 의해 노출된 제1 희생막(PL1)의 측벽 상에 라이너 막(LIN)이 형성될 수 있다. 일 예로, 라이너 막(LIN)은 실리콘 질화물을 포함할 수 있다. 라이너 막(LIN)에 의해 노출된 제1 희생막(PL1)의 최상면 상에 하드 마스크 패턴들(HMP)이 형성될 수 있다. 하드 마스크 패턴들(HMP)은 선택적 에피택시얼 성장(SEG) 공정에 의해 형성될 수 있다. 하드 마스크 패턴들(HMP)은 제1 희생막(PL1)과 동일한 물질을 포함할 수 있다.
도 1 및 도 6을 참조하면, 하드 마스크 패턴들(HMP)을 형성시킨 후, 라이너 막(LIN)과 절연 패턴(INP)이 제거될 수 있다.
도 1 및 도 7을 참조하면, 하드 마스크 패턴들(HMP)을 식각 마스크로 하여 제1 희생막(PL1)의 일부분 및 소자 분리막(ST)의 일부분이 제거될 수 있다. 소자 분리막(ST) 내에 리세스 영역들(RSR)이 형성될 수 있다. 리세스 영역들(RSR) 각각의 바닥면은 굴곡진 프로파일을 가질 수 있다. 잔류하는 제1 희생막(PL1)은 산화막(EG)의 상면 및 측벽을 콘포말하게 덮을 수 있다.
도 1, 도 8a 및 도 8b를 참조하면, 하드 마스크 패턴들(HMP)이 제거될 수 있다. 하드 마스크 패턴들(HMP)을 제거한 후, 서로 인접하는 적층 패턴들(STP) 사이에 분리 패턴들(SEP)이 형성될 수 있다. 분리 패턴들(SEP)은 제1 희생막(PL1)에 의해 자기 정렬적으로 형성될 수 있다. 일 예로, 분리 패턴들(SEP) 각각은 실리콘 질화물, 고유전율 물질 또는 저유전율 물질 중 어느 하나를 포함할 수 있다. 분리 패턴들(SEP) 각각은 리세스 영역(RSR)을 채울 수 있다. 분리 패턴들(SEP)을 형성하는 것은, 리세스 영역(RSR)으로부터 절연 물질을 채우는 것, 및 상기 절연 물질에 대해 평탄화 공정을 수행하는 것을 포함할 수 있다. 제1 희생막(PL1)의 상면과 분리 패턴들(SEP)의 상면은 실질적으로 공면을 이룰 수 있다.
분리 패턴들(SEP)은 제1 분리 패턴(SEP1) 및 제2 분리 패턴(SEP2)을 포함할 수 있다. 제1 분리 패턴(SEP1)은 제1 PMOSFET 영역(PR1) 상의 제1 활성 패턴(AP1)과 제2 PMOSFET 영역(PR2) 상의 제1 활성 패턴(AP1) 사이에 형성될 수 있다. 제2 분리 패턴(SEP2)은 서로 인접하는 제1 활성 패턴(AP1)과 제2 활성 패턴(AP2) 사이에 형성될 수 있다.
분리 패턴(SEP)은 소자 분리막(ST)의 상부를 관통할 수 있다. 분리 패턴(SEP)의 바닥면(SEPb)은 게이트 전극(GE)의 바닥면, 그리고 소자 분리막(ST)의 상면보다 낮은 레벨에 위치할 수 있다. 분리 패턴(SEP)의 바닥면(SEPb)은 소자 분리막(ST)을 향해 볼록한 프로파일을 가질 수 있다. 분리 패턴(SEP)의 바닥면(SEPb)은 굴곡진 프로파일을 가질 수 있다.
제1 분리 패턴(SEP1)의 최대 폭은 제1 폭(W1)일 수 있다. 제2 분리 패턴(SEP2)의 최대 폭은 제2 폭(W2)일 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다. 제1 분리 패턴(SEP1)과 적층 패턴(STP) 사이의 거리는 제1 거리(DI1)일 수 있다. 즉, 제1 분리 패턴(SEP1)과 제1 PMOSFET 영역(PR1) 상의 적층 패턴(STP) 사이의 거리 및 제1 분리 패턴(SEP1)과 제2 PMOSFET 영역(PR2) 상의 적층 패턴(STP) 사이의 거리는 실질적으로 동일할 수 있다. 이는 제1 희생막(PL1)이 콘포말하게 형성되어, 분리 패턴들(SEP)이 자기 정렬적으로 형성되기 때문이다. 제1 분리 패턴(SEP1)과 제1 PMOSFET 영역(PR1) 상의 적층 패턴(STP) 사이의 거리에 대한 제1 분리 패턴(SEP1)과 제2 PMOSFET 영역(PR2) 상의 적층 패턴(STP) 사이의 거리의 비는 0.9 내지 1.1일 수 있다.
제2 분리 패턴(SEP2)과 제1 활성 패턴(AP1) 상의 적층 패턴(STP) 사이의 거리, 그리고 제2 분리 패턴(SEP2)과 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 사이의 거리는 제2 거리(DI2)일 수 있다. 즉, 제2 분리 패턴(SEP2)과 제1 활성 패턴(AP1) 상의 적층 패턴(STP) 사이의 거리 및 제2 분리 패턴(SEP2)과 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 사이의 거리는 실질적으로 동일할 수 있다. 2 분리 패턴(SEP2)과 제1 활성 패턴(AP1) 상의 적층 패턴(STP) 사이의 거리에 대한 제2 분리 패턴(SEP2)과 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 사이의 거리의 비는 0.9 내지 1.1일 수 있다. 제1 희생막(PL1)이 콘포말하게 형성되므로 제1 거리(DI1)와 제2 거리(DI2)는 실질적으로 동일할 수 있다. 제1 거리(DI1)에 대한 제2 거리(DI2)의 비는 0.9 내지 1.1일 수 있다.
본 발명의 실시예들에 따르면, 분리 패턴(SEP)이 자기 정렬적으로 형성되므로 채널 패턴과의 거리가 충분히 확보될 수 있다. 결과적으로, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1, 도 9a 및 도 9b를 참조하면, 제1 희생막(PL1) 및 분리 패턴들(SEP) 상에 제2 희생막(미도시)이 형성될 수 있다. 제2 희생막은 제1 희생막(PL1)과 동일한 물질을 포함할 수 있다. 일 예로, 제2 희생막은 비정질 실리콘 또는 폴리실리콘 중 어느 하나를 포함할 수 있다. 제2 희생막은 기판(100)의 전면 상에 형성될 수 있다.
제1 희생막(PL1) 및 제2 희생막을 패터닝하여 적층 패턴들(STP)을 가로지르는 희생 게이트 패턴들(PP)이 형성될 수 있다. 구체적으로 희생 게이트 패턴들(PP)을 형성하는 것은, 상기 제2 희생막 상에 마스크 패턴들(MP)을 형성하는 것, 및 마스크 패턴들(MP)을 식각 마스크로 제1 희생막 및 제2 희생막을 패터닝하는 것을 포함할 수 있다. 마스크 패턴들(MP)을 이용하여 상기 희생막을 패터닝하는 동안, 상기 제1 희생막(PL1) 아래의 산화막(EG)도 함께 패터닝될 수 있다.
제1 희생막(PL1)이 패터닝되어 제1 희생 패턴(PLP1)이 형성될 수 있다. 제2 희생막이 패터닝되어 제2 희생 패턴(PLP2)이 형성될 수 있다. 제1 희생 패턴(PLP1) 및 제2 희생 패턴(PLP2)은 희생 게이트 패턴(PP)을 구성할 수 있다.
희생 게이트 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 1 및 도 10a 내지 도 10d를 참조하면, 제1 활성 패턴(AP1) 상의 적층 패턴(STP) 내에 제1 리세스들(RS1)이 형성될 수 있다. 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내에 제2 리세스들(RS2)이 형성될 수 있다. 제1 및 제2 리세스들(RS1, RS2)을 형성하는 동안, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측 상의 소자 분리막(ST)이 더 리세스될 수 있다 (도 10c 참조).
구체적으로, 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1) 상의 적층 패턴(STP)을 식각하여, 제1 리세스들(RS1)이 형성될 수 있다. 제1 리세스(RS1)는, 한 쌍의 희생 게이트 패턴들(PP) 사이에 형성될 수 있다. 제2 활성 패턴(AP2) 상의 적층 패턴(STP) 내의 제2 리세스들(RS2)은, 제1 리세스들(RS1)을 형성하는 것과 동일한 방법으로 형성될 수 있다.
도 1 및 도 11a 내지 도 11c를 참조하면, 제1 리세스들(RS1) 내에 제1 소스/드레인 패턴들(SD1)이 각각 형성될 수 있다. 구체적으로, 제1 리세스(RS1)의 내측벽을 시드층(seed layer)으로 하는 제1 SEG 공정을 수행하여, 제1 반도체 층(SEL1)이 형성될 수 있다. 제1 반도체 층(SEL1)은, 제1 리세스(RS1)에 의해 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3), 희생층들(SAL) 및 기판(100)을 시드로 하여 성장될 수 있다. 일 예로, 상기 제1 SEG 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
제1 반도체 층(SEL1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 제1 반도체 층(SEL1)은 상대적으로 저농도의 게르마늄(Ge)을 함유할 수 있다. 본 발명의 다른 실시예로, 제1 반도체 층(SEL1)은 게르마늄(Ge)을 제외한 실리콘(Si)만을 함유할 수도 있다. 제1 반도체 층(SEL1)의 게르마늄(Ge)의 농도는 0 at% 내지 10 at%일 수 있다.
제1 반도체 층(SEL1) 상에 제2 SEG 공정을 수행하여, 제2 반도체 층(SEL2)이 형성될 수 있다. 제2 반도체 층(SEL2)은 제1 리세스(RS1)를 완전히 채우도록 형성될 수 있다. 제2 반도체 층(SEL2)은 상대적으로 고농도의 게르마늄(Ge)을 함유할 수 있다. 일 예로, 제2 반도체 층(SEL2)의 게르마늄(Ge)의 농도는 30 at% 내지 70 at%일 수 있다.
제1 반도체 층(SEL1) 및 제2 반도체 층(SEL2)은 제1 소스/드레인 패턴(SD1)을 구성할 수 있다. 상기 제1 및 제2 SEG 공정 동안, 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴(SD1)이 형성된 후 제1 소스/드레인 패턴(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 리세스들(RS2) 내에 제2 소스/드레인 패턴들(SD2)이 각각 형성될 수 있다. 구체적으로, 제2 소스/드레인 패턴(SD2)은 제2 리세스(RS2)의 내측벽을 시드층으로 하는 SEG 공정을 수행하여 형성될 수 있다. 일 예로, 제2 소스/드레인 패턴(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다. 제2 소스/드레인 패턴(SD2)과 희생층들(SAL) 사이에 내측 스페이서들(IP)이 각각 형성될 수 있다.
활성층들(ACL)로부터, 서로 인접하는 제1 리세스들(RS1) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 형성될 수 있다. 활성층들(ACL)로부터, 서로 인접하는 제2 리세스들(RS2) 사이에 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 형성될 수 있다.
서로 인접하는 제1 리세스들(RS1) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제1 채널 패턴(CH1)을 구성할 수 있다. 서로 인접하는 제2 리세스들(RS2) 사이의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제2 채널 패턴(CH2)을 구성할 수 있다.
도 1 및 도 12a 내지 도 12d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 게이트 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 마스크 패턴들(MP)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 게이트 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
노출된 희생 게이트 패턴(PP), 및 산화막(EG)이 제거될 수 있다. 이로써, 제1 및 제2 채널 패턴들(CH1, CH2)을 노출하는 외측 영역(ORG)이 형성될 수 있다 (도 12d 참조). 희생 게이트 패턴(PP), 및 산화막(EG)이 제거됨으로써, 외측 영역(ORG)을 통해 희생층들(SAL)이 노출될 수 있다. 노출된 희생층들(SAL)이 선택적으로 제거되어, 내측 영역들(IRG)이 형성될 수 있다 (도 12d 참조). 구체적으로, 희생층들(SAL)을 선택적으로 식각하는 식각 공정을 수행하여, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 그대로 잔류시킨 채 희생층들(SAL)만을 제거할 수 있다. 상기 식각 공정은, 상대적으로 높은 게르마늄 농도를 갖는 실리콘-게르마늄에 대해 높은 식각률을 가질 수 있다. 예를 들어, 상기 식각 공정은 게르마늄 농도가 10 at%보다 큰 실리콘-게르마늄에 대해 높은 식각률을 가질 수 있다.
상기 식각 공정 동안 제1 및 제2 PMOSFET 영역들(PR1, PR2) 및 제1 및 제2 NMOSFET 영역들(NR1, NR2) 상의 희생층들(SAL)이 제거될 수 있다. 상기 식각 공정은 습식 식각일 수 있다. 상기 식각 공정에 사용되는 식각 물질은 상대적으로 높은 게르마늄 농도를 갖는 희생층(SAL)을 빠르게 제거할 수 있다. 한편, 제1 및 제2 PMOSFET 영역(PR1, PR2) 상의 제1 소스/드레인 패턴(SD1)은, 상대적으로 낮은 게르마늄의 농도를 갖는 제1 반도체 층(SEL1)으로 인해 상기 식각 공정 동안 보호될 수 있다.
도 12d를 다시 참조하면, 희생층들(SAL)이 선택적으로 제거됨으로써, 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에는 서로 이격되어 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 잔류할 수 있다. 희생층들(SAL)이 제거된 영역들을 통해 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)이 각각 형성될 수 있다. 구체적으로, 활성 패턴(AP1 또는 AP2)과 제1 반도체 패턴(SP1) 사이에 제1 내측 영역(IRG1)이 형성되고, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2) 사이에 제2 내측 영역(IRG2)이 형성되며, 제2 반도체 패턴(SP2)과 제3 반도체 패턴(SP3) 사이에 제3 내측 영역(IRG3)이 형성될 수 있다.
도 1 및 도 13a 내지 도 13d를 참조하면, 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 상에 게이트 절연막(GI)이 콘포말하게 형성될 수 있다. 게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 절연막(GI)은 분리 패턴들(SEP) 각각의 상면 및 측벽을 덮을 수 있다.
게이트 전극(GE)은 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3) 및 외측 영역(ORG)을 채우도록 형성될 수 있다. 게이트 전극(GE)은, 제1 내지 제3 내측 영역들(IRG1, IRG2, IRG3)을 각각 채우는 제1 부분(PO1), 제2 부분(PO2) 및 제3 부분(PO3)을 포함할 수 있다. 게이트 전극(GE)은, 외측 영역(ORG)을 채우는 제4 부분(PO4)을 포함할 수 있다.
제1 분리 패턴(SEP1)과 제1 활성 패턴(AP1) 사이의 거리는 제1 거리(DI1)일 수 있다. 여기서, 제1 거리(DI1)는 제1 분리 패턴(SEP1)과 제1 채널 패턴(CH1) 사이의 거리일 수 있다. 즉, 제1 분리 패턴(SEP1)과 제1 PMOSFET 영역(PR1) 상의 제1 채널 패턴(CH1) 사이의 거리 및 제1 분리 패턴(SEP1)과 제2 PMOSFET 영역(PR2) 상의 제1 채널 패턴(CH1) 사이의 거리는 실질적으로 동일할 수 있다. 제1 분리 패턴(SEP1)과 제1 PMOSFET 영역(PR1) 상의 제1 채널 패턴(CH1) 사이의 거리에 대한 제1 분리 패턴(SEP1)과 제2 PMOSFET 영역(PR2) 상의 제1 채널 패턴(CH1) 사이의 거리의 비는 0.9 내지 1.1일 수 있다.
제2 분리 패턴(SEP2)과 제1 활성 패턴(AP1) 사이의 거리, 그리고 제2 분리 패턴(SEP2)과 제2 활성 패턴(AP2) 사이의 거리는 제2 거리(DI2)일 수 있다. 여기서, 제2 거리(DI2)는 제2 분리 패턴(SEP2)과 제1 채널 패턴(CH1) 사이의 거리, 그리고 제2 분리 패턴(SEP2)과 제2 채널 패턴(CH2) 사이의 거리일 수 있다. 즉, 제2 분리 패턴(SEP2)과 제1 채널 패턴(CH1) 사이의 거리 및 제2 분리 패턴(SEP2)과 제2 채널 패턴(CH2) 사이의 거리는 실질적으로 동일할 수 있다. 제2 분리 패턴(SEP2)과 제1 채널 패턴(CH1) 사이의 거리에 대한 제2 분리 패턴(SEP2)과 제2 채널 패턴(CH2) 사이의 거리의 비는 0.9 내지 1.1일 수 있다. 제1 거리(DI1)와 제2 거리(DI2)는 실질적으로 동일할 수 있다. 제1 거리(DI1)에 대한 제2 거리(DI2)의 비는 0.9 내지 1.1일 수 있다.
게이트 캐핑 패턴(GP), 게이트 전극(GE) 및 게이트 절연막(GI)을 관통하는 게이트 커팅 패턴(CT)이 형성될 수 있다. 게이트 커팅 패턴들(CT)은 실리콘 산화막, 실리콘 질화막 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다.
게이트 커팅 패턴(CT)은 분리 패턴들(SEP) 중 어느 하나 상에 배치될 수 있다. 게이트 커팅 패턴(CT)은 게이트 전극(GE)을 분리시키고자 하는 위치에 배치될 수 있다. 게이트 커팅 패턴(CT)은 게이트 캐핑 패턴(GP)을 관통하여, 분리 패턴들(SEP) 중 어느 하나의 상면과 접촉할 수 있다. 게이트 커팅 패턴(CT)의 폭은 제3 방향(D3)으로 갈수록 점점 커질 수 있다. 제1 분리 패턴(SEP1) 상에 배치되는 게이트 커팅 패턴(CT)의 최소 폭은 제3 폭(W3)일 수 있다. 제3 폭(W3)과 제1 폭(W1)은 서로 상이할 수 있다. 일 예로, 제3 폭(W3)은 제1 폭(W1)보다 작을 수 있다. 제2 분리 패턴(SEP2) 상에 배치되는 게이트 커팅 패턴(CT)의 최소 폭은 제2 폭(W2)과 상이할 수 있다. 일 예로, 제2 분리 패턴(SEP2) 상에 배치되는 게이트 커팅 패턴(CT)의 최소 폭은 제2 폭(W2)보다 작을 수 있다. 다른 예로, 도시된 것과 달리 제2 분리 패턴(SEP2) 상에 배치되는 게이트 커팅 패턴(CT)의 최소 폭은 제2 폭(W2)보다 클 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
로직 셀(LC)의 양 측에 한 쌍의 분리 구조체들(DB)이 형성될 수 있다. 분리 구조체(DB)는, 제2 층간 절연막(120)으로부터 게이트 전극(GE)을 관통하여 활성 패턴(AP1 또는 AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 실리콘 산화막 또는 실리콘 질화막과 같은 절연 물질을 포함할 수 있다.
활성 콘택들(AC) 및 게이트 콘택들(GC) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다.
기판(100)의 주변 영역(PER) 상에도 앞서 설명한 도 3a 내지 도 13d의 공정이 수행될 수 있다. 다만, 주변 영역(PER) 상에는 도 12a 내지 도 12d를 참조하여 설명한 공정들 중, 산화막(EG), 및 희생층들(SAL)을 제거하는 공정이 생략될 수 있다. 이로써, 주변 영역(PER) 상에는 산화막(EG), 및 희생층들(SAL)이 잔류할 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2g를 참조하여 설명한 것과 중복되는 내용에 대한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 14를 참조하면, 게이트 절연막(GI)은 게이트 전극(GE)과 게이트 커팅 패턴(CT) 사이로 연장되어, 게이트 커팅 패턴(CT)의 하부 측벽과 접촉할 수 있다. 게이트 커팅 패턴(CT)은 게이트 절연막(GI)에 의해 게이트 전극(GE)으로부터 이격될 수 있다.
도 15 및 도 16은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 각각 도 1의 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 3a 내지 도 13d를 참조하여 설명한 것과 중복되는 내용에 대한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 15를 참조하면, 도 11a 내지 도 11c를 참조하여 설명한 공정 이후에 마스크 패턴(MP)을 제거한 후 희생 게이트 패턴(PP)을 관통하는 게이트 커팅 패턴(CT)이 형성될 수 있다.
도 1 및 도 16을 참조하면, 노출된 희생 게이트 패턴(PP), 및 산화막(EG)이 제거될 수 있다.
도 1 및 도 14를 다시 참조하면, 노출된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 게이트 커팅 패턴(CT)의 하부 측벽 상에 게이트 절연막(GI)이 콘포말하게 형성될 수 있다. 게이트 절연막(GI) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 절연막(GI)은 분리 패턴들(SEP) 각각의 상면 및 측벽을 덮을 수 있다. 이후, 도 2a 내지 도 2d를 참조하여 설명한 공정이 수행될 수 있다. 결과적으로, 도 14를 참조하여 설명한 반도체 소자가 제조될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2g를 참조하여 설명한 것과 중복되는 내용에 대한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 17을 참조하면, 기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 PMOSFET 영역(PR1), 제2 PMOSFET 영역(PR2), 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)이 정의될 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 소자 분리막(ST) 위로 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부는 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 하부 측벽을 덮을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판의 로직 셀 영역 상에 제1 방향으로 서로 이격된 제1 활성 패턴, 제2 활성 패턴 및 제3 활성 패턴;
    상기 제1 방향으로 정렬되며, 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 각각 가로지르는 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1 활성 패턴과 상기 제2 활성 패턴 사이에 제공되는 제1 분리 패턴;
    상기 제2 활성 패턴과 상기 제3 활성 패턴 사이에 제공되는 제2 분리 패턴;
    상기 제1 게이트 전극과 상기 제1 활성 패턴 사이에 개재되는 제1 게이트 절연막; 및
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 개재되고, 상기 제1 분리 패턴의 상면과 접촉하는 제1 게이트 커팅 패턴을 포함하되,
    상기 제1 분리 패턴의 최대 폭은 상기 제2 분리 패턴의 최대 폭보다 크고,
    상기 제1 게이트 절연막은 상기 제1 게이트 전극과 상기 제1 분리 패턴 사이로 연장되어, 상기 제1 분리 패턴의 측벽 및 상면과 접촉하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 게이트 절연막은 상기 제1 게이트 전극과 상기 제1 게이트 커팅 패턴 사이로 더 연장되어 상기 제1 게이트 커팅 패턴의 하부 측벽과 접촉하는 반도체 소자.
  3. 제1항에 있어서,
    상기 기판 상에 제공되어 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 정의하는 소자 분리막을 더 포함하되,
    상기 제1 분리 패턴은 상기 소자 분리막의 상부를 관통하고,
    상기 제1 분리 패턴의 바닥면은 굴곡진 프로파일을 갖는 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 활성 패턴과 상기 제2 게이트 전극 사이에 개재되는 제2 게이트 절연막을 더 포함하되,
    상기 제2 게이트 절연막은 상기 제2 게이트 전극과 상기 제1 분리 패턴 사이 그리고 상기 제2 게이트 전극과 상기 제2 분리 패턴 사이로 연장되어,
    상기 제1 분리 패턴의 측벽 및 상면 그리고 상기 제2 분리 패턴의 측벽 및 상면과 접촉하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 게이트 커팅 패턴의 최소 폭과 상기 제1 분리 패턴의 최대 폭은 서로 상이한 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 분리 패턴과 상기 제1 활성 패턴 사이의 거리는 상기 제1 분리 패턴과 상기 제2 활성 패턴 사이의 거리와 실질적으로 동일한 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 분리 패턴과 상기 제1 활성 패턴 사이의 거리는 상기 제2 분리 패턴과 상기 제2 활성 패턴 사이의 거리와 실질적으로 동일한 반도체 소자.
  8. 제1항에 있어서,
    상기 기판은 주변 영역을 더 포함하되,
    상기 반도체 소자는:
    상기 주변 영역 상에 제공되어 상기 제1 방향으로 서로 이격된 제4 활성 패턴 및 제5 활성 패턴을 포함하며,
    상기 제1 내지 제3 활성 패턴들 각각은 그의 상부에 서로 이격되어 적층된 반도체 패턴들을 포함하고,
    상기 제4 활성 패턴 및 상기 제5 활성 패턴 각각은 그의 상부에 주변 채널 패턴을 포함하되,
    상기 주변 채널 패턴은 교번적으로 적층된 상기 반도체 패턴들과 상기 반도체 패턴들 사이의 희생층을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제4 활성 패턴 및 상기 제5 활성 패턴 사이에 제공되는 제3 분리 패턴을 더 포함하되,
    상기 제3 분리 패턴의 최대 폭은 상기 제2 분리 패턴의 최대 폭보다 큰 반도체 소자.
  10. 제8항에 있어서,
    상기 제4 활성 패턴을 가로지르는 주변 게이트 전극; 및
    상기 주변 게이트 전극과 상기 주변 채널 패턴 사이의 주변 게이트 절연막을 더 포함하되,
    상기 주변 게이트 절연막은:
    상기 주변 채널 패턴을 덮는 산화막; 및
    상기 산화막 상의 고유전막을 포함하고,
    상기 산화막은 상기 주변 채널 패턴의 상부면과 측벽을 콘포말하게 덮는 반도체 소자.

KR1020210098064A 2021-07-26 2021-07-26 반도체 소자 KR20230016759A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210098064A KR20230016759A (ko) 2021-07-26 2021-07-26 반도체 소자
US17/733,143 US20230023711A1 (en) 2021-07-26 2022-04-29 Semiconductor device
CN202210494880.7A CN115692418A (zh) 2021-07-26 2022-05-07 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210098064A KR20230016759A (ko) 2021-07-26 2021-07-26 반도체 소자

Publications (1)

Publication Number Publication Date
KR20230016759A true KR20230016759A (ko) 2023-02-03

Family

ID=84977664

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210098064A KR20230016759A (ko) 2021-07-26 2021-07-26 반도체 소자

Country Status (3)

Country Link
US (1) US20230023711A1 (ko)
KR (1) KR20230016759A (ko)
CN (1) CN115692418A (ko)

Also Published As

Publication number Publication date
US20230023711A1 (en) 2023-01-26
CN115692418A (zh) 2023-02-03

Similar Documents

Publication Publication Date Title
KR20220077273A (ko) 반도체 소자
KR20220163538A (ko) 반도체 소자
KR20220090672A (ko) 반도체 소자
US20230079697A1 (en) Semiconductor device
US11810957B2 (en) Semiconductor device
CN115206976A (zh) 半导体装置
KR20220072119A (ko) 반도체 소자
KR20230016759A (ko) 반도체 소자
EP4362103A1 (en) Semiconductor device
US20230059169A1 (en) Semiconductor device including a field effect transistor and method for manufacturing the same
US20230420552A1 (en) Semiconductor device and method of fabricating the same
US20230115743A1 (en) Semiconductor device
EP4141950A1 (en) Semiconductor device and method of fabricating the same
EP4376088A1 (en) Semiconductor device
US20240136398A1 (en) Semiconductor device
US20230215930A1 (en) Semiconductor device
EP4216282A1 (en) Semiconductor device and method of fabricating the same
KR20220167805A (ko) 반도체 소자
KR20220133356A (ko) 반도체 소자 및 그의 제조방법
KR20240057932A (ko) 반도체 소자
KR20230000485A (ko) 반도체 소자 및 그의 제조 방법
KR20230161174A (ko) 반도체 소자
KR20240069360A (ko) 반도체 소자 및 그의 제조 방법
KR20230013679A (ko) 반도체 소자 및 그의 제조 방법
KR20230174636A (ko) 반도체 소자