CN114664813A - 半导体装置 - Google Patents

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CN114664813A
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朴俊范
具湘谟
金旻怡
尹锡玄
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

公开了半导体装置。所述半导体装置可以包括设置在基底上的有源图案和在有源图案上的源极/漏极图案。源极/漏极图案可以包括与有源图案的顶表面接触的底表面。半导体装置还可以包括连接到源极/漏极图案的沟道图案、延伸以越过沟道图案的栅电极以及从有源图案的侧表面延伸到源极/漏极图案的下侧表面的围栏绝缘层。一对中间绝缘图案可以在源极/漏极图案的底表面的两侧处且在有源图案与源极/漏极图案之间与围栏绝缘层的内侧表面接触。

Description

半导体装置
本专利申请要求于2020年12月22日在韩国知识产权局提交的第10-2020-0181225号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本公开涉及一种半导体装置，更具体地，涉及一种包括场效应晶体管的半导体装置。
背景技术
半导体装置包括由金属氧化物半导体场效应晶体管(MOS-FET)组成的集成电路。为了满足对具有小图案尺寸和减少的设计规则的半导体装置的增长需求，MOS-FET正在被积极地按比例缩小。MOS-FET的按比例缩小会导致半导体装置的操作性质的劣化。正在进行各种研究以克服与半导体装置的按比例缩小关联的技术限制且实现高性能的半导体装置。
发明内容
发明构思的示例实施例提供了一种具有改善的电特性的半导体装置。
根据发明构思的示例实施例，半导体装置可以包括：有源图案，在基底上；源极/漏极图案，在有源图案上，源极/漏极图案包括与有源图案的顶表面接触的底表面；沟道图案，连接到源极/漏极图案；栅电极，延伸为与沟道图案相交；围栏绝缘层，从有源图案的侧表面延伸到源极/漏极图案的下侧表面；以及一对中间绝缘图案，在源极/漏极图案的底表面的两侧处，并且在有源图案与源极/漏极图案之间与围栏绝缘层的内侧表面接触。
根据发明构思的示例实施例，半导体装置可以包括：基底，包括在第一方向上彼此相邻的PMOSFET区域和NMOSFET区域；第一有源图案和第二有源图案，分别在PMOSFET区域和NMOSFET区域上；在第一有源图案上的第一源极/漏极图案和在第二有源图案上第二源极/漏极图案；第一栅电极和第二栅电极，分别与第一有源图案和第二有源图案相交，并且在第一方向上延伸；连接到第一源极/漏极图案的第一沟道图案和连接到第二源极/漏极图案的第二沟道图案，第一沟道图案和第二沟道图案中的每个包括彼此分隔开地顺序堆叠的第一半导体图案、第二半导体图案和第三半导体图案；以及一对中间绝缘图案，在第二源极/漏极图案与第二有源图案之间，并且在第二源极/漏极图案的与第二有源图案的顶表面接触的底表面的两侧处。一对中间绝缘图案可以在NMOSFET区域上。
根据发明构思的示例实施例，半导体装置可以包括：基底，包括在第一方向上彼此相邻的PMOSFET区域和NMOSFET区域；第一有源图案和第二有源图案，分别在PMOSFET区域和NMOSFET区域；在第一有源图案上的第一源极/漏极图案和在第二有源图案上的第二源极/漏极图案；连接到第一源极/漏极图案的第一沟道图案和连接到第二源极/漏极图案的第二沟道图案，第一沟道图案和第二沟道图案中的每个包括彼此分隔开地顺序堆叠的第一半导体图案、第二半导体图案和第三半导体图案；第一围栏绝缘层，从第一有源图案的侧表面延伸到第一源极/漏极图案的下侧表面；第二围栏绝缘层，从第二有源图案的侧表面延伸到第二源极/漏极图案的下侧表面；一对中间绝缘图案，在第二源极/漏极图案的底表面的两侧处且在第二有源图案与第二源极/漏极图案之间以与第二围栏绝缘层的内侧表面接触；第一栅电极和第二栅电极，分别与第一有源图案和第二有源图案相交，并且在第一方向上延伸，第一栅电极和第二栅电极中的每个包括在基底与第一半导体图案之间的第一部分、在第一半导体图案与第二半导体图案之间的第二部分、在第二半导体图案与第三半导体图案之间的第三部分以及在第三半导体图案上的第四部分；内间隔件，分别在第二栅电极的第一部分至第三部分与第二源极/漏极图案之间；第一栅极绝缘层和第二栅极绝缘层，分别在第一沟道图案与第一栅电极之间以及在第二沟道图案与第二栅电极之间；第一栅极间隔件和第二栅极间隔件，分别在第一栅电极的侧表面和第二栅电极的侧表面上；第一栅极覆盖图案和第二栅极覆盖图案，分别在第一栅电极的顶表面和第二栅电极的顶表面上；第一层间绝缘层，在第一栅极覆盖图案和第二栅极覆盖图案上；有源接触件，穿透第一层间绝缘层且分别结合到第一源极/漏极图案和第二源极/漏极图案；栅极接触件，穿透第一层间绝缘层且分别结合到第一栅电极和第二栅电极；第二层间绝缘层，在第一层间绝缘层上；第一金属层，在第二层间绝缘层中，第一金属层包括分别电连接到有源接触件和栅极接触件的第一互连线；第三层间绝缘层，在第二层间绝缘层上；以及第二金属层，在第三层间绝缘层中，第二金属层包括分别电连接到第一互连线的第二互连线。
附图说明
图1是示出根据发明构思的示例实施例的半导体装置的平面图。
图2A至图2D分别是沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。
图3A和图3B是示出图2C的部分Q的放大剖视图。
图3C是在图2B的线N-N'的水平处截取的放大平面图。
图4A至图14D是示出根据发明构思的示例实施例的制造半导体装置的方法的剖视图。
图15A和图15B是沿着图1的线A-A'和线B-B'截取的剖视图，以示出根据发明构思的示例实施例的半导体装置。
具体实施方式
现在将参照附图更全面地描述发明构思的示例实施例，在附图中示出了示例实施例。
图1是示出根据发明构思的示例实施例的半导体装置的平面图。图2A至图2D分别是沿着图1的线A-A'、线B-B'、线C-C'和线D-D'截取的剖视图。图3A和图3B是示出图2C的部分Q的放大剖视图。图3C是在图2B的线N-N'的水平处截取的放大平面图。
参照图1和图2A至图2D，逻辑单元LC可以设置在基底100上。构成逻辑电路的逻辑晶体管可以设置在逻辑单元LC上。基底100可以是由硅、锗、硅锗等形成或者包括硅、锗、硅锗等的半导体基底以及/或者化合物半导体基底。作为示例，基底100可以是硅晶圆。
逻辑单元LC可以包括PMOSFET区域PR和NMOSFET区域NR。PMOSFET区域PR和NMOSFET区域NR可以由形成在基底100的上部中的第二沟槽TR2限定。换句话说，第二沟槽TR2可以放置在PMOSFET区域PR与NMOSFET区域NR之间。PMOSFET区域PR和NMOSFET区域NR可以在第一方向D1上彼此分隔开，并且第二沟槽TR2置于PMOSFET区域PR与NMOSFET区域NR之间。
第一有源图案AP1和第二有源图案AP2可以由形成在基底100的上部中的第一沟槽TR1限定。第一有源图案AP1和第二有源图案AP2可以设置在PMOSFET区域PR和NMOSFET区域NR中的每个上。第一沟槽TR1可以比第二沟槽TR2浅。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸。第一有源图案AP1和第二有源图案AP2可以是基底100的竖直突出部。
器件隔离层ST可以设置为填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括氧化硅层。第一有源图案AP1的上部和第二有源图案AP2的上部可以在器件隔离层ST上方竖直地突出(例如，见图2D)。器件隔离层ST可以不覆盖第一有源图案AP1的上部和第二有源图案AP2的上部。器件隔离层ST可以覆盖第一有源图案AP1的下侧表面和第二有源图案AP2的下侧表面。
衬绝缘层LIN可以设置在器件隔离层ST与第一有源图案AP1之间以及器件隔离层ST与第二有源图案AP2之间。衬绝缘层LIN可以沿着第一沟槽TR1和第二沟槽TR2共形地设置。在示例实施例中，衬绝缘层LIN可以由SiN或SiON形成或者可以包括SiN或SiON。
第一沟道图案CH1可以设置在第一有源图案AP1上。第二沟道图案CH2可以设置在第二有源图案AP2上。第一沟道图案CH1和第二沟道图案CH2中的每个可以包括顺序地堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案至第三半导体图案SP1、SP2和SP3可以在竖直方向(即，第三方向D3)上彼此分隔开。
第一半导体图案至第三半导体图案SP1、SP2和SP3中的每个可以由硅(Si)、锗(Ge)和/或硅锗(SiGe)形成或者可以包括硅(Si)、锗(Ge)和/或硅锗(SiGe)。在示例实施例中，第一半导体图案至第三半导体图案SP1、SP2和SP3中的每个可以由晶体硅形成或者可以包括晶体硅。
多个第一凹部RS1可以形成在第一有源图案AP1的上部中。第一源极/漏极图案SD1可以分别设置在第一凹部RS1中。第一源极/漏极图案SD1可以是第一导电型(例如，p型)的杂质区。第一沟道图案CH1可以置于每对第一源极/漏极图案SD1之间。换句话说，每对第一源极/漏极图案SD1可以通过第一沟道图案CH1的堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3彼此连接。
多个第二凹部RS2可以形成在第二有源图案AP2的上部中。第二源极/漏极图案SD2可以分别设置在第二凹部RS2中。第二源极/漏极图案SD2可以是第二导电型(例如，n型)的杂质区。第二沟道图案CH2可以置于每对第二源极/漏极图案SD2之间。换句话说，每对第二源极/漏极图案SD2可以通过第二沟道图案CH2的堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3彼此连接。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长(SEG)工艺形成的外延图案。作为示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个可以具有与第三半导体图案SP3的顶表面位于基本上同一水平处的顶表面。然而，在一些示例实施例中，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个的顶表面可以比第三半导体图案SP3的顶表面高。
第一源极/漏极图案SD1可以包括具有比基底100的晶格常数大的晶格常数的半导体材料(例如，SiGe)。在这种情况下，一对第一源极/漏极图案SD1可以对其间的第一沟道图案CH1施加压缩应力。第二源极/漏极图案SD2可以由与基底100相同的半导体材料(例如，Si)形成或者可以包括与基底100相同的半导体材料(例如，Si)。在示例实施例中，第二源极/漏极图案SD2可以由单晶硅形成或者可以包括单晶硅。
第一源极/漏极图案SD1中的每个可以包括顺序地堆叠的第一半导体层SEL1和第二半导体层SEL2。将参照图2A描述与第二方向D2平行截取的第一源极/漏极图案SD1的剖面形状。
第一半导体层SEL1可以覆盖第一凹部RS1的内表面。第一半导体层SEL1可以在向上方向上具有减小的厚度。例如，第一半导体层SEL1的在第一凹部RS1的底部水平处沿第三方向D3测量的厚度可以比第一半导体层SEL1的在第一凹部RS1的顶部水平处沿第二方向D2测量的厚度大。由于第一凹部RS1的剖面轮廓，第一半导体层SEL1可以具有“U”形剖面。
第二半导体层SEL2可以填充第一凹部RS1的除了第一半导体层SEL1之外的剩余空间。第二半导体层SEL2的体积可以比第一半导体层SEL1的体积大。换句话说，第二半导体层SEL2的体积与第一源极/漏极图案SD1的总体积的比可以大于第一半导体层SEL1的体积与第一源极/漏极图案SD1的总体积的比。
第一半导体层SEL1和第二半导体层SEL2中的每个可以由硅锗(SiGe)形成或者可以包括硅锗(SiGe)。详细地，第一半导体层SEL1可以设置为具有相对低的锗浓度。在一些示例实施例中，第一半导体层SEL1可以设置为仅包含硅(Si)而不包含锗(Ge)。第一半导体层SEL1的锗浓度可以在约0at％至约10at％(“at％”是原子百分比)的范围内。
第二半导体层SEL2可以设置为具有相对高的锗浓度。作为示例，第二半导体层SEL2的锗浓度可以在约30at％至约70at％的范围内。第二半导体层SEL2的锗浓度可以在第三方向D3上增加，例如，锗浓度可以呈梯度。例如，第二半导体层SEL2的锗浓度在第一半导体层SEL1附近可以是约40at％，但是在其顶部水平处可以是约60at％。第二半导体层SEL2与第一半导体层SEL1之间的锗浓度的改变可以是线性的，或者可以遵循对数分布，然而，示例实施例不限于此。
第一半导体层SEL1和第二半导体层SEL2可以包括使第一源极/漏极图案SD1具有p型导电性的杂质(例如，硼)。在一些示例实施例中，第二半导体层SEL2中的杂质的浓度(以at％计)可以比第一半导体层SEL1中的杂质的浓度大。第二半导体层SEL2与第一半导体层SEL1之间的杂质浓度的改变可以是线性的，或者可以遵循对数分布，然而，示例实施例不限于此。
栅电极GE可以设置为与第一有源图案AP1和第二有源图案AP2相交且在第一方向D1上延伸。栅电极GE可以在第二方向D2上以第一间距P1布置。当在平面图中观察时，栅电极GE中的每个可以与第一沟道图案CH1和第二沟道图案CH2叠置。
栅电极GE可以包括置于基底100与第一半导体图案SP1之间的第一部分P01、置于第一半导体图案SP1与第二半导体图案SP2之间的第二部分P02、置于第二半导体图案SP2与第三半导体图案SP3之间的第三部分P03以及在第三半导体图案SP3上的第四部分P04。
返回参照图2A，PMOSFET区域PR上的栅电极GE的第一部分至第三部分P01、P02和P03可以具有彼此不同的宽度。例如，第三部分P03在第二方向D2上的最大宽度可以大于第二部分P02在第二方向D2上的最大宽度。第一部分P01在第二方向D2上的最大宽度可以大于第三部分P03在第二方向D2上的最大宽度。
返回参照图2D，栅电极GE可以设置在第一半导体图案至第三半导体图案SP1、SP2和SP3中的每个的顶表面TS、底表面BS和相对的侧表面SW上。换句话说，根据本示例实施例的逻辑晶体管可以是其中栅电极GE设置为三维地围绕沟道图案的三维场效应晶体管(例如，多桥沟道场效应晶体管(MBCFET))。
返回参照图1和图2A至图2D，一对栅极间隔件GS可以分别设置在栅电极GE的第四部分P04的相对的侧表面上。栅极间隔件GS可以沿着栅电极GE且在第一方向D1上延伸。栅极间隔件GS的顶表面可以比栅电极GE的顶表面高。栅极间隔件GS的顶表面可以与将在下面描述的第一层间绝缘层110的顶表面共面。栅极间隔件GS可以由SiCN、SiCON和SiN中的至少一种形成或者可以包括SiCN、SiCON和SiN中的至少一种。在一些示例实施例中，栅极间隔件GS可以具有包括至少两个层的多层结构，所述至少两个层中的每个由SiCN、SiCON或SiN制成。
栅极覆盖图案GP可以设置在栅电极GE上。栅极覆盖图案GP可以沿着栅电极GE且在第一方向D1上延伸。栅极覆盖图案GP可以由相对于将在下面描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料形成，或者可以包括相对于将在下面描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料。例如，栅极覆盖图案GP可以由SiON、SiCN、SiCON和SiN中的至少一种形成，或者可以包括SiON、SiCN、SiCON和SiN中的至少一种。
栅极绝缘层GI可以置于栅电极GE与第一沟道图案CH1之间以及栅电极GE与第二沟道图案CH2之间。栅极绝缘层GI可以覆盖第一半导体图案至第三半导体图案SP1、SP2和SP3中的每个的顶表面TS、底表面BS和相对的侧表面SW。栅极绝缘层GI可以覆盖器件隔离层ST的在栅电极GE下方的顶表面(例如，见图2D)。
在一些示例实施例中，栅极绝缘层GI可以包括氧化硅层、氮氧化硅层和/或高k介电层。高k介电层可以由其介电常数比氧化硅的介电常数高的高k介电材料中的至少一种形成，或者可以包括其介电常数比氧化硅的介电常数高的高k介电材料中的至少一种。作为示例，高k介电材料可以由氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和/或铌酸铅锌中的至少一种形成，或者可以包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和/或铌酸铅锌中的至少一种。在一些示例实施例中，半导体装置可以包括使用负电容器的负电容(NC)FET。例如，栅极绝缘层GI可以包括呈现出铁电材料性质的铁电层和呈现出顺电材料性质的顺电层。
铁电层可以具有负电容，顺电层可以具有正电容。在两个或更多个电容器串联连接且每个电容器具有正电容的情况下，总电容可以比电容器中的每个的电容小。相反，在串联连接的电容器中的至少一个具有负电容的情况下，串联连接的电容器的总电容可以具有正值且可以比每个电容的绝对值大。
在具有负电容的铁电层和具有正电容的顺电层串联连接的情况下，可以增加串联连接的铁电层和顺电层的总电容。由于总电容的这种增加，包括铁电层的晶体管在室温下可以具有小于60mV/dec的亚阈值摆幅(subthreshold swing，SS)。
铁电层可以具有铁电材料性质。铁电层可以由例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和/或氧化铅锆钛中的至少一种形成，或者可以包括例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和/或氧化铅锆钛中的至少一种。这里，氧化铪锆可以是掺杂有锆(Zr)的氧化铪。可选地，氧化铪锆可以是由铪(Hf)、锆(Zr)和/或氧(O)组成的化合物。
铁电层还可以包括掺杂剂。例如，掺杂剂可以包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。铁电层中的掺杂剂的种类可以根据包括在铁电层中的铁电材料而变化。
在铁电层包括氧化铪的情况下，铁电层中的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种。
在掺杂剂包括铝(Al)的情况下，铁电层中的铝的含量可以在约3at％至约8at％(“at％”是原子百分比)的范围内。这里，掺杂剂中的铝的含量可以是铝原子的数量与铪原子和铝原子的数量的比。
在掺杂剂包括硅(Si)的情况下，铁电层中的硅的含量可以在约2at％至约10at％的范围内。在掺杂剂包括钇(Y)的情况下，铁电层中的钇的含量可以在约2at％至约10at％的范围内。在掺杂剂包括钆(Gd)的情况下，铁电层中的钆的含量可以在约1at％至约7at％的范围内。在掺杂剂包括锆(Zr)的情况下，铁电层中的锆的含量可以在约50at％至约80at％的范围内。
顺电层可以具有顺电材料性质。顺电层可以由例如氧化硅和/或高k金属氧化物中的至少一种形成，或者可以包括例如氧化硅和/或高k金属氧化物中的至少一种。可以用作顺电层的金属氧化物可以包括例如氧化铪、氧化锆和/或氧化铝中的至少一种，但是发明构思不限于这些示例。
铁电层和顺电层可以由相同的材料形成或者可以包括相同的材料。铁电层可以具有铁电材料性质，但是顺电层可以不具有铁电材料性质。例如，在铁电层和顺电层包含氧化铪的情况下，铁电层中的氧化铪的晶体结构可以与顺电层中的氧化铪的晶体结构不同。
铁电层可以呈现出铁电材料性质，例如，铁电材料性质可以仅当铁电层处于特定厚度范围内时存在。在一些示例实施例中，铁电层可以具有0.5至10nm的厚度范围，但是发明构思不限于该示例。由于铁电层的与铁电材料性质关联的厚度根据铁电材料的种类而变化，因此铁电层的厚度可以根据铁电材料的种类而改变。
作为示例，栅极绝缘层可以包括单个铁电层。作为另一示例，栅极绝缘层可以包括彼此分隔开的多个铁电层。栅极绝缘层可以具有其中多个铁电层和多个顺电层交替地堆叠的多层结构。
栅电极GE可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以设置在栅极绝缘层GI上，并且可以与第一半导体图案至第三半导体图案SP1、SP2和SP3相邻。第一金属图案可以包括可以用于调整晶体管的阈值电压的逸出功金属。通过调整第一金属图案的厚度和组成，可以实现具有期望的阈值电压的晶体管。例如，栅电极GE的第一部分至第三部分P01、P02和P03可以由第一金属图案或逸出功金属组成。
第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括选自于由钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)组成的组中的至少一种金属以及氮(N)。在一些示例实施例中，第一金属图案还可以包括碳(C)。第一金属图案可以包括堆叠的多个逸出功金属层。
第二金属图案可以包括其电阻比第一金属图案低的金属材料。例如，第二金属图案可以包括选自于由钨(W)、铝(Al)、钛(Ti)和钽(Ta)组成的组中的至少一种金属。例如，栅电极GE的第四部分P04可以包括第一金属图案和在第一金属图案上的第二金属图案。
返回参照图2B，内间隔件IP可以设置在NMOSFET区域NR上。内间隔件IP中的每个可以置于第二源极/漏极图案SD2与栅电极GE的第一部分至第三部分P01、P02和P03中的对应的部分之间。内间隔件IP可以与第二源极/漏极图案SD2直接接触。栅电极GE的第一部分至第三部分P01、P02和P03中的每个可以通过内间隔件IP与第二源极/漏极图案SD2分隔开。将参照图3A至图3C更详细地描述内间隔件IP。
第一层间绝缘层110可以设置在基底100上。第一层间绝缘层110可以覆盖栅极间隔件GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间绝缘层110可以具有与栅极覆盖图案GP的顶表面和栅极间隔件GS的顶表面基本上共面的顶表面。第二层间绝缘层120可以形成在第一层间绝缘层110上以覆盖栅极覆盖图案GP。在一些示例实施例中，第一层间绝缘层110和第二层间绝缘层120中的至少一个可以包括氧化硅层。
在第二方向D2上彼此相对的一对分隔结构DB可以设置在逻辑单元LC的两侧处。分隔结构DB可以在第一方向D1上且与栅电极GE平行延伸。彼此相邻的分隔结构DB与栅电极GE之间的间距可以等于第一间距P1。
分隔结构DB可以设置为穿透第一层间绝缘层110和第二层间绝缘层120，并且可以延伸到第一有源图案AP1和第二有源图案AP2中。分隔结构DB可以穿透第一有源图案AP1和第二有源图案AP2中的每个的上部。分隔结构DB可以将逻辑单元LC的PMOSFET区域PR和NMOSFET区域NR同与其相邻的另一逻辑单元的有源区分开。
与分隔结构DB相邻的牺牲层SAL可以设置在第一有源图案AP1和第二有源图案AP2中的每个上。牺牲层SAL可以堆叠为彼此分隔开。牺牲层SAL中的每个可以与栅电极GE的第一部分至第三部分P01、P02和P03中的对应的部分位于同一水平处。分隔结构DB可以设置为穿透牺牲层SAL。
牺牲层SAL可以由硅锗(SiGe)形成或者可以包括硅锗(SiGe)。牺牲层SAL中的每个的锗浓度可以在约10at％至约30at％的范围内。牺牲层SAL的锗浓度可以比上述第一半导体层SEL1的锗浓度高。
有源接触件AC可以设置为穿透第一层间绝缘层110和第二层间绝缘层120，并且可以分别电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。一对有源接触件AC可以分别设置在栅电极GE的两侧处。当在平面图中观察时，有源接触件AC可以具有在第一方向D1上伸长的条形状。
有源接触件AC可以是自对准接触件。例如，有源接触件AC可以利用栅极覆盖图案GP和栅极间隔件GS通过自对准工艺来形成。在一些示例实施例中，有源接触件AC可以覆盖栅极间隔件GS的侧表面的至少一部分。虽然未示出，但是有源接触件AC可以设置为覆盖栅极覆盖图案GP的顶表面的部分。
硅化物图案SC可以分别置于有源接触件AC与第一源极/漏极图案SD1之间以及有源接触件AC与第二源极/漏极图案SD2之间。有源接触件AC可以通过硅化物图案SC电连接到源极/漏极图案SD1或SD2。硅化物图案SC可以由金属硅化物材料(例如，硅化钛、硅化钽、硅化钨、硅化镍和硅化钴)中的至少一种形成，或者可以包括金属硅化物材料(例如，硅化钛、硅化钽、硅化钨、硅化镍和硅化钴)中的至少一种。
电连接到栅电极GE的栅极接触件GC可以设置为穿透第二层间绝缘层120和栅极覆盖图案GP。参照图2B，有源接触件AC中的每个的与栅极接触件GC相邻的上部区域可以填充有上绝缘图案UIP。因此，可以防止或减少当栅极接触件GC同与其相邻的有源接触件AC接触时会发生的工艺故障(例如，短路)的出现。
有源接触件AC和栅极接触件GC中的每个可以包括导电图案FM和包围导电图案FM的阻挡图案BM。例如，导电图案FM可以由铝、铜、钨、钼和钴中的至少一种金属形成，或者可以包括铝、铜、钨、钼和钴中的至少一种金属。阻挡图案BM可以设置为覆盖导电图案FM的侧表面和底表面。在一些示例实施例中，阻挡图案BM可以包括金属层和金属氮化物层。金属层可以由钛、钽、钨、镍、钴和铂中的至少一个形成，或者可以包括钛、钽、钨、镍、钴和铂中的至少一个。金属氮化物层可以包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍(NiN)、氮化钴(CoN)和氮化铂(PtN)中的至少一种。
第一金属层M1可以设置在第三层间绝缘层130中。第一金属层M1可以包括第一下互连线M1_R、第二下互连线M1_I和下过孔VI1。下过孔VI1可以设置在第一下互连线M1_R和第二下互连线M1_I下方。
第一下互连线M1_R中的每条可以在第二方向D2上延伸以穿过逻辑单元LC。第一下互连线M1_R中的每条可以是电力线。例如，漏极电压VDD或源极电压VSS可以被施加到第一下互连线M1_R。
参照图1，在第二方向D2上延伸的第一单元边界CB1可以限定在逻辑单元LC的区域中。在第二方向D2上延伸的第二单元边界CB2可以限定在逻辑单元LC的与第一单元边界CB1相对的区域中。施加有漏极电压VDD(例如，电源电压)的第一下互连线M1_R可以设置在第一单元边界CB1上。施加有漏极电压VDD的第一下互连线M1_R可以沿着第一单元边界CB1且在第二方向D2上延伸。施加有源极电压VSS(例如，接地电压)的第一下互连线M1_R可以设置在第二单元边界CB2上。施加有源极电压VSS的第一下互连线M1_R可以沿着第二单元边界CB2且在第二方向D2上延伸。
第二下互连线M1_I可以在第一方向D1上设置在分别施加有漏极电压VDD和源极电压VSS的第一下互连线M1_R之间。第二下互连线M1_I中的每条可以是在第二方向D2上延伸的线形图案或条形图案。第二下互连线M1_I可以布置为在第一方向D1上以第二间距P2彼此分隔开。第二间距P2可以比第一间距P1小。
下过孔VI1可以设置在第一金属层M1的第一下互连线M1_R和第二下互连线M1_I下方。下过孔VI1可以分别置于有源接触件AC与第一下互连线M1_R之间和有源接触件AC与第二下互连线M1_I之间。下过孔VI1可以分别置于栅极接触件GC与第二下互连线M1_I之间。
第一金属层M1的下互连线M1_R或M1_I及其下面的下过孔VI1可以通过分开的工艺形成。换句话说，下互连线M1_R或M1_I以及下过孔VI1中的每个可以是单镶嵌工艺。根据一些示例实施例的半导体装置可以使用亚20nm工艺(sub-20nm process)来制造。
第二金属层M2可以设置在第四层间绝缘层140中。第二金属层M2可以包括上互连线M2_I。上互连线M2_I中的每条可以是在第一方向D1上延伸的线形图案或条形图案。换句话说，上互连线M2_I可以在第一方向D1上延伸为彼此平行。当在平面图中观察时，上互连线M2_I可以与栅电极GE平行。上互连线M2_I可以在第二方向D2上以第三间距布置。第三间距可以比第一间距P1小。第三间距可以比第二间距P2大。
第二金属层M2还可以包括上过孔VI2。上过孔VI2可以设置在上互连线M2_I下方。上过孔VI2可以分别置于下互连线M1_R和M1_I与上互连线M2_I之间。
第二金属层M2的上互连线M2_I及其下面的上过孔VI2可以通过同一工艺形成，并且可以形成单个物体。换句话说，第二金属层M2的上互连线M2_I和上过孔VI2可以通过双镶嵌工艺形成。
第一金属层M1的下互连线M1_R和M1_I以及第二金属层M2的上互连线M2_I可以由相同的材料或不同的导电材料形成，或者可以包括相同的材料或不同的导电材料。例如，下互连线M1_R和M1_I以及上互连线M2_I可以由金属材料(例如，铝、铜、钨、钼或钴)中的至少一种形成，或者可以包括金属材料(例如，铝、铜、钨、钼或钴)中的至少一种。
在一些示例实施例中，虽然未示出，但是附加的金属层(例如，第三金属层、第四金属层、第五金属层等)还可以堆叠在第四层间绝缘层140上。堆叠的金属层中的每个可以包括布线线路。
参照图2C，第一围栏绝缘层SF1和第二围栏绝缘层SF2可以设置为覆盖被器件隔离层ST暴露的衬绝缘层LIN。第一围栏绝缘层SF1可以覆盖第一有源图案AP1的侧表面，第二围栏绝缘层SF2可以覆盖第二有源图案AP2的侧表面。围栏绝缘层SF1和SF2可以具有放置在第二沟槽TR2中且与器件隔离层ST接触的底表面。第一围栏绝缘层SF1和第二围栏绝缘层SF2中的每个可以由SiOCN、SiON和SiCN中的至少一种形成，或者可以包括SiOCN、SiON和SiCN中的至少一种。作为示例，第一围栏绝缘层SF1和第二围栏绝缘层SF2中的每个可以是非晶绝缘层。
将参照图2C、图3A、图3B和图3C更详细地描述与第一源极/漏极图案SD1和第二源极/漏极图案SD2相邻的区域。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以分别设置在第一凹部RS1和第二凹部RS2中。参照第二源极/漏极图案SD2，第二源极/漏极图案SD2的下部PB可以设置在第二凹部RS2中。
第一凹部RS1和第二凹部RS2中的每个的底表面可以低于第一有源图案AP1和第二有源图案AP2中的对应的有源图案的最顶部。换句话说，第一有源图案AP1和第二有源图案AP2可以包括在第一凹部RS1和第二凹部RS2的底表面上方突出的边缘部EP。边缘部EP可以沿着衬绝缘层LIN或在第三方向D3上突出。衬绝缘层LIN可以覆盖边缘部EP的侧表面。作为示例，衬绝缘层LIN的最顶部可以与边缘部EP的最顶部位于基本上同一水平处。与衬绝缘层LIN相比，第一围栏绝缘层SF1和第二围栏绝缘层SF2可以在第三方向D3上突出。
第二源极/漏极图案SD2可以包括与第二有源图案AP2接触的底表面BF。一对中间绝缘图案RQ可以设置在第二源极/漏极图案SD2的底表面BF的两侧处。换句话说，一对中间绝缘图案RQ可以彼此分隔开，并且第二源极/漏极图案SD2的底表面BF置于它们之间。中间绝缘图案RQ的至少一部分可以设置在第二凹部RS2中。
一对中间绝缘图案RQ中的每个可以设置在第二有源图案AP2与第二源极/漏极图案SD2之间，并且可以与第二围栏绝缘层SF2的内侧表面接触。换句话说，一对中间绝缘图案RQ中的每个可以占据由第二有源图案AP2的顶表面、第二源极/漏极图案SD2的下部PB的侧表面和第二围栏绝缘层SF2的内侧表面限定的空间。在一些示例实施例中，一对中间绝缘图案RQ中的每个可以与边缘部EP的与其相邻的内侧表面接触。在其中设置有衬绝缘层LIN的情况下，中间绝缘图案RQ中的每个可以连接到衬绝缘层LIN的上部。
第二源极/漏极图案SD2的上部PT可以延伸到一对中间绝缘图案RQ中的每个上，以覆盖该对中间绝缘图案RQ。不仅可以设置一对中间绝缘图案RQ，而且可以设置第二源极/漏极图案SD2的底表面BF，以覆盖第二有源图案AP2。一对中间绝缘图案RQ可以设置在第二源极/漏极图案SD2中的一个下方。在一些示例实施例中，在作为栅电极GE的延伸方向的第一方向D1上截取的剖视图中，一对中间绝缘图案RQ可以覆盖第二有源图案AP2的顶表面的约10％至约30％。可以通过一对中间绝缘图案RQ减少第二源极/漏极图案SD2与第二有源图案AP2之间的接触面积，因此，可以减少第二源极/漏极图案SD2中的相邻的第二源极/漏极图案SD2之间的漏电流。
与PMOSFET晶体管相比，设置在NMOSFET区域上的NMOSFET晶体管可以具有高掺杂浓度或者可以包含具有长扩散长度的杂质。因此，通过第二有源图案AP2的在第二源极/漏极图案SD2下方的上部泄漏的底部漏电流会增大。根据发明构思的示例实施例，可以通过中间绝缘图案RQ减少这种底部漏电流，因此，可以改善半导体装置的操作性质。另外，由于中间绝缘图案RQ不覆盖第二有源图案AP2的整个顶表面，因此第二源极/漏极图案SD2可以直接连接到第二有源图案AP2，因此，可以在没有实质的困难的情况下从第二有源图案AP2外延地生长第二源极/漏极图案SD2。
中间绝缘图案RQ可以局部地设置在有限区域内(例如，NMOSFET区域NR上)，并且可以不设置在PMOSFET区域PR上。即，中间绝缘图案RQ可以不设置在第一有源图案AP1与第一源极/漏极图案SD1之间。换句话说，第一源极/漏极图案SD1的下部的侧表面可以与第一有源图案AP1和第一围栏绝缘层SF1接触。因此，第一有源图案AP1与第一源极/漏极图案SD1之间的第一接触面积可以大于第二有源图案AP2与第二源极/漏极图案SD2之间的第二接触面积。
中间绝缘图案RQ和内间隔件IP可以通过同一工艺形成，并且可以包括基本上相同的材料。在一些示例实施例中，中间绝缘图案RQ和内间隔件IP可以包括SiN、SiCN和SiOCN中的一种。中间绝缘图案RQ和内间隔件IP可以是结晶绝缘层。中间绝缘图案RQ和内间隔件IP可以由与第二围栏绝缘层SF2不同的材料形成，或者可以包括与第二围栏绝缘层SF2不同的材料。换句话说，中间绝缘图案RQ和内间隔件IP可以由SiN、SiCN和SiOCN中的一种形成或者可以包括SiN、SiCN和SiOCN中的一种，并且第二围栏绝缘层SF2可以由SiN、SiCN和SiOCN中的另一种形成或者可以包括SiN、SiCN和SiOCN中的另一种。作为示例，中间绝缘图案RQ和内间隔件IP可以由SiN形成或者可以包括SiN，并且第二围栏绝缘层SF2可以由SiOCN形成或者可以包括SiOCN。
作为示例，内间隔件IP可以在第三方向D3上彼此分隔开，并且第一半导体图案SP1和第二半导体图案SP2置于内间隔件IP之间。中间绝缘图案RQ可以与内间隔件IP的最下面的内间隔件IP_b设置在同一水平处。如图3A至图3C中所示，一对中间绝缘图案RQ可以包括第一中间绝缘图案RQ_R和第二中间绝缘图案RQ_L。如图3A所示，第一中间绝缘图案RQ_R和第二中间绝缘图案RQ_L可以具有对称或相同的形状，但是在一些示例实施例中，如图3B所示，第一中间绝缘图案RQ_R和第二中间绝缘图案RQ_L中的一个可以大于另一个或与另一个不同。
如图3C中所示，一对中间绝缘图案RQ中的每个可以将一对最下面的内间隔件IP_b彼此连接，所述一对最下面的内间隔件IP_b彼此分隔开且第二源极/漏极图案SD2置于所述一对最下面的内间隔件IP_b之间。因此，当在平面图中观察时，第二源极/漏极图案SD2可以被一对最下面的内间隔件IP_b和一对中间绝缘图案RQ包围。可选地，中间绝缘图案RQ的至少一部分可以不连接到最下面的内间隔件IP_b。
图4A至图14D是示出根据发明构思的示例实施例的制造半导体装置的方法的剖视图。具体地，图4A、图5A、图6A、图7A、图8A、图12A、图13A和图14A是与图1的线A-A'对应的剖视图。图9A、图10A、图11A、图12B、图13B和图14B是与图1的线B-B'对应的剖视图。图7B、图8B、图9B、图10B、图11B、图12C和图14C是与图1的线C-C'对应的剖视图。图4B、图5B、图6B、图7C、图12D、图13C和图14D是与图1的线D-D'对应的剖视图。
参照图4A和图4B，可以设置包括PMOSFET区域PR和NMOSFET区域NR的基底100。可以形成交替地堆叠在基底100上的牺牲层SAL和有源层ACL。牺牲层SAL可以由硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种形成或者可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种，并且有源层ACL可以由硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种形成或者可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种。
例如，牺牲层SAL可以由硅锗(SiGe)形成或者可以包括硅锗(SiGe)，并且有源层ACL可以由硅(Si)形成或者可以包括硅(Si)。牺牲层SAL中的每个的锗浓度可以在约10at％至约30at％的范围内。
可以分别在基底100的PMOSFET区域PR和NMOSFET区域NR上形成掩模图案MAP。掩模图案MAP可以是在第二方向D2上延伸的线形图案或条形图案。
可以执行其中掩模图案MAP用作蚀刻掩模的第一图案化工艺，以形成限定第一有源图案AP1和第二有源图案AP2的第一沟槽TR1。可以分别在PMOSFET区域PR和NMOSFET区域NR上形成第一有源图案AP1和第二有源图案AP2。第一有源图案AP1和第二有源图案AP2中的每个可以包括交替地堆叠在其上部中的牺牲层SAL和有源层ACL。
可以在基底100上执行第二图案化工艺，以形成限定PMOSFET区域PR和NMOSFET区域NR的第二沟槽TR2。第二沟槽TR2可以形成为比第一沟槽TR1深。此后，可以在基底100上形成衬绝缘层LIN，以共形地覆盖第一沟槽TR1和第二沟槽TR2。在一些示例实施例中，衬绝缘层LIN可以由SiN或SiON形成或者可以包括SiN或SiON。
参照图5A和图5B，可以在基底100上形成器件隔离层ST，以填充第一沟槽TR1和第二沟槽TR2。例如，可以在基底100上形成绝缘层以覆盖第一有源图案AP1和第二有源图案AP2。可以通过使绝缘层凹陷直到暴露牺牲层SAL形成器件隔离层ST。
器件隔离层ST可以由绝缘材料(例如，氧化硅)形成或者可以包括绝缘材料(例如，氧化硅)。第一有源图案AP1和第二有源图案AP2中的每个可以包括在器件隔离层ST上方突出的上部。例如，第一有源图案AP1和第二有源图案AP2中的每个的上部可以在器件隔离层ST上方竖直地突出。
参照图6A和图6B，可以在基底100上形成牺牲图案PP以与第一有源图案AP1和第二有源图案AP2相交。牺牲图案PP中的每个可以是在第一方向D1上延伸的线形图案或条形图案。可以在第二方向D2上以特定间距布置牺牲图案PP。
详细地，形成牺牲图案PP的步骤可以包括：在基底100上形成牺牲层；在牺牲层上形成硬掩模图案MP；以及使用硬掩模图案MP作为蚀刻掩模使牺牲层图案化。牺牲层可以由多晶硅形成或者可以包括多晶硅。
可以分别在牺牲图案PP的相对的侧表面上形成一对栅极间隔件GS。形成栅极间隔件GS的步骤可以包括：在基底100上共形地形成栅极间隔件层；以及各向异性地蚀刻栅极间隔件层。栅极间隔件层可以由SiCN、SiCON和SiN中的至少一种形成或者可以包括SiCN、SiCON和SiN中的至少一种。在一些示例实施例中，栅极间隔件层可以是包括SiCN、SiCON和SiN中的至少两种的多层结构。
参照图7A至图7C，可以形成第一掩模图案HM1以覆盖NMOSFET区域NR，然后，可以在第一有源图案AP1的上部中形成第一凹部RS1。在第一凹部RS1的形成期间，可以使定位在第一有源图案AP1中的每个的两侧处的器件隔离层ST部分地凹陷。详细地，可以通过使用硬掩模图案MP和栅极间隔件GS作为蚀刻掩模蚀刻第一有源图案AP1的上部来形成第一凹部RS1。可以形成第一围栏绝缘层SF1以覆盖PMOSFET区域PR。可以通过形成绝缘层以覆盖PMOSFET区域PR然后执行蚀刻工艺以暴露第一凹部RS1来形成第一围栏绝缘层SF1。第一围栏绝缘层SF1可以由SiOCN、SiON和SiCN中的至少一种形成或者可以包括SiOCN、SiON和SiCN中的至少一种。
参照图8A和图8B，可以分别在第一凹部RS1中形成第一源极/漏极图案SD1。具体地，可以执行其中第一凹部RS1的内表面用作种子层的第一选择性外延生长(SEG)工艺以形成第一半导体层SEL1。可以使用通过第一凹部RS1暴露的第一半导体图案至第三半导体图案SP1、SP2和SP3以及基底100作为晶种来生长第一半导体层SEL1。作为示例，第一SEG工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。
第一半导体层SEL1可以由具有比基底100的晶格常数大的晶格常数的半导体材料(例如，SiGe)形成，或者可以包括具有比基底100的晶格常数大的晶格常数的半导体材料(例如，SiGe)。第一半导体层SEL1可以形成为具有相对低的锗浓度。在一些示例实施例中，第一半导体层SEL1可以设置为仅包含硅(Si)而不包含锗(Ge)。第一半导体层SEL1的锗浓度可以在约0at％至约10at％的范围内。
可以通过对第一半导体层SEL1执行第二SEG工艺来形成第二半导体层SEL2。可以形成第二半导体层SEL2以完全地填充第一凹部RS1。第二半导体层SEL2可以设置为具有相对高的锗浓度。作为示例，第二半导体层SEL2的锗浓度可以在约30at％至约70at％的范围内。
第一半导体层SEL1和第二半导体层SEL2可以构成第一源极/漏极图案SD1。第一半导体层SEL1和第二半导体层SEL2可以在第一SEG工艺和第二SEG工艺期间原位掺杂杂质。可选地，在形成第一源极/漏极图案SD1之后，可以对第一源极/漏极图案SD1掺杂杂质。第一源极/漏极图案SD1可以被掺杂以具有第一导电类型(例如，p型)。
参照图9A和图9B，可以去除第一掩模图案HM1，可以形成第二掩模图案HM2以覆盖PMOSFET区域PR，并且可以在第二有源图案AP2的上部中形成第二凹部RS2。在第二凹部RS2的形成期间，可以使定位在第二有源图案AP2中的每个的两侧处的器件隔离层ST部分地凹陷。可以形成第二围栏绝缘层SF2以覆盖NMOSFET区域NR。可以通过形成绝缘层以覆盖NMOSFET区域NR然后执行蚀刻工艺以暴露第二凹部RS2来形成第二围栏绝缘层SF2。第二围栏绝缘层SF2可以由SiOCN、SiON和SiCN中的至少一种形成，或者可以包括SiOCN、SiON和SiCN中的至少一种。在一些示例实施例中，在参照图7A和图7B描述的形成第一围栏绝缘层SF1的工艺中，第二围栏绝缘层SF2可以与第一围栏绝缘层SF1一起形成。在一些示例实施例中，在形成栅极间隔件GS的工艺中，第一围栏绝缘层SF1和第二围栏绝缘层SF2中的至少一部分可以与栅极间隔件GS一起形成。
参照图10A和图10B，可以选择性地蚀刻NMOSFET区域NR上的牺牲层SAL，以形成从第二凹部RS2延伸的水平凹部LR。可以使用被选择为选择性地蚀刻牺牲层SAL的蚀刻剂来执行水平凹部LR的形成。
参照图11A和图11B，可以形成内间隔件IP以填充水平凹部LR。可以通过形成绝缘层以覆盖第二凹部RS2且对绝缘层执行蚀刻工艺来形成内间隔件IP。在内间隔件IP的形成期间，可以在第二有源图案AP2的顶表面上形成一对中间绝缘图案RQ。中间绝缘图案RQ可以形成为与参照图3A和图3B描述的边缘部EP相邻。例如，由于边缘部EP和第二围栏绝缘层SF2的内侧表面，绝缘层的沉积以形成内间隔件IP的部分可以留在第二有源图案AP2的顶表面上，并且绝缘层的这样的留下的部分可以形成中间绝缘图案RQ。可以由具有与第二围栏绝缘层SF2不同的蚀刻选择性或蚀刻率的材料形成内间隔件IP和中间绝缘图案RQ。例如，中间绝缘图案RQ和内间隔件IP可以包括SiN，并且第二围栏绝缘层SF2可以包括SiOCN。
参照图12A、图12B、图12C和图12D，可以分别在第二凹部RS2中形成第二源极/漏极图案SD2。详细地，可以通过其中第二凹部RS2的内表面用作种子层的SEG工艺形成第二源极/漏极图案SD2。在一些示例实施例中，第二源极/漏极图案SD2可以由与基底100相同的半导体材料(例如，Si)形成，或者可以包括与基底100相同的半导体材料(例如，Si)。第二源极/漏极图案SD2可以被掺杂为具有第二导电类型(例如，n型)。由于其横向生长，第二源极/漏极图案SD2可以形成为覆盖中间绝缘图案RQ。此后，可以去除第二掩模图案HM2。
可以形成第一层间绝缘层110以覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MP以及栅极间隔件GS。在一些示例实施例中，第一层间绝缘层110可以由氧化硅形成或者可以包括氧化硅。可以使第一层间绝缘层110平坦化以暴露牺牲图案PP的顶表面。可以使用回蚀或化学机械抛光(CMP)工艺来执行第一层间绝缘层110的平坦化。可以在平坦化工艺期间去除所有硬掩模图案MP。因此，第一层间绝缘层110的顶表面可以与牺牲图案PP的顶表面和栅极间隔件GS的顶表面共面。
可以选择性地去除暴露的牺牲图案PP。作为去除牺牲图案PP的结果，可以形成上沟槽ET1以暴露牺牲层SAL的侧表面。同时，可以不去除牺牲图案PP中的一些。例如，可以不去除位于单元边界上的牺牲图案PP。详细地，通过在不应被去除的牺牲图案PP上形成掩模层，可以防止或减少牺牲图案PP的意外去除的发生。
参照图13A、图13B和图13C，可以选择性地去除位于PMOSFET区域PR和NMOSFET区域NR上的通过上沟槽ET1暴露的牺牲层SAL。详细地，可以执行仅选择性地蚀刻牺牲层SAL的蚀刻工艺，以仅去除牺牲层SAL且留下第一半导体图案至第三半导体图案SP1、SP2和SP3。由于选择性地去除牺牲层SAL，因此可以在第一有源图案AP1和第二有源图案AP2中的每个上仅留下第一半导体图案至第三半导体图案SP1、SP2和SP3。在下文中，通过去除牺牲层SAL形成的空区域将被称为第三凹部ET2。第三凹部ET2可以限定在第一半导体图案至第三半导体图案SP1、SP2和SP3之间。
参照图14A、图14B、图14C和图14D，可以在上沟槽ET1和第三凹部ET2中共形地形成栅极绝缘层GI。可以在栅极绝缘层GI上形成栅电极GE。栅电极GE可以形成为填充上沟槽ET1和第三凹部ET2。详细地，栅电极GE可以包括填充第三凹部ET2的第一部分至第三部分P01、P02和P03。栅电极GE还可以包括填充上沟槽ET1的第四部分P04。可以在栅电极GE上形成栅极覆盖图案GP。
返回参照图1和图2A至图2D，可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括氧化硅层。有源接触件AC可以形成为穿透第二层间绝缘层120和第一层间绝缘层110且电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。栅极接触件GC可以形成为穿透第二层间绝缘层120和栅极覆盖图案GP且电连接到栅电极GE。
可以在逻辑单元LC的两侧处形成一对分隔结构DB。在一些示例实施例中，分隔结构DB可以形成为穿透第二层间绝缘层120、牺牲图案PP的剩余部分以及有源图案AP1或AP2的在牺牲图案PP下方的上部。分隔结构DB可以由绝缘材料(例如，氧化硅或氮化硅)中的至少一种形成，或者可以包括绝缘材料(例如，氧化硅或氮化硅)中的至少一种。可以去除有源接触件AC中的每个的与栅极接触件GC相邻的上部，然后可以用上绝缘图案UIP填充有源接触件AC中的每个的与栅极接触件GC相邻的上部。
可以在有源接触件AC和栅极接触件GC上形成第三层间绝缘层130。可以在第三层间绝缘层130中形成第一金属层M1。可以在第三层间绝缘层130上形成第四层间绝缘层140。可以在第四层间绝缘层140中形成第二金属层M2。
图15A和图15B是沿着图1的线A-A'和线B-B'截取的剖视图，以示出根据发明构思的一些示例实施例的半导体装置。
根据一些示实施例，第一有源图案AP1可以包括从基底100突出的鳍状图案的第一沟道图案CH1。第二有源图案AP2可以包括从基底100突出的鳍状图案的第二沟道图案CH2。第一沟道图案CH1和第二沟道图案CH2可以是从基底100的上部形成的半导体图案，并且可以连接到基底100。栅电极GE中的每个可以沿着第一沟道图案CH1和第二沟道图案CH2的突出的顶表面延伸。
第一源极/漏极图案SD1可以设置在第一沟道图案CH1之间的第一凹部中。第二源极/漏极图案SD2可以设置在第二沟道图案CH2之间的第二凹部中。其它元件可以被构造为具有与参照图2A至图2D描述的特征基本上相同的特征。
在根据发明构思的一些示例实施例的半导体装置中，中间绝缘图案可以在NMOSFET区域上设置在有源图案与源极/漏极图案之间，在这种情况下，可以减小底部漏电流。因此，可以改善半导体装置的电特性。此外，中间绝缘图案可以不覆盖有源图案的整个顶表面，因此，中间绝缘图案可以不阻碍或减少阻碍源极/漏极图案的外延生长。
虽然已经具体地示出和描述了发明构思的示例实施例，但是本领域普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
有源图案，在基底上；
源极/漏极图案，在有源图案上，源极/漏极图案包括与有源图案的顶表面接触的底表面；
沟道图案，连接到源极/漏极图案；
栅电极，延伸为与沟道图案相交；
围栏绝缘层，从有源图案的侧表面延伸到源极/漏极图案的下侧表面；以及
一对中间绝缘图案，在源极/漏极图案的底表面的两侧处，所述一对中间绝缘图案在有源图案与源极/漏极图案之间与围栏绝缘层的内侧表面接触。
2.根据权利要求1所述的半导体装置，其中，所述一对中间绝缘图案包括与围栏绝缘层的材料不同的材料。
3.根据权利要求1所述的半导体装置，其中，中间绝缘图案包括SiN、SiON、SiCN和SiOCN中的一种。
4.根据权利要求1所述的半导体装置，其中，所述一对中间绝缘图案彼此分隔开并使源极/漏极图案的底表面置于所述一对中间绝缘图案之间。
5.根据权利要求4所述的半导体装置，其中，所述一对中间绝缘图案中的每个与源极/漏极图案、有源图案和围栏绝缘层接触。
6.根据权利要求4所述的半导体装置，其中，
有源图案包括在其上部中的凹部，并且
所述一对中间绝缘图案和源极/漏极图案的下部在凹部中。
7.根据权利要求1所述的半导体装置，其中，
所述一对中间绝缘图案和源极/漏极图案的底表面覆盖有源图案的顶表面，
在沿栅电极的延伸方向截取的剖视图中，所述一对中间绝缘图案覆盖有源图案的顶表面的10％至30％。
8.根据权利要求1所述的半导体装置，所述半导体装置包括：
衬绝缘层，在围栏绝缘层与有源图案之间，
其中，所述一对中间绝缘图案连接到衬绝缘层。
9.根据权利要求1所述的半导体装置，其中，
沟道图案包括堆叠以彼此分隔开的半导体图案，
半导体装置还包括置于栅电极与源极/漏极图案之间的内间隔件，并且
所述一对中间绝缘图案包括与内间隔件相同的材料。
10.根据权利要求9所述的半导体装置，其中，
内间隔件在与基底垂直的方向上彼此分隔开，并且半导体图案置于内间隔件之间，并且
内间隔件中的最下面的内间隔件与所述一对中间绝缘图案位于同一水平处。
11.根据权利要求9所述的半导体装置，其中，内间隔件中的最下面的内间隔件连接到所述一对中间绝缘图案。
12.一种半导体装置，所述半导体装置包括：
基底，包括在第一方向上彼此相邻的PMOSFET区域和NMOSFET区域；
第一有源图案和第二有源图案，分别在PMOSFET区域和NMOSFET区域上；
在第一有源图案上的第一源极/漏极图案和在第二有源图案上的第二源极/漏极图案；
第一栅电极和第二栅电极，分别与第一有源图案和第二有源图案相交，并且在第一方向上延伸；
连接到第一源极/漏极图案的第一沟道图案和连接到第二源极/漏极图案的第二沟道图案，第一沟道图案和第二沟道图案中的每个包括彼此分隔开地顺序堆叠的第一半导体图案、第二半导体图案和第三半导体图案；以及
一对中间绝缘图案，在第二源极/漏极图案与第二有源图案之间，所述一对中间绝缘图案在第二源极/漏极图案的与第二有源图案的顶表面接触的底表面的两侧处，并且在NMOSFET区域上。
13.根据权利要求12所述的半导体装置，其中，第二源极/漏极图案与第二有源图案之间的第二接触面积比第一源极/漏极图案与第一有源图案之间的第一接触面积小。
14.根据权利要求12所述的半导体装置，所述半导体装置包括：
围栏绝缘层，从第二有源图案的侧表面延伸到第二源极/漏极图案的下侧表面，
其中，所述一对中间绝缘图案与围栏绝缘层的内侧表面接触。
15.根据权利要求12所述的半导体装置，所述半导体装置包括：
内间隔件，在第二栅电极与第二源极/漏极图案之间，
其中，所述一对中间绝缘图案包括与内间隔件相同的材料。
16.根据权利要求15所述的半导体装置，其中，
内间隔件在与基底垂直的方向上彼此分隔开，并且第一半导体图案和第二半导体图案位于内间隔件之间，并且
内间隔件中的最下面的内间隔件与所述一对中间绝缘图案处于同一水平处。
17.根据权利要求16所述的半导体装置，其中，内间隔件中的最下面的内间隔件连接到所述一对中间绝缘图案。
18.一种半导体装置，所述半导体装置包括：
基底，包括在第一方向上彼此相邻的PMOSFET区域和NMOSFET区域；
第一有源图案和第二有源图案，分别在PMOSFET区域和NMOSFET区域上；
在第一有源图案上的第一源极/漏极图案和在第二有源图案上的第二源极/漏极图案；
连接到第一源极/漏极图案的第一沟道图案和连接到第二源极/漏极图案的第二沟道图案，第一沟道图案和第二沟道图案中的每个包括彼此分隔开地顺序堆叠的第一半导体图案、第二半导体图案和第三半导体图案；
第一围栏绝缘层，从第一有源图案的侧表面延伸到第一源极/漏极图案的下侧表面；
第二围栏绝缘层，从第二有源图案的侧表面延伸到第二源极/漏极图案的下侧表面；
一对中间绝缘图案，在第二源极/漏极图案的底表面的两侧处且在第二有源图案与第二源极/漏极图案之间与第二围栏绝缘层的内侧表面接触；
第一栅电极和第二栅电极，分别与第一有源图案和第二有源图案相交，并且在第一方向上延伸，第一栅电极和第二栅电极中的每个包括在基底与第一半导体图案之间的第一部分、在第一半导体图案与第二半导体图案之间的第二部分、在第二半导体图案与第三半导体图案之间的第三部分以及在第三半导体图案上的第四部分；
内间隔件，分别在第二栅电极的第一部分至第三部分与第二源极/漏极图案之间；
第一栅极绝缘层和第二栅极绝缘层，分别在第一沟道图案与第一栅电极之间以及在第二沟道图案与第二栅电极之间；
第一栅极间隔件和第二栅极间隔件，分别在第一栅电极的侧表面和第二栅电极的侧表面上；
第一栅极覆盖图案和第二栅极覆盖图案，分别在第一栅电极的顶表面和第二栅电极的顶表面上；
第一层间绝缘层，在第一栅极覆盖图案和第二栅极覆盖图案上；
有源接触件，穿透第一层间绝缘层且分别结合到第一源极/漏极图案和第二源极/漏极图案；
栅极接触件，穿透第一层间绝缘层且分别结合到第一栅电极和第二栅电极；
第二层间绝缘层，在第一层间绝缘层上；
第一金属层，在第二层间绝缘层中，第一金属层包括分别电连接到有源接触件和栅极接触件的第一互连线；
第三层间绝缘层，在第二层间绝缘层上；以及
第二金属层，在第三层间绝缘层中，第二金属层包括分别电连接到第一互连线的第二互连线。
19.根据权利要求18所述的半导体装置，其中，内间隔件中的最下面的内间隔件与所述一对中间绝缘图案处于同一水平处。
20.根据权利要求19所述的半导体装置，其中，内间隔件中的最下面的内间隔件连接到所述一对中间绝缘图案。
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