CN116564970A - 半导体装置 - Google Patents

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朴俊模
朴鍊皓
权旭炫
林健
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体装置，所述半导体装置可以包括：基底，包括彼此相邻的第一有源区和第二有源区；第一有源图案和第二有源图案，分别设置在第一有源区和第二有源区上；以及栅电极，延伸以与第一有源图案和第二有源图案交叉。栅电极可以包括分别设置在第一有源区和第二有源区上的第一电极部分和第二电极部分。第二电极部分可以包括顺序地覆盖第二有源图案的第一金属图案、蚀刻阻挡图案、第二金属图案和第三金属图案。第一电极部分可以包括覆盖第一有源图案的第二金属图案。蚀刻阻挡图案可以与第一金属图案和第二金属图案接触，并且蚀刻阻挡图案可以比第一金属图案薄并且比第二金属图案薄。

Description

半导体装置
本专利申请要求于2022年1月27日在韩国知识产权局提交的第 10-2022-0012711号韩国专利申请的优先权，该韩国专利申请的内容通过引用 全部包含于此。
技术领域
本公开涉及一种半导体装置，并且具体地，涉及一种包括场效应晶体管 的半导体装置。
背景技术
半导体装置包括由金属氧化物半导体场效应晶体管(MOS-FET)组成的 集成电路。为了满足对具有小图案尺寸和减少的设计规则的半导体装置的日 益增长的需求，MOS-FET正在积极地按比例缩小。MOS-FET的按比例缩小 会导致半导体装置的操作性质的劣化。已经进行了各种研究以克服与半导体 装置的按比例缩小相关联的技术限制并且实现高性能半导体装置。
发明内容
提供一种具有改善的电特性的半导体装置是一方面。
根据一个或更多个实施例的一方面，半导体装置可以包括：基底，包括 彼此相邻的第一有源区和第二有源区；第一有源图案和第二有源图案，分别 设置在第一有源区和第二有源区上；以及栅电极，延伸以与第一有源图案和 第二有源图案交叉。栅电极可以包括在第一有源区上的第一电极部分和在第 二有源区上的第二电极部分。第二电极部分可以包括顺序地覆盖第二有源图 案的第一金属图案、蚀刻阻挡图案、第二金属图案和第三金属图案。第一电 极部分可以包括覆盖第一有源图案的第二金属图案。蚀刻阻挡图案可以与第一金属图案和第二金属图案接触，并且蚀刻阻挡图案可以比第一金属图案薄 并且比第二金属图案薄。
根据一个或更多个实施例的另一方面，一种半导体装置可以包括：基底， 包括彼此相邻的第一有源区和第二有源区；第一有源图案和第二有源图案， 分别设置在第一有源区和第二有源区上；栅电极，延伸以与第一有源图案和 第二有源图案交叉；以及栅极绝缘层，设置在栅电极与第一有源区之间以及 栅电极与第二有源区之间。栅电极可以包括在第一有源区上的第一电极部分 和在第二有源区上的第二电极部分。第二电极部分可以包括顺序地覆盖第二 有源图案的第一金属图案、蚀刻阻挡图案和第二金属图案。第一电极部分可 以包括覆盖第一有源图案的第二金属图案。蚀刻阻挡图案可以与第一金属图 案和第二金属图案接触。蚀刻阻挡图案可以与栅极绝缘层接触。
根据一个或更多个实施例的又一方面，半导体装置可以包括：基底，包 括在第一方向上彼此相邻的第一有源区和第二有源区；器件隔离层，填充形 成以限定第一有源区和第二有源区的沟槽；第一有源图案和第二有源图案， 分别设置在第一有源区和第二有源区上；第一源极/漏极图案和第二源极/漏极 图案，分别设置在第一有源图案和第二有源图案上；第一沟道图案和第二沟 道图案，分别连接到第一源极/漏极图案和第二源极/漏极图案，第一沟道图案 和第二沟道图案中的每个包括堆叠以彼此间隔开的第一半导体图案、第二半 导体图案和第三半导体图案；栅电极，在第一方向上延伸以与第一沟道图案 和第二沟道图案交叉；栅极绝缘层，置于栅电极与第一沟道图案之间以及栅 电极与第二沟道图案之间；栅极间隔件，设置在栅电极的侧表面上；栅极覆 盖图案，设置在栅电极的顶表面上；第一层间绝缘层，在栅极覆盖图案上； 有源接触件，穿透第一层间绝缘层并分别结合到第一源极/漏极图案和第二源 极/漏极图案；栅极接触件，穿透第一层间绝缘层并结合到栅电极；第二层间 绝缘层，在第一层间绝缘层上；第一金属层，设置在第二层间绝缘层中，第 一金属层包括分别电连接到有源接触件和栅极接触件的下互连线；第三层间 绝缘层，在第二层间绝缘层上；以及第二金属层，设置在第三层间绝缘层中。 第二金属层可以包括分别电连接到下互连线的上互连线。栅电极可以包括在 第一有源区上的第一电极部分和在第二有源区上的第二电极部分。第二电极 部分可以包括顺序地覆盖第二有源图案的第一金属图案、蚀刻阻挡图案和第 二金属图案。第一电极部分可以包括覆盖第一有源图案的第二金属图案。蚀 刻阻挡图案可以与第二电极部分的第一金属图案和第二金属图案接触。蚀刻阻挡图案可以比第二电极部分的第一金属图案薄并且比第二电极部分的第二 金属图案薄。
附图说明
图1是示出根据实施例的半导体装置的平面图。
图2A至图2D分别是沿着图1的线A-A'、B-B'、C-C'和D-D'截取的剖视 图。
图2E是图2D的部分Q的放大剖视图。
图2F是图2E的部分R的放大剖视图。
图3A至图14C是示出根据实施例的制造半导体装置的方法的剖视图。
图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、 图12A、图13A和图14A是沿着图1的线A-A'截取的剖视图。
图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B 和图14B是沿着图1的线B-B'截取的剖视图。
图5C、图6C、图7C和图8C是沿着图1的线C-C'截取的剖视图。
图3B、图4B、图5D、图6D、图7D、图8D、图9C、图10C、图11C、 图12C、图13C和图14C是沿着图1的线D-D'截取的剖视图。
图15A至图15C分别是沿着图1的线A-A'、B-B'和D-D'截取的剖视图。
图15D是图15C的部分Q'的放大剖视图。
图15E是图15D的R'部分的放大剖视图。
图16A至图21C是示出根据实施例的制造半导体装置的方法的剖视图。
图16A、图17A、图18A、图19A、图20A和图21A是沿着图1的线 A-A'截取的剖视图。
图16B、图17B、图18B、图19B、图20B和图21B是沿着图1的线B-B' 截取的剖视图。
图16C、图17C、图18C、图19C、图20C和图21C是沿着图1的线D-D' 截取的剖视图。
图22A至图29C是示出根据实施例的制造半导体装置的方法的剖视图。
图22A、图23A、图24A、图25A、图26A、图27A、图28A和图29A 是沿着图1的线A-A'截取的剖视图。
图22B、图23B、图24B、图25B、图26B、图27B、图28B和图29B 是沿着图1的线B-B'截取的剖视图。
图22C、图23C、图24C、图25C、图26C、图27C、图28C和图29C 是沿着图1的线D-D'截取的剖视图。
图30是图2D的一部分的放大剖视图。
具体实施方式
现在将参照附图更全面地描述各种示例实施例，在附图中示出了示例实 施例。
图1是示出根据实施例的半导体装置的平面图。图2A至图2D分别是沿 着图1的线A-A'、B-B'、C-C'和D-D'截取的剖视图。图2E是图2D的部分Q 的放大剖视图。图2F是图2E的部分R的放大剖视图。
参照图1和图2A至图2F，逻辑单元可以设置在基底100上。在本说明 书中，逻辑单元可以表示被配置为执行特定功能的逻辑器件(例如，反相器、 触发器等)。例如，逻辑单元可以包括构成逻辑器件的晶体管和将晶体管彼此 连接的互连线。
基底100可以包括第一有源区PR和第二有源区NR。在实施例中，第一 有源区PR可以是PMOSFET区域，第二有源区NR可以是NMOSFET区域。 基底100可以由硅、锗、硅锗、化合物半导体材料等形成或者包括硅、锗、 硅锗、化合物半导体材料等的半导体基底。在实施例中，基底100可以是硅 晶圆。
第一有源区PR和第二有源区NR可以被在基底100的上部分中形成的第 二沟槽TR2限定(在图2C中最佳地看到)。第二沟槽TR2可以位于第一有 源区PR与第二有源区NR之间。第一有源区PR和第二有源区NR可以在第 一方向D1上彼此间隔开，第二沟槽TR2置于第一有源区PR与第二有源区 NR之间。第一有源区PR和第二有源区NR中的每个可在不同于第一方向 D1的第二方向D2上延伸(在图1中最佳地看到)。
第一有源图案AP1和第二有源图案AP2可以被在基底100的上部分中形 成的第一沟槽TR1限定(在图2C中最佳地看到)。第一有源图案AP1和第 二有源图案AP2可以分别设置在第一有源区PR和第二有源区NR上。在一 些实施例中，第一沟槽TR1可以比第二沟槽TR2浅。第一有源图案AP1和 第二有源图案AP2可以在第二方向D2上延伸。第一有源图案AP1和第二有 源图案AP2可以是基底100的竖直突出部分。
可以设置器件隔离层ST以填充第一沟槽TR1和第二沟槽TR2。器件隔 离层ST可以包括氧化硅层。第一有源图案AP1和第二有源图案AP2的上部 分可以在器件隔离层ST上方竖直突出(例如，见图2D)。器件隔离层ST可 以不覆盖第一有源图案AP1和第二有源图案AP2的上部分。器件隔离层ST 可以覆盖第一有源图案AP1和第二有源图案AP2的下侧表面。
第一有源图案AP1可以包括用作第一沟道图案CH1的上部分(在图2A 中最佳地看到)。第二有源图案AP2可以包括用作第二沟道图案CH2的上部 分(在图2B中最佳地看到)。第一沟道图案CH1和第二沟道图案CH2中的 每个可以包括顺序地堆叠的第一半导体图案SP1、第二半导体图案SP2和第 三半导体图案SP3。第一半导体图案至第三半导体图案SP1、SP2和SP3可以 在竖直方向(即，第三方向D3)上彼此间隔开。
第一半导体图案至第三半导体图案SP1、SP2和SP3中的每个可以由硅 (Si)、锗(Ge)或硅锗(SiGe)形成或者包括硅(Si)、锗(Ge)或硅锗(SiGe)。 在实施例中，第一半导体图案至第三半导体图案SP1、SP2和SP3中的每个 可以由晶体硅形成或者包括晶体硅。
多个第一凹部RS1可以形成在第一有源图案AP1的上部分中(在图2A 中最佳地看到)。第一源极/漏极图案SD1可以分别设置在第一凹部RS1中。 第一源极/漏极图案SD1可以是第一导电类型(例如，p型)的杂质区域。第 一沟道图案CH1可以置于第一源极/漏极图案SD1中的每对之间。换言之， 第一源极/漏极图案SD1中的每对可以通过堆叠的第一半导体图案至第三半 导体图案SP1、SP2和SP3彼此连接。
多个第二凹部RS2可以形成在第二有源图案AP2的上部分中(在图2B 中最佳地看到)。第二源极/漏极图案SD2可以分别设置在第二凹部RS2中。 第二源极/漏极图案SD2可以是第二导电类型(例如，n型)的杂质区域。第 二沟道图案CH2可以置于第二源极/漏极图案SD2中的每对之间。换言之， 第二源极/漏极图案SD2中的每对可以通过堆叠的第一半导体图案至第三半 导体图案SP1、SP2和SP3彼此连接。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外 延生长(SEG)工艺形成的外延图案。作为示例，第一源极/漏极图案SD1和 第二源极/漏极图案SD2中的每个可以具有与第三半导体图案SP3的顶表面位 于基本上同一水平处的顶表面。然而，在实施例中，第一源极/漏极图案SD1 和第二源极/漏极图案SD2中的每个的顶表面可以高于第三半导体图案SP3 的顶表面。
第一源极/漏极图案SD1可以包括具有比基底100的晶格常数大的晶格常 数的半导体材料(例如，SiGe)。在这种情况下，该对第一源极/漏极图案SD1 可以对其间的第一沟道图案CH1施加压缩应力。
在实施例中，第二源极/漏极图案SD2可以由与基底100的材料相同的半 导体材料(例如，Si)形成或者包括与基底100的材料相同的半导体材料(例 如，Si)。在另一实施例中，第二源极/漏极图案SD2可以由包含硅(Si)和 碳(C)两者的材料形成或者包括包含硅(Si)和碳(C)两者的材料。例如， 第二源极/漏极图案SD2可以由碳化硅(SiC)形成或者包括碳化硅(SiC)。 在第二源极/漏极图案SD2由碳化硅(SiC)形成的情况下，第二源极/漏极图案SD2中的碳含量可以在10at％至30at％的范围内。包含碳化硅(SiC)的该 对第二源极/漏极图案SD2可以对其间的第二沟道图案CH2施加拉伸应力。
第一源极/漏极图案SD1中的每个可以包括顺序堆叠的第一半导体层 SEL1和第二半导体层SEL2。将参照图2A描述第一源极/漏极图案SD1的平 行于第二方向D2截取的剖面形状。第一半导体层SEL1可以具有“U”形剖 面。第一半导体层SEL1可以在向上的方向上具有减小的厚度。换言之，第 一半导体层SEL1的厚度可以随着距基底100的距离增大而减小。第二半导 体层SEL2可以设置在第一半导体层SEL1上。第二半导体层SEL2的体积可 以大于第一半导体层SEL1的体积。换言之，第二半导体层SEL2的体积与第 一源极/漏极图案SD1的总体积的比率可以大于第一半导体层SEL1的体积与 第一源极/漏极图案SD1的总体积的比率。
第一半导体层SEL1和第二半导体层SEL2中的每个可以由硅锗(SiGe) 形成或者包括硅锗(SiGe)。在一些实施例中，第一半导体层SEL1可以被设 置为具有相对低的锗浓度。在另一实施例中，第一半导体层SEL1可以被设 置为仅包含硅(Si)而不包含锗(Ge)。第一半导体层SEL1的锗浓度可以在 0at％至10at％的范围内。
第二半导体层SEL2可以被设置为具有相对高的锗浓度。作为示例，第 二半导体层SEL2的锗浓度可以在30at％至70at％的范围内。在一些实施例中， 第二半导体层SEL2的锗浓度可以在第三方向D3上增大。例如，第二半导体 层SEL2的锗浓度在第一半导体层SEL1附近可以是约40at％，但是在第二半 导体层SEL2的顶部水平(即，离基底100最远)处可以是约60at％。
第一半导体层SEL1和第二半导体层SEL2可以包括允许第一源极/漏极 图案SD1具有p型导电性的杂质(例如，硼)。在实施例中，第二半导体层 SEL2中的杂质浓度(以at％计)可以比第一半导体层SEL1中的杂质浓度大。
第一半导体层SEL1可以防止基底100与第二半导体层SEL2之间以及第 二半导体层SEL2与第一半导体图案至第三半导体图案SP1、SP2和SP3之间 发生堆垛层错。堆垛层错会导致沟道电阻的增大，但是由于第一半导体层 SEL1，可以防止堆垛层错，从而改善半导体装置的电特性。
在下面将描述的用栅电极GE替换牺牲层SAL的工艺中，第一半导体层 SEL1可以保护第二半导体层SEL2。例如，第一半导体层SEL1可以防止第 二半导体层SEL2被用于去除牺牲层SAL的蚀刻材料不期望地损坏。
栅电极GE可以被设置为与第一有源图案AP1和第二有源图案AP2交叉 并且在第一方向D1上延伸。栅电极GE可以在第二方向D2上以第一节距P1 布置。当在平面图中观看时，栅电极GE中的每个可以与第一沟道图案CH1 和第二沟道图案CH2叠置。
栅电极GE可以包括在第一有源区PR上的第一电极部分GE1和在第二 有源区NR上的第二电极部分GE2。栅电极GE的第一电极部分GE1和第二 电极部分GE2中的每个可以包括置于基底100与第一半导体图案SP1之间的 第一部分、置于第一半导体图案SP1与第二半导体图案SP2之间的第二部分、 置于第二半导体图案SP2与第三半导体图案SP3之间的第三部分以及在第三 半导体图案SP3上的第四部分。
返回参照图2A，第一电极部分GE1的第一部分至第三部分可以具有彼 此不同的宽度(例如，在第二方向D2上具有彼此不同的宽度)。返回参照图 2D，栅电极GE可以设置在第一半导体图案至第三半导体图案SP1、SP2和 SP3中的每个的顶表面、底表面和相对侧表面上。换言之，根据本实施例的 逻辑晶体管可以是栅电极GE被设置为三维地围绕沟道图案的三维场效应晶 体管(例如，多桥沟道场效应晶体管(MBCFET))。
返回参照图1和图2A至图2D，一对栅极间隔件GS可以分别设置在栅 电极GE的第四部分的相对侧表面上。也就是说，栅极间隔件GS可以设置在 栅电极GE的第四部分的相对侧表面中的每个上。栅极间隔件GS可以在第三 方向D3和第一方向D1上沿着栅电极GE延伸。栅极间隔件GS的顶表面可 以高于栅电极GE的顶表面。栅极间隔件GS的顶表面可以与下面将描述第一 层间绝缘层110的顶表面共面。栅极间隔件GS可以由SiCN、SiCON和SiN 中的至少一种形成或者包括SiCN、SiCON和SiN中的至少一种。在实施例 中，栅极间隔件GS可以具有包括至少两个层的多层结构，多层结构中的每 层由SiCN、SiCON或SiN制成。
栅极覆盖图案GP可以设置在栅电极GE上。栅极覆盖图案GP可以沿着 栅电极GE在第一方向D1上延伸。栅极覆盖图案GP可以由相对于下面将描 述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料形成 或者包括相对于下面将描述的第一层间绝缘层110和第二层间绝缘层120具 有蚀刻选择性的材料。例如，栅极覆盖图案GP可以由SiON、SiCN、SiCON 和SiN中的至少一种形成或者包括SiON、SiCN、SiCON和SiN中的至少一种。
栅极绝缘层GI可以置于栅电极GE与第一沟道图案CH1之间以及栅电 极GE与第二沟道图案CH2之间。栅极绝缘层GI可以覆盖第一半导体图案 至第三半导体图案SP1、SP2和SP3中的每个的顶表面TS、底表面BS和相 对侧表面SW。栅极绝缘层GI可以在栅电极GE下方覆盖器件隔离层ST的 顶表面(例如，见图2D)。
在实施例中，栅极绝缘层GI可以包括氧化硅层、氮氧化硅层和/或高k 介电层。高k介电层可以由介电常数大于氧化硅的介电常数的高k介电材料 中的至少一种形成或者包括介电常数大于氧化硅的介电常数的高k介电材料 中的至少一种。作为示例，高k介电材料可以由氧化铪、氧化铪硅、氧化铪 锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、 氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种形成或者包括上述材料中的至少一种。
在另一实施例中，半导体装置可以包括使用负电容器的负电容(NC)FET。 例如，栅极绝缘层GI可以包括展现铁电材料性质的铁电层和展现顺电材料性 质的顺电层。
铁电层可以具有负电容。顺电层可以具有正电容。在两个或更多个电容 器串联连接并且每个电容器具有正电容的情况下，总电容可以小于每个电容 器的电容。相反，在串联连接的电容器中的至少一个具有负电容的情况下， 串联连接的电容器的总电容可以具有正值并且可以大于每个电容的绝对值。
在具有负电容的铁电层和具有正电容的顺电层串联连接的情况下，串联 连接的铁电层和顺电层的总电容会增大。由于总电容的这种增大，包括铁电 层的晶体管在室温下可以具有小于60mV/十进位(60mV/decade)的亚阈值摆 幅(SS)。
铁电层可以具有铁电材料性质。铁电层可以由例如氧化铪、氧化铪锆、 氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种形成或者包括例如氧化铪、 氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种。这里，氧化 铪锆可以是掺杂有锆(Zr)的氧化铪。可选地，氧化铪锆可以是由铪(Hf)、 锆(Zr)和/或氧(O)组成的化合物。
铁电层还可以包括掺杂剂。例如，掺杂剂可以包括铝(Al)、钛(Ti)、 铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝 (Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的 至少一种。铁电层中的掺杂剂的种类可以根据铁电层中包括的铁电材料而变 化。
在铁电层包括氧化铪的情况下，铁电层中的掺杂剂可以包括例如钆(Gd)、 硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种。
在掺杂剂是铝(Al)的情况下，铁电层中铝的含量可以在3at％(原子百 分比)至8at％的范围内。这里，作为掺杂剂的铝的含量可以是铝的原子数与 铪和铝的原子数之和的比率。
在掺杂剂是硅(Si)的情况下，铁电层中硅的含量可以在2at％至10at％ 的范围内。在掺杂剂是钇(Y)的情况下，铁电层中钇的含量可以在2at％至 10at％的范围内。在掺杂剂是钆(Gd)的情况下，铁电层中钆的含量可以在 1at％至7at％的范围内。在掺杂剂是锆(Zr)的情况下，铁电层中锆的含量可 以在50at％至80at％的范围内。
顺电层可以具有顺电材料性质。顺电层可以由例如氧化硅和高k金属氧 化物中的至少一种形成或者包括例如氧化硅和高k金属氧化物中的至少一种。 可以用作顺电层的金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至 少一种，但是发明构思不限于这些示例。
铁电层和顺电层可以由相同的材料形成或者包括相同的材料。铁电层可 以具有铁电材料性质，但顺电层可以不具有铁电材料性质。例如，在铁电层 和顺电层包含氧化铪的情况下，铁电层中的氧化铪的晶体结构可以与顺电层 中的氧化铪的晶体结构不同。
只有当铁电层在特定厚度范围内时，铁电层才可以表现出铁电材料性质。 在实施例中，铁电层可以具有在0.5nm至10nm的范围内的厚度，但是实施 例不限于该示例。由于与铁电材料性质的发生相关联的临界厚度根据铁电材 料的种类而变化，因此铁电层的厚度可以根据铁电材料的种类而改变。
作为示例，栅极绝缘层GI可以包括单个铁电层。作为另一示例，栅极绝 缘层GI可以包括彼此间隔开的多个铁电层。栅极绝缘层GI可以具有其中多 个铁电层和多个顺电层交替地堆叠的多层结构。
栅电极GE的第二电极部分GE2可以包括第一金属图案MP1b、蚀刻阻 挡图案BP、第二金属图案MP2b和第三金属图案MP3b。栅电极GE的第一 电极部分GE1可以包括第二金属图案MP2a和第三金属图案MP3a。
第一金属图案MP1b可以覆盖第二有源图案AP2。例如，第一金属图案 MP1b可以设置在栅极绝缘层GI上以与第一半导体图案至第三半导体图案 SP1、SP2和SP3相邻。第一金属图案MP1b可以包括可以用于调节晶体管的 阈值电压的逸出功金属。通过调节第一金属图案MP1b的厚度和组成，可以 实现具有期望阈值电压的晶体管。可以设置第一金属图案MP1b以填充第二 沟道图案CH2的第一半导体图案至第三半导体图案SP1、SP2和SP3之间的空间。在实施例中，第一金属图案MP1b可以延伸以面对第一半导体图案至 第三半导体图案SP1、SP2和SP3的侧表面以及第三半导体图案SP3的顶表 面。第一金属图案MP1b可以包括设置在第一有源区PR与第二有源区NR之 间的器件隔离层ST上的端部部分EG1(在图2E和图2F中最佳地看到)。
第一电极部分GE1和第二电极部分GE2的第二金属图案MP2a和MP2b 可以是第二金属层ML2的部分。第一电极部分GE1和第二电极部分GE2的 第二金属图案MP2a和MP2b可以是使用同一工艺由相同材料形成的层的部 分。第一电极部分GE1和第二电极部分GE2的第二金属图案MP2a和MP2b 可以在第一有源区PR与第二有源区NR之间的器件隔离层ST上彼此连接， 但是在一些实施例中，第一电极部分GE1和第二电极部分GE2的第二金属图 案MP2a和MP2b可以被第一有源区PR与第二有源区NR之间的器件隔离层 ST上的绝缘层切割。
第一金属图案MP1b可以包括金属氮化物层。例如，第一金属图案MP1b 可以包括由至少一种金属材料和氮(N)构成的层，所述至少一种金属材料 选自于由钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)组成的组中。在 实施例中，第一金属图案MP1b还可以包括碳(C)。第一金属图案MP1b可 以包括顺序地堆叠的多个逸出功金属层。
第二金属层ML2可以包括金属氮化物层。例如，第二金属层ML2可以 包括钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中的至少一种与氮(N)。 在实施例中，第二金属层ML2还可以包括碳(C)。第二金属层ML2可以包 括顺序堆叠的多个逸出功金属层。
设置在第二电极部分GE2的第一金属图案MP1b与第二金属图案MP2b 之间的蚀刻阻挡图案BP可以将第一金属图案MP1b与第二金属图案MP2b 分开。在实施例中，蚀刻阻挡图案BP可以不延伸到第二沟道图案CH2的第 一半导体图案至第三半导体图案SP1、SP2和SP3之间的空间中。第一电极 部分GE1可以不包括蚀刻阻挡图案BP。在实施例中，蚀刻阻挡图案BP的端 部部分EG2可以设置在第一有源区PR与第二有源区NR之间的器件隔离层 ST上。
蚀刻阻挡图案BP可以由与第一金属图案MP1b的材料不同的材料形成或 者包括与第一金属图案MP1b的材料不同的材料。蚀刻阻挡图案BP可以由在 下面将描述的制造工艺中被选择为相对于第一金属图案MP1b的材料具有蚀 刻选择性的材料形成或者包括该材料。在实施例中，蚀刻阻挡图案BP可以 由包括钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中的至少一种与氮 (N)但与第一金属图案MP1b的材料不同的材料形成或者包括该材料。在实施例中，蚀刻阻挡图案BP可以由包括TiAlN、TiAlC、TiN和TaN中的至少 一种但与第一金属图案MP1b的材料不同的材料形成或者包括该材料。在蚀 刻阻挡图案BP包括TiAlN的情况下，蚀刻阻挡图案BP的铝浓度可以在约 10at％至19at％的范围内。
参照图2E和图2F，蚀刻阻挡图案BP的端部部分EG2可以覆盖第一金 属图案MP1b的端部部分EG1。详细地，第一金属图案MP1b的端部部分EG1 可以包括侧表面SF，并且蚀刻阻挡图案BP的端部部分EG2可以包括覆盖第 一金属图案MP1b的顶表面的第一部分Y1、覆盖第一金属图案MP1b的侧表 面SF的第二部分Y2以及与栅极绝缘层GI接触的第三部分Y3。因此，蚀刻 阻挡图案BP的端部部分EG2可以具有阶梯式结构。第二金属层ML2可以在 第一金属图案MP1b和蚀刻阻挡图案BP的端部部分EG1和EG2附近具有阶 梯式结构STP。也就是说，第二金属层ML2可以具有从第二金属层ML2的 在第一部分Y1上方的部分开始至第二金属层ML2的与栅极绝缘层GI接触 的部分的阶梯式结构STP。
蚀刻阻挡图案BP可以比第一金属图案MP1b薄(例如，在第一方向D1 上比第一金属图案MP1b薄)并且比第二金属图案MP2b薄。蚀刻阻挡图案 BP的厚度可以是第一金属图案MP1b的厚度的约20％至约70％。蚀刻阻挡图 案BP的厚度可以是第二金属图案MP2b的厚度的约20％至约70％。在实施 例中，蚀刻阻挡图案BP的厚度可以在约至约/>的范围内。
第二电极部分GE2的第三金属图案MP3b和第一电极部分GE1的第三金 属图案MP3a可以是第三金属层ML3的部分。第三金属图案MP3a和MP3b 可以由电阻比第一金属图案MP1b的电阻低的金属材料形成或者包括电阻比 第一金属图案MP1b的电阻低的金属材料。例如，第三金属图案MP3a和MP3b 可以由钨(W)、铝(Al)、钛(Ti)和钽(Ta)中的至少一种形成或者包括 钨(W)、铝(Al)、钛(Ti)和钽(Ta)中的至少一种。第二电极部分GE2 的第三金属图案MP3b和第一电极部分GE1的第三金属图案MP3a可以由相 同的材料形成或者包括相同的材料，但是在实施例中，第二电极部分GE2的 第三金属图案MP3b和第一电极部分GE1的第三金属图案MP3a可以由彼此 不同的材料形成或者包括彼此不同的材料。例如，在不同材料的情况下，第 二电极部分GE2的第三金属图案MP3b与第一电极部分GE1的第三金属图案 MP3a之间的边界可以位于第一有源区PR与第二有源区NR之间的边界处。
第一层间绝缘层110可以设置在基底100上(在图2C中最佳地看到)。 第一层间绝缘层110可以覆盖栅极间隔件GS以及第一源极/漏极图案SD1和 第二源极/漏极图案SD2。第一层间绝缘层110可以具有与栅极覆盖图案GP 的顶表面和栅极间隔件GS的顶表面基本上共面的顶表面。第二层间绝缘层 120可以设置在第一层间绝缘层110上以覆盖栅极覆盖图案GP。在实施例中， 第一层间绝缘层110和第二层间绝缘层120中的至少一个可以包括氧化硅层。
在第二方向D2上彼此相对的一对分隔结构(division structure)DB可以 设置在逻辑单元的两侧处。分隔结构DB可以在第一方向D1上延伸以平行于 栅电极GE。彼此相邻的分隔结构DB与栅电极GE之间的节距可以等于先前 描述的相邻栅电极GE之间的第一节距P1。
分隔结构DB可以设置为穿透第一层间绝缘层110和第二层间绝缘层120， 并且可以延伸到第一有源图案AP1和第二有源图案AP2中。分隔结构DB可 以设置为穿透第一有源图案AP1和第二有源图案AP2中的每个的上部分。分 隔结构DB可以将逻辑单元的第一有源区PR和第二有源区NR与相邻逻辑单 元的有源区分离。
第一有源图案AP1和第二有源图案AP2中的每个的上部分还可以包括与 分隔结构DB相邻设置的牺牲层SAL(见例如图2A)。牺牲层SAL可以堆叠 以彼此间隔开。牺牲层SAL中的每个可以位于与栅电极GE的第一部分至第 三部分PO1、PO2和PO3中的对应的一个相同的水平处。分隔结构DB可以 设置为穿透牺牲层SAL。内间隔件IP可以置于牺牲层SAL与第二源极/漏极 图案SD2之间(见例如图2B)。作为示例，内间隔件IP可以由氮化硅形成或 者包括氮化硅。
有源接触件AC可以设置为穿透第一层间绝缘层110和第二层间绝缘层 120，并且可以分别电连接到第一源极/漏极图案SD1和第二源极/漏极图案 SD2。一对有源接触件AC可以分别设置在栅电极GE的两侧。也就是说，有 源接触件可以设置在栅电极GE的每侧上。当在平面图中观看时，有源接触 件AC可以是在第一方向D1上延伸的条形图案。有源接触件AC可以是自对 准接触件。例如，可以通过使用栅极覆盖图案GP和栅极间隔件GS的自对准工艺来形成有源接触件AC。在实施例中，有源接触件AC可以覆盖栅极间隔 件GS的侧表面的至少一部分。尽管未示出，但是有源接触件AC可以设置为 覆盖栅极覆盖图案GP的顶表面的一部分。
硅化物图案SC可以分别置于有源接触件AC与第一源极/漏极图案SD1 之间以及有源接触件AC与第二源极/漏极图案SD2之间。有源接触件AC可 以通过硅化物图案SC电连接到源极/漏极图案SD1或SD2。硅化物图案SC 可以由金属硅化物材料(例如，硅化钛、硅化钽、硅化钨、硅化镍和硅化钴) 中的至少一种形成或者包括金属硅化物材料(例如，硅化钛、硅化钽、硅化 钨、硅化镍和硅化钴)中的至少一种。
栅极接触件GC可以设置为穿透第二层间绝缘层120和栅极覆盖图案GP， 并且可以电连接到栅电极GE。参照图2B，有源接触件AC中的每个的与栅 极接触件GC相邻的上部区域可以填充有上绝缘图案UIP。因此，可以防止 当栅极接触件GC和与其相邻的有源接触件AC接触时可能发生的工艺故障 (例如，短路)。
有源接触件AC和栅极接触件GC中的每个可以包括导电图案FM和包 围导电图案FM的阻挡图案BM(在图2C和图2D中最佳地看到)。例如，导 电图案FM可以由金属材料(例如，铝、铜、钨、钼和钴)中的至少一种形 成或者包括金属材料(例如，铝、铜、钨、钼和钴)中的至少一种。阻挡图 案BM可以设置为覆盖导电图案FM的侧表面和底表面。在实施例中，阻挡 图案BM可以包括金属层和金属氮化物层。金属层可以由钛、钽、钨、镍、 钴和铂中的至少一种形成或者包括钛、钽、钨、镍、钴和铂中的至少一种。 金属氮化物层可以由氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍 (NiN)、氮化钴(CoN)和氮化铂(PtN)中的至少一种形成或者包括氮化钛 (TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍(NiN)、氮化钴(CoN)和 氮化铂(PtN)中的至少一种。
第一金属层M1可以设置在第三层间绝缘层130中。第一金属层M1可 以包括第一下互连线M1_R、第二下互连线M1_I和下过孔VI1。下过孔VI1 可以设置在第一下互连线M1_R和第二下互连线M1_I下方。
第一下互连线M1_R中的每条可以在第二方向D2上延伸以穿过逻辑单 元。第一下互连线M1_R中的每条可以是电力线。例如，可以将漏极电压VDD 或源极电压VSS施加到第一下互连线M1_R。
参照图1，在第二方向D2上延伸的第一单元边界CB1可以被限定在逻 辑单元的区域中。在第二方向D2上延伸的第二单元边界CB2可以被限定在 逻辑单元的与第一单元边界CB1相对的区域中。向其施加漏极电压VDD(即， 电源电压)的第一下互连线M1_R可以设置在第一单元边界CB1上。向其施 加漏极电压VDD的第一下互连线M1_R可以沿着第一单元边界CB1在第二 方向D2上延伸。向其施加源极电压VSS(即，接地电压)的第一下互连线 M1_R可以设置在第二单元边界CB2上。向其施加源极电压VSS的第一下互 连线M1_R可以沿着第二单元边界CB2在第二方向D2上延伸。
第二下互连线M1_I可以在第一方向D1上设置在向其分别施加漏极电压 VDD和源极电压VSS的第一下互连线M1_R之间。第二下互连线M1_I中的 每条可以是在第二方向D2上延伸的线形图案或条形图案。第二下互连线 M1_I可以在第一方向D1上以第二节距P2布置。第二节距P2可以小于第一 节距P1。
下过孔VI1可以设置在第一金属层M1的第一下互连线M1_R和第二下 互连线M1_I下方。下过孔VI1可以分别置于有源接触件AC与第一下互连线M1_R及第二下互连线M1_I之间。下过孔VI1可以分别置于栅极接触件GC 与第二下互连线M1_I之间。
第一金属层M1的下互连线M1_R或M1_I以及其下方的下过孔VI1可 以通过分开的工艺形成。例如，下互连线M1_R或M1_I以及下过孔VI1中 的每个可以通过单镶嵌工艺形成。可以使用亚20nm工艺制造根据本实施例 的半导体装置。
第二金属层M2可以设置在第四层间绝缘层140中。第二金属层M2可 以包括上互连线M2_I。上互连线M2_I中的每条可以是在第一方向D1上延 伸的线形图案或条形图案。换言之，多条上互连线M2_I可以在第一方向D1 上延伸以彼此平行。当在平面图中观看时，上互连线M2_I可以平行于栅电 极GE。上互连线M2_I可以在第二方向D2上以第三节距P3布置。第三节距 P3可以小于第一节距P1。第三节距P3可以大于第二节距P2。
第二金属层M2还可以包括上过孔VI2。上过孔VI2可以设置在上互连 线M2_I下方。上过孔VI2可以分别置于下互连线M1_R和M1_I与上互连线 M2_I之间。
第二金属层M2的上互连线M2_I和其下方的上过孔VI2可以通过同一工 艺形成，并且可以形成单个物体。换言之，第二金属层M2的上互连线M2_I 和上过孔VI2可以通过双镶嵌工艺一起形成。
第一金属层M1的下互连线M1_R和M1_I以及第二金属层M2的上互连 线M2_I可以由相同或不同的导电材料形成或者包括相同或不同的导电材料。 例如，下互连线M1_R和M1_I以及上互连线M2_I可以由金属材料(例如， 铝、铜、钨、钼和钴)中的至少一种形成或者包括金属材料(例如，铝、铜、 钨、钼和钴)中的至少一种。
在实施例中，尽管未示出，但是附加金属层(例如，M3、M4、M5等) 可以进一步堆叠在第四层间绝缘层140上。堆叠的金属层中的每个可以包括 布线。
在根据实施例的半导体装置中，被设置为穿过具有不同性质的两个区域 (例如，PR和NR)的栅电极GE可以包括被形成为具有适合于每个区域(例 如，PR或NR)的特性的材料和结构的金属图案MP1至MP4，因此，可以 优化半导体装置的性能。因此，可以改善半导体装置的电特性。
图3A至图14C是示出根据实施例的制造半导体装置的方法的剖视图。 图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图 12A、图13A和图14A是沿着图1的线A-A'截取的剖视图。图5B、图6B、 图7B、图8B、图9B、图10B、图11B、图12B、图13B和图14B是沿着图 1的线B-B'截取的剖视图。图5C、图6C、图7C和图8C是沿着图1的线C-C' 截取的剖视图。图3B、图4B、图5D、图6D、图7D、图8D、图9C、图10C、 图11C、图12C、图13C和图14C是沿着图1的线D-D'截取的剖视图。
参照图3A和图3B，可以设置包括第一有源区PR和第二有源区NR的 基底100。可以在基底100上交替地堆叠牺牲层SAL和有源层ACL。牺牲层 SAL和有源层ACL可以由硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种 形成或者包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种，但是有源层 ACL的材料可以与牺牲层SAL的材料不同。
例如，牺牲层SAL可以由硅锗(SiGe)形成或者包括硅锗(SiGe)，有 源层ACL可以由硅(Si)形成或者包括硅(Si)。
可以分别在基底100的第一有源区PR和第二有源区NR上形成掩模图案。 掩模图案可以是在第二方向D2上延伸的线形图案或条形图案。
可以执行其中掩模图案用作蚀刻掩模的第一图案化工艺，以形成限定第 一有源图案AP1和第二有源图案AP2的第一沟槽TR1。可以在第一有源区 PR和第二有源区NR上分别形成第一有源图案AP1和第二有源图案AP2。第 一有源图案AP1和第二有源图案AP2中的每个可以包括在其上部分中交替堆 叠的牺牲层SAL和有源层ACL。
可以对基底100执行第二图案化工艺，以形成限定第一有源区PR和第 二有源区NR的第二沟槽TR2。第二沟槽TR2可以形成为具有比第一沟槽TR1 的深度大的深度。
可以在基底100上形成器件隔离层ST以填充第一沟槽TR1和第二沟槽 TR2。例如，可以在基底100上形成绝缘层以覆盖第一有源图案AP1和第二 有源图案AP2。可以通过使绝缘层凹进直到暴露牺牲层SAL来形成器件隔离 层ST。
器件隔离层ST可以由绝缘材料(例如，氧化硅)中的至少一种形成或者 包括绝缘材料(例如，氧化硅)中的至少一种。第一有源图案AP1和第二有 源图案AP2中的每个可以包括在器件隔离层ST上方突出的上部分。换言之， 第一有源图案AP1和第二有源图案AP2中的每个的上部分可以是在器件隔离 层ST上方竖直延伸的突出图案。
参照图4A和图4B，可以在基底100上形成牺牲图案PP以与第一有源 图案AP1和第二有源图案AP2交叉。牺牲图案PP中的每个可以是在第一方 向D1上延伸的线形图案或条形图案。牺牲图案PP可以在第二方向D2上以 具体节距布置。
详细地，形成牺牲图案PP的步骤可以包括：在基底100上形成牺牲层； 在牺牲层上形成硬掩模图案MK；以及使用硬掩模图案MK作为蚀刻掩模使 牺牲层图案化。牺牲层可以由多晶硅形成或者包括多晶硅。
可以在牺牲图案PP中的每个的相对的侧表面上形成一对栅极间隔件GS。 也就是说，可以在牺牲图案PP中的每个的每个侧表面上形成栅极间隔件GS。 形成栅极间隔件GS的步骤可以包括在基底100上共形地形成栅极间隔件层 并且各向异性地蚀刻栅极间隔件层。栅极间隔件层可以由SiCN、SiCON和 SiN中的至少一种形成或者包括SiCN、SiCON和SiN中的至少一种。可选地， 栅极间隔件层可以包括至少两个层，每层由SiCN、SiCON和SiN中的至少一种形成；也就是说，栅极间隔件层可以具有多层结构。
参照图5A至图5D，可以在第一有源图案AP1的上部分中形成第一凹部 RS1。可以在第二有源图案AP2的上部分中形成第二凹部RS2。在形成第一 凹部RS1和第二凹部RS2期间，器件隔离层ST可以在第一有源图案AP1和 第二有源图案AP2中的每个的两侧处凹进(例如，见图5C)。
详细地，可以通过使用硬掩模图案MK和栅极间隔件GS作为蚀刻掩模 蚀刻第一有源图案AP1的上部分形成第一凹部RS1。可以在每对牺牲图案PP 之间形成第一凹部RS1中的每个。可以通过与用于第一凹部RS1的方法相同 的方法形成第二有源图案AP2的上部分中的第二凹部RS2，因此为了简明省 略了重复描述。第一半导体图案SP1、第二半导体图案SP2和第三半导体图 案SP3可以由第一凹部RS1和第二凹部RS2形成。
参照图6A至图6D，可以执行其中第一凹部RS1的内侧表面用作种子层 的第一SEG工艺以形成第一半导体层SEL1。可以使用通过第一凹部RS1暴 露的第一半导体图案至第三半导体图案SP1、SP2和SP3以及基底100作为 种子来生长第一半导体层SEL1。作为示例，第一SEG工艺可以包括化学气 相沉积(CVD)工艺或分子束外延(MBE)工艺。
第一半导体层SEL1可以由具有比基底100的晶格常数大的晶格常数的 半导体材料(例如，SiGe)形成或者包括具有比基底100的晶格常数大的晶 格常数的半导体材料(例如，SiGe)。在一些实施例中，第一半导体层SEL1 可以形成为具有相对低的锗浓度。在另一实施例中，第一半导体层SEL1可 以仅包含硅(Si)而不包含锗(Ge)。第一半导体层SEL1的锗浓度可以在0at％ 至10at％的范围内。
可以通过对第一半导体层SEL1执行第二SEG工艺来形成第二半导体层 SEL2。第二半导体层SEL2可以形成为完全填充第一凹部RS1。第二半导体 层SEL2可以形成为具有相对高的锗浓度。作为示例，第二半导体层SEL2的 锗浓度可以在30at％至70at％的范围内。
第一半导体层SEL1和第二半导体层SEL2可以构成第一源极/漏极图案 SD1。第一半导体层SEL1和第二半导体层SEL2可以在第一SEG工艺和第 二SEG工艺期间原位掺杂杂质。可选地，在形成第一源极/漏极图案SD1之 后，可以用杂质掺杂第一源极/漏极图案SD1。第一源极/漏极图案SD1可以 被掺杂以具有第一导电类型(例如，p型)。
可以在第二有源图案AP2的上部分中形成第二源极/漏极图案SD2。详细 地，可以执行其中第二凹部RS2的内侧表面用作种子层的选择性外延生长工 艺来形成第二源极/漏极图案SD2。第二源极/漏极图案SD2可以由与基底100 的半导体材料相同的半导体材料(例如，Si)形成或者包括与基底100的半 导体材料相同的半导体材料(例如，Si)。第二源极/漏极图案SD2可以被掺 杂以具有第二导电类型(例如，n型)。
在形成第二源极/漏极图案SD2之前，可以部分地去除通过第二凹部RS2 暴露的牺牲层SAL。可以通过用绝缘材料填充通过部分地去除牺牲层SAL而 形成的区域来形成内间隔件IP。
参照图7A至图7D，可以形成第一层间绝缘层110以覆盖第一源极/漏极 图案SD1和第二源极/漏极图案SD2、硬掩模图案MK和栅极间隔件GS。作 为示例，第一层间绝缘层110可以包括氧化硅层。
可以使第一层间绝缘层110平坦化以暴露牺牲图案PP的顶表面。可以使 用回蚀工艺或化学机械抛光(CMP)工艺执行使第一层间绝缘层110的平坦 化。可以在平坦化工艺期间去除所有硬掩模图案MK。因此，第一层间绝缘 层110可以具有与牺牲图案PP的顶表面和栅极间隔件GS的顶表面共面的顶 表面。
在实施例中，可以选择性地去除暴露的牺牲图案PP。作为去除牺牲图案 PP的结果，可以形成第一空的空间ET1以暴露第一有源图案AP1和第二有 源图案AP2(例如，见图7D)。
在实施例中，可以不去除牺牲图案PP中的一些。例如，可以不去除位于 单元边界上的牺牲图案PP。详细地，通过在牺牲图案PP上形成不应被去除 的掩模层，可以防止牺牲图案PP中的非预期的牺牲图案被去除。作为去除牺 牲图案PP的结果，第一有源图案AP1和第二有源图案AP2可以通过第一空 的空间ET1被暴露。第一有源图案AP1和第二有源图案AP2中的每个的牺 牲层SAL可以通过第一空的空间ET1被暴露。
参照图8A至图8D，可以选择性地去除通过第一空的空间ET1暴露的牺 牲层SAL。详细地，可以执行仅选择性地蚀刻牺牲层SAL的蚀刻工艺，以仅 去除牺牲层SAL而留下第一半导体图案至第三半导体图案SP1、SP2和SP3。 由于内间隔件IP，能够防止在该工艺期间在第二源极/漏极图案SD2中发生缺 陷。
作为去除牺牲层SAL的结果，可以形成第二空的空间ET2。第二空的空 间ET2可以被限定在第一半导体图案至第三半导体图案SP1、SP2和SP3之 间。
参照图9A至图9C，可以在第一空的空间ET1和第二空的空间ET2中共 形地形成栅极绝缘层GI。栅极绝缘层GI可以覆盖第一半导体图案至第三半 导体图案SP1、SP2和SP3。栅极绝缘层GI可以延伸以覆盖栅极间隔件GS 的内侧表面。
可以在栅极绝缘层GI上形成第一金属层ML1。可以在栅极绝缘层GI上 共形地形成第一金属层ML1。第一金属层ML1可以完全填充第二空的空间 ET2。第一金属层ML1可以部分地填充第一空的空间ET1。第一金属层ML1 可以包括金属氮化物层。例如，第一金属层ML1可以包括选自于钛(Ti)、 钽(Ta)、铝(Al)、钨(W)和钼(Mo)组成的组中的至少一种金属和氮(N)。 在实施例中，第一金属层ML1还可以包括碳(C)。第一金属层ML1可以包 括顺序堆叠的多个逸出功金属层。
参照图10A至图10C，可以通过蚀刻工艺部分地去除第一金属层ML1。 作为蚀刻工艺的结果，可以在第一有源区PR和第二有源区NR上分别形成第 一金属图案MP1a和第一金属图案MP1b。可以使用覆盖第二有源区NR的第 一掩模图案MS1来执行蚀刻工艺。在实施例中，第一掩模图案MS1可以包 括氧化硅层和/或光致抗蚀剂层。第一有源区PR上的第一金属图案MP1a可 以局部地留在第二空的空间ET2内，并且可以从第一空的空间ET1去除。第 二有源区NR上的第一金属层ML1可以被第一掩模图案MS1保护。蚀刻工 艺可以是湿法蚀刻工艺。
参照图11A至图11C，可以去除第一掩模图案MS1，然后可以在第二有 源区NR上形成蚀刻阻挡图案BP。形成蚀刻阻挡图案BP的步骤可以包括共 形地形成蚀刻阻挡层并且在第二有源区NR上形成第二掩模图案MS2。可以 通过使用第二掩模图案MS2蚀刻蚀刻阻挡层来形成蚀刻阻挡图案BP。蚀刻 阻挡图案BP可以覆盖第二有源区NR上的第一金属图案MP1b的端部部分 EG1。
详细地，如参照图2F所述，蚀刻阻挡图案BP可以覆盖第一金属图案 MP1b的端部部分EG1的侧表面SF。作为结果，第一金属图案MP1b的端部 部分EG1可以不暴露于在形成蚀刻阻挡图案BP的工艺中使用的蚀刻溶液。 在实施例中，蚀刻阻挡图案BP可以由包括钛(Ti)、钽(Ta)、铝(Al)、钨 (W)和钼(Mo)中的至少一种和氮(N)但与第一金属图案MP1a和MP1b 的材料不同的材料形成或者包括该材料。作为结果，在形成蚀刻阻挡图案BP 期间，可以不去除第二有源区NR上的第一金属图案MP1b的至少一部分。
参照图12A至图12C，可以选择性地去除第一有源区PR上的第一金属 图案MP1a。该步骤可以使用被选择为使蚀刻阻挡图案BP的去除最小化的方 法来执行。作为去除第一金属图案MP1a的结果，可以使第一有源区PR上的 第二空的空间ET2重新敞开。
参照图13A至图13C，可以去除第二掩模图案MS2，然后可以形成第二 金属层ML2。第二金属层ML2的形成在第一有源区PR上的第二金属图案 MP2a可以形成为填充第二空的空间ET2并且部分地填充第一空的空间ET1。 第二金属层ML2的形成在第二有源区NR上的第二金属图案MP2b可以形成 为覆盖第一空的空间ET1中的蚀刻阻挡图案BP。
第二金属层ML2可以包括金属氮化物层。例如，第一金属图案MP1b可 以包括钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中的至少一种和氮 (N)。在实施例中，第二金属层ML2还可以包括碳(C)。第二金属层ML2 可以包括顺序堆叠的多个逸出功金属层。
参照图14A至图14C，可以在第二金属层ML2上形成第三金属层ML3。 第三金属层ML3可以由其电阻低于第一金属图案MP1b的电阻的金属材料形 成或者包括其电阻低于第一金属图案MP1b的电阻的金属材料。例如，第三 金属层ML3可以由钨(W)、铝(Al)、钛(Ti)和钽(Ta)中的至少一种形 成或者包括钨(W)、铝(Al)、钛(Ti)和钽(Ta)中的至少一种。形成第三金属层ML3的步骤可以包括平坦化工艺。
返回参照图1和图2A至图2F，可以在栅电极GE上形成栅极覆盖图案 GP。详细地，形成栅极覆盖图案GP的步骤可以包括蚀刻栅电极GE的上部 分并在蚀刻了的栅电极GE上形成栅极覆盖图案GP。
可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘 层120可以包括氧化硅层。可以形成有源接触件AC以穿透第二层间绝缘层 120和第一层间绝缘层110并且电连接到第一源极/漏极图案SD1和第二源极 /漏极图案SD2。可以形成栅极接触件GC以穿透第二层间绝缘层120和栅极 覆盖图案GP并且电连接到栅电极GE。
可以在逻辑单元的两侧形成一对分隔结构DB。也就是说，可以在逻辑单 元的每侧上形成分隔结构DB。可以形成分隔结构DB以穿透第二层间绝缘层 120、牺牲图案PP的剩余部分以及有源图案AP1或AP2的在牺牲图案PP下 方的上部分。分隔结构DB可以由绝缘材料(例如，氧化硅和氮化硅)中的 至少一种形成或者包括绝缘材料(例如，氧化硅和氮化硅)中的至少一种。
可以在有源接触件AC和栅极接触件GC上形成第三层间绝缘层130。可 以在第三层间绝缘层130中形成第一金属层M1。可以在第三层间绝缘层130 上形成第四层间绝缘层140。可以在第四层间绝缘层140中形成第二金属层 M2。
当在第一有源区PR和第二有源区NR中的每个上形成逸出功金属时，可 以执行湿法蚀刻工艺以蚀刻逸出功金属的一部分。在该步骤中存在蚀刻溶液 的渗透或蚀刻掩模的图案化失败的情况下，逸出功金属会被过度或不充分地 蚀刻。因此，第一有源区PR与第二有源区NR上的逸出功金属之间的边界可 能不会形成在期望的位置处，并且在这种情况下，会难以实现晶体管的期望 阈值电压。也就是说，半导体装置的电特性会劣化。
根据实施例，可以使用相对于逸出功金属具有蚀刻选择性的蚀刻阻挡图 案BP来防止逸出功金属被损坏或未对准，从而，可以防止晶体管的阈值电 压的改变。因此，可以改善半导体装置的电特性。
图15A至图15C分别是沿着图1的线A-A'、B-B'和D-D'截取的剖视图。 图15D是图15C的部分Q'的放大剖视图。图15E是图15D的R'部分的放大 剖视图。为了简明描述，先前描述的元件可以由相同的附图标记标识，而不 重复其重叠的描述。
参照图15A至图15E，根据图15A至图15E中所示的实施例的第二电极 部分GE2可以包括第一金属图案MP1b、第二金属图案MP2b、蚀刻阻挡图 案BP和第三金属图案MP3b。第一金属图案MP1b可以局部地设置在第二空 的空间ET2中，并且可以不设置在第一空的空间ET1中。与图2A至图2F 的实施例不同，第一金属图案MP1b可以不延伸到器件隔离层ST上的区域。 例如，第二电极部分GE2的第一金属图案MP1b可以包括在第三方向D3上 彼此间隔开的多个图案。
蚀刻阻挡图案BP可以与栅极绝缘层GI接触。在实施例中，如图15D和 图15E中所示，蚀刻阻挡图案BP可以与栅极绝缘层GI的顶表面和侧表面接 触。第二金属层ML2可以在蚀刻阻挡图案BP的端部部分EG2附近具有阶梯 式结构STP。
图16A至图21C是示出根据实施例的制造半导体装置的方法的剖视图。 图16A、图17A、图18A、图19A、图20A和图21A是沿着图1的线A-A' 截取的剖视图。图16B、图17B、图18B、图19B、图20B和图21B是沿着 图1的线B-B'截取的剖视图。图16C、图17C、图18C、图19C、图20C和 图21C是沿着图1的线D-D'截取的剖视图。为了简明描述，先前描述的元件 可以由相同的附图标记标识，而不重复其重叠的描述。
可以执行根据图3A至图9C的方法，然后，参照图16A至图16C，可以 对图9A至图9C的结构执行蚀刻工艺，作为结果，可以由第一金属层ML1 形成第一有源区PR上的第一金属图案MP1a和第二有源区NR上的第一金属 图案MP1b。第一有源区PR上的第一金属图案MP1a可以局部地留在第二空 的空间ET2中，并且可以从第一空的空间ET1去除。由于与图10C的实施例 不同地在没有掩模图案的情况下形成第二有源区NR上的第一金属图案MP1b， 因此第二有源区NR上的第一金属图案MP1b可以从第一空的空间ET1去除， 并且可以局部地留在第二空的空间ET2中。
参照图17A至图17C，可以共形地形成蚀刻阻挡层BL。可以在第一空的 空间ET1中形成蚀刻阻挡层BL，并且蚀刻阻挡层BL可以与栅极绝缘层GI 接触。蚀刻阻挡层BL可以与填充第二空的空间ET2的第一金属图案MP1a 和MP1b的侧表面接触。
参照图18A至图18C，可以形成第一掩模图案MS1以覆盖第二有源区 NR，并且可以通过去除第一有源区PR上的蚀刻阻挡层BL在第二有源区NR 上形成蚀刻阻挡图案BP。蚀刻阻挡图案BP的端部部分被示出为与第一掩模 图案MS1的侧表面对齐，但是在实施例中，可以部分地去除蚀刻阻挡图案 BP的暴露的部分以形成凹陷区域。
参照图19A至图19C，可以选择性地去除第一有源区PR上的第一金属 图案MP1a。该步骤可以使用被选择为使蚀刻阻挡图案BP的去除最小化的方 法来执行。作为去除第一金属图案MP1a的结果，可以使第一有源区PR上的 第二空的空间ET2重新敞开。
参照图20A至图20C，可以去除第二掩模图案MS2，然后可以形成第二 金属层ML2。第二金属层ML2的形成在第一有源区PR上的第二金属图案 MP2a可以形成为填充第二空的空间ET2并且部分地填充第一空的空间ET1。 第二金属层ML2的形成在第二有源区NR上的第二金属图案MP2b可以形成 为覆盖第一空的空间ET1中的蚀刻阻挡图案BP。
参照图21A至图21C，可以在第二金属层ML2上形成第三金属层ML3。 此后，可以执行参照图2A至图2D描述的工艺以形成根据图15A至图15E 的实施例的半导体装置。
图22A至图29C是示出根据实施例的制造半导体装置的方法的剖视图。 图22A、图23A、图24A、图25A、图26A、图27A、图28A和图29A是沿 着图1的线A-A'截取的剖视图。图22B、图23B、图24B、图25B、图26B、 图27B、图28B和图29B是沿着图1的线B-B'截取的剖视图。图22C、图23C、 图24C、图25C、图26C、图27C、图28C和图29C是沿着图1的线D-D'截 取的剖视图。为了简明描述，先前描述的元件可以由相同的附图标记标识， 而不重复其重叠的描述。
可以执行根据图3A至图8C的方法，然后，参照图22A至图22C，可以 在图8A至图8C的结构上形成调节层DL。调节层DL可以形成为与栅极绝 缘层GI接触并且覆盖第一空的空间ET1和第二空的空间ET2。在实施例中， 调节层DL可以包括氧化镧层或氧化铝层。在实施例中，调节层DL可以用于 精确地调整晶体管的阈值电压。
参照图23A至图23C，可以形成蚀刻辅助图案PB。可以通过形成金属氮 化物层并将金属氮化物层图案化来形成蚀刻辅助图案PB。在实施例中，蚀刻 辅助图案PB可以由金属氮化物材料(例如，TiN和TaN)中的至少一种形成 或者包括金属氮化物材料(例如，TiN和TaN)中的至少一种。可以在第二 空的空间ET2中形成蚀刻辅助图案PB，并且蚀刻辅助图案PB可以不留在第 一空的空间ET1中。
参照图24A至图24C，可以形成蚀刻阻挡层CL以覆盖蚀刻辅助图案PB 的侧表面和调节层DL。蚀刻阻挡层CL可以由与参照图2A至图2F描述的蚀 刻阻挡图案BP的材料相同的材料形成或者包括与参照图2A至图2F描述的 蚀刻阻挡图案BP的材料相同的材料。在实施例中，蚀刻阻挡层CL可以由 TiAlN、TiAlC、TiN和TaN中的至少一种形成或者包括TiAlN、TiAlC、TiN 和TaN中的至少一种。蚀刻阻挡层CL可以比调节层DL厚。此后，可以形 成第三掩模图案MS3以覆盖第二有源区NR。
参照图25A至图25C，可以通过使用第三掩模图案MS3作为蚀刻掩模使 蚀刻阻挡层CL图案化在第二有源区NR上形成蚀刻阻挡图案CP。第一有源 区PR上的调节层DL和蚀刻辅助图案PB可以暴露于外部。
参照图26A至图26C，可以选择性地去除第一有源区PR上的蚀刻辅助 图案PB以暴露调节层DL。调节层DL可以留在第一有源区PR上。
参照图27A至图27C，可以执行使用第三掩模图案MS3作为蚀刻掩模使 调节层DL图案化的工艺，以暴露第一有源区PR的第二空的空间ET2。作为 结果，可以在第二有源区NR上形成调节图案DP。可以不去除第二有源区 NR上的蚀刻阻挡图案CP。
参照图28A至图28C，可以去除第三掩模图案MS3，然后，可以选择性 地去除蚀刻阻挡图案CP。作为结果，可以暴露第二有源区NR上的蚀刻辅助 图案PB的侧表面。
参照图29A至图29C，可以选择性地去除第二有源区NR上的蚀刻辅助 图案PB。作为结果，可以暴露第二有源区NR上的调节图案DP。
此后，可以执行热处理工艺。作为热处理工艺的结果，调节图案DP的 元素可以扩散到栅极绝缘层GI中或朝向第一半导体图案至第三半导体图案 SP1、SP2和SP3的表面扩散。接着，可以执行参照图9A至图21C描述的工 艺。
图30是示出图2D的结构的一部分的放大剖视图，具体地，是示出在热 处理工艺之后通过执行图9A至图21C的工艺形成的结构的一部分的放大剖 视图。如图30中所示，可以完全地去除调节图案DP，但是从调节图案DP 扩散的元素会留在栅极绝缘层GI中或者留在在第一半导体图案至第三半导 体图案SP1、SP2和SP3的表面上。
从调节图案DP扩散的调节元素的浓度可以根据位置而变化。这种变化 可能导致为形成调节图案DP而执行的蚀刻工艺之间的蚀刻方法的差异。在 实施例中，可以使用彼此不同的蚀刻剂材料来执行去除蚀刻阻挡图案CP(例 如，在图28A至图28C中)和蚀刻辅助图案PB(例如，在图29A至图29C 中)的工艺，因此，被蚀刻辅助图案PB覆盖的内部区域IR中的调节元素的 浓度可以与未被蚀刻辅助图案PB覆盖的外部区域OR中的调节元素的浓度不同。在实施例中，内部区域IR可以具有比外部区域OR高的铝浓度。在另一 实施例中，外部区域OR可以具有比内部区域IR高的镧浓度。
根据如本文中所描述的各种实施例，可以提供一种具有改善的电特性的 半导体装置。
虽然已经具体示出并描述了示例实施例，但是本领域普通技术人员将理 解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形 式和细节上的变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，包括彼此相邻的第一有源区和第二有源区；
第一有源图案和第二有源图案，分别设置在第一有源区和第二有源区上；以及
栅电极，延伸以与第一有源图案和第二有源图案交叉，
其中，栅电极包括位于第一有源区上的第一电极部分和位于第二有源区上的第二电极部分，
第二电极部分包括顺序地覆盖第二有源图案的第一金属图案、蚀刻阻挡图案、第二金属图案和第三金属图案，
第一电极部分包括覆盖第一有源图案的第二金属图案，
蚀刻阻挡图案与第一金属图案和第二金属图案接触，并且
蚀刻阻挡图案比第一金属图案薄并且比第二金属图案薄。
2.根据权利要求1所述的半导体装置，其中，基底还包括位于第一有源区与第二有源区之间的器件隔离层，并且
蚀刻阻挡图案的端部部分设置在器件隔离层上。
3.根据权利要求1所述的半导体装置，其中，第一电极部分的第二金属图案和第二电极部分的第二金属图案具有相同的厚度并且包括相同的材料。
4.根据权利要求3所述的半导体装置，其中，基底还包括位于第一有源区与第二有源区之间的器件隔离层，并且
第一电极部分的第二金属图案和第二电极部分的第二金属图案在器件隔离层上彼此连接。
5.根据权利要求1所述的半导体装置，其中，蚀刻阻挡图案包括相对于第二电极部分的第一金属图案具有蚀刻选择性的材料。
6.根据权利要求5所述的半导体装置，其中，蚀刻阻挡图案包括TiAlN、TiAlC、TiN和TaN中的至少一种。
7.根据权利要求1所述的半导体装置，其中，基底还包括位于第一有源区与第二有源区之间的器件隔离层，
第二电极部分的第一金属图案的端部部分设置在器件隔离层上，并且
蚀刻阻挡图案覆盖所述端部部分的侧表面。
8.根据权利要求7所述的半导体装置，其中，蚀刻阻挡图案从所述端部部分延伸到器件隔离层上的区域。
9.根据权利要求7所述的半导体装置，其中，第二有源图案包括顺序地堆叠的半导体图案，并且
第二电极部分的第一金属图案延伸到半导体图案之间的区域。
10.根据权利要求1所述的半导体装置，所述半导体装置还包括位于第二有源图案与第二电极部分之间的栅极绝缘层，
其中，第二有源图案包括顺序地堆叠的半导体图案，
第二电极部分的第一金属图案设置在半导体图案之间，并且
蚀刻阻挡图案与栅极绝缘层接触。
11.根据权利要求10所述的半导体装置，其中，第二电极部分的第一金属图案包括彼此间隔开的多个电极部分，半导体图案置于所述多个电极部分之间。
12.根据权利要求1所述的半导体装置，其中，第一电极部分还包括覆盖第二金属图案的第三金属图案，并且
第二电极部分还包括覆盖第二电极部分的第二金属图案的第三金属图案。
13.根据权利要求1所述的半导体装置，其中，第一电极部分的第三金属图案连接到第二电极部分的第三金属图案。
14.一种半导体装置，所述半导体装置包括：
基底，包括彼此相邻的第一有源区和第二有源区；
第一有源图案和第二有源图案，分别设置在第一有源区和第二有源区上；
栅电极，延伸以与第一有源图案和第二有源图案交叉；以及
栅极绝缘层，设置在栅电极与第一有源区之间以及栅电极与第二有源区之间，
其中，栅电极包括位于第一有源区上的第一电极部分和位于第二有源区上的第二电极部分，
第二电极部分包括顺序地覆盖第二有源图案的第一金属图案、蚀刻阻挡图案和第二金属图案，
第一电极部分包括覆盖第一有源图案的第二金属图案，
蚀刻阻挡图案与第一金属图案和第二金属图案接触，并且
蚀刻阻挡图案与栅极绝缘层接触。
15.根据权利要求14所述的半导体装置，其中，第二有源图案包括顺序地堆叠的半导体图案，并且
第二有源图案的第一金属图案包括彼此间隔开的多个电极部分，半导体图案置于所述多个电极部分之间。
16.根据权利要求15所述的半导体装置，其中，第一金属图案延伸到半导体图案的侧表面，并且第一金属图案与栅极绝缘层接触。
17.根据权利要求14所述的半导体装置，其中，基底还包括位于第一有源区与第二有源区之间的器件隔离层，并且
第一电极部分的第二金属图案和第二电极部分的第二金属图案在器件隔离层上彼此连接。
18.根据权利要求14所述的半导体装置，其中，蚀刻阻挡图案包括相对于第二电极部分的第一金属图案具有蚀刻选择性的材料。
19.根据权利要求18所述的半导体装置，其中，蚀刻阻挡图案包括TiAlN、TiAlC、TiN和TaN中的至少一种。
20.一种半导体装置，所述半导体装置包括：
基底，包括在第一方向上彼此相邻的第一有源区和第二有源区；
器件隔离层，填充形成以限定第一有源区和第二有源区的沟槽；
第一有源图案和第二有源图案，分别设置在第一有源区和第二有源区上；
第一源极/漏极图案和第二源极/漏极图案，分别设置在第一有源图案和第二有源图案上；
第一沟道图案和第二沟道图案，分别连接到第一源极/漏极图案和第二源极/漏极图案，第一沟道图案和第二沟道图案中的每个包括堆叠以彼此间隔开的第一半导体图案、第二半导体图案和第三半导体图案；
栅电极，在第一方向上延伸以与第一沟道图案和第二沟道图案交叉；
栅极绝缘层，置于栅电极与第一沟道图案之间以及栅电极与第二沟道图案之间；
栅极间隔件，设置在栅电极的侧表面上；
栅极覆盖图案，设置在栅电极的顶表面上；
第一层间绝缘层，位于栅极覆盖图案上；
有源接触件，穿透第一层间绝缘层并分别结合到第一源极/漏极图案和第二源极/漏极图案；
栅极接触件，穿透第一层间绝缘层并结合到栅电极；
第二层间绝缘层，位于第一层间绝缘层上；
第一金属层，设置在第二层间绝缘层中，第一金属层包括分别电连接到有源接触件和栅极接触件的下互连线；
第三层间绝缘层，位于第二层间绝缘层上；以及
第二金属层，设置在第三层间绝缘层中，
其中，第二金属层包括分别电连接到下互连线的上互连线，
栅电极包括位于第一有源区上的第一电极部分和位于第二有源区上的第二电极部分，
第二电极部分包括顺序地覆盖第二有源图案的第一金属图案、蚀刻阻挡图案和第二金属图案，
第一电极部分包括覆盖第一有源图案的第二金属图案，
蚀刻阻挡图案与第二电极部分的第一金属图案和第二金属图案接触，并且
蚀刻阻挡图案比第二电极部分的第一金属图案薄并且比第二电极部分的第二金属图案薄。
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