KR20210128534A - 반도체 장치 - Google Patents

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KR20210128534A
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layer
gate dielectric
gate
dielectric layer
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김주연
강상정
김진우
안지환
윤슬기
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 내지 제4 영역들을 갖는 기판, 상기 제1 영역 상에 배치되며, 순서대로 적층된 제1 게이트 유전층, 제1 도전층, 제2 도전층, 및 제3 도전층을 포함하는 제1 게이트 구조물, 상기 제2 영역 상에 배치되며, 순서대로 적층된 제2 게이트 유전층, 상기 제2 도전층, 및 상기 제3 도전층을 포함하는 제2 게이트 구조물, 상기 제3 영역 상에 배치되며, 순서대로 적층된 제3 게이트 유전층, 상기 제2 도전층, 및 상기 제3 도전층을 포함하는 제3 게이트 구조물, 및 상기 제4 영역 상에 배치되며, 순서대로 적층된 상기 제2 게이트 유전층, 제4 도전층, 및 상기 제3 도전층을 포함하는 제4 게이트 구조물을 포함하고, 상기 제1 게이트 유전층은 상기 제2 게이트 유전층의 물질 및 제1 원소를 포함하고, 상기 제3 게이트 유전층은 상기 제2 게이트 유전층의 물질 및 제2 원소를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 반도체 장치 내의 트랜지스터들의 크기 축소(scaling down)가 점점 가속화되고 있어, 축소된 크기를 가지면서도 다양한 동작 전압을 제공할 수 있는 트랜지스터들을 형성하기 위한 방법들이 연구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 내지 제4 영역들을 갖는 기판, 상기 제1 영역 상에 배치되며, 순서대로 적층된 제1 게이트 유전층, 제1 도전층, 제2 도전층, 및 제3 도전층을 포함하는 제1 게이트 구조물, 상기 제2 영역 상에 배치되며, 순서대로 적층된 제2 게이트 유전층, 상기 제2 도전층, 및 상기 제3 도전층을 포함하는 제2 게이트 구조물, 상기 제3 영역 상에 배치되며, 순서대로 적층된 제3 게이트 유전층, 상기 제2 도전층, 및 상기 제3 도전층을 포함하는 제3 게이트 구조물, 및 상기 제4 영역 상에 배치되며, 순서대로 적층된 상기 제2 게이트 유전층, 제4 도전층, 및 상기 제3 도전층을 포함하는 제4 게이트 구조물을 포함하고, 상기 제1 게이트 유전층은 상기 제2 게이트 유전층의 물질 및 제1 원소를 포함하고, 상기 제3 게이트 유전층은 상기 제2 게이트 유전층의 물질 및 제2 원소를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역을 갖는 기판, 상기 제1 영역 상에 배치되며, 제1 게이트 유전층 및 순서대로 적층된 제1 도전층, 제2 도전층, 및 제3 도전층을 포함하는 제1 게이트 구조물, 및 상기 제2 영역 상에 배치되며, 제2 게이트 유전층 및 순서대로 적층된 상기 제2 도전층, 및 상기 제3 도전층을 포함하는 제2 게이트 구조물을 포함하고, 상기 제1 게이트 유전층 및 상기 제1 도전층은 제1 원소를 포함하고, 상기 제1 원소는 상기 제2 도전층 및 상기 제2 게이트 유전층에 포함되지 않는 원소일 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역을 갖는 기판, 상기 제1 영역 상에 순서대로 적층되며, 제1 유전체 및 상기 제1 유전체 내에 도핑된 제1 원소를 포함하는 제1 게이트 유전층, 상기 제1 원소를 포함하는 금속인 제1 도전층, 및 제2 도전층을 포함하는 제1 게이트 구조물, 및 상기 제2 영역 상에 순서대로 적층되며, 상기 제1 유전체를 포함하는 제2 게이트 유전층 및 제3 도전층을 포함하는 제2 게이트 구조물을 포함하고, 상기 제2 도전층 및 상기 제3 도전층은 동일한 물질을 포함하며, 상기 제3 도전층의 두께는 상기 제2 도전층의 두께와 동일하거나 그보다 작을 수 있다.
트랜지스터들의 게이트 유전층 및 게이트 전극층의 구조를 다양화함으로써 다양한 동작 전압을 제공하여, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 7a 내지 도 7k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 2a는 도 1의 반도체 장치를 각각 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'를 따라서 절단한 단면을 도시한다. 도 2b는 도 1의 반도체 장치를 각각 절단선 A-A', B-B', C-C', 및 D-D'를 따라서 절단한 단면을 도시한다. 설명의 편의를 위하여, 도 1 내지 도 2b에서는 반도체 장치의 주요 구성요소만을 도시하였다.
도 1 내지 도 2b를 참조하면, 반도체 장치(100)는, 제1 내지 제4 영역들(R1, R2, R3, R4)을 갖는 기판(101), 활성 핀들(105), 소스/드레인 영역들(170), 인터페이스층들(112), 제1 내지 제3 게이트 유전층들(114, 115, 116), 게이트 스페이서층들(119), 및 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)을 포함할 수 있다. 반도체 장치(100)는, 소자 분리층들(107), 게이트 캡핑층(150), 및 층간 절연층(190)을 더 포함할 수 있다.
반도체 장치(100)는 활성 핀들(105)이 핀(fin) 구조를 갖는 트랜지스터인 FinFET 소자들을 포함할 수 있다. 상기 FinFET 소자들은, 서로 교차하는 활성 핀들(105)과 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)을 중심으로 배치되는 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4)을 포함할 수 있다. 예를 들어, 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4)은 모두 p형 모스 전계 효과 트랜지스터들(MOSFET)일 수 있다. 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4)은 서로 다른 문턱 전압(threshold voltage) 하에 구동되는 트랜지스터들일 수 있으며, 반도체 장치(100) 내에서 동일하거나 다른 회로를 구성할 수 있다.
기판(101)은 서로 다른 제1 내지 제4 영역들(R1, R2, R3, R4)을 가질 수 있으며, 제1 내지 제4 영역들(R1, R2, R3, R4)은 각각 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4)이 배치되는 영역일 수 있다. 제1 내지 제4 영역들(R1, R2, R3, R4)은 반도체 장치(100) 내에서 이격되어 배치되거나, 서로 인접하게 배치될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅳ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자 분리층들(107)은 도 2b에 도시된 것과 같이, 기판(101)에서 활성 핀들(105)을 정의할 수 있다. 소자 분리층들(107)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자 분리층들(107)은 인접하는 활성 핀들(105)의 사이에서 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다. 실시예들에 따라, 소자 분리층들(107)은 활성 핀들(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있으며, 소자 분리층들(107)의 상면 및 하면의 형상은 도시된 것에 한정되지는 않는다. 소자 분리층들(107)은 절연 물질로 이루어질 수 있다. 소자 분리층들(107)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 핀들(105)은 기판(101) 내에서 소자 분리층들(107)에 의해 정의되며, 일 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 핀들(105)은 소자 분리층들(107)의 사이에서 기판(101)으로부터 돌출되어 연장되는 라인 또는 바 형상을 가질 수 있다. 도 1에서는 제1 내지 제4 영역들(R1, R2, R3, R4) 각각에 y 방향에서 이격되어 배치되는 한 쌍의 활성 핀들(105)이 도시되었으나, 활성 핀들(105)의 배치 형태 및 개수는 이에 한정되지는 않는다. 예를 들어, 제1 내지 제4 영역들(R1, R2, R3, R4) 각각에 하나 또는 세 개 이상의 활성 핀들(105)이 배치될 수 있다.
활성 핀들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 활성 핀들(105)은 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 양측에서 일부 리세스될 수 있으며, 리세스된 활성 핀들(105) 상에 소스/드레인 영역들(170)이 배치될 수 있다. 따라서, 도 2b에 도시된 것과 같이, 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 하부에서 활성 핀들(105)은 상대적으로 높은 높이를 가질 수 있다. 예시적인 실시예들에서, 활성 핀들(105)은 불순물들을 포함할 수 있다. 예시적인 실시예들에서, 활성 핀들(105)은 생략될 수 있으며, 이 경우, 반도체 장치(100)는 평탄한 상면을 갖는 활성 영역들을 포함할 수 있을 것이다.
소스/드레인 영역들(170)은 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 양측에서, 활성 핀들(105) 상에 배치될 수 있다. 소스/드레인 영역들(170)은 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4)의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(170)은 상면이 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 하면들 또는 인터페이스층들(112)의 하면들과 동일하거나 유사하게 위치할 수 있다. 실시예들에 따라, 소스/드레인 영역들(170)은 두 개 이상의 활성 핀들(105) 상에서 서로 연결되거나 또는 합쳐져서(merged) 하나의 소스/드레인 영역(170)을 이룰 수도 있다.
소스/드레인 영역들(170)은 에피택셜층으로 이루어질 수 있으며 불순물을 포함할 수 있다. 예를 들어, 소스/드레인 영역들(170)은 p형으로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 소스/드레인 영역들(170)이 실리콘 게르마늄(SiGe)을 포함하는 경우, 실리콘(Si)으로 이루어진 활성 핀들(105)의 일 영역인 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4)의 채널 영역에 응력을 가하여 정공의 이동도(mobility)를 향상시킬 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(170)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
제1 내지 제4 게이트 구조물들이 각각 제1 내지 제4 영역들(R1, R2, R3, R4)에 배치될 수 있다. 상기 제1 내지 제4 게이트 구조물들 각각은, 인터페이스층들(112), 제1 내지 제3 게이트 유전층들(114, 115, 116), 게이트 스페이서층들(119), 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4), 및 게이트 캡핍층(150)을 포함할 수 있다.
인터페이스층들(112) 및 제1 내지 제3 게이트 유전층들(114, 115, 116)은, 활성 핀들(105)과 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 사이에 배치될 수 있다. 제1 게이트 유전층(114)은 제1 영역(R1)에 배치될 수 있으며, 제2 게이트 유전층들(115)은 제2 및 제4 영역들(R2, R4)에 배치될 수 있다. 제3 게이트 유전층(116)은 제3 영역(R3)에 배치될 수 있다. 제1 내지 제3 게이트 유전층들(114, 115, 116)은 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 하면 및 양 측면들을 덮도록 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 내지 제3 게이트 유전층들(114, 115, 116)은 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 하면 상에만 형성될 수도 있다.
인터페이스층들(112)은 유전 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화막물 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 제1 내지 제3 게이트 유전층들(114, 115, 116)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
제1 내지 제3 게이트 유전층들(114, 115, 116)은 서로 다른 물질을 포함할 수 있다. 제1 게이트 유전층(114)은 제2 게이트 유전층(115)과 동일한 유전체 물질로 이루어지면서, 상기 유전체 내에 도핑 또는 확산된 제1 원소를 더 포함할 수 있다. 예를 들어, 상기 제1 원소는 알루미늄(Al), 탄탈륨(Ta), 텅스텐(W), 망간(Mn), 크롬(Cr), 루테늄(Ru), 백금(Pt), 갈륨(Ga), 게르마늄(Ge), 및 금(Au) 중 적어도 하나를 포함할 수 있다. 상기 제1 원소는 제1 게이트 전극층(GE1)의 제1 도전층(120)으로부터 확산된 것일 수 있다. 이 경우, 예를 들어, 상기 제1 원소가 알루미늄(Al)인 경우, 제1 게이트 유전층(114) 내의 알루미늄(Al)의 농도는 알루미늄 산화물(Al2O3) 내의 알루미늄(Al)의 농도보다는 낮을 수 있다. 상기 제1 원소는 제1 게이트 유전층(114)과 제1 게이트 전극층(GE1) 사이의 계면(interface)에 변화를 주어 제1 트랜지스터(TR1)의 문턱 전압을 낮출 수 있다. 예시적인 실시예들에서, 제1 영역(R1)의 인터페이스층(112)도 제1 게이트 유전층(114)으로부터 확산된 상기 제1 원소를 포함할 수 있다.
제3 게이트 유전층(116)은 제2 게이트 유전층(115)과 동일한 유전체 물질로 이루어지면서, 상기 유전체 내에 도핑 또는 확산된 제2 원소를 더 포함할 수 있다. 상기 제2 원소는 트랜지스터의 문턱 전압을 높이는 역할을 하는 원소일 수 있다. 예를 들어, 상기 제2 원소는 란탄(La), 가돌리늄(Gd), 루테늄(Lu), 이트륨(Y), 및 스칸듐(Sc) 중 적어도 하나의 희토류 원소를 포함할 수 있다. 상기 원소들은 예를 들어, 전기 쌍극자(dipole)를 형성함으로써 제3 트랜지스터(TR3)의 문턱 전압을 높일 수 있다. 제3 게이트 유전층(116)은 상기 제1 원소를 포함하지 않을 수 있고, 제1 게이트 유전층(114)은 상기 제2 원소를 포함하지 않을 수 있다. 예시적인 실시예들에서, 제3 영역(R3)의 인터페이스층(112)도 제3 게이트 유전층(116)으로부터 확산된 상기 제2 원소를 포함할 수 있다.
제2 게이트 유전층(115)은 상기 제1 원소 및 상기 제2 원소를 포함하지 않을 수 있다. 예시적인 실시예들에서, 제2 게이트 유전층(115)은 하프늄(Hf), 티타늄(Ti), 지르코늄(Zr), 및 프라세오디뮴(Pr) 중 어느 하나를 포함하는 유전 물질로 이루어질 수 있다.
게이트 스페이서층들(119)은 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(119)은 소스/드레인 영역들(170)과 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)을 절연시킬 수 있다. 게이트 스페이서층들(119)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(119)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)은 활성 핀들(105)의 상부에서 활성 핀들(105)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)과 교차되는 활성 핀들(105)에는 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4)의 채널 영역이 형성될 수 있다. 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)은 제1 내지 제4 영역들(R1, R2, R3, R4)에서 각각 채널 방향, 즉 x 방향을 따라, 제1 내지 제4 길이(L1, L2, L3, L4)를 가질 수 있다. 제1 내지 제4 길이(L1, L2, L3, L4)는 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4)의 채널 길이와 동일하거나 이에 대응될 수 있다. 제1 내지 제4 길이(L1, L2, L3, L4)는 실질적으로 서로 동일하거나 유사할 수 있다. 예를 들어, 제1 내지 제4 길이(L1, L2, L3, L4)는 약 3 nm 내지 약 50 nm의 범위를 가질 수 있다.
제1 게이트 전극층(GE1)은 제1 게이트 유전층(114)으로부터 순차적으로 적층되는 제1 도전층(120), 제2 도전층(130a), 제3 도전층(142), 및 상부 도전층(144)을 포함할 수 있다. 제2 및 제3 게이트 전극층들(GE2, GE3)은 제2 및 제3 게이트 유전층들(115, 116) 각각으로부터 순차적으로 적층되는 제2 도전층(130a), 제3 도전층(142), 및 상부 도전층(144)을 포함할 수 있다. 즉, 제2 및 제3 게이트 전극층들(GE2, GE3)은 실질적으로 서로 동일한 구조를 가질 수 있다. 제4 게이트 전극층(GE4)은 제2 게이트 유전층(115)으로부터 순차적으로 적층되는 제4 도전층(130b), 제3 도전층(142), 및 상부 도전층(144)을 포함할 수 있다. 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)을 이루는 각 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다.
제1 도전층(120)은 제1 일함수를 가질 수 있으며, 예를 들어 금속 원소를 함유하는 층일 수 있다. 제1 도전층(120)은 제2 도전층(130a) 및 제4 도전층(130b)보다 일함수가 작은 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 제1 도전층(120)은 제1 게이트 유전층(114)의 상기 제1 원소를 포함하는 층일 수 있으며, 제1 게이트 유전층(114)에 상기 제1 원소를 제공하기 위한 층일 수 있다.
예를 들어, 제1 도전층(120)은 상기 제1 원소인 알루미늄(Al)을 각각 포함하는 합금, 도전성 금속 탄화물, 도전성 금속 질화물, 또는 이들의 조합을 포함할 수 있으며, TiAl, TiAlC, TiAlN, 또는 이들의 조합을 포함할 수 있다. 또는, 제1 도전층(120)은 상기 제1 원소로 알루미늄(Al) 대신, 탄탈륨(Ta), 텅스텐(W), 망간(Mn), 크롬(Cr), 루테늄(Ru), 백금(Pt), 갈륨(Ga), 게르마늄(Ge), 및 금(Au) 중 적어도 하나를 각각 포함하는 합금, 도전성 금속 탄화물, 도전성 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 제1 게이트 전극층(GE1)에서 제1 도전층(120)은 제1 게이트 유전층(114) 상에 컨포멀(conformal)하게 배치될 수 있다.
제2 도전층(130a) 및 제4 도전층(130b)은 상기 제1 일함수보다 큰 제2 일함수를 가질 수 있으며, 예를 들어 금속 원소를 함유하는 층일 수 있다. 제2 도전층(130a) 및 제4 도전층(130b)은 동일한 물질로 이루어지면서 두께가 서로 다른 층일 수 있다. 예를 들어, 제2 도전층(130a) 및 제4 도전층(130b)은 TiN, TaN, W, WCN, 또는 이들의 조합을 포함할 수 있다. 제2 도전층(130a) 및 제4 도전층(130b)은 제1 게이트 유전층(114)의 상기 제1 원소를 포함하지 않는 층일 수 있으며,
제1 게이트 전극층(GE1)에서 제2 도전층(130a)은 제1 도전층(120) 상에 컨포멀하게 배치될 수 있다. 제2 및 제3 게이트 전극층들(GE2, GE3)에서 제2 도전층(130a)은 각각 제2 및 제3 게이트 유전층들(115, 116) 상에 컨포멀하게 배치될 수 있다. 제4 게이트 전극층(GE4)에서 제4 도전층(130b)은 제2 게이트 유전층(115) 상에 컨포멀하게 배치될 수 있다.
제2 도전층(130a)의 두께(T2)는 제1 도전층(120)의 두께(T1)보다 두꺼울 수 있다. 제4 도전층(130b)의 두께(T3)는 제2 도전층(130a)의 두께(T2)보다 얇을 수 있다. 제4 도전층(130b)의 두께(T3)는 제1 도전층(120)의 두께(T1)보다 두꺼울 수 있으나, 이에 한정되지는 않는다.
제3 도전층(142)은 상기 제2 일함수보다 작은 제3 일함수를 가질 수 있으며, 예를 들어 금속 원소를 함유하는 층일 수 있다. 예를 들어, 제3 도전층(142)은 알루미늄(Al)을 각각 포함하는 합금, 도전성 금속 탄화물, 도전성 금속 질화물, 또는 이들의 조합을 포함할 수 있으며, TiAl, TiAlC, TiAlN, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 제3 도전층(142)은 제1 도전층(120)과 동일한 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제3 도전층(142)과 제1 도전층(120)의 물질이 동일한 경우라도, 두께는 서로 다를 수 있다. 예를 들어, 제3 도전층(142)의 두께는 제1 도전층(120)의 두께보다 두꺼울 수 있다.
제1 내지 제3 게이트 전극층들(GE1, GE2, GE3)에서, 제3 도전층(142)은 제2 도전층(130a) 상에 컨포멀하게 배치될 수 있다. 제4 게이트 전극층(GE4)에서, 제3 도전층(142)은 제4 도전층(130b) 상에 컨포멀하게 배치될 수 있다.
상부 도전층(144)은 제3 도전층(142)과 다른 물질을 포함할 수 있으며, 예를 들어, TiN, TaN, W, WCN, 또는 이들의 조합을 포함할 수 있다. 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)에서, 상부 도전층(144)은 제3 도전층(142) 상에 배치될 수 있으며, 제3 도전층(142)과 게이트 캡핑층(150) 사이의 영역을 완전히 채울 수 있다.
게이트 캡핑층(150)은 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4) 상에서, 게이트 스페이서층들(119) 사이의 영역을 채우도록 배치될 수 있다. 게이트 캡핑층(150)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다.
층간 절연층(190)은 소자 분리층들(107), 소스/드레인 영역들(170), 및 상기 제1 내지 제4 게이트 구조물들을 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
반도체 장치(100)에서, 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4)은 모두 동일한 도전형의 MOSFET이면서 서로 다른 문턱 전압을 가질 수 있으며, 이에 따라 서로 다른 동작 전압을 가질 수 있다. 예를 들어, 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4)은 모두 p형 MOSFET인 경우, 제1 트랜지스터(TR1)는 가장 작은 문턱 전압 및 동작 전압을 가질 수 있으며, 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다. 또한, 제3 트랜지스터(TR3)는 제2 트랜지스터(TR2)보다 큰 문턱 전압 및 동작 전압을 가질 수 있으며, 제4 트랜지스터(TR4)는 제3 트랜지스터(TR3)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다. 본 명세서에서, 문턱 전압 및 동작 전압의 크기는 절대값으로 비교될 수 있다.
이와 같은 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4) 사이에서의 문턱 전압 및 동작 전압의 차이는 제1 내지 제3 게이트 유전층들(114, 115, 116)의 물질 및 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 구조의 차이에 의한 것일 수 있다.
제1 도전층(120) 및 제3 도전층(142)이 TiAlC로 이루어지고, 제2 도전층(130a)이 TiN으로 이루어진 일 실시예에서, 제1 트랜지스터(TR1)는 제2 트랜지스터(TR2)에 비하여 문턱 전압이 약 30 mV 내지 약 86 mV 정도 감소하였다. 상기 범위는 공정 조건의 차이에 따른 것이다. 이는, 제1 도전층(120) 내의 상기 제1 원소가 제1 게이트 유전층(114) 내로 확산되어, 제1 게이트 유전층(114)과 제1 게이트 전극층(GE1) 사이의 계면을 변화시킴에 따라, p형 MOSFET의 문턱 전압이 감소한 것으로 해석될 수 있다.
예시적인 실시예들에서, 반도체 장치(100)는 제3 게이트 유전층(116) 및 제4 게이트 전극층(GE4)을 포함하는 제5 트랜지스터를 더 포함할 수 있다. 예시적인 실시예들에서, 반도체 장치(100)는 제1 게이트 유전층(114), 제1 도전층(120), 및 제4 게이트 전극층(GE4)을 포함하는 제6 트랜지스터를 더 포함할 수 있다. 이 경우, 상기 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)에서와 같은 원리로, 상기 제5 트랜지스터는 제4 트랜지스터(TR4)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다. 상기 제6 트랜지스터는 제4 트랜지스터(TR4)보다 작은 문턱 전압 및 동작 전압을 가질 수 있다.
예시적인 실시예들에서, 반도체 장치(100)는 채널 길이인 제1 내지 제4 길이(L1, L2, L3, L4)가 다양한 트랜지스터들을 포함할 수 있다. 이 경우에도, 각각 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4)과 같은 게이트 구조물들의 구조를 가지면서 채널 길이가 서로 동일한 트랜지스터들은 서로 다른 문턱 전압 및 동작 전압을 가질 수 있다.
또한, 예시적인 실시예들에서, 반도체 장치(100)는 제2 내지 제4 트랜지스터들(TR2, TR3, TR4) 중 적어도 하나를 포함하지 않을 수도 있다. 예를 들어, 반도체 장치(100)는 제1, 제2, 및 제4 트랜지스터들(TR1, TR2, TR4)만을 포함하거나, 제1 및 제3 트랜지스터들(TR1, TR3)만을 포함할 수도 있다. 이와 같이, 반도체 장치(100) 내에 포함되는 트랜지스터들의 종류는 반도체 장치(100)에서 요구되는 동작 전압의 범위들에 따라 다양하게 선택될 수 있을 것이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3을 참조하면, 반도체 장치(100a)에서는, 제1 영역(R1)에 배치된 제1 트랜지스터(TR1)의 제1 게이트 전극층(GE1a)의 구조가 도 2a 및 도 2b의 실시예에서와 다를 수 있다.
제1 게이트 전극층(GE1a)은 제1 게이트 유전층(114)으로부터 순차적으로 적층되는 하부 도전층(130P), 제1 도전층(120), 제2 도전층(130a), 제3 도전층(142), 및 상부 도전층(144)을 포함할 수 있다. 제1 게이트 전극층(GE1a)은, 도 2a 및 도 2b의 제1 게이트 전극층(GE1)과 달리, 최하부에 배치되는 하부 도전층(130P)을 더 포함할 수 있다.
하부 도전층(130P)은 제1 도전층(120)의 일함수보다 큰 일함수를 가질 수 있으며, 예를 들어 금속 원소를 함유하는 층일 수 있다. 예를 들어, 하부 도전층(130P)은 TiN, TaN, W, WCN, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 하부 도전층(130P)은 제2 도전층(130a) 및/또는 제4 도전층(130b)과 동일한 물질로 이루어질 수 있다. 다만, 이 경우에도, 하부 도전층(130P)은 열처리 공정이 수행된 층이어서, 제2 도전층(130a) 및 제4 도전층(130b)과 결정성 및 물성이 다소 상이할 수 있다.
제1 게이트 전극층(GE1a)에서 하부 도전층(130P)은 제1 게이트 유전층(114) 상에 컨포멀하게 배치될 수 있다. 하부 도전층(130P)의 두께(T4)는 제2 도전층(130a)의 두께(T2) 및 제4 도전층(130b)의 두께(T3)보다 작을 수 있다. 예를 들어, 하부 도전층(130P)의 두께는 약 2 Å 내지 약 10 Å의 범위일 수 있다. 하부 도전층(130P)의의 두께가 상기 범위보다 작은 경우, 컨포멀하게 형성되기 어려울 수 있으며, 상기 범위보다 큰 경우, 상부의 제1 도전층(120) 내의 제1 원소가 제1 게이트 유전층(114)으로 확산되기 어려울 수 있다.
예시적인 실시예들에서, 제2 내지 제4 트랜지스터들(TR2, TR3, TR4)의 제2 내지 제4 게이트 전극층들(GE2, GE3, GE4) 중 적어도 하나도 최하부에 배치된 하부 도전층(130P)을 더 포함할 수 있다. 이 경우, 제2 내지 제4 게이트 전극층들(GE2, GE3, GE4)의 하부 도전층(130P)의 두께는 제1 게이트 전극층(GE1a)의 하부 도전층(130P)의 두께(T4)와 동일하거나 그보다 두꺼울 수 있다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도들이다. 도 4a 내지 도 4c에서는, 도 2a의 'A' 영역에 대응하는 영역을 확대하여 도시한다.
도 4a를 참조하면, 반도체 장치(100b)의 제1 게이트 전극층(GE1b)에서는, 제2 도전층(130a), 제3 도전층(142), 및 상부 도전층(144)의 형상이 도 2a의 실시예에서와 다를 수 있다.
제2 도전층(130a)은 제1 도전층(120) 상에 배치되며, U자 또는 이와 유사한 형상으로 배치되어, 굴곡진 상면을 가질 수 있으며, 도시된 것과 같이 중앙부에 수직으로 길게 오목한 영역을 가질 수 있다. 제2 도전층(130a)은 상부에서의 소정 영역이 하부에서보다 얇은 두께를 가질 수 있다. 여기에서의 두께는 제1 게이트 유전층(114)의 수직하게 연장되는 측면으로부터의 두께를 의미할 수 있다.
제3 도전층(142)은 제2 도전층(130a) 상에 배치되어, 오목한 영역을 갖는 굴곡진 상면을 가질 수 있다. 제3 도전층(142)은 제2 도전층(130a)을 따라 컨포멀하게 형성될 수 있으며, 상대적으로 좁은 공간을 갖는 제2 도전층(130a)의 하부 영역에서는 제2 도전층(130a) 사이의 공간을 채우는 형태를 가질 수 있다. 이에 따라, 제3 도전층(142)은 Y자 또는 이와 유사한 형상을 가질 수 있다. 제3 도전층(142)은 상부의 전체 폭이 하부의 전체 폭보다 큰 형상을 가질 수 있다. 여기에서, 전체 폭은 x 방향을 따라 일단에서 타단까지의 길이를 의미하며, 제3 도전층(142)의 상부 영역에서는 상부 도전층(144)을 사이에 둔 양단 사이의 길이를 의미한다.
상부 도전층(144)은 제3 도전층(142) 사이의 오목한 영역을 완전히 채울 수 있다. 상부 도전층(144)은 게이트 캡핑층(150)과 접하는 평평한 상면을 가질 수 있다. 상부 도전층(144)은 상부보다 하부에서 좁은 폭을 가질 수 있다. 실시예들에 따라, 제3 도전층(142)이 제2 도전층(130a) 사이의 공간을 완전히 채우지 않고, 이에 따라 상부 도전층(144)이 중심부에서 하부로 일부 연장된 영역을 가질 수도 있을 것이다.
이와 같은 제1 게이트 전극층(GE1b)의 제2 도전층(130a), 제3 도전층(142), 및 상부 도전층(144)의 형상은 제2 내지 제4 게이트 전극층들(GE2, GE3, GE4) 중 적어도 일부에도 적용될 수 있을 것이다. 이러한 형상은, 예를 들어, 제1 게이트 전극층(GE1b)의 길이(L5)가 도 2a의 실시예에서의 길이(L1)보다 상대적으로 작거나, 제1 게이트 전극층(GE1b)을 이루는 층들 중 적어도 일부의 두께가 상대적으로 두꺼운 경우에 적용될 수 있다.
도 4b를 참조하면, 반도체 장치(100c)의 제1 게이트 전극층(GE1c)은, 도 2a의 실시예에서와 달리, 최상부에 배치되는 최상부 도전층(146)을 더 포함할 수 있다.
최상부 도전층(146)은 상부 도전층(144) 사이의 공간을 채우도록 배치될 수 있다. 최상부 도전층(146)은 상부 도전층(144)과 다른 물질을 포함할 수 있으며, 예를 들어, TiN, TaN, W, WCN, 또는 이들의 조합을 포함할 수 있다. 다만, 최상부 도전층(146)은 반드시 금속 물질로 이루어져야하는 것은 아니며, 실시예들에 따라, 폴리실리콘과 같은 반도체 물질로 이루어질 수도 있다.
이와 같은 제1 게이트 전극층(GE1c)의 구조는 제2 내지 제4 게이트 전극층들(GE2, GE3, GE4) 중 적어도 일부에도 적용될 수 있을 것이다. 이러한 구조는, 예를 들어, 제1 게이트 전극층(GE1c)의 길이(L6)가 도 2a의 실시예에서의 길이(L1)보다 상대적으로 크거나, 제1 게이트 전극층(GE1c)을 이루는 층들 중 적어도 일부의 두께가 상대적으로 얇은 경우에 적용될 수 있다. 예시적인 실시예들에서, 상부 도전층(144) 상에 배치되는 도전층들의 개수는 다양하게 변경될 수 있을 것이다.
도 4c를 참조하면, 반도체 장치(100d)에서, 게이트 캡핑층(150d)은 아래로 볼록한 굴곡진 하면을 가질 수 있다. 이에 따라, 제1 게이트 전극층(GE1)도 굴곡진 상면을 가질 수 있다. 또한, 게이트 캡핑층(150d)은 게이트 스페이서층들(119)도 일부 리세스하도록 배치될 수 있다. 이와 같이, 예시적인 실시예들에서, 게이트 캡핑층(150d)의 형상, 폭, 및 깊이는 다양하게 변경될 수 있을 것이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 5를 참조하면, 반도체 장치(100e)는 제5 내지 제8 영역들(R5, R6, R7, R8)을 갖는 기판(101), 활성 핀들(105), 소스/드레인 영역들(170), 인터페이스층들(112), 제2 및 제3 게이트 유전층들(115, 116), 게이트 스페이서층들(119), 및 제5 내지 제8 게이트 전극층들(GE5, GE6, GE7, GE8)을 포함할 수 있다. 반도체 장치(100e)는, 소자 분리층들(107), 게이트 캡핑층(150) 및 층간 절연층(190)을 더 포함할 수 있다. 이하에서, 도 1 내지 도 2b를 참조하여 상술한 설명과 중복되는 설명은 생략한다.
반도체 장치(100e)는 서로 교차하는 활성 핀들(105)과 제5 내지 제8 게이트 전극층들(GE5, GE6, GE7, GE8)을 중심으로 배치되는 제5 내지 제8 트랜지스터들(TR5, TR6, TR7, TR8)을 포함할 수 있다. 예를 들어, 제5 내지 제8 트랜지스터들(TR5, TR6, TR7, TR8)은 모두 n형 MOSFET일 수 있다. 이에 따라, 활성 핀들(105)은 p형 불순물들을 포함할 수 있다. 제5 내지 제8 트랜지스터들(TR5, TR6, TR7, TR8)은 서로 다른 문턱 전압 하에 구동되는 트랜지스터들일 수 있다. 예시적인 실시예들에서, 도 1 내지 도 4를 참조하여 상술한 반도체 장치들(100, 100a, 100b, 100c, 100d)은 반도체 장치(100e)의 제5 내지 제8 트랜지스터들(TR5, TR6, TR7, TR8) 중 적어도 하나를 더 포함할 수 있다.
제5 트랜지스터(TR5)는 제3 게이트 유전층(116) 및 제5 게이트 전극층(GE5)을 포함하고, 제6 트랜지스터(TR6)는 제2 게이트 유전층(115) 및 제6 게이트 전극층(GE6)을 포함할 수 있다. 제7 트랜지스터(TR7)는 제3 게이트 유전층(116) 및 제7 게이트 전극층(GE7)을 포함하고, 제8 트랜지스터(TR8)는 제2 게이트 유전층(115) 및 제8 게이트 전극층(GE8)을 포함할 수 있다. 제5 내지 제8 게이트 전극층들(GE5, GE6, GE7, GE8)은 채널 방향, 즉 x 방향을 따라, 실질적으로 동일한 길이를 가질 수 있다. 상기 길이는 도 1의 제1 내지 제4 길이(L1, L2, L3, L4)와 실질적으로 동일하거나 유사할 수 있다.
제5 게이트 전극층(GE5)은 제3 게이트 유전층(116)으로부터 순차적으로 적층되는 제5 도전층(130c), 제3 도전층(142), 및 상부 도전층(144)을 포함할 수 있다. 제6 게이트 전극층(GE6)은 제2 게이트 유전층(115)으로부터 순차적으로 적층되는 제5 도전층(130c), 제3 도전층(142), 및 상부 도전층(144)을 포함할 수 있다. 즉, 제5 및 제6 게이트 전극층들(GE5, GE6)은 실질적으로 서로 동일한 구조를 가질 수 있다. 제7 게이트 전극층(GE7)은 제3 게이트 유전층(116)으로부터 순차적으로 적층되는 제6 도전층(130d), 제3 도전층(142), 및 상부 도전층(144)을 포함할 수 있다. 제8 게이트 전극층(GE8)은 제2 게이트 유전층(115)으로부터 순차적으로 적층되는 제6 도전층(130d), 제3 도전층(142), 및 상부 도전층(144)을 포함할 수 있다. 즉, 제7 및 제8 게이트 전극층들(GE7, GE8)은 실질적으로 서로 동일한 구조를 가질 수 있다.
제5 도전층(130c) 및 제6 도전층(130d)은, 도 2b의 실시예의 제1 도전층(120)의 제1 일함수보다 큰 제2 일함수를 가질 수 있으며, 예를 들어 금속 원소를 함유하는 층일 수 있다. 제5 도전층(130c) 및 제6 도전층(130d)은 동일한 물질로 이루어지면서 두께가 서로 다른 층일 수 있다. 제5 도전층(130c) 및 제6 도전층(130d)은 도 2b의 실시예의 제2 도전층(130a) 및 제4 도전층(130b)과도 동일한 물질로 이루어지면서 두께가 서로 다른 층일 수 있다. 예를 들어, 제5 도전층(130c) 및 제6 도전층(130d)은 TiN, TaN, W, WCN, 또는 이들의 조합을 포함할 수 있다.
제5 도전층(130c) 및 제6 도전층(130d)은 제2 및 제3 게이트 유전층들(115, 116) 상에 컨포멀하게 배치될 수 있다. 제5 도전층(130c)의 두께(T5)는 제6 도전층(130d)의 두께(T6)보다 작을 수 있다. 제6 도전층(130d)의 두께(T6)는 도 2b의 제4 도전층(130b)의 두께(T3)보다 작을 수 있다.
제5 내지 제8 트랜지스터들(TR5, TR6, TR7, TR8)은 서로 다른 문턱 전압을 가질 수 있으며, 이에 따라 서로 다른 동작 전압을 가질 수 있다. 제5 트랜지스터(TR5)는 가장 작은 문턱 전압 및 동작 전압을 가질 수 있으며, 제6 트랜지스터(TR6)는 제5 트랜지스터(TR5)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다. 또한, 제7 트랜지스터(TR7)는 제6 트랜지스터(TR6)보다 큰 문턱 전압 및 동작 전압을 가질 수 있으며, 제8 트랜지스터(TR8)는 제7 트랜지스터(TR7)보다 큰 문턱 전압 및 동작 전압을 가질 수 있다. 이와 같은 제5 내지 제8 트랜지스터들(TR5, TR6, TR7, TR8) 사이에서의 문턱 전압 및 동작 전압의 차이는, 제5 내지 제8 게이트 전극층들(GE5, GE6, GE7, GE8)의 구조의 차이 및 제2 및 제3 게이트 유전층들(115, 116)의 물질의 차이에 의한 것일 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 7a 내지 도 7k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 6 및 도 7a를 참조하면, 제1 내지 제4 영역들(R1, R2, R3, R4)을 갖는 기판(101)을 패터닝하여 활성 영역인 활성 핀들(105), 희생 게이트 구조물들(180), 및 소스/드레인 영역들(170)을 형성할 수 있다(S110). 또한, 본 단계에서, 게이트 스페이서층들(119) 및 층간 절연층(190)도 형성할 수 있다.
제1 내지 제4 영역들(R1, R2, R3, R4)은 p형 MOSFET 영역일 수 있으며, 기판(101)은 도전 영역, 예를 들어 불순물이 도핑된 웰 구조들을 포함할 수 있다. 활성 핀들(105)은 소자 분리층들(107)(도 2b 참조)을 형성함으로써 정의될 수 있으며, 기판(101)으로부터 돌출된 형상을 가질 수 있다. 활성 핀들(105)은 불순물 영역들을 포함할 수 있으며, 예를 들어, n형 불순물 영역들을 포함할 수 있다.
희생 게이트 구조물들(180)은 후속 공정을 통해 도 2a와 같이 인터페이스층들(112), 제1 내지 제3 게이트 유전층들(114, 115, 116), 및 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)이 배치되는 영역에 형성될 수 있다. 희생 게이트 구조물(180)은 희생 게이트 절연층(182), 희생 게이트 전극층(185), 및 희생 게이트 캡핑층(186)을 포함할 수 있다. 희생 게이트 절연층(182) 및 희생 게이트 캡핑층(186)은 절연층일 수 있으며, 희생 게이트 전극층(185)은 도전층일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 희생 게이트 절연층(182)은 실리콘 산화물을 포함할 수 있으며, 희생 게이트 전극층(185)은 폴리실리콘을 포함할 수 있고, 희생 게이트 캡핑층(186)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
게이트 스페이서층들(119)은 희생 게이트 구조물(180)의 양 측벽에 형성될 수 있다. 게이트 스페이서층들(119)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
소스/드레인 영역들(170)은 게이트 스페이서층들(119)의 양측에서 활성 핀들(105)의 일부를 제거한 후 리세스된 활성 핀들(105) 상에 형성할 수 있다. 소스/드레인 영역들(170)은, 예를 들어 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 형성할 수 있다. 소스/드레인 영역들(170)은 불순물들이 도핑된 반도체 물질, 예를 들어, Si, SiGe, 또는 SiC을 포함할 수 있다. 특히, 소스/드레인 영역들(170)은 p형 불순물들을 포함할 수 있다. 불순물들은 소스/드레인 영역들(170)의 형성 중에 인-시추(in-situ)로 도핑되거나, 성장 후에 별도로 주입될 수 있다. 소스/드레인 영역들(170)은 성장 과정에서 결정학적으로 안정적인 면을 따라 성장되어 도시되지 않은 방향을 따른 단면이 오각형, 육각형 또는 이와 유사한 형상을 가질 수 있으나, 이에 한정되지는 않는다.
층간 절연층(190)은 희생 게이트 구조물들(180) 및 소스/드레인 영역들(170)을 덮도록 절연 물질을 증착한 후, 평탄화 공정을 통해 희생 게이트 구조물들(180)의 상면이 노출되도록 함으로써 형성될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
도 6 및 도 7b를 참조하면, 희생 게이트 구조물들(180)을 제거할 수 있으며, 이에 의해 개구부들(OP)이 형성될 수 있다(S120).
희생 게이트 구조물들(180)은 하부의 소자 분리층들(107) 및 활성 핀들(105)에 대하여 선택적으로 제거되어, 소자 분리층들(107), 활성 핀들(105), 및 게이트 스페이서층들(119)을 노출시키는 개구부(OP)가 형성될 수 있다. 희생 게이트 구조물(180)의 제거 공정은, 건식 식각 공정 및 습식 식각 공정 중 적어도 하나를 이용할 수 있다.
도 6 및 도 7c를 참조하면, 개구부들(OP) 내에 인터페이스층(112), 제1 예비 게이트 유전층(114P), 및 제2 및 제3 게이트 유전층들(115, 116)을 형성할 수 있다(S130).
인터페이스층(112)은 제1 내지 제4 영역들(R1, R2, R3, R4)에서 실질적으로 동일한 두께로 형성될 수 있다. 인터페이스층(112)은 개구부(OP)의 저면으로 노출되는 활성 핀들(105)의 상면 상에 형성될 수 있다. 실시예들에 따라, 인터페이스층(112)은 활성 핀들(105)의 일부를 산화시켜 형성할 수도 있다.
제1 예비 게이트 유전층(114P) 및 제2 및 제3 게이트 유전층들(115, 116)은 제1 내지 제4 영역들(R1, R2, R3, R4)에서 실질적으로 동일한 두께로 형성될 수 있다. 제1 예비 게이트 유전층(114P) 및 제2 및 제3 게이트 유전층들(115, 116)은 개구부(OP)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 본 단계에서, 제1 예비 게이트 유전층(114P)은 제2 게이트 유전층(115)을 이루는 유전체 물질과 동일한 물질로 형성될 수 있다. 제3 게이트 유전층(116)은 제2 게이트 유전층(115)을 이루는 유전체 물질을 증착한 후, 별도의 공정을 통해 제2 원소를 주입함으로써 형성될 수 있다.
인터페이스층(112), 제1 예비 게이트 유전층(114P), 및 제2 및 제3 게이트 유전층들(115, 116)은 원자층 증착(Atomic Layer Deposition, ALD), 화학 기상 증착(Chemical Vapor Deposition, CVD), 또는 물리 기상 증착(Physical Vapor Deposition, PVD) 공정을 이용하여 형성할 수 있다. 제1 예비 게이트 유전층(114P) 및 제2 및 제3 게이트 유전층들(115, 116)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 예를 들어, 제1 예비 게이트 유전층(114P) 및 제2 게이트 유전층(115)은 하프늄 산화물(HfO2)을 포함하고, 제3 게이트 유전층(116)은 란탄 하프늄 산화물(LaHfxOy)을 포함할 수 있다.
도 6 및 도 7d를 참조하면, 제2 내지 제4 영역들(R2, R3, R4)에서 개구부들(OP) 내에 하부 도전층(130P)을 형성할 수 있다(S140).
하부 도전층(130P)은 기판(101) 상의 전체에 증착된 후, 제1 영역(R1)에서 선택적으로 제거되어, 제2 내지 제4 영역들(R2, R3, R4)에만 잔존할 수 있다. 하부 도전층(130P)은 후속의 열처리 공정 시에, 제1 예비 게이트 유전층(114P) 및 제2 및 제3 게이트 유전층들(115, 116)의 재성장을 방지할 수 있다.
하부 도전층(130P)은 후속에서 형성되는 제2 도전층(130a) 및/또는 제4 도전층(130b)과 동일한 물질로 이루어질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 하부 도전층(130P)은 TiN, TaN, W, WCN, 또는 이들의 조합을 포함할 수 있다. 하부 도전층(130P)은 예를 들어, 약 10 Å 내지 약 20 Å의 범위의 두께를 가질 수 있다.
도 3의 실시예의 경우, 본 단계에서 하부 도전층(130P)을 상대적으로 얇은 두께로 제1 내지 제4 영역들(R1, R2, R3, R4)에 형성한 후, 도 7f를 참조하여 하기에 설명하는 열처리 단계 전에 제2 내지 제4 영역들(R2, R3, R4)에서 제1 도전층(120)을 제거함으로써 제조될 수 있다. 또는, 본 단계에서 하부 도전층(130P)을 제1 영역(R1)에는 상대적으로 얇은 두께로 형성함으로써 제조될 수 있다.
도 6 및 도 7e를 참조하면, 개구부들(OP) 내에 제1 도전층(120)을 형성할 수 있다(S150).
제1 도전층(120)은 제1 내지 제4 영역들(R1, R2, R3, R4) 전체에 형성될 수 있다. 제1 도전층(120)은 최종적으로 제1 게이트 유전층(114) 내에 포함되는 제1 원소를 함유한 층일 수 있다. 상기 제1 원소는 알루미늄(Al), 탄탈륨(Ta), 텅스텐(W), 망간(Mn), 크롬(Cr), 루테늄(Ru), 백금(Pt), 갈륨(Ga), 게르마늄(Ge), 및 금(Au) 중 적어도 하나를 포함할 수 있다. 제1 도전층(120)은 예를 들어, 약 10 Å 내지 약 20 Å의 범위의 두께를 가질 수 있다.
도 6 및 도 7f를 참조하면, 열처리용 희생층(SL)을 형성한 후, 열처리 공정을 수행할 수 있다(S160).
열처리용 희생층(SL)은 제1 내지 제4 영역들(R1, R2, R3, R4) 전체에 형성될 수 있다. 열처리용 희생층(SL)은 예를 들어, 폴리실리콘일 수 있다. 열처리용 희생층(SL)을 형성하고 열처리 공정을 수행함으로써 인터페이스층(112) 등의 재성장을 방지할 수 있으며, 열처리 공정에 의해 제1 예비 게이트 유전층(114P) 및 제2 및 제3 게이트 유전층들(115, 116) 내의 공공(vacancy)을 제거할 수 있다.
열처리 공정은 예를 들어, 약 800 ℃ 내지 1000 ℃의 온도에서 수행될 수 있다. 열처리 공정에 의해, 제1 영역(R1)에서는 제1 도전층(120) 내의 상기 제1 원소가 제1 예비 게이트 유전층(114P)으로 확산될 수 있다. 이에 의해, 제1 예비 게이트 유전층(114P)은 상기 제1 원소를 포함하는 제1 게이트 유전층(114)이 될 수 있다. 제2 내지 제4 영역들(R2, R3, R4)의 경우, 하부 도전층(130P)으로 인하여, 제1 도전층(120) 내의 상기 제1 원소가 제2 및 제3 게이트 유전층들(115, 116) 내로 확산되지 않을 수 있다. 따라서, 도 7d를 참조하여 상술한 하부 도전층(130P)의 형성 공정에서, 하부 도전층(130P)의 두께는, 열처리 온도, 상기 제1 원소의 종류 등을 고려하여 상기 제1 원소의 확산을 방지할 수 있는 범위 내에서 선택될 수 있다.
도 6 및 도 7g를 참조하면, 열처리용 희생층(SL)을 제거한 후, 제2 내지 제4 영역들(R2, R3, R4)에서 제1 도전층(120) 및 하부 도전층(130P)을 제거할 수 있다(S170).
열처리용 희생층(SL)은 예를 들어, 습식 식각 공정에 의해 제1 도전층(120)에 대하여 선택적으로 제거될 수 있다. 제1 도전층(120) 및 하부 도전층(130P)은 제1 영역(R1) 상에 별도의 마스크층을 형성한 후, 제2 내지 제4 영역들(R2, R3, R4)에서만 제거될 수 있다. 따라서, 제1 영역(R1)에는 제1 도전층(120)이 잔존할 수 있다. 실시예들에 따라, 본 단계에서, 층간 절연층(190) 상의 제1 내지 제3 유전층들(114, 115, 116)도 함께 제거될 수 있다.
도 6 및 도 7h를 참조하면, 제1 내지 제3 영역들(R1, R2, R3)에 제2 도전층(130a)의 제1 층(132)을 형성할 수 있다(S180).
제1 층(132)은 후속 공정을 통해 제2 도전층(130a)의 일부를 이루는 층일 수 있다. 하기에 도 7i를 참조하여 설명되는 제2 내지 제4 층들(134, 136, 138)을 포함하여, 제1 내지 제4 층들(132, 134, 136, 138)은 모두 동일한 물질일 수 있다. 제2 도전층(130a)은 최종적으로 제1 내지 제4 층들(132, 134, 136, 138)로 이루어질 수 있다. 제1 층(132)은 제1 내지 제4 영역들(R1, R2, R3, R4) 전체에 증착된 후, 제4 영역(R4)에서만 제거될 수 있다.
도 6 및 도 7i를 참조하면, 제2 도전층(130a)의 제2 내지 제4 층들(134, 136, 138)을 순차적으로 형성할 수 있다(S190).
제2 내지 제4 층들(134, 136, 138)은 제2 도전층(130a)의 일부 및 제4 도전층(130b)을 이루는 층일 수 있다. 제2 내지 제4 층들(134, 136, 138)은 제1 내지 제4 영역들(R1, R2, R3, R4) 전체에 형성될 수 있다. 제2 내지 제4 층들(134, 136, 138) 각각의 두께는 제1 층(132)의 두께와 동일하거나 유사할 수 있으며, 도시된 두께에 한정되지 않고 실시예들에서 다양하게 변경될 수 있다. 제1 내지 제4 층들(132, 134, 136, 138)은 서로 동일 물질일 수 있으며, 이에 따라 사이의 계면들이 구분되지 않을 수 있다.
본 단계에 의해, 제1 내지 제3 영역들(R1, R2, R3)에서는, 제1 내지 제4 층들(132, 134, 136, 138)을 포함하는 제2 도전층(130a)이 형성되고, 제4 영역(R4)에서는 제2 내지 제4 층들(134, 136, 138)을 포함하는 제4 도전층(130b)이 형성될 수 있다.
도 4a의 실시예의 경우, 본 단계에서, 제2 내지 제4 층들(134, 136, 138) 중 일부를 형성한 후, 개구부(OP)의 상부로부터 소정 깊이로 증착한 층들을 제거하고, 제2 내지 제4 층들(134, 136, 138) 중 나머지층들을 증착함으로써 형성될 수 있다. 도 5의 실시예의 경우, 본 단계에서, 제2 내지 제4 층들(134, 136, 138) 중 세 개의 층들을 제5 및 제6 영역들(R5, R6)에 형성하고, 제2 내지 제4 층들(134, 136, 138) 중 두 개의 층들을 제7 및 제8 영역들(R7, R8)에 형성함으로써 제조될 수 있다.
도 6 및 도 7j를 참조하면, 제3 도전층(142) 및 상부 도전층(144)을 순차적으로 형성할 수 있다(S200).
제3 도전층(142)은 제2 도전층(130a) 및 제4 도전층(130b)보다 작은 일함수를 갖는 물질로 형성될 수 있다. 예를 들어, 제3 도전층(142)은 TiAl, TiAlC, TiAlN, 또는 이들의 조합을 포함할 수 있다. 상부 도전층(144)은 제3 도전층(142)과 상이한 물질로 이루어질 수 있으며, 예를 들어, TiN, TaN, 또는 이들의 조합을 포함할 수 있다. 제3 도전층(142) 및 상부 도전층(144)에 의해 개구부들(OP)이 완전히 채워질 수 있다.
예시적인 실시예들에서, 본 단계에서 상부 도전층(144) 상에 도전층이 더 형성될 수도 있다. 다만, 상기 도전층은 증착되었다가 도 7k를 참조하여 하기에 설명하는 공정 단계에서 제거되어 잔존하지 않거나, 개구부들(OP) 내에 증착되어 도 4b의 실시예의 반도체 장치(100c)를 이룰 수 있다.
도 7k를 참조하면, 제1 도전층(120), 제2 도전층(130a), 제4 도전층(130b), 제3 도전층(142), 및 상부 도전층(144)의 상부 일부를 제거할 수 있다.
먼저, 층간 절연층(190) 상에서 제1 도전층(120), 제2 도전층(130a), 제4 도전층(130b), 제3 도전층(142), 및 상부 도전층(144)을 제거할 수 있다. 제1 내지 제3 게이트 유전층들(114, 115, 116)도 본 단계에서 층간 절연층(190) 상에서 제거될 수 있다. 상기 제거 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정과 같은 평탄화 공정을 이용할 수 있다. 본 단계에 의해, 제1 도전층(120), 제2 도전층(130a), 제4 도전층(130b), 제3 도전층(142), 및 상부 도전층(144)은 개구부들(OP) 내에만 잔존할 수 있다.
다음으로, 제1 내지 제3 게이트 유전층들(114, 115, 116), 제1 도전층(120), 제2 도전층(130a), 제4 도전층(130b), 제3 도전층(142), 및 상부 도전층(144)을 층간 절연층(190)의 상면으로부터 소정 깊이만큼 제거하여 리세스 영역들(RE)을 형성할 수 있다. 예시적인 실시예들에서, 리세스 영역들(RE)의 깊이는 제1 내지 제4 영역들(R1, R2, R3, R4)에서 실질적으로 동일할 수 있다. 또는, 리세스 영역들(RE)의 깊이는 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)의 물질들에 따라 식각율의 차이가 발생하여 서로 다를 수 있다. 본 단계에 의해, 제1 내지 제4 영역들(R1, R2, R3, R4)에 최종적으로 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4)이 형성될 수 있다.
도 4c의 실시예의 경우, 본 단계에서 형성되는 리세스 영역들(RE)의 형상을 제어함으로써 제조될 수 있다.
다음으로, 도 2a를 함께 참조하면, 제1 내지 제4 게이트 전극층들(GE1, GE2, GE3, GE4) 상에 리세스 영역들(RE)을 채우는 게이트 캡핑층들(150)을 형성할 수 있다(S220). 이에 의해, 최종적으로 도 1 내지 도 2b의 제1 내지 제4 트랜지스터들(TR1, TR2, TR3, TR4)이 형성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100a, 100b, 100c, 100d, 100e: 반도체 장치
101: 기판 105: 활성 핀
107: 소자 분리층 112: 인터페이스층
114: 제1 게이트 유전층 115; 제2 게이트 유전층
116: 제3 게이트 유전층 119: 게이트 스페이서층
120: 제1 도전층 130a: 제2 도전층
130b: 제4 도전층 142: 제3 도전층
144: 배리어 금속층 150: 게이트 캡핑층
170: 소스/드레인 영역 180: 희생 게이트 구조물
190: 층간 절연층

Claims (10)

  1. 제1 내지 제4 영역들을 갖는 기판;
    상기 제1 영역 상에 배치되며, 순서대로 적층된 제1 게이트 유전층, 제1 도전층, 제2 도전층, 및 제3 도전층을 포함하는 제1 게이트 구조물;
    상기 제2 영역 상에 배치되며, 순서대로 적층된 제2 게이트 유전층, 상기 제2 도전층, 및 상기 제3 도전층을 포함하는 제2 게이트 구조물;
    상기 제3 영역 상에 배치되며, 순서대로 적층된 제3 게이트 유전층, 상기 제2 도전층, 및 상기 제3 도전층을 포함하는 제3 게이트 구조물; 및
    상기 제4 영역 상에 배치되며, 순서대로 적층된 상기 제2 게이트 유전층, 제4 도전층, 및 상기 제3 도전층을 포함하는 제4 게이트 구조물을 포함하고,
    상기 제1 게이트 유전층은 상기 제2 게이트 유전층의 물질 및 제1 원소를 포함하고, 상기 제3 게이트 유전층은 상기 제2 게이트 유전층의 물질 및 제2 원소를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 도전층은 상기 제1 원소를 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 원소는 알루미늄(Al), 탄탈륨(Ta), 텅스텐(W), 망간(Mn), 크롬(Cr), 루테늄(Ru), 백금(Pt), 갈륨(Ga), 게르마늄(Ge), 및 금(Au) 중 적어도 하나를 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제2 원소는 란탄(La), 가돌리늄(Gd), 루테늄(Lu), 이트륨(Y), 및 스칸듐(Sc) 중 적어도 하나를 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 도전층 및 상기 제4 도전층은 동일한 물질을 포함하며,
    상기 제2 도전층은 제1 두께를 갖고, 상기 제4 도전층은 상기 제1 두께보다 작은 제2 두께를 갖는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 게이트 구조물을 포함하는 제1 트랜지스터, 상기 제2 게이트 구조물을 포함하는 제2 트랜지스터, 상기 제3 게이트 구조물을 포함하는 제3 트랜지스터, 및 상기 제4 게이트 구조물을 포함하는 제4 트랜지스터는 p형 MOSFET이고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 및 상기 제4 트랜지스터의 순서로 문턱 전압이 증가하는 반도체 장치.
  7. 제1 및 제2 영역을 갖는 기판;
    상기 제1 영역 상에 배치되며, 제1 게이트 유전층 및 순서대로 적층된 제1 도전층, 제2 도전층, 및 제3 도전층을 포함하는 제1 게이트 구조물; 및
    상기 제2 영역 상에 배치되며, 제2 게이트 유전층 및 순서대로 적층된 상기 제2 도전층, 및 상기 제3 도전층을 포함하는 제2 게이트 구조물을 포함하고,
    상기 제1 게이트 유전층 및 상기 제1 도전층은 제1 원소를 포함하고, 상기 제1 원소는 상기 제2 도전층 및 상기 제2 게이트 유전층에 포함되지 않는 원소인 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 게이트 구조물은 상기 제1 게이트 유전층과 상기 제1 도전층의 사이에 배치된 하부 도전층을 더 포함하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 제2 게이트 유전층은 제2 원소를 더 포함하고, 상기 제2 원소는 상기 제1 게이트 유전층에 포함되지 않는 원소인 반도체 장치.
  10. 제1 및 제2 영역을 갖는 기판;
    상기 제1 영역 상에 순서대로 적층되며, 제1 유전체 및 상기 제1 유전체 내에 도핑된 제1 원소를 포함하는 제1 게이트 유전층, 상기 제1 원소를 포함하는 금속인 제1 도전층, 및 제2 도전층을 포함하는 제1 게이트 구조물; 및
    상기 제2 영역 상에 순서대로 적층되며, 상기 제1 유전체를 포함하는 제2 게이트 유전층 및 제3 도전층을 포함하는 제2 게이트 구조물을 포함하고,
    상기 제2 도전층 및 상기 제3 도전층은 동일한 물질을 포함하며, 상기 제3 도전층의 두께는 상기 제2 도전층의 두께와 동일하거나 그보다 작은 반도체 장치.
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