KR20220046035A - 반도체 장치 - Google Patents

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KR20220046035A
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transistors
circuit
semiconductor device
disposed
threshold voltage
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KR1020200128726A
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강병곤
유태준
양승현
이달희
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 복수의 전원 라인, 제1 문턱 전압을 갖는 복수의 제1 트랜지스터를 포함하는 회로들을 포함하는 제1 영역, 및 상기 제1 문턱 전압보다 큰 제 2 문턱 전압을 갖는 복수의 제2 트랜지스터를 포함하는 회로들을 포함하는 제2 영역을 포함하고, 상기 복수의 전원 라인 중 하나는 상기 제1 영역과 상기 제2 영역 사이에 배치되고, 상기 제1 영역은 멀티플렉서 회로의 적어도 일부를 포함하는 제1 회로, 클럭 버퍼, 및 데이터 경로 상에 배치되는 제1 래치 회로를 포함하고, 상기 제2 영역은 상기 멀티플렉서 회로의 나머지 일부를 포함하는 제2 회로 및 피드백 경로 상에 배치되는 제2 래치 회로를 포함하며, 상기 제1 회로와 상기 제2 회로는 상기 제1 방향에서 동일한 위치에 배치될 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 장치에서 동작 속도를 유지하면서 전력 소모를 감소시킬 수 있고, 나아가 레이아웃을 이용하여 반도체 장치의 집적도를 높이면서 성능을 향상시킬 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드 반도체 장치 등으로 구분된다. 최근 반도체 공정이 미세화됨에 따라, 반도체 칩 설계에 있어서 플립플롭과 같은 반도체 기억 장치의 동작 특성들에 대한 요구가 증가하고 있다. 다만, 전력 소모를 감소시키기 위한 동작 특성과 동작 속도를 개선하기 위한 동작 특성은 서로 상보적인 관계를 갖고, 나아가 두 동작 특성을 균형 있게 조절하고자 하는 경우에도 반도체 장치를 최대로 활용하기 어렵다는 문제가 발생하고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 서로 다른 문턱 전압을 갖는 트랜지스터들을 포함하는 반도체 장치의 레이아웃을 이용하여, 동작 속도는 비슷한 수준으로 유지하면서 전력 소모를 감소시키고, 나아가 향상된 성능의 반도체 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 복수의 전원 라인, 제1 문턱 전압을 갖는 복수의 제1 트랜지스터를 포함하는 회로들을 포함하는 제1 영역, 및 상기 제1 문턱 전압보다 큰 제 2 문턱 전압을 갖는 복수의 제2 트랜지스터를 포함하는 회로들을 포함하는 제2 영역을 포함하고, 상기 복수의 전원 라인 중 하나는 상기 제1 영역과 상기 제2 영역 사이에 배치되고, 상기 제1 영역은 멀티플렉서 회로의 적어도 일부를 포함하는 제1 회로, 클럭 버퍼, 및 데이터 경로 상에 배치되는 제1 래치 회로를 포함하고, 상기 제2 영역은 상기 멀티플렉서 회로의 나머지 일부를 포함하는 제2 회로 및 피드백 경로 상에 배치되는 제2 래치 회로를 포함하며, 상기 제1 회로와 상기 제2 회로는 상기 제1 방향에서 동일한 위치에 배치된다.
본 발명의 일 실시예에 따른 반도체 장치는, 데이터 신호가 입력되는 제1 회로 및 스캔 입력 신호가 입력되는 제2 회로를 포함하는 스캔 회로, 데이터 경로 상에 배치되는 제3 회로 및 피드백 경로 상에 위치하는 제4 회로를 포함하는 래치 회로를 포함하고, 상기 제1 회로 및 상기 제3 회로는 복수의 제1 트랜지스터를 포함하고, 상기 제2 회로 및 상기 제4 회로는 상기 복수의 제1 트랜지스터의 제1 문턱 전압보다 큰 제2 문턱 전압을 갖는 복수의 제2 트랜지스터를 포함하며, 상기 복수의 제1 트랜지스터와 상기 복수의 제2 트랜지스터는 제1 방향으로 연장된 전원 라인을 기준으로 구분되어 배치되고, 상기 제1 회로의 상기 제1 방향의 일측에 제1 더미 영역이 배치되고, 상기 제4 회로의 타측에 제2 더미 영역이 배치되며, 상기 제1 회로와 상기 제2 회로의 제1 공통 노드는 상기 전원 라인을 상기 제1 방향에 수직한 제2 방향으로 가로지르는 제1 활성 컨택에 의해 연결한다.
본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향으로 평행하게 연장되는 제1 전원 라인, 제2 전원 라인, 및 제3 전원 라인, 제1 특성을 갖는 복수의 제1 트랜지스터를 포함하고, 상기 제1 전원 라인 및 상기 제2 전원 라인 사이에 배치되는 제1 영역, 및 상기 제1 특성과 다른 제2 특성을 갖는 복수의 제2 트랜지스터를 포함하고, 상기 제2 전원 라인 및 상기 제3 전원 라인 사이에 배치되는 제2 영역을 포함하고, 상기 제1 전원 라인과 상기 제2 전원 라인 사이의 간격은 상기 제2 전원 라인과 상기 제3 전원 라인 사이의 간격보다 크고, 상기 복수의 제1 트랜지스터를 포함하는 회로들은 임계 경로(critical path) 상에 위치하고, 상기 제1 특성 및 상기 제2 특성은 트랜지스터의 문턱 전압, 상기 트랜지스터를 포함하는 게이트 사이의 간격, 및 상기 트랜지스터 및 상기 게이트를 포함하는 셀의 높이 중 적어도 하나를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 레이아웃 상 구분된 영역에 서로 다른 문턱 전압을 갖는 트랜지스터들을 배치할 수 있다. 이에 따라, 동작 속도는 유지하면서 누설 전류를 감소시켜 반도체 장치의 전력 소모를 감소시킬 수 있다. 또한, 레이아웃 상 구분된 영역들의 구조를 다르게 함으로써, 반도체 장치의 집적도를 높이면서 성능을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본　발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도　2 및 도 3은　본 발명의 일 실시예에 따른 반도체 장치의 회로도이다.
도　4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃을 간단하게 나타낸 블록도이다.
도　5a 내지 도 5d는　본 발명의 일 실시예에 따른 반도체 장치에 포함된 소자들의 회로도이다.
도　6은　본 발명의 일 실시예에 따른 반도체 장치의 회로도이다.
도　7 내지 도 10은　본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다.
도　11 및 도 12는 본 발명의 일 실시예에 따른 반도체 장치에 포함된 트랜지스터들의 배치를 설명하기 위한 도면이다.
도　13 및 도 14는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도　15 내지 도 16b는 본 발명의 일 실시예들에 따른 반도체 장치에서, 문턱 전압에 따른 PMOS 트랜지스터의 단면도들이다.
도　17 내지 도 18b는　본 발명의 일 실시예들에 따른 반도체 장치에서, 문턱 전압에 따른 NMOS 트랜지스터들의 단면도들이다.
도　19 내지 도 21은　본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도　22는　본 발명의 일 실시예에 따른 반도체 장치에서, 영역간의 간격이 다른 경우의 레이아웃도이다.
도 23은 도 22에 도시된 반도체 장치에 포함된 트랜지스터들의 배치를 설명하기 위한 도면들이다.
도 24 및 도 25는 도 22에 도시된 반도체 장치를 설명하기 위한 단면도들이다.
도 26은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 반도체 장치의 개략적인 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본　발명의 일 실시예에 따른 반도체 장치의 블록도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 장치의 회로도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 스캔 회로(100), 마스터 래치 회로(200), 및 슬레이브 래치 회로(300)를 포함할 수 있다. 일례로, 본 발명의 일 실시예에 따른 반도체 장치(1)는 플립플롭(Flip Flop)일 수 있다. 예컨대, 본 발명의 일 실시예에 따른 반도체 장치(1)는 마스터-슬레이브 플립플롭(Master-Slave Flip Flop)을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)에서, 스캔 회로(100)는 데이터 신호(D), 스캔 인에이블 신호(SE) 및 스캔 입력 신호(SI)를 제공받고, 제어 신호에 따라 데이터 신호(D)와 스캔 입력 신호(SI) 중 어느 하나를 출력할 수 있다.
데이터 신호(D)는 반도체 칩의 일반 동작(normal operation) 시 입력되는 정상적인 데이터 신호이며, 스캔 입력 신호(SI)는 반도체 칩의 테스트 동작 시 본 발명의 일 실시예에 따른 반도체 장치(1)를 시험하기 위한 테스트 신호일 수 있다. 스캔 인에이블 신호(SE)는 반도체 장치(1)가 스캔 입력 신호(SI)를 출력하도록 명령하는 신호일 수 있다.
일례로, 스캔 회로(100)는 스캔 인에이블 신호(SE)가 로직 하이 값을 가질 때 스캔 입력 신호(SI)를 출력할 수 있다. 한편, 스캔 인에이블 신호(SE)가 로직 로우 값을 가질 때는 데이터 신호(D)를 노드로 출력할 수 있다.
한편, 스캔 회로(100)는 3개의 인버터를 포함할 수 있다. 일례로, 데이터 신호(D)를 출력하는 인버터와 스캔 입력 신호(SI)를 출력하는 인버터는 다른 인버터일 수 있다. 일례로, 본 발명의 일 실시예에 따른 반도체 장치(1)에 포함된 스캔 회로(100)는 멀티플렉서 회로(110) 또는 복수의 전송 게이트 등을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)는 2개의 래치 회로를 포함할 수 있으며, 일례로 2개의 래치 회로는 각각 마스터 래치 회로(200) 및 슬레이브 래치 회로(300)일 수 있다. 마스터 래치 회로(200)는 스캔 회로(100)에서 출력된 데이터 신호(D)를 저장하고, 이를 출력할 수 있다. 일례로, 마스터 래치 회로(200)는 제1 클럭 신호(bclk) 및 제1 클럭 신호(bclk)가 반전된 제2 클럭 신호(nclk)에 기초하여 입력된 데이터 신호(D)를 출력할 수 있다.
한편, 슬레이브 래치 회로(300)는 마스터 래치 회로(200)에서 출력된 데이터 신호(D)를 저장하고, 제1 클럭 신호(bclk) 및 제2 클럭 신호(nclk)에 기초하여 저장한 데이터 신호(D)를 출력할 수 있다.
한편, 마스터 래치 회로(200) 및 슬레이브 래치 회로(300)는 각각 1개의 인버터(inverter)와 2개의 삼상 인버터(3-state inverter)를 포함할 수 있다. 일례로, 마스터 래치 회로(200)는 제1 인버터(221), 제1 삼상 인버터(210), 및 제2 삼상 인버터(222)를 포함할 수 있다. 한편, 슬레이브 래치 회로(300)는 제2 인버터(321), 제3 삼상 인버터(310), 및 제4 삼상 인버터(322)를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)에 포함된 마스터 래치 회로(200)에서, 제1 삼상 인버터(210)의 입력단은 스캔 회로(100)의 출력단과 연결될 수 있고, 제1 삼상 인버터(210)의 출력단은 슬레이브 래치 회로(300)의 입력단과 연결될 수 있다. 한편, 제1 인버터(221)의 입력단 및 제2 삼상 인버터(222)의 출력단은 제1 삼상 인버터(210)의 출력단과 연결될 수 있다. 제1 인버터(221)의 출력단은 제2 삼상 인버터(222)의 입력단과 연결될 수 있다.
제1 삼상 인버터(210)는 제1 클럭 신호(bclk)가 로직 로우 값을 갖고, 제2 클럭 신호(nclk)가 로직 하이 값을 가질 때, 입력 받은 데이터 신호(D)를 반전하여 출력할 수 있다. 반대로 제1 클럭 신호(bclk)가 로직 하이 값을 갖고, 제2 클럭 신호(nclk)가 로직 로우 값을 가질 때에는 제2 삼상 인버터(222)를 제1 삼상 인버터(210)의 출력단으로부터 차단할 수 있다.
제2 삼상 인버터(222)는 제1 인버터(221)에 의해 반전된 제1 삼상 인버터(210)의 출력 신호를 다시 반전하여 출력할 수 있다. 일례로, 제2 삼상 인버터(222)는 제1 클럭 신호(bclk)가 로직 하이 값을 갖고, 제2 클럭 신호(nclk)가 로직 로우 값을 가질 때, 입력 받은 반전된 제1 삼상 인버터(210)의 출력을 다시 반전하여 출력할 수 있다. 반대로 제1 클럭 신호(bclk)가 로직 로우 값을 갖고, 제2 클럭 신호(nclk)가 로직 하이 값을 가질 때에는 제1 삼상 인버터(210)를 제2 삼상 인버터(222)의 출력단으로부터 차단할 수 있다.
한편, 슬레이브 래치 회로(300)는 마스터 래치 회로(200)에 포함된 회로들과 대응하는 연결관계를 가진 회로들을 포함할 수 있다. 일례로, 슬레이브 래치 회로(300)는 마스터 래치 회로(200)의 제1 삼상 인버터(210)에 대응하는 제3 삼상 인버터(310), 제1 인버터(221)에 대응하는 제2 인버터(321), 제2 삼상 인버터(222)에 대응하는 제4 삼상 인버터(322)를 포함할 수 있다.
다만, 슬레이브 래치 회로(300)에 포함된 제3, 4 삼상 인버터(310, 322)는 각각에 대응되는 마스터 래치 회로(200)의 제1, 2 삼상 인버터(210, 222)와 반대로 동작할 수 있다.
다시 말해, 제3 삼상 인버터(310)는 제1 삼상 인버터(210)에 대응하여 마스터 래치 회로(200)의 출력단에 연결되나, 제2 삼상 인버터(222)와 동일하게 동작할 수 있다. 또한, 제4 삼상 인버터(322)는 제2 삼상 인버터(222)에 대응하여 제3 삼상 인버터(310)의 출력단에 연결되나, 제1 삼상 인버터(210)와 동일하게 동작할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)는 클럭 버퍼(11, 12), 스캔 인에이블 인버터(20), 및 출력 인버터(30)를 더 포함할 수 있다.
클럭 버퍼(11, 12)는 제3 인버터(11) 및 제4 인버터(12)를 포함할 수 있고, 클럭 신호(CK)로부터 제1 클럭 신호(bclk)와 제2 클럭 신호(nclk)를 출력할 수 있다. 일례로, 제3 인버터(11)는 클럭 신호(CK)를 입력 받아 반전하여 출력함으로써 제2 클럭 신호(nclk)를 출력할 수 있다. 한편, 제4 인버터(12)는 제2 클럭 신호(nclk)를 입력 받아 다시 반전하여 출력함으로써 제1 클럭 신호(bclk)를 출력할 수 있다.
제1 클럭 신호(bclk)는 버퍼링된 클럭 신호(CK)일 수 있으며, 제1 클럭 신호(bclk)와 클럭 신호(CK)는 상이할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 실시예에 따라 제1 클럭 신호(bclk) 및 제2 클럭 신호(nclk)는 저전력 회로를 구성하기 위해 1개의 인버터만을 포함할 수도 있다. 일례로, 1개의 인버터만을 포함하는 경우, 버퍼링되지 않은 클럭 신호와 반전된 클럭 신호를 제공하여 회로를 동작시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 장치(1)는 제5 인버터(20) 및 제6 인버터(30)를 더 포함할 수 있다. 일례로, 제5 인버터(20)는 스캔 인에이블 인버터(20)일 수 있고, 제6 인버터(30)는 출력 인버터(30)일 수 있다. 스캔 인에이블 인버터(20)는 스캔 인에이블 신호(SE)가 반전된 스캔 인에이블 신호(NSE)를 출력할 수 있다. 출력 인버터(30)는 슬레이브 래치 회로(300)에서 출력된 데이터 신호(D)를 반전시켜 출력 신호(Q)로 출력할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)에 포함된 회로들은 각각 복수의 트랜지스터를 포함할 수 있다. 일반적으로, 마스터-슬레이브 플립플롭 회로에서 사용하는 소자들은 동일한 문턱 전압(threshold voltage)을 갖는 트랜지스터일 수 있다.
한편, 반도체 장치(1)의 동작 속도를 개선하기 위해 문턱 전압이 낮은 트랜지스터를 사용할 수 있다. 다만, 문턱 전압이 낮은 트랜지스터를 사용하는 경우, 누설 전류가 증가한다는 문제가 발생할 수 있다. 반도체 공정이 미세화됨에 따라 누설 전류를 최소화할 필요가 있으므로, 서로 상충되는 동작 속도와 누설 전류간의 균형을 위한 트랜지스터의 사용이 필요할 수 있다.
도 3은　본 발명의 일 실시예에 따른 반도체 장치의 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)에서, 입력되는 신호가 이동하는 경로는 데이터 신호를 입력 받고 전달하는 데이터 경로 및 입력된 데이터 신호를 유지하는 피드백 경로로 구분할 수 있다.
일례로, 멀티플렉서 회로 중 데이터 신호(D)를 입력 받는 제1 회로(111), 클럭 버퍼 회로(10), 제1 삼상 인버터(210)를 포함하는 제1 마스터 래치 회로(210), 제3 삼상 인버터(310)를 포함하는 제1 슬레이브 래치 회로(310), 및 출력 인버터(30)는 데이터 경로 상에 배치될 수 있다.
한편, 멀티플렉서 회로 중 스캔 입력 신호(SI)를 입력 받는 제2 회로(112), 스캔 인에이블 인버터(20), 제2 마스터 래치 회로(220), 및 제2 슬레이브 래치 회로(320)는 피드백 경로 상에 배치될 수 있다. 제2 마스터 래치 회로(220)는 제1 인버터(221) 및 제2 삼상 인버터(222)를 포함할 수 있고, 제2 슬레이브 래치 회로(320)는 제2 인버터(321) 및 제4 삼상 인버터(322)를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)에서, 데이터 경로 상에 배치된 회로들은 각각 복수의 제1 트랜지스터를 포함할 수 있고, 피드백 경로 상에 배치된 회로들은 각각 복수의 제2 트랜지스터를 포함할 수 있다. 일례로, 복수의 제1 트랜지스터는 제1 문턱 전압을 가질 수 있고, 복수의 제2 트랜지스터는 제2 문턱 전압을 가질 수 있다.
반도체 장치(1)의 동작 속도는 전체 동작 중 가장 오래 걸리는 동작의 진행 경로에 해당하는 임계 경로(critical path)에 의해 결정될 수 있다. 일례로, 본 발명의 일 실시예에 따른 반도체 장치(1)의 동작 속도는 데이터 경로 상에 배치된 회로들에 의해 결정될 수 있다. 문턱 전압이 낮은 트랜지스터를 사용함으로써 반도체 장치(1)의 동작 속도를 개선할 수 있다.
다만, 전술한 바와 같이 문턱 전압이 낮은 트랜지스터를 사용하는 경우에는 누설 전류가 증가할 수 있다. 따라서, 경로에 따라 서로 다른 문턱 전압을 갖는 트랜지스터를 사용함으로써 동작 속도를 개선하면서, 누설 전류의 증가는 최소화할 수 있다. 일례로, 데이터 경로 상에 배치된 복수의 제1 트랜지스터들의 제1 문턱 전압은 피드백 경로 상에 배치된 복수의 제2 트랜지스터들의 제2 문턱 전압보다 작을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)에서, 반도체 장치(1)의 소모 전력을 감소시키고 성능을 극대화하기 위해, 데이터 경로 상에 배치된 복수의 제1 트랜지스터와 피드백 경로 상에 배치된 복수의 제2 트랜지스터는 서로 다른 특성을 가질 수 있다. 일례로, 복수의 제1 트랜지스터는 제1 특성을 가질 수 있고, 복수의 제2 트랜지스터는 제1 특성과 다른 제2 특성을 가질 수 있다. 전술한 바와 같이, 제1 특성 및 제2 특성은 트랜지스터의 문턱 전압일 수 있다.
다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 제1 특성 및 제2 특성은 트랜지스터를 포함하는 게이트 사이의 간격, 트랜지스터와 게이트를 포함하는 셀의 높이, 핀 구조체의 개수, 및 나노 시트의 길이 중 적어도 하나를 포함할 수 있다. 일례로, 반도체 장치(1)가 활성 영역들이 핀(fin) 구조의 활성 핀들을 포함하는 트랜지스터인 FinFET 소자들을 포함하는 경우, 제1 특성 및 제2 특성은 핀 구조체의 개수를 포함할 수 있다. 일례로, 반도체 장치(1)가 게이트 구조물이 활성 핀들과 채널 층들의 사이 및 나노 시트 형상의 복수의 채널층들의 사이에 배치되는 게이트-올-어라운드(Gate-All-Around)형 구조의 트랜지스터인 MBCFET 소자들을 포함하는 경우, 제1 특성 및 제2 특성은 나노 시트의 길이를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)는, 제1 특성과 제2 특성의 차이를 이용하여 반도체 장치(1)의 소모 전력을 감소시키고 성능을 극대화할 수 있다. 일례로, 반도체 장치(1)의 동작 속도와 직접적으로 관련되는 복수의 제1 트랜지스터의 제1 특성은 동작 속도를 최소화하기 위해 결정될 수 있다. 반면, 복수의 제2 트랜지스터의 제2 특성은 동작 속도를 고려하지 않고 반도체 장치(1)의 성능을 극대화하기 위해 결정될 수 있다.
일례로, 제1 특성 및 제2 특성이 트랜지스터를 포함하는 게이트 사이의 간격인 경우, 복수의 제1 트랜지스터를 포함하는 제1 게이트 사이의 간격은 복수의 제2 트랜지스터를 포함하는 제2 게이트 사이의 간격보다 좁을 수 있다. 일례로, 제1 특성 및 제2 특성이 트랜지스터와 게이트를 포함하는 셀의 높이인 경우, 복수의 제1 트랜지스터 및 제1 게이트를 포함하는 제1 셀의 높이는 복수의 제2 트랜지스터 및 제2 게이트를 포함하는 제2 셀의 높이보다 작을 수 있다. 일례로, 제1 특성 및 제2 특성이 핀 구조체의 개수 또는 나노 시트의 길이인 경우, 복수의 제1 트랜지스터에 포함된 제1 핀 구조체의 개수 또는 제1 나노 시트의 길이는, 복수의 제2 트랜지스터에 포함된 제2 핀 구조체의 개수 또는 제2 나노 시트의 길이보다 작을 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 장치(1)에서 제1 특성 및 제2 특성이 트랜지스터의 문턱 전압인 경우를 중심으로 서술하기로 한다. 다만, 전술한 내용을 기초로 하여, 제1 특성 및 제2 특성은 트랜지스터의 문턱 전압이 아닌 트랜지스터의 다른 특성일 수 있다.
도　4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃을 간단하게 나타낸 블록도이다.
도 4a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 문턱 전압에 따라 레이아웃 상 분리되어 배치될 수 있다. 일례로, 본 발명의 일 실시예에 따른 반도체 장치(1)의 레이아웃은 제1 전원 라인(51), 제2 전원 라인(52), 및 제3 전원 라인(53)을 포함할 수 있다. 제1 전원 라인(51) 및 제3 전원 라인(53)에는 동작 전압(VDD1, VDD2)이 입력될 수 있고, 제2 전원 라인(52)에는 접지 전압(VSS)이 입력될 수 있다. 제1 내지 제3 전원 라인(51, 52, 53)들은 제1 방향으로 연장될 수 있다.
제1 전원 라인(51)과 제2 전원 라인(52) 사이의 영역은 제1 영역일 수 있고, 제2 전원 라인(52)과 제3 전원 라인(53) 사이의 영역은 제2 영역일 수 있다. 제1 영역에는 제1 문턱 전압을 갖는 복수의 제1 트랜지스터가 배치될 수 있고, 제2 영역에는 제2 문턱 전압을 갖는 복수의 제2 트랜지스터가 배치될 수 있다.
일례로, 제1 영역에는 멀티플렉서 회로의 일부인 제1 회로(MUX1; 111), 마스터 래치 회로의 일부인 제1 마스터 래치 회로(MASTER LATCH1; 210), 클럭 버퍼(CK BUF; 10), 슬레이브 래치 회로의 일부인 제1 슬레이브 래치 회로(SLAVE LATCH1; 310), 및 출력 인버터(OUTPUT INV; 30)가 제1 방향에서 순서대로 배치될 수 있다. 일례로, 클럭 버퍼(10)는 제1 마스터 래치 회로(210)와 제1 슬레이브 래치 회로(310) 사이에 배치될 수 있다. 제1 영역에 배치된 회로들은 도 3에 도시된 데이터 경로 상에 배치되는 회로들과 각각 대응할 수 있다.
한편, 제2 영역에는 스캔 인에이블 신호 인버터(SE INV; 20), 멀티플렉서 회로의 나머지 일부인 제2 회로(MUX2; 112), 마스터 래치 회로의 나머지 일부인 제2 마스터 래치 회로(MASTER LATCH2; 220), 및 슬레이브 래치 회로의 나머지 일부인 제2 슬레이브 래치 회로(SLAVE LATCH2; 320)가 제1 방향에서 순서대로 배치될 수 있다. 제2 영역에 배치된 회로들은 도 3에 도시된 피드백 경로 상에 배치되는 회로들과 각각 대응할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)의 레이아웃에서, 스캔 인에이블 신호 인버터(20) 및 출력 인버터(30)와 전원 라인(51, 52, 53)에 수직한 제2 방향으로 동일한 위치에는 더미 영역(41, 42)이 배치될 수 있다. 일례로, 스캔 인에이블 신호 인버터(20)와 제2 방향으로 동일한 위치에는 제1 더미 영역(41)이 배치될 수 있다. 출력 인버터(30)와 제2 방향으로 동일한 위치에는 제2 더미 영역(42)이 배치될 수 있다.
다만, 본 발명의 일 실시예에 따른 반도체 장치(1)의 레이아웃은 도 4a에 도시된 바에 한정되지 않을 수 있다. 일례로, 더미 영역(41, 42)의 적어도 일부는 다른 회로를 포함할 수 있다. 일례로, 더미 영역(41, 42)에 포함될 수 있는 다른 회로는 반도체 장치(1)의 성능을 개선하거나 반도체 장치(1)의 동작을 돕기 위한 회로일 수 있다. 또는, 더미 영역(41, 42)에 포함될 수 있는 다른 회로는 반도체 장치(1)가 포함된 반도체 칩의 동작을 위한 회로일 수도 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)는 하나의 표준 셀일 수 있다. 따라서, 필요로 하는 셀의 사이즈에 따라 반도체 장치(1)의 레이아웃은 달라질 수 있다. 일례로 도 4b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 도 4a에 도시된 제2 더미 영역(42)이 배치된 위치에 스캔 인에이블 신호 인버터(20)를 배치할 수 있다. 이에 따라, 하나의 표준 셀로 정의된 반도체 장치(1)의 레이아웃은 축소될 수 있다. 또한, 도 4a 및 도 4b에 도시된 레이아웃 외에도 회로들의 다양한 조합으로 반도체 장치(1)를 구성할 수 있다. 일례로, 도 4a 및 도 4b에 도시된 레이아웃에서, 제1 영역과 제2 영역이 서로 바뀌어 배치될 수도 있다.
한편, 반도체 장치(1)는 싱글 비트 플립플롭(Single bit Flip Flop) 또는 멀티 비트 플립플롭(Multi bit Flip Flop)일 수 있다. 일례로 멀티 비트 플립플롭에 포함된 적어도 하나의 플립플롭 회로가 본 발명의 일 실시예에 따른 반도체 장치(1)과 같이 레이아웃될 수 있다. 한편, 멀티 비트 플립플롭에 포함된 복수의 소자들은 클럭 버퍼(11, 12)와 스캔 인에이블 인버터(20)를 공유할 수 있다. 다만, 이는 실시예에 불과할 뿐 한정되지 않고, 필요에 따라 본 발명의 일 실시예에 따른 반도체 장치(1)를 이용하여 다양한 방법으로 멀티 비트 플립플롭을 구성할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 장치(1)는 플립플롭으로 한정되지 않고, 트랜지스터의 특성에 따라 분리된 레이아웃을 갖는 다른 회로일 수도 있다. 일례로, 반도체 장치(1)의 적어도 일부는 래치(Latch)로 동작할 수도 있다. 트랜지스터는 서로 다른 문턱 전압을 갖는 트랜지스터들을 포함할 수 있고, 레이아웃 상 각 영역의 높이 차이에 따라 핀 개수가 다르거나 나노 시트의 길이가 다를 수 있다.
도　5a 내지 도 5d는　본 발명의 일 실시예에 따른 반도체 장치에 포함된 소자들의 회로도이다.
도 5a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에 포함된 스캔 회로는 멀티플렉서 회로(MUX)일 수 있다. 일례로, 멀티플렉서 회로(MUX)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 각각 직렬로 배치되는 제1 스트링 구조 및 제2 스트링 구조를 포함할 수 있다. 제1 스트링 구조 및 제2 스트링 구조는 각각 2개의 PMOS 트랜지스터 및 2개의 NMOS 트랜지스터를 포함할 수 있다. 제1 스트링 구조에서 PMOS 트랜지스터와 NMOS 트랜지스터가 연결되는 제1 드레인 단자와, 제2 스트링 구조에서 PMOS 트랜지스터와 NMOS 트랜지스터가 연결되는 제2 드레인 단자는 서로 연결될 수 있다. 제1 드레인 단자 및 제2 드레인 단자는 출력 노드일 수 있다.
한편, 제1 스트링 구조는 데이터 신호(D)가 입력되는 회로일 수 있고, 제2 스트링 구조는 스캔 입력 신호(SI)가 입력되는 회로일 수 있다. 일례로, 데이터 신호(D)는 제1 스트링 구조에서 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터에 입력될 수 있고, 스캔 입력 신호(SI)는 제2 스트링 구조에서 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터에 입력될 수 있다.
멀티플렉서 회로(MUX)의 출력 신호를 결정하기 위해, 제1 스트링 구조의 나머지 PMOS 트랜지스터 및 제2 스트링 구조의 나머지 NMOS 트랜지스터에는 스캔 인에이블 신호(SE)가 입력될 수 있다. 한편, 제1 스트링 구조의 나머지 NMOS 트랜지스터 및 제2 스트링 구조의 나머지 PMOS 트랜지스터에는 반전된 스캔 인에이블 신호(NSE)가 입력될 수 있다.
도 5b 및 도 4a를 함께 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에 포함된 멀티플렉서 회로(MUX)는 포함된 트랜지스터 각각의 문턱 전압에 따라 둘로 분리되어 레이아웃 상 다른 영역에 배치될 수 있다. 일례로, 데이터 신호를 입력 받는 제1 회로와 스캔 입력 신호를 입력 받는 제2 회로는 전원 라인 (51, 52, 53)들과 수직한 방향으로 나란히 배치될 수 있다.
이에 따라, 본 발명의 일 실시예에 따른 반도체 장치에 포함된 멀티플렉서 회로(MUX)는 출력 노드(N1)를 공유하는 형태로 일직선 상에 배치될 수 있다. 일례로, 제1 스트링 구조는 제2 스트링 구조의 상부에 배치될 수 있다. 한편, 도 5b에 도시된 멀티플렉서 회로(MUX)는 도 5a에 도시된 멀티플렉서 회로(MUX)와 배치에 차이가 있을 뿐 동일하게 동작할 수 있다.
도 5c를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에 포함된 인버터(2INV)는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함할 수 있다. 상기 트랜지스터들은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 배치될 수 있다. 인버터(2INV)에 포함된 트랜지스터들 각각의 게이트는 서로 연결되어 입력 노드(IN)를 제공할 수 있다. 한편, 인버터(2INV)에 포함된 트랜지스터들 각각의 소스/드레인 영역들 중 하나는 서로 연결되어 출력 노드(OUT)를 제공할 수 있다. 인버터(2INV)는 입력 노드(IN)로 입력된 입력 신호를 반전시켜 출력 노드(OUT)로 출력할 수 있다.
도 5d를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에 포함된 삼상 인버터(3INV)는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함할 수 있다. 상기 트랜지스터들은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 배치될 수 있다. 전술한 바와 같이, 삼상 인버터는 제2 입력 노드(IN2)로 입력된 신호에 의해 온오프되는 제1 PMOS 트랜지스터와 제3 입력 노드(IN3)로 입력된 신호에 의해 온오프되는 제2 NMOS 트랜지스터를 이용하여, 제1 입력 노드(IN1)로 입력된 신호를 반전시켜 출력 노드(OUT)로 출력하는 것을 제어할 수 있다.
도　6은　본 발명의 일 실시예에 따른 반도체 장치의 회로도이다.
도 4a, 도 5b 내지 도 5d, 및 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 도 5b 내지 도 5d에 도시된 회로도들과 도 4a에 도시된 레이아웃을 고려하여 설계될 수 있다.
일례로, 스캔 인에이블 인버터(20)의 출력 노드는 멀티플렉서 회로(111, 112)에 포함된 트랜지스터들 중 하나에 각각 연결될 수 있다. 멀티플렉서 회로(111, 112)에 포함되는 제1 회로(111) 및 제2 회로(112)는 제1 노드(N1)를 출력 노드로 공유할 수 있다. 제1 노드(N1)는 제1 마스터 래치 회로(210)의 입력 노드일 수 있고, 제1 마스터 래치 회로(210)의 출력 노드는 제2 노드(N2)일 수 있다. 제2 노드(N2)는 제2 마스터 래치 회로(220)의 입출력 노드이면서, 제1 슬레이브 래치 회로(310)의 입력 노드일 수 있다. 제1 슬레이브 래치 회로(310)의 출력 노드는 제3 노드(N3)일 수 있으며, 제3 노드(N3)는 제2 슬레이브 래치 회로(320)의 입출력 노드이면서, 출력 인버터(30)의 입력 노드일 수 있다.
한편, 클럭 버퍼(10)에서 출력되는 제1 클럭 신호(bclk) 및 제2 클럭 신호(nclk)는 마스터 래치 회로(210, 220) 및 슬레이브 래치 회로(310, 320)에 포함된 트랜지스터들 중 적어도 일부의 게이트 단자와 연결되어 각각의 신호를 입력할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)에 포함된 각각의 회로들은 전원 라인(51, 52, 53)들을 공유할 수 있다. 한편, 전원 라인(51, 52, 53)에 수직한 제2 방향에서, 트랜지스터들은 4개의 영역으로 분리되어 배치될 수 있다. 4개의 영역은 각각 유사한 특성을 갖는 복수의 트랜지스터들을 포함할 수 있으며, 각각의 영역에 포함된 복수의 트랜지스터들은 각각 상이한 특성을 가질 수 있다.
일례로, 제1 전원 라인(51)에 가까이 배치된 트랜지스터들은 제1 문턱 전압을 갖는 PMOS 트랜지스터일 수 있다. 한편, 제1 전원 라인(51)과 제2 전원 라인(52) 사이에서 제2 전원 라인(52)에 가깝게 배치된 트랜지스터들은 제1 문턱 전압을 갖는 NMOS 트랜지스터일 수 있다. 제2 전원 라인(52)과 제3 전원 라인(53) 사이에서 제2 전원 라인(52)에 가깝게 배치된 트랜지스터들은 제1 문턱 전압보다 큰 제2 문턱 전압을 갖는 NMOS 트랜지스터일 수 있다. 제3 전원 라인(53)에 가깝게 배치된 트랜지스터들은 제2 문턱 전압을 갖는 PMOS 트랜지스터일 수 있다.
도　7 내지 도 10은　본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치(2)를 설계하기 위한 레이아웃도일 수 있다. 도 7을 참조하면, 반도체 장치(2)는 x 방향 및 y 방향을 따라 배치된, 복수의 게이트 라인(GS)들, 복수의 게이트 라인(GS)들과 교차하는 방향으로 연속성 있는 패턴을 가지고 연장되는 활성 영역들, 복수의 활성 컨택(CA)들, 게이트 분리 패턴(CT)들, 및 활성 컨택 분리 패턴(CSP)들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(2)에서, 복수의 게이트 라인(GS)들과 복수의 활성 컨택(CA)들은 x 방향에서 교대로 배치될 수 있으며, y 방향으로 연장될 수 있다. 복수의 활성 컨택(CA)들은 활성 영역들에 연결될 수 있다.
일례로, 복수의 게이트 라인(GS)들의 두께는 4 nm이고, 복수의 활성 컨택(CA)들의 두께는 20 nm일 수 있다. 복수의 게이트 라인(GS)들과 복수의 활성 컨택(CA)들의 사이에는 스페이서가 배치될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 공정에 따라 복수의 게이트 라인(GS)들과 복수의 활성 컨택(CA)들의 두께 및 배치는 다를 수 있다.
복수의 게이트 라인(GS)들은 게이트 분리 패턴(CT)들에 의해 분리될 수 있다. 일례로, 게이트 분리 패턴(CT)은 x 방향으로 연장될 수 있고, 게이트 분리 패턴(CT)에 의해 주변에 배치되는 다른 반도체 장치들과 구분될 수 있다. 한편, 복수의 활성 컨택(CA)들은 활성 컨택 분리 패턴(CSP)들에 의해 분리될 수 있다.
일례로, 도 6에 도시된 반도체 장치(2)를 설계하기 위해, 본 발명의 일 실시예에 따른 반도체 장치(2)는 활성 컨택(CA) 가운데 활성 컨택 분리 패턴(CSP)에 의해 복수의 활성 컨택(CA)으로 분리되지 않고 y 방향으로 연장되는 활성 컨택들(AC1, AC2, AC3)을 포함할 수 있다. 일례로, 상기 활성 컨택들은 제1 활성 컨택(AC1), 제2 활성 컨택(AC2), 및 제3 활성 컨택(AC3)일 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 장치(2)는 주변의 다른 반도체 장치들과의 구분 및/또는 레이아웃 상 필요에 따라 더미 게이트 라인(DG1, DG2, DG3)을 포함할 수 있다. 일례로, 도 6에 도시된 본 발명의 일 실시예에 따른 반도체 장치(2)를 설계하기 위해, 제1 더미 게이트 라인(DG1)이 제1 활성 컨택(AC1)과 제2 활성 컨택(AC2) 사이에 배치될 수 있고, 제2 더미 게이트 라인(DG2)이 제2 활성 컨택(AC2)과 제3 활성 컨택(AC3) 사이에 배치될 수 있으며, 제3 더미 게이트 라인(DG3)이 제3 활성 컨택(AC3)의 일측에 배치될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 더미 게이트 라인(DG1, DG2, DG3)의 개수 및 배치는 변경될 수 있다.
도 8은 도 7의 레이아웃에 게이트 컨택(CB)들을 더 도시한 레이아웃도일 수 있다. 도 9는 도 8의 레이아웃에 전원 라인(PL)들, 제1 배선 라인들(M1), 및 활성 컨택(CA)들과 제1 배선 라인들(M1)을 연결하는 하부 비아들(V0)을 더 도시한 레이아웃도일 수 있다.
게이트 컨택(CB)들은 복수의 게이트 라인(GS)들의 상부에 배치되어 복수의 게이트 라인(GS)들과 제1 배선 라인들(M1)을 연결할 수 있다. 한편, 하부 비아들(V0)은 복수의 활성 컨택(CA) 상부에 배치되어 복수의 활성 컨택(CA)들과 제1 배선 라인들(M1)을 연결할 수 있다.
제1 배선 라인들(M1)은 활성 영역들과 게이트 라인(GS)들의 상부에 배치되는 배선들로, x 방향을 따라 연장될 수 있다. 제1 배선 라인들(M1)은 전원 라인(PL)들과 같은 높이에 배치될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 제1 배선 라인들(M1)은 전원 라인(PL)들을 포함할 수도 있다.
전원 라인(PL)들은 반도체 장치(2)에 서로 다른 제1 전압 및 제2 전압을 각각 공급할 수 있으며, 하부 비아들(V0)을 통해 활성 영역들 상의 소스/드레인 영역들과 전기적으로 연결될 수 있다. 일례로 하이 파워 전원 라인은 제1 전압을 공급하고, 로우 파워 전원 라인은 제1 전압보다 낮은 제2 전압을 공급할 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 장치(2)는 전원 라인(PL)에 의해 제1 영역과 제2 영역으로 구분될 수 있다. 일례로, 제1 영역은 제1 문턱 전압을 갖는 복수의 제1 트랜지스터를 포함할 수 있고, 제2 영역은 제2 문턱 전압을 갖는 복수의 제2 트랜지스터를 포함할 수 있다. 일례로, 제1 문턱 전압은 제2 문턱 전압보다 작을 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 장치(2)에서, 제1 영역 및 제2 영역은 게이트 분리 패턴(CT)들 및 활성 컨택 분리 패턴(CSP)들에 의해 y 방향으로 다시 각각 2개의 영역으로 분리될 수 있다. 이에 따라, 분리된 복수의 게이트 라인(GS)들 및 복수의 활성 컨택(CA)들이 배치된 영역에서 각각 트랜지스터를 포함할 수 있다. 일례로, 1개의 게이트 라인(GS) 및 그 양쪽에 배치된 활성 컨택(CA)들을 한 쌍으로 하여 1개의 트랜지스터를 포함할 수 있고, y 방향에서 각각의 분리된 영역마다 4개의 트랜지스터가 포함될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 방향에 따라 포함하는 트랜지스터의 개수는 변경될 수 있다.
도 10은 도 9의 레이아웃에 제2 배선 라인들(M2) 및 제1 배선 라인들(M1)과 제2 배선 라인들(M2)을 연결하는 제1 비아들(V1)을 더 도시한 레이아웃도일 수 있다. 제2 배선 라인들(M2)은 제1 배선 라인들(M1)과 수직한 y 방향으로 연장될 수 있으며, 제1 비아들(V1)을 통해 제1 배선 라인들(M1)과 연결될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(2)에서, 제1 영역의 y 방향 길이(H1)와 제2 영역의 y 방향 길이(H2)는 서로 동일할 수 있다. 이에 따라, 제1 배선 라인들(M1)과 제2 배선 라인들(M2)은 각각 서로 동일한 폭을 가질 수 있다. 다만, 이에 한정되지 않고, 반도체 장치(2) 내에서 회로적인 기능을 고려하여 서로 다른 폭을 갖도록 설계될 수도 있다. 일례로, 제1 배선 라인들(M1) 중, 제1 영역에 포함된 제1 배선 라인들(M1)의 두께는 X1 일 수 있고, 제2 영역에 포함된 제1 배선 라인들(M1)의 두께는 X1과 동일한 값인 X2 일 수 있다. 한편, 제2 배선 라인들(M2)의 두께는 X1 및 X2 보다 큰 값인 Y1일 수 있다.
도　11 및 도 12는 본 발명의 일 실시예에 따른 반도체 장치에 포함된 트랜지스터들의 배치를 설명하기 위한 도면이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(2)는 전술한 바와 같이 y 방향을 따라 4개의 영역으로 구분될 수 있다. 일례로, 각 영역에는 활성 영역(AP1, AP2, AP3, AP4)이 배치될 수 있다. 각각의 활성 영역(AP1, AP2, AP3, AP4)은 트랜지스터의 소스/드레인 영역을 제공할 수 있다.
활성 영역들은 서로 다른 도전형의 웰 영역에 배치될 수 있으며, 상부의 컨택들에 연결될 수 있다. N 웰 영역들에 배치되는 활성 영역들은 N형의 도전형을 갖고, N 웰 영역들에 배치되지 않는 활성 영역들은 P형의 도전형을 가질 수 있다.
일례로, 제1 활성 영역(AP1)은 N 웰 영역에 배치되지 않고, 제1 문턱 전압을 갖는 PMOS 트랜지스터들의 소스/드레인 영역을 포함할 수 있다. 한편, 제2 활성 영역(AP2)은 N 웰 영역에 배치되고, 제1 문턱 전압을 갖는 NMOS 트랜지스터들의 소스/드레인 영역을 포함할 수 있다. 제3 활성 영역(AP3)은 N 웰 영역에 배치되고, 제1 문턱 전압보다 큰 제2 문턱 전압을 갖는 NMOS 트랜지스터들의 소스/드레인 영역을 포함할 수 있다. 제4 활성 영역(AP4)은 N 웰 영역에 배치되지 않고, 제2 문턱 전압을 갖는 PMOS 트랜지스터들의 소스/드레인 영역을 포함할 수 있다.
도 12를 함께 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(2)는 복수의 회로들을 설계하기 위해 36개의 트랜지스터(TR1-TR36)들을 포함할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 실시예에 따라 36개보다 많거나 적은 트랜지스터들을 포함할 수도 있다.
도 12에 도시된 회로도에 포함된 복수의 트랜지스터(TR1-TR36)들은 도 11의 레이아웃에 배치된 트랜지스터들(TR1-TR36)에 대응될 수 있다. 전술한 바와 같이 본 발명의 일 실시예에 따른 반도체 장치(2)에서 동작 속도와 관련된 데이터 경로 상에 배치되는 회로에 포함된 트랜지스터들은 제1 활성 영역(AP1) 및 제2 활성 영역(AP2) 상에 배치될 수 있고, 피드백 경로 상에 배치되는 회로에 포함된 트랜지스터들은 제3 활성 영역(AP3) 및 제4 활성 영역(AP4) 상에 배치될 수 있다.
도　13 및 도 14는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 13 및 도 14에서는 도 11에 도시된 반도체 장치(2)를 각각 절단선 I-I' 및 II-II'를 따라서 절단한 단면들을 예시적으로 도시한다. 설명의 편의를 위하여, 도 13 및 도 14에서는 반도체 장치(2)의 주요 구성요소들만을 도시하였다.
도 13 및 도 14를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(400)는 기판(401), 활성 핀들(405)을 포함하는 활성 영역들(ACT), 소자분리층(410), 소스/드레인 영역들(420), 게이트 절연층(442), 게이트 전극층(445), 게이트 캡핑층(448), 게이트 라인 분리 패턴(CT), 하부 층간 절연층(430), 활성 컨택(CA), 게이트 컨택(CB), 상부 층간 절연층(450), 하부 비아들(V0), 제1 배선 라인들(M1), 제1 배선 라인들(M1)의 상부에 배치되는 제1 비아들(V1), 및 제2 배선 라인들(M2)을 포함할 수 있다. 반도체 장치(400)는 상부 층간 절연층(450)의 하면에 배치되는 식각 정지층들(460), 및 배선 라인들(M1, M2) 및 비아들(V0, V1)의 하면을 따라 배치되는 배리어층들(470)을 더 포함할 수 있다. 반도체 장치(400)는 활성 영역들(ACT)이 핀(fin) 구조의 활성 핀들(405)을 포함하는 트랜지스터인 FinFET 소자들을 포함할 수 있다.
기판(401)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(401)은 반도체 물질, 예컨대 4족 반도체, 3-5족 화합물 반도체 또는 2-6족 화합물 반도체를 포함할 수 있다. 예를 들어, 4족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(401)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다. 기판(401)은 N 웰 영역(NWELL)과 같은 도핑 영역들을 포함할 수 있다.
소자분리층(410)은 기판(401)에서 활성 영역들(ACT)을 정의할 수 있다. 소자분리층(410)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 도 13 및 도 14에 도시된 것과 같이, 소자분리층(410)은 인접하는 활성 영역들(ACT)의 사이에서 기판(401)의 하부로 더 깊게 연장되는 영역을 포함할 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 소자분리층(410)은 활성 핀들(405)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다. 소자분리층(410)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물 또는 그들의 조합을 포함할 수 있다.
활성 영역들(ACT)은 기판(401) 내에서 소자분리층(410)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 핀들(405)은 기판(401)으로부터 돌출된 형태를 가질 수 있다. 활성 핀들(405)의 상단은 소자분리층(410)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 핀들(405)은 기판(401)의 일부로 이루어질 수도 있고, 기판(401)으로부터 성장된 에피택셜층을 포함할 수도 있다. 게이트 구조물(GL)들의 양측에서는 활성 핀들(405)이 일부 리세스되며, 리세스된 활성 핀들(405) 상에 소스/드레인 영역들(420)이 배치될 수 있다. 실시예들에 따라, 활성 영역들(ACT)은 불순물들을 포함하는 도핑 영역들을 가질 수 있다. 예를 들어, 활성 핀들(405)은 소스/드레인 영역들(420)과 접촉하는 영역에서 소스/드레인 영역들(420)로부터 확산된 불순물들을 포함할 수 있다. 일례로, 활성 핀들(405)은 생략될 수 있으며, 이 경우, 활성 영역들(ACT)은 평탄한 상면을 갖는 구조를 가질 수 있을 것이다.
소스/드레인 영역들(420)은, y 방향을 따라 인접하는 활성 핀들(105)의 사이에서 서로 연결된 머지드(merged) 형태를 가질 수 있으나, 이에 한정되지는 않는다. 실시예들에서, 소스/드레인 영역들(420)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형, 타원형, 및 직사각형 중 어느 하나의 형상을 가질 수 있다.
소스/드레인 영역들(420)은 에피택셜층으로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 또한, 소스/드레인 영역들(120)은 비소(As) 및/또는 인(P)과 같은 불순물들을 더 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(420)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
게이트 구조물(GL)들은 활성 영역들(ACT)의 상부에서 활성 영역들(ACT)과 교차하여 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(GL)들과 교차되는 활성 핀들(405)에는 트랜지스터들의 채널 영역들이 형성될 수 있다. 게이트 구조물(GL)은 게이트 절연층(442), 게이트 전극층(445), 게이트 스페이서층들, 및 게이트 캡핑층(448)을 포함할 수 있다.
한편, 트랜지스터의 문턱 전압은 게이트 구조물(GL)의 구성에 의해 결정될 수 있다. 본 발명의 일 실시예에 따른 반도체 장치(400)는 레이아웃 상 배치되는 영역에 따라 포함되는 트랜지스터의 문턱 전압을 다르게 설계할 수 있다. 이에 따라, 각 트랜지스터들에 포함되는 게이트 구조물(GL)의 형태는 상이할 수 있다. 게이트 구조물(GL)의 형태에 따른 트랜지스터의 문턱 전압과 관련된 내용은 후술하기로 한다.
게이트 절연층(442)은 활성 핀들(405)과 게이트 전극층(445)의 사이에 배치될 수 있다. 예시적인 실시예들에서, 게이트 절연층(442)은 복수의 층으로 구성되거나, 게이트 전극층(445)의 측면 상으로 연장되도록 배치될 수도 있다. 게이트 절연층(442)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다.
게이트 전극층(445)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극층(445)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극층(445)은 반도체 장치(400)의 회로 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 y 방향을 따라 서로 분리되도록 배치될 수도 있다. 예를 들어, 게이트 전극층(445)은 별도의 게이트 분리층에 의해 분리될 수 있다.
게이트 스페이서층들은 게이트 전극층(445)의 양 측면에 배치될 수 있다. 게이트 스페이서층들은 소스/드레인 영역들(420)과 게이트 전극층(445)을 절연시킬 수 있다. 게이트 스페이서층들은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 게이트 스페이서층들은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(448)은 게이트 전극층(445)의 상부에 배치될 수 있으며, 게이트 전극층(445)과 게이트 스페이서층들에 의해 각각 하면 및 측면들이 둘러싸일 수 있다. 게이트 캡핑층(448)은 예를 들어, 산화물, 질화물 및 산질화물로 이루어질 수 있다.
하부 층간 절연층(430)은 소스/드레인 영역들(420) 및 게이트 구조물(GL)들을 덮도록 배치될 수 있다. 하부 층간 절연층(430)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
활성 컨택(CA) 및 게이트 컨택(CB)은 하부 층간 절연층(430)을 관통하여 소스/드레인 영역들(420)과 연결되거나, 하부 층간 절연층(430) 및 게이트 캡핑층(448)을 관통하여 게이트 전극층(445)과 연결될 수 있으며, 소스/드레인 영역들(420) 및 게이트 전극층(445)에 전기적인 신호를 인가할 수 있다. 활성 컨택(CA) 및 게이트 컨택(CB)은 소스/드레인 영역들(420)을 소정 깊이로 리세스하도록 배치될 수 있으나, 이에 한정되지는 않는다. 활성 컨택(CA) 및 게이트 컨택(CB)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 활성 컨택(CA) 및 게이트 컨택(CB)은 외표면을 따라 배치되는 배리어 금속층을 포함할 수 있다. 또한, 실시예들에 따라, 활성 컨택(CA) 및 게이트 컨택(CB)은 소스/드레인 영역들(420) 및 게이트 전극층(445)과 접하는 계면에 배치되는 실리사이드층과 같은 금속-반도체층을 더 포함할 수 있다.
상부 층간 절연층(450)은 활성 컨택(CA) 및 게이트 컨택(CB)을 덮으며, 하부 비아들(V0), 제1 배선 라인들(M1), 제1 비아들(V1), 제2 배선 라인들(M2)을 포함하는 배선 구조물과 동일한 레벨에 배치될 수 있다. 상부 층간 절연층(450)은 제1 내지 제3 절연층들(452, 454, 456)을 포함하며, 각각 하부 비아들(V0), 제1 배선 라인들(M1), 제1 비아들(V1), 및 제2 배선 라인들(M2)과 동일한 높이 레벨에 배치될 수 있다. 상부 층간 절연층(450)은 실리콘 산화물 또는 저유전율 물질로 형성될 수 있다. 상부 층간 절연층(450)은, 예를 들어 SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
식각 정지층들(460)은 제1 내지 제3 절연층들(452, 454, 456) 각각의 하면에 배치될 수 있다. 식각 정지층들(460)은 하부 비아들(V0), 제1 배선 라인들(M1), 제1 비아들(V1), 및 제2 배선 라인들(M2)의 형성을 위한 식각 공정에서, 식각 정지층으로 기능할 수 있다. 식각 정지층들(460)은 고유전율 물질을 포함할 수 있으며, 예를 들어, 실리콘 질화물 또는 알루미늄 산화물을 포함할 수 있다.
배선 구조물을 이루는 하부 비아들(V0), 제1 배선 라인들(M1), 제1 비아들(V1), 및 제2 배선 라인들(M2)은 하부로부터 순차적으로 적층되어 배치될 수 있다. 하부로부터 상부로 적층되는 제1 배선 라인들(M1) 및 제2 배선 라인들(M2)은, 상부에 배치될수록 상대적으로 큰 두께를 가질 수 있으나, 이에 한정되지는 않는다. 상기 배선 구조물은 각각 도전성 물질을 포함할 수 있다. 예를 들어, 상기 배선 구조물은 각각 알루미늄(Al), 구리(Cu), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
배리어층들(470)은 상기 배선 구조물 내에서, 배선 라인들(M1, M2) 및 비아들(V0, V1)의 하면을 따라 배치될 수 있다. 구체적으로, 배리어층들(470)은 하부 비아들(V0), 제1 배선 라인들(M1), 제1 비아들(V1), 및 제2 배선 라인들(M2) 각각의 하면 및 측면을 따라 배치될 수 있다. 특히, 배리어층들(470)은 제2 배선 라인들(M2)의 측면 및 하면으로부터 제1 비아들(V1)의 측면을 따라 제1 비아들(V1)의 하면으로 연속적으로 연장될 수 있다. 배리어층들(470)은 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 티타늄 질화물(TiN), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
도　15 내지 도 16b는 본 발명의 일 실시예들에 따른 반도체 장치에서, 문턱 전압에 따른 PMOS 트랜지스터의 단면도들이다.
도 15 내지 도 16b에서는 도 11에 도시된 반도체 장치(2)를 절단선 Ⅲ-Ⅲ' 및 Ⅵ-Ⅵ'를 따라서 절단한 단면들을 예시적으로 도시한다. 설명의 편의를 위하여, 도 15 내지 도 16b에서는 반도체 장치(2)의 주요 구성요소들만을 도시하였다.
도 12 및 도 15를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(400)는 활성 핀들(405)이 핀(fin) 구조를 갖는 트랜지스터인 FinFET 소자들을 포함할 수 있다. 상기 FinFET 소자들은 서로 교차하는 활성 핀들(405)과 게이트 전극층들을 중심으로 배치되는 트랜지스터들을 포함할 수 있다. 일례로, 도 15에 도시된 트랜지스터들은 모두 PMOS 트랜지스터들일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(400)는 위치에 따라 제1 문턱 전압을 갖는 복수의 제1 PMOS 트랜지스터(LP) 및 제1 문턱 전압보다 큰 제2 문턱 전압을 갖는 복수의 제2 PMOS 트랜지스터(HP)를 포함할 수 있다. 복수의 제1 PMOS 트랜지스터(LP) 및 복수의 제2 PMOS 트랜지스터(HP)는 서로 다른 형태의 게이트 구조물을 포함함으로써 서로 다른 문턱 전압을 가질 수 있다.
예컨대, PMOS 트랜지스터의 문턱 전압은 그 크기에 따라 U(Ultra), S(Superlow), L(low), R(regular)로 구별될 수 있으며, 각 단계에 따라 게이트 구조물의 형태는 서로 다를 수 있다. 일례로, 도 16a 및 도 16b의 단면 확대도들에 도시된 PMOS 트랜지스터들은 순서대로 U, S, L, R에 해당하는 문턱 전압을 가질 수 있다.
도 16a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(400a)는 제1 문턱 전압을 갖는 복수의 제1 PMOS 트랜지스터(LP) 및 제1 문턱 전압보다 큰 제2 문턱 전압을 갖는 복수의 제2 PMOS 트랜지스터(HP)를 포함할 수 있다. 일례로, 제1 문턱 전압은 U에 해당하는 문턱 전압일 수 있으며, 제2 문턱 전압은 S에 해당하는 문턱 전압일 수 있다.
도 16b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(400b)는 제1 문턱 전압을 갖는 복수의 제1 PMOS 트랜지스터(LP) 및 제1 문턱 전압보다 큰 제2 문턱 전압을 갖는 복수의 제2 PMOS 트랜지스터(HP)를 포함할 수 있다. 일례로, 제1 문턱 전압은 L에 해당하는 문턱 전압일 수 있으며, 제2 문턱 전압은 R에 해당하는 문턱 전압일 수 있다.
다만, 도 16a 및 도 16b에 도시된 트랜지스터의 조합은 일 실시예에 불과할 뿐 한정되지 않고, 실시예들에 따라 다양하게 조합될 수 있다. 일례로, 복수의 제1 PMOS 트랜지스터(LP)와 복수의 제2 PMOS 트랜지스터(HP)는 각각 U와 S, U와 L, U와 R, S와 L, S와 R, 및 L과 R에 해당하는 문턱 전압을 갖는 트랜지스터일 수 있다.
반도체 장치(400a)에 포함된 게이트 구조물들은 각각 게이트 유전층(480, 480`, 480``) 및 게이트 전극층(490)을 포함할 수 있다. 일례로, 게이트 유전층(480, 480`, 480``)은 활성 핀들(405)과 게이트 전극층(490) 사이에 배치될 수 있다. 한편 제1 게이트 유전층(480)은 반도체 장치(400a)의 복수의 제2 PMOS 트랜지스터(HP) 및 반도체 장치(400b)의 복수의 제2 PMOS 트랜지스터(HP)에 포함될 수 있으며, 제2 게이트 유전층(480`)은 반도체 장치(400b)의 복수의 제1 PMOS 트랜지스터(LP)에 포함될 수 있고, 제3 게이트 유전층(480``)은 반도체 장치(400a)의 복수의 제1 PMOS 트랜지스터(LP)에 포함될 수 있다. 한편, 반도체 장치(400a, 400b)에 포함된 각각의 게이트 전극층(490)들은 서로 다른 일함수 도전층을 포함할 수 있다.
제1 내지 제3 게이트 유전층(480, 480`, 480``)은 서로 다른 물질을 포함할 수 있다. 일례로, 제3 게이트 유전층(480``)은 제1 게이트 유전층(480)과 동일한 유전체 물질로 이루어지면서, 상기 유전체 내에 도핑 또는 확산된 제1 원소를 더 포함할 수 있다. 일례로, 제1 원소는 알루미늄(Al), 탄탈륨(Ta), 텅스텐(W), 망간(Mn), 크롬(Cr), 루테늄(Ru), 백금(Pt), 갈륨(Ga), 게르마늄(Ge), 및 금(Au) 중 적어도 하나를 포함할 수 있다. 제1 원소는 게이트 전극층(490)으로부터 확산된 것일 수 있다. 일례로, 제1 원소가 알루미늄(Al)인 경우, 제3 게이트 유전층(480``)의 알루미늄(Al)의 농도는 알루미늄 산화물 Al2O3) 내의 알루미늄(Al)의 농도보다는 낮을 수 있다. 제1 원소는 제3 게이트 유전층(480``)과 게이트 전극층(490) 사이의 계면(interface)에 변화를 주어 트랜지스터의 문턱 전압을 낮출 수 있다.
제2 게이트 유전층(480`)은 제1 게이트 유전층(480)과 동일한 유전체 물질로 이루어지면서, 상기 유전체 내에 도핑 또는 확산된 제2 원소를 더 포함할 수 있다. 일례로, 제2 원소는 트랜지스터의 문턱 전압을 높이는 역할을 하는 원소일 수 있다. 예를 들어, 제2 원소는 란탄(La), 가돌리늄(Gd), 루테늄(Lu), 이트륨(Y), 및 스칸듐(Sc) 중 적어도 하나의 희토류 원소를 포함할 수 있다. 상기 원소들은 예를 들어, 전기 쌍극자(dipole)를 형성함으로써 트랜지스터의 문턱 전압을 높일 수 있다. 제2 게이트 유전층(480`)은 상기 제1 원소를 포함하지 않을 수 있고, 제3 게이트 유전층(480``)은 상기 제2 원소를 포함하지 않을 수 있다.
제1 게이트 유전층(480)은 제1 원소 및 제2 원소를 포함하지 않을 수 있다. 일례로 제1 게이트 유전층(480)은 하프늄(Hf), 티타늄(Ti), 지르코늄(Zr), 및 프라세오디뮴(Pr) 중 어느 하나를 포함하는 유전 물질로 이루어질 수 있다.
한편, 게이트 전극층(490)은 활성 핀들(405)의 상부에서 활성 핀들(405)과 교차하여 y 방향으로 연장되도록 배치될 수 있다. 게이트 전극층(490)과 교차되는 활성 핀들(405)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 게이트 전극층은 채널 방향, 즉 x 방향을 따라 소정의 길이를 가질 수 있다. 일례로 도 16a 및 도 16b에 도시된 트랜지스터들의 채널들은 각각 제1 내지 제4 길이(L1, L2, L3, L4)를 가질 수 있다. 제1 내지 제4 길이(L1, L2, L3, L4)는 실질적으로 서로 동일하거나 유사할 수 있다. 일례로, 제1 내지 제4 길이(L1, L2, L3, L4)는 약 3 nm 내지 약 50 nm 범위를 가질 수 있다.
반도체 장치(400a)에 포함된 복수의 제1 PMOS 트랜지스터(LP)에서, 게이트 전극층(490)은 제3 게이트 유전층(480``)으로부터 순차적으로 적층되는 제1 도전층(492), 제2 도전층(494), 제3 도전층(496), 및 상부 도전층(498)을 포함할 수 있다. 한편, 제1 도전층(492)과 제2 도전층(494)을 합한 두께는 T1일 수 있으며, 제2 도전층(494)의 두께는 T2일 수 있다.
반도체 장치(400a)에 포함된 복수의 제2 PMOS 트랜지스터(HP)에서, 게이트 전극층(490)은 제1 게이트 유전층(480)으로부터 순차적으로 적층되는 제2 도전층(494), 제3 도전층(496), 및 상부 도전층(498)을 포함할 수 있다. 한편, 제2 도전층(494)의 두께는 T2일 수 있다. 다시 말해, 복수의 제2 PMOS 트랜지스터(HP)와 복수의 제1 PMOS 트랜지스터(LP)에 포함된 제2 도전층(494)의 두께는 서로 동일할 수 있다.
반도체 장치(400b)에 포함된 복수의 제1 PMOS 트랜지스터(LP)에서, 게이트 전극층(490)은 제2 게이트 유전층(480`)으로부터 순차적으로 적층되는 제2 도전층(494), 제3 도전층(496), 및 상부 도전층(498)을 포함할 수 있다. 한편, 제2 도전층(494)의 두께는 T2보다 작은 T3일 수 있다.
반도체 장치(400b)에 포함된 복수의 제2 PMOS 트랜지스터(HP)에서, 게이트 전극층(490)은 제1 게이트 유전층(480)으로부터 순차적으로 적층되는 제2 도전층(494), 제3 도전층(496), 및 상부 도전층(498)을 포함할 수 있다. 한편, 제2 도전층(494)의 두께는 T3일 수 있다. 다시 말해, 복수의 제2 PMOS 트랜지스터(HP)와 복수의 제1 PMOS 트랜지스터(LP)에 포함된 제2 도전층(494)의 두께는 서로 동일할 수 있다.
다만, 게이트 전극층(490)들을 이루는 각 층들의 상대적인 두께는 일 실시예에 불과할 뿐 도면에 도시된 것에 한정되지 않고, 실시예에 따라 다양하게 변경될 수 있다.
제1 도전층(492)은 제1 일함수를 가질 수 있으며, 예를 들어 금속 원소를 함유하는 층일 수 있다. 제1 도전층(492)은 제2 도전층(494) 및 제4 도전층(496)보다 일함수가 작은 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 제1 도전층(492)은 제3 게이트 유전층(480``)의 상기 제1 원소를 포함하는 층일 수 있으며, 제3 게이트 유전층(480``)에 상기 제1 원소를 제공하기 위한 층일 수 있다.
예를 들어, 제1 도전층(492)은 상기 제1 원소인 알루미늄(Al)을 각각 포함하는 합금, 도전성 금속 탄화물, 도전성 금속 질화물, 또는 이들의 조합을 포함할 수 있으며, TiAl, TiAlC, TiAlN, 또는 이들의 조합을 포함할 수 있다. 또는, 제1 도전층(492)은 상기 제1 원소로 알루미늄(Al) 대신, 탄탈륨(Ta), 텅스텐(W), 망간(Mn), 크롬(Cr), 루테늄(Ru), 백금(Pt), 갈륨(Ga), 게르마늄(Ge), 및 금(Au) 중 적어도 하나를 각각 포함하는 합금, 도전성 금속 탄화물, 도전성 금속 질화물, 또는 이들의 조합을 포함할 수 있다.
제2 도전층(494)은 상기 제1 일함수보다 큰 제2 일함수를 가질 수 있으며, 예를 들어 TiN, TaN, W, WCN, 또는 이들의 조합과 같은 금속 원소를 함유하는 층일 수 있다. 제2 도전층(494)은 트랜지스터마다 두께가 서로 다른 층일 수 있다.
제3 도전층(496)은 상기 제2 일함수보다 작은 제3 일함수를 가질 수 있으며, 예를 들어 금속 원소를 함유하는 층일 수 있다. 예를 들어, 제3 도전층(496)은 알루미늄(Al)을 각각 포함하는 합금, 도전성 금속 탄화물, 도전성 금속 질화물, 또는 이들의 조합을 포함할 수 있으며, TiAl, TiAlC, TiAlN, 또는 이들의 조합을 포함할 수 있다.
상부 도전층(498)은 제3 도전층(496)과 다른 물질을 포함할 수 있으며, 예를 들어, TiN, TaN, W, WCN, 또는 이들의 조합을 포함할 수 있다. 게이트 전극층(490)에서, 상부 도전층(498)은 제3 도전층(496) 상에 배치될 수 있으며, 제3 도전층(496)과 게이트 캡핑층 사이의 영역을 완전히 채울 수 있다.
도　17 내지 도 18b는　본 발명의 일 실시예들에 따른 반도체 장치에서, 문턱 전압에 따른 NMOS 트랜지스터들의 단면도들이다.
도 17 내지 도 18b에서는 도 11에 도시된 반도체 장치(2)를 절단선 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'를 따라서 절단한 단면들을 예시적으로 도시한다. 설명의 편의를 위하여, 도 17 내지 도 18b에서는 반도체 장치(2)의 주요 구성요소들만을 도시하였다.
도 12 및 도 17을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(400)는 서로 교차하는 활성 핀들(405)과 게이트 전극층들을 중심으로 배치되는 트랜지스터들을 포함할 수 있다. 일례로, 도 17에 도시된 트랜지스터들은 모두 NMOS 트랜지스터들일 수 있다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(400)는 제1 문턱 전압을 갖는 복수의 제1 NMOS 트랜지스터(LN) 및 제1 문턱 전압보다 큰 제2 문턱 전압을 갖는 복수의 제2 NMOS 트랜지스터(HN)를 포함할 수 있다.
PMOS 트랜지스터와 마찬가지로, NMOS 트랜지스터의 문턱 전압은 그 크기에 따라 U(Ultra), S(Superlow), L(low), R(regular)로 구별될 수 있으며, 각 단계에 따라 게이트 구조물의 형태는 서로 다를 수 있다. 일례로, 도 18a 및 도 18b의 단면 확대도에 도시된 NMOS 트랜지스터들은 순서대로 U, S, L, R에 해당하는 문턱 전압을 가질 수 있다. 본 명세서에서, 문턱 전압의 크기는 절대값으로 비교될 수 있다.
도 18a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(400a)는 제1 문턱 전압을 갖는 복수의 제1 NMOS 트랜지스터(LN) 및 제1 문턱 전압보다 큰 제2 문턱 전압을 갖는 복수의 제2 NMOS 트랜지스터(HN)를 포함할 수 있다. 일례로, 제1 문턱 전압은 U에 해당하는 문턱 전압일 수 있으며, 제2 문턱 전압은 S에 해당하는 문턱 전압일 수 있다.
도 18b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(400b)는 제1 문턱 전압을 갖는 복수의 제1 NMOS 트랜지스터(LN) 및 제1 문턱 전압보다 큰 제2 문턱 전압을 갖는 복수의 제2 NMOS 트랜지스터(HN)를 포함할 수 있다. 일례로, 제1 문턱 전압은 L에 해당하는 문턱 전압일 수 있으며, 제2 문턱 전압은 R에 해당하는 문턱 전압일 수 있다.
다만, 도 18a 및 도 18b에 도시된 트랜지스터의 조합은 일 실시예에 불과할 뿐 한정되지 않고, 실시예들에 따라 다양하게 조합될 수 있다. 일례로, 복수의 제1 NMOS 트랜지스터(LN)와 복수의 제2 NMOS 트랜지스터(HN)는 각각 U와 S, U와 L, U와 R, S와 L, S와 R, 및 L과 R에 해당하는 문턱 전압을 갖는 트랜지스터일 수 있다. 이하, 도 15 내지 도 16b를 참조하여 상술한 설명과 중복되는 설명은 생략한다.
반도체 장치(400a)에 포함된 게이트 구조물들은 각각 게이트 유전층(480, 480`) 및 게이트 전극층(490)을 포함할 수 있다. 일례로, 게이트 유전층(480, 480`)은 활성 핀들(405)과 게이트 전극층(490) 사이에 배치될 수 있다. 한편 제1 게이트 유전층(480)은 반도체 장치(400a)의 복수의 제2 NMOS 트랜지스터(LN) 및 반도체 장치(400b)의 복수의 제2 NMOS 트랜지스터(LN)에 포함될 수 있고, 제2 게이트 유전층(480`)은 반도체 장치(400a)의 복수의 제1 NMOS 트랜지스터(HN) 및 반도체 장치(400b)의 복수의 제1 NMOS 트랜지스터(HN)에 포함될 수 있다. 한편, 반도체 장치(400a, 400b)에 포함된 각각의 게이트 전극층(490)은 서로 다른 일함수 도전층을 포함할 수 있다.
반도체 장치(400a)에 포함된 복수의 제1 NMOS 트랜지스터(LN)에서, 게이트 전극층(490)은 제2 게이트 유전층(480`)으로부터 순차적으로 적층되는 제2 도전층(494), 제3 도전층(496), 및 상부 도전층(498)을 포함할 수 있다. 한편, 제2 도전층(494)의 두께는 T3보다 작은 T5일 수 있다.
반도체 장치(400a)에 포함된 복수의 제2 NMOS 트랜지스터(HN)에서, 게이트 전극층(490)은 제1 게이트 유전층(480)으로부터 순차적으로 적층되는 제2 도전층(494), 제3 도전층(496), 및 상부 도전층(498)을 포함할 수 있다. 한편, 제2 도전층(494)의 두께는 T5일 수 있다. 다시 말해, 복수의 제2 NMOS 트랜지스터(HN)와 복수의 제1 NMOS 트랜지스터(LN)에 포함된 제2 도전층(494)의 두께는 서로 동일할 수 있다.
반도체 장치(400b)에 포함된 복수의 제1 NMOS 트랜지스터(LN)에서, 게이트 전극층(490)은 제2 게이트 유전층(480`)으로부터 순차적으로 적층되는 제2 도전층(494), 제3 도전층(496), 및 상부 도전층(498)을 포함할 수 있다. 한편, 제2 도전층(494)의 두께는 T3보다 작은 T4일 수 있다.
반도체 장치(400b)에 포함된 복수의 제2 NMOS 트랜지스터(HN)에서, 게이트 전극층(490)은 제2 게이트 유전층(480`)으로부터 순차적으로 적층되는 제2 도전층(494), 제3 도전층(496), 및 상부 도전층(498)을 포함할 수 있다. 한편, 제2 도전층(494)의 두께는 T3보다 작은 T4일 수 있다.
다만, 게이트 전극층(490)들을 이루는 각 층들의 상대적인 두께는 일 실시예에 불과할 뿐 도면에 도시된 것에 한정되지 않고, 실시예에 따라 다양하게 변경될 수 있다.
도　19 내지 도 21은　본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 19 내지 도 21에서는 도 13, 도 14, 및 도 17에 도시된 일 실시예에 따른 반도체 장치(400)에 대응하는 영역을 도시한다.
도 19 내지 도 21을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(500)는 활성 영역들(ACT) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들 및 복수의 채널층들의 사이에서 게이트 전극층(545)과 나란하게 배치되는 내부 스페이서층들을 더 포함할 수 있다. 반도체 장치(500)는 게이트 구조물(GL)이 활성 핀들(505)과 채널층들의 사이 및 나노 시트 형상의 복수의 채널층들의 사이에 배치되는 게이트-올-어라운드(Gate-All-Around)형 구조의 트랜지스터들을 포함할 수 있다. 예를 들어, 반도체 장치(500)는 채널층들, 소스/드레인 영역들(520), 및 게이트 구조물(GL)에 의한 MBCFET(Multi Bridge Channel FET) 구조의 트랜지스터들을 포함할 수 있다.
게이트 구조물(GL)은 활성 핀들(405) 및 복수의 채널층들의 상부에서 활성 핀들(505) 및 복수의 채널층들과 교차하여 연장되도록 배치될 수 있다. 게이트 구조물(GL)과 교차되는 활성 핀들(505) 및 복수의 채널층들에는 트랜지스터들의 채널 영역이 형성될 수 있다. 본 실시예에서, 게이트 절연층(542)은 활성 핀들(505)과 게이트 전극층(545)의 사이뿐 아니라, 복수의 채널층들과 게이트 전극층(545)의 사이에도 배치될 수 있다. 게이트 전극층(545)은 활성 핀들(505)의 상부에서 복수의 채널층들의 사이를 채우며 복수의 채널층들의 상부로 연장되어 배치될 수 있다. 게이트 전극층(545)은 게이트 절연층(542)에 의해 복수의 채널층들로부터 이격될 수 있다.
내부 스페이서층들은 복수의 채널층들의 사이에서 게이트 전극층(545)과 나란하게 배치될 수 있다. 게이트 전극층(545)은 내부 스페이서층들에 의해 소스/드레인 영역들(520)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들은 게이트 전극층(545)과 마주하는 측면이 평탄하거나, 게이트 전극층(545)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있다. 내부 스페이서층들은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
복수의 채널층들은 활성 영역(ACT) 상에서 활성 핀들(505)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 나노 시트로 배치될 수 있다. 채널층들은 소스/드레인 영역들(520)과 연결되면서, 활성 핀들(505)의 상면들과는 이격될 수 있다. 채널층들은 y 방향에서 활성 핀들(505)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 채널층들은 x 방향에서 게이트 구조물의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다.
복수의 채널층들은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널층들(115)은 예를 들어, 기판(501)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물을 이루는 채널층들의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라 활성 핀들(505)이 게이트 전극층과 접하는 영역에 채널층이 더 위치할 수도 있다.
도　22는　본 발명의 일 실시예에 따른 반도체 장치에서, 영역간의 간격이 다른 경우의 레이아웃도이다. 도 23은 도 22에 도시된 반도체 장치에 포함된 트랜지스터들의 배치를 설명하기 위한 도면들이다.
도 22 및 도 23을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(3)는 도 10 및 도 11에 도시된 일 실시예에 따른 반도체 장치(2)와 동일하거나 유사한 구성들을 포함할 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 장치(3)에서, 전원 라인들과 교차하는 y 방향에서 제1 영역의 길이(H3)는 제2 영역의 길이(H4)보다 클 수 있다. 이에 따라, 제1 영역에 포함되는 제1 활성 영역(AP1) 및 제2 활성 영역(AP2)의 y 방향 길이도 제2 영역에 포함되는 제3 활성 영역(AP3) 및 제4 활성 영역(AP4)의 y 방향 길이보다 클 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(3)의 구조에 의해, 제1 영역에 포함되는 제1 배선 라인들(M1)의 두께(X3)는 도 10에 도시된 반도체 장치(2)의 제1 영역에 포함되는 제1 배선 라인들(M1)의 두께(X1)보다 두꺼울 수 있다. 일례로, 반도체 장치(3)의 제1 영역에 포함되는 제1 배선 라인들(M1)의 두께(X3)는 제2 영역에 포함되는 제1 배선 라인들(M1)의 두께(X4)보다 두꺼울 수 있다. 이로 인해, 제1 배선 라인들(M1)의 저항이 감소함에 따라 반도체 장치(3)의 성능을 개선할 수 있다. 한편, 반도체 장치(3)에 포함된 제2 배선 라인들(M2)의 두께(Y2)는 도 10에 도시된 반도체 장치(2)에 포함된 제2 배선 라인들(M2)의 두께(Y1)와 동일하거나 유사할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 실시예들에 따라 다양하게 설계될 수 있다. 일례로, 배선 라인의 두께가 두꺼운 경우, 저항을 감소시켜 반도체 장치(3)의 성능을 개선시킬 수 있고, 배선 라인의 두께가 얇은 경우, 반도체 장치(3) 내에 집적가능한 배선 라인의 개수가 증가할 수 있어 레이아웃의 자유도를 향상시킬 수 있다. 이에 따라, 반도체 장치(3)의 배선 라인들의 형태는 도 22에 도시된 바로 한정되지 않고, 필요에 따라 다양한 방법으로 설계될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(3)의 구조에 의해, 제1 영역에 포함되는 전원 라인(PL)의 두께(X5)는 제2 영역에 포함되는 전원 라인(PL)의 두께(X6)와 다를 수 있다. 일례로, 제1 영역의 y 방향 길이(H3)는 제2 영역의 y 방향 길이(H4)보다 크므로, 제1 영역에 포함되는 전원 라인(PL)의 두께(X5)는 제2 영역에 포함되는 전원 라인(PL)의 두께(X6)보다 클 수 있다. 제1 영역의 경우, 두꺼운 전원 라인(PL)을 사용함으로써 공급할 수 있는 전원의 크기를 증가시킬 수 있다. 한편, 제2 영역의 경우, 얇은 전원 라인(PL)을 사용함으로써 반도체 장치(3)를 집적화하고, 레이아웃의 면적 관점에서 이익이 있을 수 있다. 다만, 이는 도 22에 도시된 바에 한정되지 않고, 필요에 따라 전원 라인(PL)의 두께(X5, X6)는 다르게 설계될 수도 있다.
도 24 및 도 25는 도 22에 도시된 반도체 장치를 설명하기 위한 단면도들이다.
도 24 및 도 25에서는 도 22에 도시된 반도체 장치(3)를 절단선 Ⅶ-Ⅶ'를 따라서 절단한 단면들을 예시적으로 도시한다. 설명의 편의를 위하여, 도 24 및 도 25에서는 반도체 장치(3)의 주요 구성요소들만을 도시하였다.
도 24를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(600)에 도시된 반도체 장치(3)의 구성들은 도 13에 도시된 반도체 장치(400)의 일부와 동일하거나 유사할 수 있다. 일례로, 반도체 장치(600)는 핀 구조체를 이용하여 활성 영역을 제공하는 FinFET 구조의 트랜지스터들을 포함하는 반도체 장치(600)일 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 장치(600)에 포함된 활성 핀들(605a, 605b) 및 활성 영역(ACT)은 반도체 장치(400)와 서로 다를 수 있다. 일례로, 도 22에 도시된 반도체 장치(3)의 제 1 영역에서 활성 영역의 y 방향 길이가 커짐에 따라 활성 핀들(605a)의 개수는 증가할 수 있다. 반면, 제2 영역에서 활성 영역의 y 방향 길이가 작아짐에 따라 활성 핀들(605b)의 개수는 감소할 수 있다. 증가한 활성 핀들(605a)의 개수는 4개로, 감소한 활성 핀들(605b)의 개수는 각각 4개, 2개로 도시되었으나, 이에 한정되지 않을 수 있다. 일례로, 활성 핀들(605a, 605b)의 개수는 각각 1개 내지 4개, 또는 5개 이상일 수도 있다.
도 25를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(700)에 도시된 반도체 장치(3)의 구성들은 도 19에 도시된 반도체 장치(500)의 일부와 동일하거나 유사할 수 있다. 일례로, 반도체 장치(700)는 나노 시트를 이용하여 활성 영역을 제공하는 MBCFET 구조의 트랜지스터들을 포함하는 반도체 장치(700)일 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 장치(700)에 포함된 나노 시트 형태의 채널층 및 활성 영역(ACT)은 반도체 장치(500)와 서로 다를 수 있다. 일례로, 도 22에 도시된 반도체 장치(3)의 제1 영역에서 활성 영역의 y 방향 길이가 커짐에 따라 채널층들의 y 방향 길이는 증가할 수 있다. 반면, 제2 영역에서 활성 영역의 y 방향 길이가 작아짐에 따라 채널층들의 y 방향 길이는 감소할 수 있다. 변화한 채널층들의 y 방향 길이는 도시된 형태로 한정되지 않고 실시예에 따라 다양하게 변화할 수 있다.
도 26은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 반도체 장치의 개략적인 평면도이다.
도 26을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(3)는 셀의 형태로 다양한 집적 회로(integrated circuit, IC; 1000)에 포함될 수 있다. 일례로, 집적 회로(1000)는 복수의 셀들로 정의될 수 있고, 복수의 셀들은 각각의 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 일례로, 셀 라이브러리에는 셀의 명칭, 치수, 게이트 폭, 핀(pin), 딜레이 특성, 누설 전류, 임계 전압 등이 정의될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(3)는 하나의 표준 셀일 수 있고, 셀 라이브러리는 표준 셀 라이브러리일 수 있다. 일례로, 큰 규모의 집적 회로(1000)는 미리 준비된 반도체 장치(3)가 포함된 셀을 필요에 따라 다양하게 조합됨으로써 설계될 수 있다.
집적 회로(1000)는 표준 셀 영역들(SC) 및 필러 셀 영역들(FC)을 포함할 수 있다. 표준 셀 영역들(SC)에는 제1 내지 제5 표준 셀들(SC1-SC5)이 배치되어 회로들이 구현될 수 있으며, 필러 셀 영역들(FC)에는 제1 내지 제5 필러 셀들(FC1-FC5)이 배치되어 더미 영역을 형성할 수 있다. 도 26에 도시된 제1 내지 제5 표준 셀들(SC1-SC5) 및 제1 내지 제5 필러 셀들(FC1-FC5)의 형태, 배치 및 개수는 예시적인 것으로, 실시예에 따라 다양하게 변경될 수 있다.
집적 회로(1000)는 복수의 게이트 라인들(GL)과 복수의 전원 라인들(M1)을 포함할 수 있다. 복수의 전원 라인들(M1)은 파워 레일일 수 있으며, 제1 방향, 예컨대 x 방향으로 연장될 수 있다. 복수의 전원 라인들(M1)은 제1 전압을 공급하는 하이 파워 전송 라인들(M1(VDD)) 및 제1 전압보다 낮은 제2 전압을 공급하는 로우 파워 전송 라인들(M1(VSS))을 포함할 수 있다. 하이 파워 전송 라인들(M1(VDD)) 및 로우 파워 전송 라인들(M1(VSS))은 제1 방향과 교차하는 제2 방향, 예컨대 y 방향을 따라 서로 이격되어 교대로 배열될 수 있다. 일례로, 복수의 전원 라인들(M1)은 표준 셀 영역들(SC)과 필러 셀 영역들(FC)의 경계들을 따라 연장될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 복수의 전원 라인들(M1) 중 적어도 하나는 표준 셀 영역들(SC)과 필러 셀 영역들(FC) 중 적어도 하나를 가로지르도록 배치될 수도 있다.
본 발명의 일 실시예에 따른 반도체 장치(3)는 표준 셀의 형태로 집적 회로(1000)에 포함될 수 있다. 일례로, 반도체 장치(3)는 제2 표준 셀(SC2)에 포함될 수 있다. 이에 따라, 제2 표준 셀(SC2)은 반도체 장치(3)의 설계에 필요한 3개의 전원 라인과 복수의 게이트 라인들(GL)을 경계로 설계될 수 있다.
본　발명은　상술한　실시예　및　첨부된　도면에　의해　한정되는　것이　아니며　첨부된　청구범위에　의해　한정하고자　한다.　따라서, 청구범위에　기재된　본　발명의　기술적　사상을　벗어나지　않는　범위　내에서　당　기술분야의　통상의　지식을　가진　자에　의해　다양한　형태의　치환, 변형　및　변경이　가능할　것이며, 이　또한　본　발명의　범위에　속한다고　할　것이다.
1, 2, 3, 400, 500, 600, 700: 반도체 장치
100: 스캔 회로 200: 마스터 래치 회로
300: 슬레이브 래치 회로 10: 클럭 버퍼
20: 스캔 인에이블 인버터 30: 출력 인버터
41, 42: 더미 영역 51, 52, 53, PL: 전원 라인
CT: 게이트 분리 패턴 GS: 게이트 라인
CSP: 활성 컨택 분리 패턴 CA: 활성 컨택
CB: 게이트 컨택 M1: 제1 배선 라인
V0: 하부 비아 M2: 제2 배선 라인
V1: 제1 비아

Claims (10)

  1. 제1 방향으로 연장되는 복수의 전원 라인;
    제1 문턱 전압을 갖는 복수의 제1 트랜지스터를 포함하는 회로들을 포함하는 제1 영역; 및
    상기 제1 문턱 전압보다 큰 제 2 문턱 전압을 갖는 복수의 제2 트랜지스터를 포함하는 회로들을 포함하는 제2 영역; 을 포함하고,
    상기 복수의 전원 라인 중 하나는 상기 제1 영역과 상기 제2 영역 사이에 배치되고,
    상기 제1 영역은 멀티플렉서 회로의 적어도 일부를 포함하는 제1 회로, 클럭 버퍼, 및 데이터 경로 상에 배치되는 제1 래치 회로를 포함하고,
    상기 제2 영역은 상기 멀티플렉서 회로의 나머지 일부를 포함하는 제2 회로 및 피드백 경로 상에 배치되는 제2 래치 회로를 포함하며,
    상기 제1 회로와 상기 제2 회로는 상기 제1 방향에서 동일한 위치에 배치되는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 래치 회로는 제1 마스터 래치 회로 및 제1 슬레이브 래치 회로를 포함하고,
    상기 제2 래치 회로는 제2 마스터 래치 회로 및 제2 슬레이브 래치 회로를 포함하며,
    상기 제1 마스터 래치 회로와 상기 제1 슬레이브 래치 회로 사이에 상기 클럭 버퍼가 배치되는 반도체 장치.
  3. 제1항에 있어서,
    상기 복수의 제1 트랜지스터는 복수의 제1 PMOS 트랜지스터 및 복수의 제1 NMOS 트랜지스터를 포함하고,
    상기 복수의 제2 트랜지스터는 복수의 제2 PMOS 트랜지스터 및 복수의 제2 NMOS 트랜지스터를 포함하며,
    상기 복수의 제1 PMOS 트랜지스터 각각은 제1 게이트 유전층 및 상기 제1 게이트 유전층에 적층되는 제1일함수 금속층을 포함하고,
    상기 복수의 제1 NMOS 트랜지스터 각각은 제2 게이트 유전층 및 상기 제2 게이트 유전층에 적층되는 제2 일함수 금속층을 포함하며,
    상기 복수의 제2 NMOS 트랜지스터 각각은 제3 게이트 유전층 및 상기 제3 게이트 유전층에 적층되는 제3 일함수 금속층을 포함하고,
    상기 복수의 제2 PMOS 트랜지스터 각각은 제4 게이트 유전층 및 상기 제4 게이트 유전층에 적층되는 제4 일함수 금속층을 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 게이트 유전층은 상기 제4 게이트 유전층의 물질 및 상기 제4 게이트 유전층의 물질과 다른 제1 원소를 포함하고,
    상기 제2 게이트 유전층은 상기 제3 게이트 유전층의 물질 및 상기 제3게이트 유전층의 물질과 다른 제2 원소를 포함하는 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 일함수 금속층은 제1 두께를 갖고, 상기 제1 일함수 금속층과 동일한 물질을 포함하는 상기 제4 일함수 금속층은 상기 제1 두께보다 작은 제4 두께를 가지며,
    상기 제2 일함수 금속층은 제2 두께를 갖고, 상기 제2 일함수 금속층과 동일한 물질을 포함하는 상기 제3 일함수 금속층은 상기 제2 두께보다 큰 제3 두께를 갖는 반도체 장치.
  6. 제3항에 있어서,
    상기 제1 일함수 금속층은 상기 제4 일함수 금속층에 포함되지 않는 물질을 포함하는 금속층을 더 포함하는 반도체 장치.
  7. 데이터 신호가 입력되는 제1 회로 및 스캔 입력 신호가 입력되는 제2 회로를 포함하는 스캔 회로;
    데이터 경로 상에 배치되는 제3 회로 및 피드백 경로 상에 위치하는 제4 회로를 포함하는 래치 회로; 를 포함하고,
    상기 제1 회로 및 상기 제3 회로는 복수의 제1 트랜지스터를 포함하고,
    상기 제2 회로 및 상기 제4 회로는 상기 복수의 제1 트랜지스터의 제1 문턱 전압보다 큰 제2 문턱 전압을 갖는 복수의 제2 트랜지스터를 포함하며,
    상기 복수의 제1 트랜지스터와 상기 복수의 제2 트랜지스터는 제1 방향으로 연장된 전원 라인을 기준으로 구분되어 배치되고,
    상기 제1 회로의 상기 제1 방향의 일측에 제1 더미 영역이 배치되고, 상기 제4 회로의 타측에 제2 더미 영역이 배치되며,
    상기 제1 회로와 상기 제2 회로의 제1 공통 노드는 상기 전원 라인을 상기 제1 방향에 수직한 제2 방향으로 가로지르는 제1 활성 컨택에 의해 연결되는 반도체 장치.
  8. 제7항에 있어서,
    상기 제3 회로와 상기 제4 회로는 제2 공통 노드 및 제3 공통 노드를 갖고,
    상기 제2 공통 노드는 상기 제1 방향에 수직한 제2 방향으로 연장되는 제2 활성 컨택에 의해 연결되며,
    상기 제3 공통 노드는 상기 제2 방향으로 연장되는 제3 활성 컨택에 의해 연결되는 반도체 장치.
  9. 제1 방향으로 평행하게 연장되는 제1 전원 라인, 제2 전원 라인, 및 제3 전원 라인;
    제1 특성을 갖는 복수의 제1 트랜지스터를 포함하고, 상기 제1 전원 라인 및 상기 제2 전원 라인 사이에 배치되는 제1 영역; 및
    상기 제1 특성과 다른 제2 특성을 갖는 복수의 제2 트랜지스터를 포함하고, 상기 제2 전원 라인 및 상기 제3 전원 라인 사이에 배치되는 제2 영역; 을 포함하고,
    상기 제1 전원 라인과 상기 제2 전원 라인 사이의 간격은 상기 제2 전원 라인과 상기 제3 전원 라인 사이의 간격보다 크고,
    상기 복수의 제1 트랜지스터를 포함하는 회로들은 임계 경로(critical path) 상에 위치하고,
    상기 제1 특성 및 상기 제2 특성은 트랜지스터의 문턱 전압, 상기 트랜지스터를 포함하는 게이트 사이의 간격, 및 상기 트랜지스터 및 상기 게이트를 포함하는 셀의 높이 중 적어도 하나를 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 복수의 제1 트랜지스터 및 상기 복수의 제2 트랜지스터 각각은 활성 영역을 제공하는 적어도 하나의 핀 구조체를 포함하며,
    상기 제1 특성 및 상기 제2 특성은 상기 핀 구조체의 개수를 포함하고,
    상기 복수의 제1 트랜지스터 각각에 포함되는 상기 핀 구조체의 개수는 상기 복수의 제2 트랜지스터 각각에 포함되는 상기 핀 구조체의 개수보다 많은 반도체 장치.
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