CN118471948A - 集成电路 - Google Patents

Abstract

公开了集成电路。所述集成电路包括：基底和位于基底上的多个标准单元。所述多个标准单元中的标准单元包括背面布线图案和多条栅极线，背面布线图案布置在基底的下部上并且至少包括所述标准单元的内部连接节点，所述多条栅极线布置在基底的上部上并且沿着第一水平方向延伸。所述多条栅极线中的至少一条栅极线用作标准单元的输入引脚。

Description

集成电路

本申请基于并且要求于2023年2月8日在韩国知识产权局提交的第10-2023-0016991号韩国专利申请和于2023年5月22日在韩国知识产权局提交的第10-2023-0065880号韩国专利申请的优先权，所述韩国专利申请中的每个的公开通过引用全部包含于此。

技术领域

发明构思涉及集成电路，并且更具体地，涉及包括背面布线图案(backsidewiringpattern)的集成电路。

背景技术

由于对高度集成的需求和半导体工艺的发展，集成电路中的线路的宽度、间隙空间和/或高度可被减小，因而布线的寄生元件的影响可被增加。另外，为了降低功耗和提高操作速度，已经降低了用于集成电路的电源的电压，因此，布线的寄生元件可能对集成电路具有更大的影响。

另外，由于半导体制造工艺的小型化，标准单元的图案尺寸可被减小，因而，标准单元的尺寸也可被减小。随着标准单元的尺寸被减小，标准单元中的单元图案的密度被增加，并且用于将半导体器件互连的线的密度也被增加。因此，越来越需要有效地布置用于将半导体器件互连的线的改进方法。

发明内容

发明构思提供了其中布线的自由度增加的集成电路。

另外，发明构思将要解决的问题不限于上述问题，并且本领域普通技术人员从下文中的以下描述中可清楚地理解一些其他的问题。

根据发明构思的一个方面，提供一种集成电路，所述集成电路包括：基底和位于基底上的多个标准单元。所述多个标准单元中的标准单元包括：背面布线图案，布置在基底的下部上并且至少包括所述标准单元的内部连接节点；以及多条栅极线，布置在基底的上部上并且沿着第一水平方向延伸。所述多条栅极线中的至少一条栅极线用作所述标准单元的输入引脚。

根据发明构思的另外的方面，提供一种集成电路，所述集成电路包括：基底和位于基底上的多个标准单元。所述多个标准单元中的标准单元包括：背面布线图案，布置在基底的下部上并且至少包括所述标准单元的内部连接节点；正面布线图案，布置在基底的上部上并且包括被配置为接收输入信号的输入引脚和被配置为输出输出信号的输出引脚；以及背面接触件，将背面布线图案连接到基底的有源区域并且穿透基底。

根据发明构思的另一方面，提供一种集成电路，所述集成电路包括：基底和位于基底上的多个标准单元。所述多个标准单元中的标准单元包括：背面布线图案，布置在基底的下部上并且至少包括所述标准单元的内部连接节点；多条栅极线，布置在基底的上部上并且沿着第一水平方向延伸；多个有源区域，布置在基底的上部上并且沿着垂直于第一水平方向的第二水平方向延伸；以及多个有源接触件，分别与所述多个有源区域接触。所述多个有源接触件中的至少一个有源接触件用作所述标准单元的输出引脚。

附图说明

根据以下结合附图的详细的描述，将更清楚地理解实施例，在附图中：

图1是用于说明根据实施例的集成电路的视图；

图2是示出根据实施例的集成电路中的标准单元的示例的视图，并且更具体地，是用于说明与-或-反相器(又称为“与或非”)电路的布图；

图3A和图3B是根据示例实施例的沿着图2的线X1-X2截取的剖视图，并且图3C和图3D是沿着图2的线X3-X4截取的剖视图；

图4至图6、图7A和图8是示出根据实施例的集成电路中的标准单元的其他示例的视图，并且更具体地，是用于说明与-或-反相器电路的布图；

图7B是根据示例实施例的沿着图7A的线X5-X6截取的剖视图；

图9A、图10和图11是示出根据示例实施例的集成电路中的标准单元的其他示例的视图，并且更具体地，是用于说明触发器电路的布图；

图9B是根据示例实施例的沿着图9A的线X7-X8截取的剖视图；

图12是示出根据实施例的制造集成电路的方法的流程图；

图13是示出根据实施例的片上系统的框图；以及

图14是示出根据实施例的包括用于存储程序的存储器的计算系统的框图。

具体实施方式

在下文中，参照附图详细描述发明构思的实施例。在附图中，相同的参考标号表示相同的元件，并且省略对相同元件的描述。

图1是用于说明根据实施例的集成电路10的视图。图1是示出集成电路10的一部分的平面图，集成电路10在由X轴和Y轴限定的平面中包括单个芯片或单个功能块。在此，X轴方向和Y轴方向可分别被称为第一水平方向和第二水平方向，并且Z轴方向可被称为垂直方向。由X轴和Y轴限定的平面可被称为水平面，并且相对于另一个元件沿着朝向Z轴的方向或沿着+Z轴定位的元件可被称为在另一个元件上方，而相对于另一个元件沿着与Z轴相反的方向或沿着-Z轴定位的元件可被称为在另一个元件下方。X轴方向可垂直于Y轴方向。

集成电路10可包括多个标准单元。标准单元可以是集成电路10中的布图的单位，并且由单元边界限定。标准单元可被设计为执行预定义的功能，并且可被称为单元。集成电路10可包括多个各种标准单元，并且标准单元可被布置在多个行中。

多个标准单元可被重复用于设计集成电路10。标准单元可通过常规制造技术被预先设计并且存储在图12中的单元库D12中，并且集成电路10可通过根据设计规则将单元库D12中的标准单元进行布置和互连来设计。

可在标准单元的单元边界中设置扩散中断(diffusion break)，以将标准单元与另外的标准单元电分离。由于扩散中断，相邻的有源区域可彼此分离，并且在扩散中断中可不设置栅极线。扩散中断可包括双扩散中断或单扩散中断。扩散中断可包括含硅绝缘层(诸如，氧化硅层、氮化硅层、氮氧化硅层、碳氮化硅层及它们的组合)。例如，扩散中断可包括氟化物硅酸盐玻璃(FSG)、未掺杂的硅酸盐玻璃(USG)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、可流动氧化物(FOX)、等离子体增强原硅酸四乙酯(PE-TEOS)和东燃硅氮烷(TOSZ)。

例如，标准单元可包括各种基本电路(诸如，反相器、与门、与非门、或门、异或门和或非门)，它们经常被用于电子设备的数字电路设计中(诸如，中央处理器(CPU)、图形处理器(GPU)和片上系统(SoC)设计)。另外，标准单元可包括被经常用于电路块的其他电路(诸如，触发器和锁存器)。

标准单元可包括有源区域和栅极线。标准单元中的有源区域和栅极线可被形成为晶体管。在一个实施例中，栅极线可包括含功函数金属的层和间隙填充金属层。例如，含功函数金属层可包括钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)中的至少一种，并且间隙填充金属层可包括钨(W)和铝(Al)中的任何一种。在一个实施例中，栅极线可包括碳化钛铝层/氮化钛层/钨层(TiAlC/TiN/W)的堆叠结构、氮化钛层/氮化钽层/碳化钛铝层/氮化钛层/钨层(TiN/TaN/TiAlC/TiN/W)的堆叠结构、以及氮化钛层/氮化钽层/氮化钛/碳化钛铝层/氮化钛层/钨层(TiN/TaN/TiN/TiAlC/TiN/W)的堆叠结构。

集成电路10可至少包括在其中形成有用于将标准单元互连的布线的金属层。例如，集成电路10可包括堆叠在基底的上表面或上方的正面(frontside)金属层和堆叠在基底的下表面或下方的背面(backside)金属层。

正面金属层可包括最靠近基底的第一金属层M1，并且图2中的第二金属层M2可形成在第一金属层M1上。在此，正面金属层的每层中的图案可被称为正面布线图案。在一个实施例中，第一金属层M1可包括沿着X轴方向延伸的多个图案，并且第二金属层M2可包括沿着Y轴方向延伸的多个图案，但不限于此。还可在第二金属层M2上形成至少一个附加金属层。

背面金属层可包括最靠近基底的第一背面金属层BM1。另外，背面金属层还可包括在第一背面金属层BM1的下表面的图7A中的第二背面金属层BM2。在此，背面金属层的每层中的图案可被称为背面布线图案。在一个实施例中，第一背面金属层BM1可包括沿着X轴方向延伸的多个图案，并且第二背面金属层BM2可包括沿着Y轴方向延伸的多个图案，但不限于此。

每个金属层中的多个图案可包括金属、导电金属氮化物、金属硅化物及它们的组合。在附图中，为了便于说明，可仅示出一些层，并且尽管过孔和接触件被布置在金属层的图案下方，还可示出过孔和接触件，以便于指示金属层的图案与金属层下方的下部图案之间的连接。

用于向标准单元供应电压的第一电力线PL1和第二电力线PL2可被设置在布置标准单元的多个行中的每一行的边界部分。第一电力线PL1可向每个标准单元提供第一电源电压(例如，电源电压VDD)，并且第二电力线PL2可向每个标准单元提供第二电源电压(例如，地电压VSS)。例如，第一电力线PL1和第二电力线PL2可被形成为沿着X轴方向延伸的导电图案，并且沿着Y轴方向被交替布置。

参照图1，集成电路10可包括第一标准单元C1和第二标准单元C2。第一标准单元C1和第二标准单元C2可以是单元的内部图案，并且可包括形成在背面金属层(例如，第一背面金属层BM1)上的背面布线图案。第一标准单元C1可包括用作内部连接节点的第一背面布线图案ICN1，并且第二标准单元C2可包括用作内部连接节点的第二背面布线图案ICN2。另外，第一标准单元C1还可包括连接到第一标准单元C1的输入引脚或第一标准单元C1的输出引脚的附加背面布线图案，并且第二标准单元C2还可包括连接到第二标准单元C2的输入引脚或第二标准单元C2的输出引脚的附加背面布线图案。

第一标准单元C1和第二标准单元C2中的每个可包括沿着Y轴方向延伸的栅极线。在一个实施例中，第一标准单元C1的栅极线(或与栅极线接触的栅极接触件)可被设置为从外部接收输入信号的第一输入引脚IP1。在一个实施例中，第二标准单元C2的栅极线(或与栅极线接触的栅极接触件)可被设置为从外部接收输入信号的第二输入引脚IP2。在与图1中示出的配置不同的另外的实施例中，正面金属层(例如，第一金属层M1的正面布线图案)可被设置为第一标准单元C1的第一输入引脚IP1，并且正面金属层的正面布线图案可被设置为第二标准单元C2的第二输入引脚IP2。将理解，当元件被称为“连接”或“结合”到另外的元件或“在另外的元件上”时，它可直接连接或结合到另外的元件或在另外的元件上，或者可存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另外的元件，或者被称为“接触”另外的元件或与另外的元件“接触”时，在接触点处不存在中间元件。

第一标准单元C1可连接到用于与其他标准单元互连的第一布线线路RT、作为第一布线线路RT与第一输入引脚IP1之间的正面接触件的栅极接触件、和/或第一过孔层的过孔V0。栅极接触件可与作为第一输入引脚IP1的栅极线接触，例如，第一布线线路RT可被设置在第一金属层M1上。

由于第一标准单元C1的第一输入引脚IP1用作栅极线，而不是被设置在金属层上，因此第一标准单元C1可通过第一布线线路RT接收输入信号，第一布线线路RT电连接到栅极线或第一输入引脚IP1、栅极接触件和第一过孔层的过孔V0。被设置为用于传输输入信号的配置的第一布线线路RT、栅极接触件和第一过孔层的过孔V0可沿着Z轴方向被自由地布置在与作为第一输入引脚IP1的栅极线叠置的位置处。

第二标准单元C2可连接到用于与其他标准单元互连的第二布线线路RTB和图9B中的栅极接触件BCB，栅极接触件BCB是第二布线线路RTB与第二输入引脚IP2之间的背面(BS)接触件。背面接触件可与作为第二输入引脚IP2的栅极线接触，例如，第二布线线路RTB可被设置在第一背面金属层BM1上。

由于第二标准单元C2的第二输入引脚IP2用作栅极线，而不是被设置在金属层上，因此第二标准单元C2可通过第二布线线路RTB接收输入信号，第二布线线路RTB电连接到作为第二输入引脚IP2的栅极线和背面接触件。被设置为用于传输输入信号的配置的第二布线线路RTB和背面接触件可沿着Z轴方向被自由地布置在与作为第二输入引脚IP2的栅极线叠置的位置处。

图1示出集成电路10包括第一标准单元C1、第二标准单元C2、连接到第一标准单元C1并且形成在正面金属层上的第一布线线路RT、以及连接到第二标准单元C2并且形成在背面金属层上的第二布线线路RTB，但是集成电路10的配置不限于此。连接到集成电路10的标准单元的所有布线线路可仅形成在正面金属层上或仅形成在背面金属层上。

根据实施例的集成电路10的第一标准单元C1和第二标准单元C2中的每个可包括形成为内部连接节点的背面布线图案ICN1或ICN2，从而增加第一标准单元C1和第二标准单元C2单独连接到其他集成电路的其他标准单元的布线线路的自由度。通过降低布线线路的复杂性，由布线线路的RC特性引起的功率损耗可被降低，从而提高设计的集成电路10的性能和可靠性。

另外，由于第一标准单元C1和第二标准单元C2分别包括形成为栅极线的第一输入引脚IP1和第二输入引脚IP2，因此可根据与第一标准单元C1相邻的另外的标准单元适当地修改第一布线线路RT、正面接触件和第一过孔层的过孔V0的布置，并且可根据与第二标准单元C2相邻的另外的标准单元适当地修改第二布线线路RTB和背面接触件的布置。因此，用于将输入信号传输到第一标准单元C1和第二标准单元C2中的每个的布线线路的布置的自由度可被增加。

图2是示出根据实施例的集成电路10中的标准单元CA1的示例的视图，并且更具体地，是用于说明与-或-反相器电路AOI22的布图。图2的上部示出与-或-反相器电路AOI22的电路图，并且图2的下部示意性地示出在由X轴和Y轴限定的平面中对应于与-或-反相器电路AOI22的标准单元CA1的布局。

参照图2，第一输入信号至第四输入信号A0、A1、B0和B1可被输入到与-或-反相器电路AOI22，并且输出信号Y可从与-或-反相器电路AOI22被输出。与-或-反相器电路AOI22可包括四个N型晶体管和四个P型晶体管。根据与-或-反相器电路AOI22的功能，当第一输入信号A0和第二输入信号A1中的至少一个是低电平逻辑信号并且第三输入信号B0和第四输入信号B1中的至少一个是低电平逻辑信号时，与-或-反相器电路AOI22可输出高电平逻辑信号作为输出信号Y。

标准单元CA1可包括沿着Y轴方向延伸的多条栅极线(或栅电极)以及沿着X轴方向延伸的第一有源区域RX1和第二有源区域RX2。第一有源区域RX1可被称为p沟道场效应晶体管(PFET)区域，并且第二有源区域RX2可被称为n沟道场效应晶体管(NFET)区域。

沿着Z轴方向从第一有源区域RX1和第二有源区域RX2中的每个突出并且沿着X轴方向延伸的一些部分可被称为有源图案，并且可与栅极线形成晶体管。源极和漏极S/D可被设置在栅极线的两侧上，并且作为正面接触件的有源接触件可被设置在源极和漏极S/D上，然后，沟道可在栅极线下方被设置在源极和漏极S/D的源极和漏极之间。作为沟道的示例，下面参照图3A至3D描述纳米片。第一过孔层的过孔V0可位于正面接触件上，并且第一过孔层的过孔V0可连接到正面接触件和第一金属层M1的图案。第二过孔层的过孔V1可电连接到第一金属层M1的图案和第二金属层M2的图案。

标准单元CA1可包括被输入第一输入信号A0的第一输入引脚IP_A0、被输入第二输入信号A1的第二输入引脚IP_A1、被输入第三输入信号B0的第三输入引脚IP_B0、被输入第四输入信号B1的第四输入引脚IP_B1、以及输出信号Y从其输出的输出引脚OP。在一个实施例中，第一金属层M1的一些图案可被形成为第一输入引脚至第四输入引脚IP_A0、IP_A1、IP_B0和IP_B1，并且被设置在第一金属层M1上的第二金属层M2的图案可被形成为输出引脚OP。

背面布线图案ICN可被设置为标准单元CA1的内部连接节点(例如，“a”节点)。因此，用于形成布线线路的空间可在正面金属层上增加，从而增加布线线路的自由度。背面布线图案ICN可通过背面接触件连接到第一有源区域RX1的源极和漏极。

根据标准单元CA1，仅用于传输第一输入信号至第四输入信号A0、A1、B0和B1的图案(诸如，第一输入引脚至第四输入引脚IP_A0、IP_A1、IP_B0和IP_B1)和用于传输输出信号Y的图案可被设置在正面金属层M1或M2上，并且形成在第一背面金属层BM1上的背面布线图案可被设置为用于传输标准单元CA1的其他内部信号的内部连接节点。

根据示例实施例，图3A和图3B是沿着图2的线X1-X2截取的剖视图，并且图3C和图3D是沿着图2的线X3-X4截取的剖视图。尽管在图3A至图3D中未示出，但是可在栅极线GL的侧表面上形成栅极间隔件，并且可在接触件和/或过孔的表面上形成阻挡层。

图3A至3D示出包括位于第一有源区域RX1和第二有源区域RX2上的纳米片的各种实施例。参照图3A至图3D以及图2给出图3A至图3D中的实施例的描述。

例如，多桥沟道(MBC)场效应晶体管(FET)可以以这样的配置形成在标准单元CA1中：多个纳米片堆叠在第一有源区域RX1和第二有源区域RX2上并且被栅极线GL围绕。然而，根据实施例的集成电路10中的标准单元不限于图3A至图3D中示出的标准单元。例如，可在标准单元CA1中形成包括鳍和位于有源区域上的栅极线GL的鳍式FET，并且可在标准单元CA1中形成其中在有源区域上方的纳米线被栅极线GL包围的栅极全包围(GAA)FET。例如，多个纳米线可在有源区域上方垂直堆叠，并且每个纳米线被栅极线GL包围，使得可在标准单元CA1中形成垂直GAAFET。另外，例如，可在有源区域上形成负容量(NC)FET。除了上述晶体管之外，可在栅极线GL和有源区域上形成各种晶体管(诸如，互补FET(CFET)、碳纳米管(CNT)FET、双极结型晶体管和其他三维晶体管)。

基底SUB可包括半导体(例如，硅(Si)和锗(Ge))以及III-V族化合物半导体(例如，砷化镓(GaAs)、砷化铝镓(AlGaAs)、砷化铟镓(InGaAs)、锑化铟(InSb)、锑化镓(GaSb)、锑化铟镓(InGaSb)、磷化铟(InP)、磷化铟镓(InGaP)、氮化铟(InN)和氮化铟镓(InGaN))。在一个实施例中，基底SUB可包括绝缘体上硅(SOI)基底和绝缘体上锗(GOI)基底。在一个实施例中，基底SUB可掺杂有p型杂质。

第一有源区域RX1和第二有源区域RX2可形成在基底SUB上。在一个实施例中，第二有源区域RX2可形成在掺杂有p型杂质的基底SUB上，并且第一有源区域RX1可形成在基底SUB中的n阱上。第一有源区域RX1可与栅极线GL形成p型晶体管，并且第二有源区域RX2可与栅极线GL形成n型晶体管。

在一个实施例中，可在第一有源区域RX1和第二有源区域RX2中的每个的上方形成用作附加有源区域的至少一个纳米片。例如，纳米片堆叠NS可形成在第一有源区域RX1和第二有源区域RX2上方。纳米片堆叠NS可沿着X轴方向延伸。器件绝缘层11可形成在第一有源区域RX1与纳米片堆叠NS之间以及第二有源区域RX2与纳米片堆叠NS之间。

纳米片堆叠NS可用作晶体管的沟道。例如，第一有源区域RX1上方的纳米片堆叠NS可掺杂有n型杂质，并且p型晶体管可被形成在第一有源区域RX1上。相反，第二有源区域RX2上方的纳米片堆叠NS可掺杂有p型杂质，并且n型晶体管可形成在第二有源区域RX2上。在一个实施例中，纳米片堆叠NS可包括硅(Si)、锗(Ge)和硅锗(SiGe)。在一个实施例中，纳米片堆叠NS可包括砷化铟镓(InGaAs)、砷化铟(InAs)、锑化镓(GaSb)、锑化铟(InSb)及它们的组合。

例如，纳米片堆叠NS可包括沿着垂直方向(Z轴方向)彼此叠置的多个纳米片NS1至NS3。在本实施例中，纳米片堆叠NS被示出为包括三个纳米片，但不限于此。例如，纳米片堆叠NS可包括至少两个纳米片，并且纳米片的数量没有具体限制。

栅极线GL可覆盖纳米片堆叠NS并且包围纳米片NS1至NS3中的每个。多个纳米片NS1至NS3可具有其中纳米片NS1至NS3中的每个被栅极线GL包围的GAA结构。可在纳米片堆叠NS与栅极线GL之间设置栅极绝缘层。

源极和漏极S/D可形成在栅极线GL的两侧。源极和漏极S/D可沿着X轴方向彼此间隔开。

可在第一有源区域RX1与第二有源区域RX2之间形成隔离沟槽，并且可将绝缘材料(例如，氧化物)填充到隔离沟槽中，从而形成器件隔离层。第一有源区域RX1和第二有源区域RX2可通过器件隔离层彼此隔离。

参照图3A，第一背面金属层BM1的背面布线图案ICN可被形成为标准单元CA1的内部连接节点(例如，“a”节点)。标准单元CA1的源极和漏极S/D可通过作为背面接触件的有源接触件BCA和有源过孔BVA电连接到背面布线图案ICN。有源接触件BCA可沿着Z轴方向垂直穿透基底SUB，并且具有与源极和漏极S/D接触的上表面和与有源过孔BVA接触的下表面。有源过孔BVA可具有与有源接触件BCA接触的上表面和与背面布线图案ICN接触的下表面。

在一个实施例中，有源接触件BCA可形成在沿着从基底SUB的上表面朝向基底SUB的下表面的方向(Z轴方向的相反方向)蚀刻的沟槽中，并且有源过孔BVA可形成在沿着从基底SUB的下表面朝向上表面的方向(Z轴方向)蚀刻的沟槽中。有源接触件BCA的宽度可沿着Z轴方向的相反方向逐渐减小，并且有源过孔BVA的宽度可沿着Z轴方向从基底SUB的下表面朝向上表面逐渐减小。

参照图3B，标准单元CA1的源极和漏极S/D可通过形成在基底SUB的下表面上的有源过孔BVA电连接到背面布线图案ICN。在一个实施例中，有源过孔BVA可沿着Z轴方向垂直穿透基底SUB，并且可具有与源极和漏极S/D接触的上表面和与背面布线图案ICN接触的下表面。

参照图3C，可在第一有源区域RX1和第二有源区域RX2上形成层间绝缘层12。作为正面接触件的电源接触件PCA和电源过孔PVA可穿过层间绝缘层12被形成，因此，源极和漏极S/D的图案可连接到第一金属层M1。电源过孔PVA可包括第一过孔层中的过孔V0。

在一个实施例中，作为正面金属层的第一金属层M1的图案可形成为用于向标准单元CA1供应第一电源电压VDD的第一电力线PL1和用于向标准单元CA1供应第二电源电压VSS的第二电力线PL2。因此，标准单元CA1的源极和漏极S/D可通过电源接触件PCA和电源过孔PVA电连接到第一电力线PL1和第二电力线PL2，并且可接收第一电源电压VDD和第二电源电压VSS。

参照图3D，作为背面金属层的第一背面金属层BM1的图案可形成为用于向标准单元CA1供应第一电源电压VDD的第一电力线PL1和用于向标准单元CA1供应第二电源电压VSS的第二电力线PL2。因此，标准单元CA1的源极和漏极S/D可通过穿透基底SUB的电源过孔PBVA电连接到第一电力线PL1和第二电力线PL2，并且可接收第一电源电压VDD和第二电源电压VSS。然而，与图3D中示出的配置不同，标准单元CA1的源极和漏极S/D也可通过电源接触件和与第一电力线PL1或第二电力线PL2接触的电源过孔PBVA电连接到第一电力线PL1和第二电力线PL2，电源接触件是与源极和漏极S/D接触的背面接触件。

图4至图6、图7A和图8是示出根据示例实施例的集成电路10中的标准单元CA2至CA6的其他示例的视图，并且更具体地，是用于说明与-或-反相器电路AOI22的布图。图7B是根据示例实施例的沿着图7A的线X5-X6截取的剖视图。在图4至图6、图7A和图8中，相同的参考标号表示与图2中相同的元件，并且省略了对相同元件的任何进一步详细的描述，此外，在图7B中，相同的参考标号表示与图3A中相同的元件，并且省略了对相同元件的任何进一步详细的描述。

参照图4，根据实施例的标准单元CA2可包括被输入第一输入信号A0的第一输入引脚IP_A0’、被输入第二输入信号A1的第二输入引脚IP_A1’、被输入第三输入信号B0的第三输入引脚IP_B0’、被输入第四输入信号B1的第四输入引脚IP_B1’、以及从其输出输出信号Y的第一输出引脚OP1和第二输出引脚OP2。

在一个实施例中，第一输入引脚至第四输入引脚IP_A0’、IP_A1’、IP_B0’和IP_B1’可形成为栅极线，并且第一输出引脚OP1和第二输出引脚OP2可形成为作为第一有源区域RX1和第二有源区域RX2上的正面接触件的有源接触件。

第一输出引脚OP1和第二输出引脚OP2可在标准单元CA2中彼此电分离。当根据图12中的设计规则D14布置标准单元CA2时，可在图12中的引脚布线操作S50中形成用于将第一输出引脚OP1电连接到第二输出引脚OP2的布线图案。

由于标准单元CA2的第一输出引脚OP1和第二输出引脚OP2没有形成在金属层中，而是形成为有源接触件，因此作为用于传输输出信号Y的结构的第一金属层M1的图案和第一过孔层的过孔V0可被自由地形成在这样的位置处：作为第一输出引脚OP1和第二输出引脚OP2的有源图案沿着Z轴方向与第一金属层M1的图案和第一过孔层的过孔V0叠置。

标准单元CA2可具有这样的配置：单元的所有内部图案不形成在正面金属层上。因此，可存在用于在正面金属层上布置布线线路的更多空间(标准单元CA2和另外的标准单元通过布线线路电连接)，从而增加布线线路的自由度。

参照图5，根据实施例的标准单元CA3可包括被输入第一输入信号A0的第一输入引脚IP_A0’、被输入第二输入信号A1的第二输入引脚IP_A1’、被输入第三输入信号B0的第三输入引脚IP_B0’、被输入第四输入信号B1的第四输入引脚IP_B1’、以及从其输出输出信号Y的第一输出引脚OP1’和第二输出引脚OP2’。

在一个实施例中，第一输入引脚至第四输入引脚IP_A0’、IP_A1’、IP_B0’和IP_B1’可形成为栅极线，并且第一输出引脚OP1’和第二输出引脚OP2’可形成为第一金属层M1的图案。

第一输出引脚OP1’和第二输出引脚OP2’可在标准单元CA3中彼此电分离。当根据图12中的设计规则D14布置标准单元CA3时，可在图12中的引脚布线操作S50中形成用于将第一输出引脚OP1’电连接到第二输出引脚OP2’的布线图案。

标准单元CA3可具有这样的配置：除第一输出引脚OP1’和第二输出引脚OP2’之外的单元的所有内部图案不形成在正面金属层上。例如，可在正面金属层上仅形成第一输出引脚OP1’和第二输出引脚OP2’。因此，可存在用于在正面金属层上布置布线线路的更多空间(标准单元CA3和另外的标准单元通过布线线路电连接)，从而增加布线线路的自由度。

参照图6，根据实施例的标准单元CA4可包括被输入第一输入信号A0的第一输入引脚IP_A0’、被输入第二输入信号A1的第二输入引脚IP_A1’、被输入第三输入信号B0的第三输入引脚IP_B0’、被输入第四输入信号B1的第四输入引脚IP_B1’、以及从其输出输出信号Y的输出引脚OP。在一个实施例中，第一输入引脚至第四输入引脚IP_A0’、IP_A1’、IP_B0’和IP_B1’可形成为栅极线，并且输出引脚OP可形成为第二金属层M2的图案。

参照图7A和图7B，根据实施例的标准单元CA5可包括被输入第一输入信号A0的第一输入引脚IP_A0’、被输入第二输入信号A1的第二输入引脚IP_A1’、被输入第三输入信号B0的第三输入引脚IP_B0’、被输入第四输入信号B1的第四输入引脚IP_B1’、以及从其输出输出信号Y的第一输出引脚OP1”和第二输出引脚OP2”。在一个实施例中，第一输入引脚至第四输入引脚IP_A0’、IP_A1’、IP_B0’和IP_B1’可被形成为栅极线，并且第一输出引脚OP1”和第二输出引脚OP2”可形成为有源接触件。

第一输出引脚OP1”和第二输出引脚OP2”可通过作为单元的内部图案中的一个的背面布线图案彼此电连接。例如，第一输出引脚OP1”和第二输出引脚OP2”可通过第一背面金属层BM1的第一背面布线图案ICN11、第二背面金属层BM2的第二背面布线图案ICN12、用于连接第一背面布线图案ICN11和第二背面布线图案ICN12的背面过孔层BV1的过孔BV11、有源接触件BCA和有源过孔BVA彼此连接。在这种情况下，有源接触件BCA可被省略，并且源极和漏极S/D以及第一背面布线图案ICN11可通过有源过孔BVA彼此连接。因此，当根据图12中的设计规则D14布置标准单元CA5时，可在图12中的引脚布线操作S50中形成用于将第一输出引脚OP1”和第二输出引脚OP2”中的至少一个电连接到另外的标准单元的布线图案。

参照图8，根据实施例的标准单元CA6可包括被输入第一输入信号A0的第一输入引脚IP_A0、被输入第二输入信号A1的第二输入引脚IP_A1、被输入第三输入信号B0的第三输入引脚IP_B0、被输入第四输入信号B1的第四输入引脚IP_B1、以及从其输出输出信号Y的第一输出引脚OP1”和第二输出引脚OP2”。在一个实施例中，第一输入引脚至第四输入引脚IP_A0、IP_A1、IP_B0和IP_B1可形成为第一金属层M1的图案，并且第一输出引脚OP1”和第二输出引脚OP2”可被设置为有源接触件。第一输出引脚OP1”和第二输出引脚OP2”可通过作为标准单元CA6的内部图案中的一个的背面布线图案彼此电连接，并且用于将第一输出引脚OP1”和第二输出引脚OP2”中的至少一个与另外的标准单元电连接的布线图案可在图12中的引脚布线操作S50中被形成。

图9A、图10和图11是示出根据示例实施例的集成电路10中的标准单元CB1至CB3的其他示例的视图，并且更具体地，是用于说明触发器电路的布图。图9B是根据示例实施例的沿着图9A的线X7-X8截取的剖视图。在图9B中，相同的参考标号表示与图3A中相同的元件，因此省略了对相同元件的任何进一步详细的描述。

触发器电路可接收数据输入信号D、扫描输入信号SI和扫描使能信号SE，并且根据时钟信号CK输出输出信号Q。触发器电路可基于扫描使能信号SE和时钟信号CK来存储或锁存数据输入信号D，或者选择扫描输入信号SI以执行扫描测试，从而输出输出信号Q。触发器电路可被包括在扫描链中作为扫描测试电路。

参照图9A，根据实施例的标准单元CB1可包括沿着Y轴方向延伸的栅极线以及沿着X轴方向延伸的第一有源区域RX1和第二有源区域RX2。第一有源区域RX1可被称为其中形成p型FET的PFET区域，并且第二有源区域RX2可被称为其中形成n型FET的NFET区域。

标准单元CB1可包括被输入数据输入信号D的第一输入引脚IPA、被输入扫描输入信号SI的第二输入引脚IPB、被输入扫描使能信号SE的第三输入引脚IPC、被输入时钟信号CK的第四输入引脚IPD以及从其输出输出信号Q的输出引脚OPB。在一个实施例中，第一金属层M1的图案或第二金属层M2的图案可被设置为第一输入引脚至第四输入引脚IPA、IPB、IPC和IPD，并且第一金属层M1的图案可被设置为输出引脚OPB。例如，第一金属层M1的一些图案可被设置为第一输入引脚IPA、第二输入引脚IPB和第四输入引脚IPD，并且第二金属层M2的图案可被设置为第三输入引脚IPC。

标准单元CB1可具有这样的结构：用于传输数据输入信号D、扫描输入信号SI、扫描使能信号SE和时钟信号CK的图案(诸如，第一输入引脚至第四输入引脚IPA、IPB、IPC和IPD)和用于传输输出信号Q的图案(诸如，输出引脚OPB)可仅被布置在正面金属层M1或M2上，并且形成在背面金属层BM1或BM2上的一些背面布线图案可被设置为用于传输标准单元CB1中的内部信号的内部连接节点。标准单元CB1的栅极线以及第一有源区域RX1和第二有源区域RX2的源极/漏极可通过背面接触件连接到第一背面金属层BM1。因此，可存在用于形成布线线路的更多空间(标准单元CB1与其他标准单元通过布线线路电连接)，从而增加布线线路的自由度。

标准单元CB1可通过第一电力线PL1接收第一电源电压VDD并且通过第二电力线PL2接收第二电源电压VSS。第一电力线PL1和第二电力线PL2可如参照图3C所述形成在第一金属层M1上，或者如参照图3D所述形成在第一背面金属层BM1上。

参照图9B，标准单元CB1可包括与背面接触件对应的栅极接触件BCB，栅极接触件BCB与栅极线GL接触。第一背面金属层BM1的背面布线图案ICN可被设置为标准单元CB1的内部连接节点。标准单元CB1的栅极线GL可通过栅极接触件BCB电连接到背面布线图案ICN。例如，栅极接触件BCB可以是背面接触件中的一个。栅极接触件BCB可沿着Z轴方向垂直穿透基底SUB，例如，栅极接触件BCB可具有与栅极线GL接触的上表面和与背面布线图案ICN接触的下表面。

参照图10，根据实施例的标准单元CB2可包括被输入数据输入信号D的第一输入引脚IPA、被输入扫描输入信号SI的第二输入引脚IPB、被输入扫描使能信号SE的第三输入引脚IPC’、被输入时钟信号CK的第四输入引脚IPD以及从其输出输出信号Q的输出引脚OPB。在一个实施例中，第一金属层M1的一些图案可被设置为第一输入引脚至第四输入引脚IPA、IPB、IPC’和IPD以及输出引脚OPB。

标准单元CB2可具有这样的结构：仅第一输入引脚至第四输入引脚IPA、IPB、IPC’和IPD以及输出引脚OPB可被布置在正面金属层M1上，并且形成在背面金属层BM1或BM2上的一些背面布线图案可被设置为标准单元CB2的内部图案。在一个实施例中，形成在第一金属层M1上的第三输入引脚IPC’可通过第一背面金属层BM1上的背面布线图案、背面接触件以及穿透过孔结构VS电连接到将被施加扫描使能信号SE的栅极线，穿透过孔结构VS将第一金属层M1和第一背面金属层BM1互连并且穿透基底SUB。

参照图11，根据实施例的标准单元CB3可包括被输入数据输入信号D的第一输入引脚IPA’、被输入扫描输入信号SI的第二输入引脚IPB’、被输入扫描使能信号SE的多个第三输入引脚IPC1和IPC2、被输入时钟信号CK的第四输入引脚IPD’、以及从其输出输出信号Q的输出引脚OPB’。在一个实施例中，第一输入引脚IPA’、第二输入引脚IPB’和第四输入引脚IPD’、以及第三输入引脚IPC1和IPC2可被设置为栅极线，并且输出引脚OPB’可被设置为有源接触件。

在一个实施例中，第三输入引脚IPC1和IPC2可在标准单元CB3中彼此不连接。因此，当根据图12中的设计规则D14设置标准单元CB3时，可在图12中的引脚布线操作S50中形成用于将第三输入引脚IPC1和IPC2彼此电连接的布线图案。

在另外的实施例中，与图11中示出的配置不同，第三输入引脚IPC1和IPC2可通过标准单元CB3的内部图案彼此连接。例如，第三输入引脚IPC1和IPC2可通过背面金属层BM1或BM2的图案彼此电连接，并且布线线路可在图12中的引脚布线操作S50中以“第三输入引脚IPC1和IPC2中的至少一个连接到另外的标准单元的方式”被形成。

图12是示出根据实施例的制造集成电路IC的方法的流程图。具体地，图12中的流程图作为示例示出制造包括标准单元的IC的方法。如图12中所示，制造IC的方法可包括多个操作S10、S30、S50、S70和S90。

单元库或标准单元库D12可包括关于标准单元的信息(例如，关于标准单元的功能、特性、布图等的信息)。在一些实施例中，单元库D12可定义抽头单元(tap cell)和虚设单元以及用于从输入信号生成输出信号的功能单元。

设计规则D14可包括对IC的布图的要求。例如，设计规则D14可包括各种要求(诸如，同一层的图案之间的间隔、图案的最小宽度、金属层的布线方向等)。在一些实施例中，设计规则D14可包括在引脚布线操作S50中通过单个节点电连接接收相同的输入信号的多个输入引脚的要求。

在操作S10中，可执行逻辑合成操作以从RTL数据D11生成网表数据D13。例如，半导体设计工具(例如，逻辑合成工具)可参照单元库D12根据以超高速集成电路(VHSIC)硬件描述语言(VHDL)和诸如Verilog的硬件描述语言(HDL)编写的RTL数据D11执行逻辑合成，并且生成包括比特流或网表的网表数据D13。如下所述，网表数据D13可与用于对标准单元进行布置和布线的输入数据对应。

在操作S30中，可布置标准单元。例如，半导体设计工具(例如，P&R工具)可参照单元库D12布置在网表数据D13中使用的标准单元。在一个实施例中，半导体设计工具可将标准单元布置在沿X轴或Y轴方向延伸的行中，并且布置的标准单元可从沿着行的边界延伸的电源轨(诸如，第一电力线PL1和第二电力线PL2)接收电力。在操作S30中，可布置参照图1、图2、图3A、图3B、图4至图6、图7A、图7B、图8、图9A、图9B、图10和图11描述的标准单元C1、标准单元C2、标准单元CA1至CA6和标准单元CB1至CB3。

在操作S50中，可对标准单元的引脚进行布线。例如，半导体设计工具可生成电连接布置的标准单元的输出引脚和输入引脚的互连以及定义布置的标准单元和生成的互连的布图数据D15。互连可包括过孔层的过孔和金属层的图案，即，布线图案。金属层可包括位于栅极线上方的正面金属层(诸如，第一金属层M1)以及位于栅极线下方的背面金属层。布图数据D15可具有诸如图形设计系统(GDS)-II(GDSII)的数据格式，并且可包括标准单元和互连的几何信息。当对标准单元的引脚进行布线时，半导体设计工具可参照设计规则D14。例如，根据设计规则D14，可在操作S50中生成“用于通过使用单个节点将被输入相同的输入信号的多个输入引脚彼此电连接”的布线图案，或者“用于通过使用单个节点将从其输出相同的输出信号的多个输出引脚彼此电连接”的另外的布线图案。

布局数据D15可与对标准单元进行布置和布线的输出对应。单独的操作S50或操作S30和操作S50的组合通常可被称为设计集成电路的方法。

在操作S70中，可执行制造掩模的操作。例如，可将光学邻近校正(OPC)应用于布图数据D15，以便校正诸如在执行光刻工艺时由光特性引起的折射的失真。可基于被应用OPC的数据来定义用于在多个层上形成图案的掩模的多个图案，并且可制造用于在各个层上形成每个图案的至少一个掩模或光掩模。在一个实施例中，可在操作S70中限制性地修改集成电路IC的布图，并且操作S70中的对集成电路IC的限制性修改可以是用于优化集成电路IC的结构的后处理，并且可被称为设计监管。

在操作S90中，可执行制造集成电路IC的操作。例如，可通过使用在操作S70中制造的至少一个掩模将多个层图案化，从而制造被分类为前端制程(FEOL)工艺和后端制程(BEOL)工艺的集成电路IC。FEOL工艺可包括例如对晶片进行平坦化和清洁的操作、形成沟槽的操作、形成阱的操作、形成栅极电极的操作以及形成源极和漏极S/D的操作。因此，可在FEOL工艺中在基底上形成单个器件(诸如，晶体管、电容器、电阻器等)。此外，BEOL工艺可包括例如对栅极和源极/漏极区域执行硅化的操作、形成介电层的操作、使介电层平坦化的操作、形成孔的操作、形成金属层的操作、在孔中形成过孔的操作、以及形成钝化层的操作。因此，单个器件(诸如，晶体管、电容器、电阻器等)可在BEOL工艺中彼此连接。在一些实施例中，还可在FEOL工艺与BEOL工艺之间执行中部制程(MOL)工艺，并且可在单个器件上形成各种接触件。此后，集成电路IC可被封装成半导体封装件，并且半导体封装件可用作各种应用的组件。

图13是示出根据实施例的片上系统120的框图。根据实施例的片上系统(SoC)120可表示其中计算系统或其他电子系统的各种组件被集成在芯片上的集成电路。例如，SoC120的示例可包括具有处理器和用于其它功能的组件的应用处理器(AP)。如图13中所示，SoC 120可包括核121、数字信号处理器(DSP)122、图形处理器(GPU)123、嵌入式存储器124、通信接口125和存储器接口126。SoC 120的组件可通过总线127彼此通信。

核121可处理指令并且控制SoC 120中的组件的操作。例如，核121可通过处理一系列指令来运行操作系统并且在操作系统上执行应用。DSP 122可通过处理数字信号(例如，从通信接口125提供的数字信号)来生成有用的数据。GPU 123可根据从内部存储器124或存储器接口126传送的图像数据生成在显示装置上输出的显示数据，或者可对图像数据进行编码。内部存储器124可存储用于操作核121、DSP 122和GPU 123所述的数据。

通信接口125可提供通信网络或用于一对一通信的接口。存储器接口126可提供至SoC 120的外部存储器(诸如，动态随机存取存储器(DRAM)、闪存等)的接口。

图14是示出根据实施例的包括用于存储程序的存储器的计算系统130的框图。根据一些实施例的设计集成电路的方法的至少一部分(例如，上述流程图中的操作中的至少一些)可在计算系统(或计算机)130中被执行。

计算系统130可以是固定的计算系统(诸如，台式计算机、工作站、服务器)或便携式计算系统(诸如，膝上型计算机)。如图14中所示，计算系统130可包括处理器131、输入/输出装置132、网络接口133、随机存取存储器(RAM)134、只读存储器(ROM)135和存储装置136。处理器131、输入/输出装置132、网络接口133、RAM 134、ROM 135和存储装置136可连接到总线137并且通过总线137彼此通信。

处理器131可被称为处理单元，并且可至少包括能够执行任意命令集(例如，英特尔架构(IA)-32、64位扩展IA-32、x86-64、Power PC、Sparc、MIPS、ARM、IA-86等)的核(诸如，微处理器、AP、数字信号处理器(DSP)和GPU)。例如，处理器131可通过总线137访问存储器(即，RAM 134或ROM 135)，并且执行存储在RAM 134或ROM 135中的命令。

RAM 134可存储用于设计根据实施例的集成电路的方法的程序134_1或程序134_1的至少一部分，并且程序134_1可使得处理器131执行设计集成电路的方法(例如，图12中示出的设计集成电路的方法的操作中的至少一些)。也即，程序134_1可包括可由处理器131执行的多个指令，并且程序134_1中的多个指令可使得处理器131执行例如上述流程图中的操作中的至少一些。

尽管供应给计算系统130的电源被断开，但是存储装置136不会丢失存储的数据。例如，存储装置136可包括非易失性存储器装置和存储介质(诸如，磁带、光盘和磁盘)。另外，存储装置136可从计算系统130拆卸。存储装置136可存储根据实施例的程序134_1，并且程序134_1在被处理器131执行之前，程序134_1或程序134_1的至少一部分可从存储装置136被加载到RAM 134中。或者，存储装置136可存储以程序语言编写的代码文件，并且通过编译代码文件生成的程序134_1或它的至少一部分可被加载到RAM134中。另外，如图14中所示，存储装置136可存储具有设计集成电路需要的信息(例如，关于图12中示出的设计块和单元库D12和/或设计规则D14的信息)的数据库136_1。

存储装置136可存储将由处理器131处理的数据或由处理器131处理过的数据。也即，处理器131可根据程序134_1通过处理在存储装置136中存储的数据来生成数据，并且可将生成的数据存储在存储装置136中。例如，存储装置136可存储图12中示出的RTL数据D11、网表数据D13和/或布图数据D15。

输入/输出装置132可包括输入装置(诸如，键盘和点击装置)以及输出装置(诸如，显示装置和打印机)。例如，用户可控制处理器131并且触发程序134_1的执行，输入图12中示出的RTL数据D11和/或网表数据D13，并且通过使用输入/输出装置132检查图12中示出的布图数据D15。

网络接口133可提供对计算系统130外部的外部网络的访问。例如，外部网络可包括多个计算系统和多个通信链路，并且多个通信链路可包括有线链路、光学链路、无线链路和任何其他类型的链路。

已经在如上所述的附图和说明书中公开了实施例。已经在本说明书中使用特定术语描述了实施例，但是这仅用于描述本公开的技术构思的目的，并且不用于限制在含义或专利权利要求中描述的本公开的范围。因此，本领域普通技术人员将理解，由此可进行各种修改和等同的其他实施例。

虽然已经参照发明构思实施例具体示出和描述了发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中进行形式和细节上的各种改变。

Claims (20)

1.一种集成电路，包括：

基底；以及

多个标准单元，位于基底上，

其中，所述多个标准单元中的标准单元包括：

背面布线图案，布置在基底的下部上并且至少包括所述标准单元的内部连接节点；以及

多条栅极线，布置在基底的上部上并且沿着第一水平方向延伸，

其中，所述多条栅极线中的至少一条栅极线用作所述标准单元的输入引脚。

2.根据权利要求1所述的集成电路，其中，所述标准单元还包括：

多个有源区域，布置在基底的上部上并且沿着第二水平方向延伸；以及

多个有源接触件，分别与所述多个有源区域接触，

其中，所述多个有源接触件中的至少一个有源接触件用作所述标准单元的输出引脚。

3.根据权利要求1所述的集成电路，还包括：

第一电力线，布置在基底的下部，并且被配置为向所述多个标准单元供应第一电源电压；以及

第二电力线，布置在所述基底的下部，并且被配置为向所述多个标准单元供应低于第一电源电压的第二电源电压。

4.根据权利要求1所述的集成电路，其中，所述标准单元还包括：

第一电力线，布置在基底的上部，并且被配置为向所述标准单元供应第一电源电压；以及

第二电力线，布置在基底的上部，并且被配置为向所述标准单元供应低于第一电源电压的第二电源电压。

5.根据权利要求1至权利要求4中任意一项所述的集成电路，其中，所述多条栅极线包括第一栅极线和第二栅极线，第一栅极线和第二栅极线被设置为被配置为接收相同的输入信号的输入引脚，

其中，第一栅极线和第二栅极线在所述标准单元中彼此电分离。

6.根据权利要求1至权利要求4中任意一项所述的集成电路，其中，所述多条栅极线包括第一栅极线和第二栅极线，第一栅极线和第二栅极线被设置为被配置为接收相同的输入信号的输入引脚，

其中，第一栅极线和第二栅极线通过背面布线图案彼此电连接。

7.根据权利要求1至权利要求4中任意一项所述的集成电路，还包括：

布线图案，将所述标准单元电连接到所述多个标准单元中的另外的标准单元，

其中，布线图案形成在背面金属层上，背面金属层设置在基底的下部。

8.一种集成电路，包括：

基底；以及

多个标准单元，位于基底上，

其中，所述多个标准单元中的标准单元包括：

背面布线图案，布置在基底的下部上并且至少包括所述标准单元的内部连接节点；

正面布线图案，形成在基底的上部上并且包括被配置为接收输入信号的输入引脚和被配置为输出输出信号的输出引脚；以及

背面接触件，将背面布线图案连接到基底的有源区域并且穿透基底。

9.根据权利要求8所述的集成电路，其中，仅输入引脚和输出引脚形成为基底的上部上的正面布线图案。

10.根据权利要求8所述的集成电路，其中，所述标准单元还包括：

第一电源接触件，连接到第一电源轨，第一电源轨布置在基底的下部并且被配置为供应第一电源电压；以及

第二电源接触件，连接到第二电源轨，第二电源轨布置在基底的下部并且被配置为供应低于第一电源电压的第二电源电压。

11.根据权利要求8至权利要求10中任意一项所述的集成电路，其中，背面布线图案包括：

第一背面金属层的第一背面布线图案，第一背面金属层布置在基底的下部；以及

第二背面金属层的第二背面布线图案，第二背面金属层布置在第一背面金属层的下部，

其中，第一背面金属层包括沿着第一水平方向延伸的多个图案，并且第二背面金属层包括沿着垂直于第一水平方向的第二水平方向延伸的多个图案。

12.根据权利要求8至权利要求10中任意一项所述的集成电路，其中，正面布线图案包括第一正面布线图案和第二正面布线图案，第一正面布线图案和第二正面布线图案被设置为被配置为输出相同的输出信号的输出引脚，

其中，第一正面布线图案和第二正面布线图案在所述标准单元中彼此电分离。

13.根据权利要求8至权利要求10中任意一项所述的集成电路，其中，正面布线图案包括第一正面布线图案和第二正面布线图案，第一正面布线图案和第二正面布线图案被设置为被配置为输出相同的输出信号的输出引脚，

其中，第一正面布线图案和第二正面布线图案通过背面布线图案彼此电连接。

14.根据权利要求8至权利要求10中任意一项所述的集成电路，其中，正面布线图案包括多个图案，所述多个图案被设置为形成在第二金属层上的输出引脚并且被配置为输出相同的输出信号，第二金属层位于第一金属层的上部。

15.根据权利要求8至权利要求10中任意一项所述的集成电路，还包括：

多条栅极线，在基底的上部上水平延伸，

其中，所述多条栅极线中的至少一条栅极线用作输入引脚。

16.根据权利要求15所述的集成电路，其中，所述多条栅极线包括第一栅极线和第二栅极线，第一栅极线和第二栅极线被设置为被配置为接收相同的输入信号的输入引脚，

其中，第一栅极线和第二栅极线在所述标准单元中彼此电分离。

17.根据权利要求15所述的集成电路，其中，

所述多条栅极线包括第一栅极线和第二栅极线，第一栅极线和第二栅极线被设置为被配置为接收相同的输入信号的输入引脚，并且

第一栅极线和第二栅极线通过背面布线图案彼此电连接。

18.一种集成电路，包括：

基底；以及

多个标准单元，位于基底上，

其中，所述多个标准单元中的标准单元包括：

背面布线图案，布置在基底的下部上并且至少包括所述标准单元的内部连接节点；

多条栅极线，布置在基底的上部上并且沿着第一水平方向延伸；

多个有源区域，布置在基底的上部上并且沿着垂直于第一水平方向的第二水平方向延伸；以及

多个有源接触件，分别与所述多个有源区域接触，

其中，所述多个有源接触件中的至少一个有源接触件用作所述标准单元的输出引脚。

19.根据权利要求18所述的集成电路，其中，所述多个有源接触件包括第一有源接触件和第二有源接触件，第一有源接触件和第二有源接触件被设置为被配置为输出相同的输出信号的输出引脚，

其中，第一有源接触件和第二有源接触件在所述标准单元中彼此电分离。

20.根据权利要求18至权利要求19中任意一项所述的集成电路，其中，所述多个有源接触件包括第一有源接触件和第二有源接触件，第一有源接触件和第二有源接触件被设置为被配置为输出相同的输出信号的输出引脚，

其中，第一有源接触件和第二有源接触件通过背面布线图案彼此电连接。