KR20230040755A - 다중 높이 표준 셀 및 이를 포함하는 집적 회로 - Google Patents

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Abstract

다중 높이 표준 셀 및 이를 포함하는 집적 회로가 개시된다. 제1 수평 방향으로 각각 연장되는 제1 로우 및 제2 로우에 배치되는 표준 셀로서, 제1 로우에 배치되고, 복수의 제1 트랜지스터들을 포함하는 제1 회로 영역, 제2 로우에 배치되고, 복수의 제2 트랜지스터들을 포함하는 제2 회로 영역, 제1 회로 영역 상에 배치되고, 제1 입력 신호가 입력되는 제1 입력 핀 및 제2 회로 영역 상에 배치되고, 제2 입력 신호가 입력되는 제2 입력 핀을 포함하고, 복수의 제1 트랜지스터들 각각의 게이트 라인들로 제1 입력 신호가 입력되고, 복수의 제2 트랜지스터들 각각의 게이트 라인들로 제2 입력 신호가 입력되고, 제1 회로 영역 및 제2 회로 영역은 제2 수평 방향으로 대칭이다.

Description

다중 높이 표준 셀 및 이를 포함하는 집적 회로{MULTI-HEIGHT STANDARD CELL AND INTEGRATED CIRCUIT INCLUDING THE SAME}
본 개시의 기술적 사상은 표준 셀에 관한 것이며, 더욱 상세하게는, 다중 높이 표준 셀 및 이를 포함하는 집적 회로에 관한 것이다.
집적 회로는 표준 셀들을 기반으로 설계될 수 있다. 구체적으로, 집적 회로를 정의하는 데이터에 따라 표준 셀들을 배치하고, 배치된 표준 셀들을 라우팅함으로써 집적 회로의 레이아웃을 생성할 수 있다. 표준 셀들 각각의 높이는 다양하게 구성될 수 있고, 로우(Row)의 높이의 배수와 일치하는 높이를 가진 표준 셀은 다중 높이 표준 셀(multi-height standard cell)로서 지칭될 수 있다.
본 개시의 기술적 사상은 다른 표준 셀과의 라우팅이 용이한 다중 높이 표준 셀 및 이를 포함하는 집적 회로를 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 제1 수평 방향으로 각각 연장되는 제1 로우 및 제2 로우에 배치되는 표준 셀은, 제1 로우에 배치되고, 복수의 제1 트랜지스터들을 포함하는 제1 회로 영역, 제2 로우에 배치되고, 복수의 제2 트랜지스터들을 포함하는 제2 회로 영역, 제1 회로 영역 상에 배치되고, 제1 입력 신호가 입력되는 제1 입력 핀 및 제2 회로 영역 상에 배치되고, 제2 입력 신호가 입력되는 제2 입력 핀을 포함하고, 복수의 제1 트랜지스터들 각각의 게이트 라인들로 제1 입력 신호가 입력되고, 복수의 제2 트랜지스터들 각각의 게이트 라인들로 제2 입력 신호가 입력되고, 제1 회로 영역 및 제2 회로 영역은 제2 수평 방향으로 대칭일 수 있다.
본 개시의 기술적 사상에 따른 제1 수평 방향으로 각각 연장되는 제1 로우 및 제2 로우에 배치되는 표준 셀은, 제1 로우에 배치되고, 제1 입력 신호에 따라 동작하는 제1 기능 유닛이 형성되는 제1 회로 영역, 제2 로우에 배치되고, 제2 입력 신호에 따라 동작하는 제2 기능 유닛이 형성되는 제2 회로 영역, 제1 회로 영역 상에 배치되고, 제1 입력 신호가 입력되는 제1 입력 핀 및 제2 회로 영역 상에 배치되고, 제2 입력 신호가 입력되는 제2 입력 핀을 포함하고, 제1 입력 핀 및 제2 입력 핀은, 제1 회로 영역 및 제2 회로 영역과 가장 가까운 제1 메탈 레이어에 형성되고, 제1 회로 영역 및 제2 회로 영역은 제2 수평 방향으로 대칭일 수 있다.
본 개시의 기술적 사상에 따른 제1 수평 방향으로 각각 연장되는 복수의 로우들에 배치되는 복수의 표준 셀들을 포함하는 집적 회로는, 복수의 표준 셀 중 적어도 하나의 표준 셀은, 제1 로우에 배치되고, 복수의 제1 트랜지스터들을 포함하는 제1 회로 영역, 제2 로우에 배치되는, 복수의 제2 트랜지스터들을 포함하는 제2 회로 영역, 제1 회로 영역 상에 배치되고 제1 입력 신호가 입력되는 제1 입력 핀, 및 제2 회로 영역 상에 배치되고 제2 입력 신호가 입력되는 제2 입력 핀을 포함하고, 복수의 제1 트랜지스터들 각각의 게이트 라인들로 제1 입력 신호가 인가되고, 복수의 제2 트랜지스터들 각각의 게이트 라인들로 제2 입력 신호가 인가되고, 제1 회로 영역 및 제2 회로 영역은 제2 수평 방향으로 대칭일 수 있다.
본 개시의 예시적 실시 예에 따른 표준 셀은 다중 높이 표준 셀로서, 제1 로우에 배치되는 제1 회로 영역과 제2 로우에 배치되는 제2 회로 영역이 연장 액티브 컨택을 통해 서로 전기적으로 연결되고, 입력 핀이 제1 메탈 레이어에 형성된다. 따라서, 표준 셀 내부에서의 메탈 레이어 이용이 감소되므로, 표준 셀과 다른 표준 셀을 상호 연결하기 위한 라우팅 공간이 확보되어 라우팅 동작이 최적화될 수 있고, 표준 셀의 동작 성능이 향상될 수 있다.
본 개시의 예시적 실시 예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시 예들에 대한 기재로부터 본 개시의 예시적 실시 예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시 예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시 예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
본 명세서에 첨부된 도면들은 도해의 편의를 위하여 스케일에 맞지 아니할 수 있고, 구성요소들을 과장하거나 축소하여 도시할 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 표준 셀을 포함하는 집적 회로의 레이아웃을 나타내는 평면도이다.
도 2는 본 개시의 예시적 실시 예에 따른 표준 셀의 블록도이다.
도 3a 및 도 3b는 본 개시의 예시적 실시 예에 따른 집적 회로의 표준 셀 구조의 예시를 나타내는 단면도들이다.
도 4a는 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 로직 게이트의 회로도이다.
도 4b는 본 개시의 예시적 실시 예에 따른 표준 셀의 레이아웃이다.
도 5 및 도 6은 본 개시의 예시적 실시 예에 따른 표준 셀의 레이아웃들이다.
도 7a는 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 로직 게이트의 회로도이다.
도 7b는 본 개시의 예시적 실시 예에 따른 표준 셀의 레이아웃이다.
도 8a는 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 로직 게이트의 회로도이다.
도 8b는 본 개시의 예시적 실시 예에 따른 표준 셀의 레이아웃이다.
도 9는 본 개시의 예시적 실시 예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 10은 본 개시의 예시적 실시 예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.
도 1은 본 개시의 예시적 실시 예에 따른 표준 셀을 포함하는 집적 회로의 레이아웃을 나타내는 평면도이다. 도 2는 본 개시의 예시적 실시 예에 따른 표준 셀의 블록도이다.
도 1은 하나의 칩(chip) 또는 하나의 기능 블록을 구성하는 집적 회로(1)에 포함된 표준 셀(standard cell, 10)을 X축 및 Y축으로 이루어진 평면에서 나타내는 평면도이다. 본 명세서에서, X축 방향 및 Y축 방향은 제1 수평 방향 및 제2 수평 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z축 방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z축 방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다.
도 1을 참조하면, 표준 셀(10)은 셀 바운더리에 의해 정의되는, 집적 회로에 포함되는 레이아웃의 단위로서, 미리 정의된 기능을 수행하도록 설계될 수 있고, 셀(cell)로서 지칭될 수도 있다. 집적 회로(1)는 다수의 다양한 표준 셀들을 포함할 수 있고, 표준 셀들은 X축 방향으로 각각 연장되는 복수의 로우들(Rows)에 따라 정렬되어 배치될 수 있다.
표준 셀(10)은 제조 기술에 따라 기디자인 되어 표준 셀 라이브러리에 저장될 수 있고, 이러한 표준 셀 라이브러리에 저장된 표준 셀들을 디자인 룰에 따라 배치하고 상호 연결함으로써, 집적 회로(1)를 설계할 수 있다.
예를 들어, 표준 셀(10)은 기능 셀(function cell)일 수 있고, 인버터, AND 게이트, NAND 게이트, OR 게이트, XOR 게이트 및 NOR 게이트와 같이, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 및 시스템 온 칩(SOC) 디자인과 같이 전자 기기를 위한 디지털 회로 디자인에 자주 사용되는 다양한 기본 회로를 포함할 수 있다. 또는, 예를 들어, 표준 셀(10)은 플립 플럽(flip-flop) 및 랫치(latch) 등과 같이 회로 블록에 자주 사용되는 다른 회로를 포함할 수도 있다.
집적 회로(1)는 필러 셀(filler cell)을 포함할 수도 있다. 필러 셀은 기능 셀과 인접하게 배치됨으로써, 기능 셀로 제공되거나 기능 셀로부터 출력되는 신호들의 라우팅을 제공할 수 있다. 또한, 필러 셀은 기능 셀들이 배치되고 난 후 남은 공간을 채우기 위해 사용되는 셀일 수 있다.
집적 회로(1)는 표준 셀들을 상호 연결하기 위한 배선들이 형성되는 메탈 레이어들을 포함할 수 있다. 상기 메탈 레이어들은 Z축 방향으로 적층되도록 형성될 수 있고, 복수의 메탈 레이어들 중 제1 메탈 레이어(M1)는 가장 하부에 배치되는 메탈 레이어일 수 있다. 예를 들어, 제1 메탈 레이어(M1) 상에 제2 메탈 레이어(예를 들어, 도 4b의 M2)가 형성될 수 있다. 예시적인 실시 예에서, 제1 메탈 레이어(M1)는 X축 방향으로 연장되는 패턴들을 포함할 수 있고, 제2 메탈 레이어는 Y축 방향으로 연장되는 패턴들을 포함(uni-direction)할 수 있으나, 이에 한정되는 것은 아니다. 또한, 제2 메탈 레이어(M2) 상에 제3 메탈 레이어가 더 형성될 수 있다.
집적 회로(1)의 복수의 로우들, 예를 들어, 제1 로우(R1) 및 제2 로우(R2) 각각의 경계에는 각 표준 셀들에 전압을 공급하는 제1 파워 라인(PL1) 및 제2 파워 라인(PL2)이 형성될 수 있다. 제1 파워 라인(PL1) 및 제2 파워 라인(PL2)은 X축 방향으로 연장되는 도전 패턴으로 형성될 수 있고 Y축 방향으로 서로 교번적으로 배치될 수 있다. 도 1에서는 제1 파워 라인(PL1) 및 제2 파워 라인(PL2) 각각이 제1 메탈 레이어(M1)의 패턴으로서 형성되는 것을 도시하였으나, 본 개시에 따른 집적 회로(1)는 이에 한정되지 않으며, 제1 파워 라인(PL1) 및 제2 파워 라인(PL2) 각각은 제2 메탈 레이어(M2)의 패턴으로서 형성될 수도 있고, 또는, 기판에 형성된 분리 트랜치 내부에 형성될 수도 있다.
본 명세서의 도면들에서, 도해의 편의상 일부 레이어들만이 도시될 수 있으며, 메탈 레이어의 패턴과 하위 패턴 사이 연결을 나타내기 위하여 비아(via), 예를 들어, 제1 메탈 레이어(M1)와 제1 메탈 레이어(M1)의 하위 패턴을 연결하는 제1 비아(V0)는 메탈 레이어의 패턴 아래에 위치함에도 불구하고 표시될 수 있다.
표준 셀(10)은 2이상의 로우들에 연속적으로 배치되는 다중 높이 셀일 수 있다. 예를 들어, 표준 셀(10)은 제1 로우(R1) 및 제2 로우(R2)에 연속적으로 배치될 수 있다. 이 때, 제1 로우(R1)의 Y축 방향의 높이와 제2 로우(R2)의 Y축 방향의 높이는 서로 동일할 수 있다. 다만, 본 개시에 따른 표준 셀(10)은 이에 한정되지는 않으며, 제1 로우(R1)의 Y축 방향의 높이와 제2 로우(R2)의 Y축 방향의 높이는 서로 상이할 수도 있다.
표준 셀(10)은 활성 영역들, 예를 들어, 제1 활성 영역(RX1), 및 제2 활성 영역(RX2)을 포함할 수 있고, 게이트 라인들을 포함할 수 있다. 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 각각은 X축 방향으로 연장될 수 있고, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 각각에 형성된 활성 패턴은 Y축 방향으로 연장되는 게이트 라인과 교차되어 트랜지스터를 형성할 수 있다.
표준 셀(10)은 제1 로우(R1)에 배치되는 제1 회로 영역(10_1) 및 제2 로우(R2)에 배치되는 제2 회로 영역(10_2)을 포함할 수 있다. 제1 회로 영역(10_1) 및 제2 회로 영역(10_2) 각각에는 서로 다른 입력 신호가 입력될 수 있다. 예시적인 실시 예에서, 제1 회로 영역(10_1)의 게이트 라인들은 제1 로우(R1)에만 형성될 수 있고, 제2 회로 영역(10_2)의 게이트 라인들은 제2 로우(R2)에만 형성될 수 있다. 즉, 제1 회로 영역(10_1)의 게이트 라인들과 제2 회로 영역(10_2)의 게이트 라인들 각각은 하나의 로우 내에서 연장되는 게이트 패턴으로서 형성될 수 있고, 제1 회로 영역(10_1)의 게이트 라인들과 제2 회로 영역(10_2)의 게이트 라인들은 서로 분리될 수 있다.
제1 회로 영역(10_1) 및 제2 회로 영역(10_2) 각각은 Y축 방향으로 대칭되도록 형성될 수 있다. 예를 들어, 표준 셀(10)의 중심을 지나고 Y축 방향으로 연장되는 중심 라인(CL)을 기준으로, 제1 회로 영역(10_1) 및 제2 회로 영역(10_2) 각각이 대칭되도록 형성될 수 있다.
도 1 및 도 2를 참조하면, 제1 회로 영역(10_1)에는 제1 입력 신호(IS1)를 처리하는 제1 기능 유닛이 형성될 수 있다. 제1 회로 영역(10_1)에는 복수의 제1 트랜지스터들(MP11~MP1n, MN11~MN1n)이 형성될 수 있고, 제1 입력 신호(IS1)가 입력되는 제1 입력 핀(IP1)이 형성될 수 있다. 복수의 제1 트랜지스터들(MP11~MP1n, MN11~MN1n)은 제1 활성 영역(RX1) 및 게이트 라인들에 의해 형성되는 제1 P형 트랜지스터들 (MP11~MP1n)을 포함할 수 있고, 제2 활성 영역(RX2) 및 게이트 라인들에 의해 형성되는 복수의 제1 N형 트랜지스터들(MN11~MN1n)을 포함할 수 있다.
제1 입력 신호(IS1)는 복수의 제1 트랜지스터들(MP11~MP1n, MN11~MN1n)의 게이트 단으로 입력될 수 있고, 복수의 제1 트랜지스터들(MP11~MP1n, MN11~MN1n) 각각의 스위칭 동작을 제어할 수 있다. 제1 입력 핀(IP1)은, 복수의 메탈 레이어들 중 가장 하부 레이어로서, 제1 회로 영역(10_1)에 가장 가까운 제1 메탈 레이어(M1)에 형성될 수 있고, 제1 비아(V0)들을 통해 제1 회로 영역(10_1)의 게이트 라인들에 전기적으로 연결될 수 있다.
제2 회로 영역(10_2)에는 제2 입력 신호(IS2)를 처리하는 제1 기능 유닛이 형성될 수 있다. 제2 회로 영역(10_2)에는 복수의 제2 트랜지스터들(MP21~MP2n, MN21~MN2n)이 형성될 수 있고, 제2 입력 신호(IS2)가 입력되는 제2 입력 핀(IP1)이 형성될 수 있다. 복수의 제2 트랜지스터들(MP21~MP2n, MN21~MN2n)은 제1 활성 영역(RX1) 및 게이트 라인들에 의해 형성되는 제2 P형 트랜지스터들 (MP21~MP2n)을 포함할 수 있고, 제2 활성 영역(RX2) 및 게이트 라인들에 의해 형성되는 복수의 제2 N형 트랜지스터들(MN21~MN2n)을 포함할 수 있다.
제2 입력 신호(IS2)는 복수의 제2 트랜지스터들(MP21~MP2n, MN21~MN2n)의 게이트 단으로 입력될 수 있고, 복수의 제2 트랜지스터들(MP21~MP2n, MN21~MN2n) 각각의 스위칭 동작을 제어할 수 있다. 제2 입력 핀(IP2)은, 복수의 메탈 레이어들 중 가장 하부 레이어로서, 제2 회로 영역(10_2)에 가장 가까운 제1 메탈 레이어(M1)에 형성될 수 있고, 제1 비아(V0)들을 통해 제2 회로 영역(10_2)의 게이트 라인들에 전기적으로 연결될 수 있다.
이 때, n은 2이상의 자연수일 수 있고, 예를 들어, 짝수일 수 있다. 동일한 입력 신호로 구동되는 트랜지스터들의 수(n)에 따라 표준 셀(10)에 구현되는 회로는 n-driver 회로로 지칭될 수 있다. n이 커질수록 표준 셀(10)에 구현되는 회로의 성능이 향상될 수 있고, 전력 소모가 증가할 수 있고, 표준 셀(10)의 면적이 증가할 수 있다.
제1 파워 라인(PL1)은 표준 셀(10)로 제1 공급 전압(예를 들어, 접지 전압(VSS))을 제공할 수 있고, 제2 파워 라인(PL2)은 각 표준 셀들로 제2 공급 전압(예를 들어, 전원 전압(VDD))을 제공할 수 있다. 다만, 본 개시에 따른 집적 회로(1)는 이에 한정하지는 않으며, 제1 파워 라인(PL1)이 전원 전압(VDD)을 공급하고, 제2 파워 라인(PL2)이 접지 전압(VSS)을 공급하고, 제1 활성 영역(RX1)에 N형 트랜지스터들이 형성될 수 있고, 제2 활성 영역(RX2)에 P형 트랜지스터들이 형성될 수 있다.
본 개시에 따른 표준 셀(10)은 제1 로우(R1) 및 제2 로우(R2)에 배치되는 다중 높이 표준 셀로서, 입력 핀(IP1)이 제1 메탈 레이어(M1)에 형성될 수 있다. 표준 셀(10) 내부에서의 메탈 레이어 이용이 상대적으로 감소될 수 있고, 표준 셀(10)과 다른 표준 셀을 상호 연결하기 위한 라우팅 공간이 제1 메탈 레이어(M1) 및 제1 메탈 레이어(M1)의 상위 레이어들로 확보될 수 있고, 라우팅이 최적화될 수 있다. 표준 셀(10)의 동작 성능이 향상될 수 있다.
도 3a, 및 도 3b는 본 개시의 예시적 실시 예에 따른 집적 회로의 표준 셀 구조의 예시를 나타내는 단면도들이다. 도 3a 및 도 3b는 도 1의 Y1-Y1' 단면으로 따라 자른 단면도이다. 비록 도 3a, 및 도 3b에 도시되지 아니하였으나, 게이트 라인의 측면에 게이트 스페이서가 형성될 수 있고, 또한, 컨택 및/또는 비아의 표면에 베리어 막이 형성될 수 있다.
도 3a는 활성 영역에 복수의 핀들이 형성되는 예를 도시한 것이고, 도 3b는 활성 영역에 나노시트가 형성되는 예를 도시한 것이다. 다만 본 개시에 따른 집적 회로에 포함된 표준 셀은 도 3a 및 도 3b에 도시된 바에 한정되지 않는다. 예를 들어, 표준 셀에는 활성 영역 상에 형성되는 나노 와이어가 게이트 라인으로 포위되는 GAA(gate-all-around) FET가 형성될 수도 있고, 활성 영역 상에 복수의 나노 와이어들이 수직적으로 적층되고 복수의 나노 와이어들이 게이트 라인으로 포위되는 vertical GAA FET가 형성될 수도 있다. 예를 들어, 표준 셀에는 활성 영역 상에 복수의 나노 시트들이 적층되고 게이트 라인이 복수의 나노 시트들을 포위하는 MBC(Multi Bridge Channel) FET가 형성될 수도 있다. 또한 예를 들어, 활성 영역에는 NC(negative capacitance) FET가 형성될 수도 있다. 전술한 트랜지스터의 예시 외에도 다양한 트랜지스터들(CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET, 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터)이 게이트 라인 및 활성 영역에 형성될 수 있다.
도 3a를 참조하면, 기판(20)은 실리콘(Si) 또는 저마늄(Ge)과 같은 반도체, 또는 GaAs, AlGaAs, InAs, InGaAs,InSb, GaSb, InGaSb, InP, GaP, InGaP, InN, GaN, InGaN 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 예시적인 실시 예에서, 기판(20)은 실리콘-온-인슐레이터(Silicon-On-Insulator, SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator, GOI) 기판일 수 있다. 예시적인 실시 예에서, 기판(20)은 P형 불순물로 도핑될 수 있다.
기판(20)에는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)이 형성될 수 있다. 예시적인 실시 예에서, 제2 활성 영역(RX2)은 P형 불순물로 도핑된 기판(20, P-SUB)에 형성될 수 있고, 제1 활성 영역(RX1)은 기판(20) 내에 형성된 N웰(N-well)에 형성될 수 있다. 제1 활성 영역(RX1)은 게이트 라인(GL)과 P형 트랜지스터를 형성할 수 있고, 제2 활성 영역(RX2)은 게이트 라인(GL)과 N형 트랜지스터를 형성할 수 있다.
제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 사이에는 분리 트랜치(DT)가 형성될 수 있다. 분리 트랜치(DT) 내부에 절연성 물질(예를 들어, 산화물)이 채워짐으로써, 소자 분리 층(DTI)이 형성될 수 있다. 소자 분리 층(DTI)에 의해 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)이 서로 분리될 수 있다. 제1 파워 라인(PL1) 및 제2 파워 라인(PL2) 하부에도 분리 트랜치(DT)가 형성될 수 있고, 소자 분리 층(DTI)이 형성될 수 있다.
복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2)은 X축 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2) 각각의 사이에서 소자 절연막(IL, 예를 들어, 산화물)이 형성될 수 있다. 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에서 복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2)이 소자 절연막(IL) 위로 핀(fin) 형상으로 돌출될 수 있다. 도 2a에서는 3개의 제1 핀들(F1) 및 3개의 제2 핀들(F2)이 형성되는 것으로 도시되었으나, 이에 한정되지 않고, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에 형성되는 핀의 수는 다양하게 변형될 수 있다.
게이트 절연막(GI) 및 게이트 라인(GL)은 Y축 방향으로 연장되도록 형성될 수 있다. 게이트 절연막(GI) 및 게이트 라인(GL)은 복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2) 각각의 상면 및 양 측벽과, 소자 절연막(IL)의 상면과, 분리 절연층(DTI)의 상면을 덮을 수 있다. 게이트 라인(GL), 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 FEOL(front-end-of-line) 공정을 통해 형성될 수 있다.
복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2) 상에는 제1 내지 제4 층간 절연막(21~24)이 형성될 수 있다. 제1 층간 절연막(21)을 관통하여 소스/드레인 영역과 제1 메탈 레이어(M1)의 패턴을 연결하는 액티브 컨택 및 액티브 비아가 형성될 수 있다.
게이트 컨택(CB)은 제2 층간 절연막(22)을 관통하여 게이트 라인(GL)에 연결될 수 있고, 게이트 비아(V0)는 제3 층간 절연막(23)을 관통하여 게이트 컨택(CB)과 제2 입력 핀(IP2)을 연결할 수 있다. 제2 입력 핀(IP2)은 제1 메탈 레이어(M1)의 패턴으로서 형성될 수 있고, 게이트 비아(V0)는 제1 메탈 레이어(M1)의 하부에서 전기적으로 연결되는 제1 비아로서 형성될 수 있다. 이에 따라, 제2 입력 핀(IP2)은 게이트 비아(V0) 및 게이트 컨택(CB)을 통해서 게이트 라인(GL)과 전기적으로 연결될 수 있다.
액티브 컨택, 액티브 비아, 게이트 컨택(CB), 및 게이트 비아(V0)는 MOL(middle-of-line) 공정을 통해 형성될 수 있다. 제1 메탈 레이어(M1)를 포함하는 복수의 메탈 레이어들은 BEOL(back-end-of-line) 공정을 통해 형성될 수 있다.
도 3b를 참조하면, 예시적인 실시 예에서, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 각각의 상부에는 활성 영역인 나노시트(Nanosheet)가 형성될 수 있다. 제1 활성 영역(RX1) 상에는 제1 나노시트 스택(NS1)이 형성될 수 있고, 제2 활성 영역(RX2) 상에는 제2 나노시트 스택(NS2)이 형성될 수 있다. 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 X축 방향으로 연장될 수 있다.
제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)은 트랜지스터의 채널로 기능할 수 있다. 예를 들어, 제1 나노시트 스택(NS1)은 N형 불순물로 도핑될 수 있고, P형 트랜지스터를 형성할 수 있다. 반면, 제2 나노시트 스택(NS2)은 P형 불순물로 도핑될 수 있고, N형 트랜지스터를 형성할 수 있다. 예시적인 실시 예에서, 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)은 Si, Ge, 또는 SiGe로 이루어질 수 있다. 예시적인 실시 예에서, 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)은 InGaAs, InAs, GaSb, InSb, 또는 이들의 조합으로 이루어질 수 있다.
제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 제1 핀들(F1) 및 제2 핀들(F2)의 상면 위에서 상호 수직 방향(Z축 방향)으로 오버랩되어 있는 복수의 나노시트들(NS11~NS13, NS21~NS23)을 포함할 수 있다. 본 예에서, 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 3 개의 나노시트들로 이루어지는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 제 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 적어도 2 개의 나노시트들을 포함할 수 있으며, 나노시트의 개수는 특별히 제한되지 않는다.
게이트 라인(GL)은 제1 핀(F1) 및 제2 핀(F2) 상에서 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)을 덮으면서 복수의 나노시트들(NS11~NS13, NS21~NS23) 각각을 포위할 수 있다. 복수의 나노시트들(NS11~NS13, NS21~NS23)는 게이트 라인(GL)으로 포위되는 GAA(gate-all-around) 구조를 가질 수 있다. 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)과 게이트 라인(GL)과의 사이에는 게이트 절연막(GI)이 개재될 수 있다.
도 4a는 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 로직 게이트의 회로도의 일 예시이고, 도 4b는 본 개시의 예시적 실시 예에 따른 표준 셀의 레이아웃의 일 예시이다. 도 4b는 로직 게이트로서, 2-2 AND-OR-INVERTER(AOI22)의 회로가 구현된 표준 셀들의 레이아웃을 도시한 것으로 도 1에서 설명된 표준 셀(10)의 예시이다. 도 4a는 AOI22 회로의 회로도를 나타내고, 도 4b는 AOI22에 대응하는 표준 셀(10A)의 레이아웃들을 X축 및 Y축으로 이루어진 평면에서 개략적으로 나타낸다. 도 4b는 4-driver 회로가 구현된 레이아웃의 예시이다.
도 4a 및 도 4b를 참조하면, AOI22 회로에는 제1 내지 제4 입력 신호(A0, A1, B0, B1)가 입력되고, 출력 신호(Y)가 출력될 수 있다. AOI22 회로는 제1 내지 제4 입력 신호(A0, A1, B0, B1) 각각이 입력되는 제1 내지 제4 P형 트랜지스터부(P1~P4), 및 제1 내지 제4 입력 신호(A0, A1, B0, B1) 각각이 입력되는 제1 내지 제4 N형 트랜지스터부(N1~N4)를 포함할 수 있다. 제1 내지 제4 P형 트랜지스터부(P1~P4) 및 제1 내지 제4 N형 트랜지스터부(N1~N4) 각각이 도 4a에서는 하나의 트랜지스터로 도시되었으나, 도시의 편의를 위한 것이다. 제1 내지 제4 P형 트랜지스터부(P1~P4) 각각은 병렬로 연결되는 제1 내지 제n P형 트랜지스터(예를 들어, 도 2의 MP11~MP1n 또는 MP21~MP2n)를 포함할 수 있고, 제1 내지 제4 N형 트랜지스터부(N1~N4) 각각은 제1 내지 제n N형 트랜지스터(예를 들어, 도 2의 MN11~MN1n 또는 MN21~MN2n)를 포함할 수 있다.
AOI22의 기능에 따라, 제1 입력 신호(A0) 및 제2 입력 신호(A1) 중 적어도 하나의 신호가 로직 로우이고, 제3 입력 신호(B0) 및 제4 입력 신호(B1) 중 적어도 하나의 신호가 로직 로우일 때, AOI22 회로는 로직 하이의 출력 신호(Y)를 출력할 수 있다.
셀 바운더리에 의해 정의되는 표준 셀(10A)은 제1 로우(R1) 및 제2 로우(R2)에 배치되는 다중 높이 셀일 수 있다. 표준 셀(10A)은 제1 파워 라인(PL1)으로부터 접지 전압(VSS)을 제공받을 수 있고, 제2 파워 라인(PL2)으로부터 전원 전압(VDD)을 제공받을 수 있다.
표준 셀(10A)은 제1 로우(R1)에 배치되는 제1 회로 영역(10_1)을 포함할 수 있고, 제2 로우(R2)에 배치되는 제2 회로 영역(10_2)을 포함할 수 있다. 제1 회로 영역(10_1)은 표준 셀(10A)의 중심을 지나고 Y축 방향과 평행한 중심 라인(CL)을 기준으로 대칭일 수 있고, 제2 회로 영역(10_2)은 중심 라인(CL)을 기준으로 대칭일 수 있다. 이 때, 대칭의 의미는, 제1 회로 영역(10_1) 및 제2 회로 영역(10_2)에 포함되는 트랜지스터들의 배치가 대칭임을 의미할 수 있다. 즉, BEOL 공정으로 형성되는 패턴들(예를 들어, 제1 활성 영역(RX1), 제2 활성 영역(RX2), 및 게이트 라인)의 배치가 대칭임을 의미할 수 있고, 나아가 MOL 공정으로 형성되는 패턴들(예를 들어, 게이트 건택, 액티브 컨택, 및 제1 비아(V0))의 배치도 대칭될 수 있다. 제1 회로 영역(10_1) 및 제2 회로 영역(10_2) 상에 형성되는 제1 메탈 레이어(M1) 및 제2 메탈 레이어(M2)의 패턴들은 중심 라인(CL)을 기준으로 대칭일 수도 있고, 대칭이 아닐 수도 있다.
표준 셀(10A)은 제1 내지 제4 입력 신호(A0, A1, B0, B1)가 입력되는 제1 내지 제4 입력 핀(IP21, IP22, IP11, IP12)을 포함할 수 있고, 출력 신호(Y)가 출력되는 출력 핀(OP)을 포함할 수 있다. 제1 회로 영역(10_1)에는 제3 입력 신호(B0)가 입력되는 제3 입력 핀(IP11) 및 제4 입력 신호(B1)가 입력되는 제4 입력 핀(IP12)이 형성될 수 있고, 제2 회로 영역(10_2)에는 제1 입력 신호(A0)가 입력되는 제1 입력 핀(IP21) 및 제2 입력 신호(A1)가 입력되는 제2 입력 핀(IP22)이 형성될 수 있다. 표준 셀(10A)은 4-driver 회로가 구현될 수 있고, 제1 내지 제4 입력 핀(IP21, IP22, IP11, IP12) 각각은 4개의 제1 비아(v0)들과 접할 수 있고, 4개의 게이트 라인들과 연결될 수 있다.
제1 회로 영역(10_1)에는 제3 및 제4 P형 트랜지스터부(P3, P4), 및 제3 및 제4 N형 트랜지스터부(N3, N4)가 형성될 수 있고, 제2 회로 영역(10_2)에는 제1 및 제2 P형 트랜지스터부(P1, P2), 및 제1 및 제2 N형 트랜지스터부(N1, N2)가 형성될 수 있다. 표준 셀(10A)에는 제1 내지 제4 P형 트랜지스터부(P1~P4) 및 제1 내지 제4 N형 트랜지스터부(N1~N4) 각각이 병렬로 연결되는 4개의 트랜지스터들을 포함하도록 형성될 수 있다. 예를 들어, 제1 회로 영역(10_1)은 제3 및 제4 입력 신호(B0, B1)에 대한 NAND 연산을 수행하는 기능 유닛이 형성될 수 있고, 제2 회로 영역(10_2)은 제1 및 제2 입력 신호(A0, A1)에 대한 NAND 연산을 수행하는 기능 유닛이 형성될 수 있다.
예시적인 실시 예에서, 제1 내지 제4 입력 핀(IP21, IP22, IP11, IP12)은 제1 메탈 레이어(M1)에 형성될 수 있고, 출력 핀(OP)은 제2 메탈 레이어(M2)에 형성될 수 있다. 이외에도 표준 셀(10A)을 내부 구성들을 서로 전기적으로 연결하기 위하여, 즉, 내부 라우팅을 위해 표준 셀(10A)은 제1 메탈 레이어(M1) 또는 제2 메탈 레이어(M2)에 형성된 패턴들을 포함할 수 있다.
표준 셀(10A)에는 제1 메탈 레이어(M1)의 패턴들이 배치되는 복수의 M1 트랙들이 형성될 수 있다. 복수의 M1 트랙들 각각에는 X축 방향으로 연장되는 도전 패턴이 형성될 수 있다. 예시적 실시 예에 따른 표준 셀(10A)에 형성된 제1 메탈 레이어(M1)의 패턴들은 복수의 M1 트랙들 중 대응하는 트랙에 단일 패턴으로서 형성될 수 있다. 즉, 표준 셀(10A)에는 M1 컷이 형성되지 않을 수 있다. 따라서, 표준 셀(10A)과 다른 표준 셀을 서로 전기적으로 연결하기 위한 라우팅 공간이 확보될 수 있고, 라우팅 동작이 용이할 수 있다.
제1 메탈 레이어(M1) 및 제2 메탈 레이어(M2)에 형성된 패턴들은 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 메탈 레이어(M1) 및 제2 메탈 레이어(M2)에 형성된 패턴들은 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 탄탈륨(Ta), 니켈(Ni), 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
표준 셀(10A)은 제1 활성 영역(RX1), 제2 활성 영역(RX2) 및 게이트 라인을 제1 메탈 레이어(M1)의 패턴과 전기적으로 연결하는 제1 비아(V0)를 포함할 수 있다. 또한, 표준 셀(10A)은 제1 메탈 레이어(M1)와 제2 메탈 레이어(M2) 사이에서 제1 메탈 레이어(M1) 및 제2 메탈 레이어(M2)를 연결하는 제2 비아들(V1)을 포함할 수 있다.
제1 회로 영역(10_1) 및 제2 회로 영역(10_2) 각각은 제1 활성 영역(RX1) 및 제2 활성 영역(PX2)을 포함할 수 있다. 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 각각은 X축 방향으로 연장될 수 있다. 제1 활성 영역(RX1)에는 P형 트랜지스터가 형성될 수 있고, 제2 활성 영역(RX2)에는 N형 트랜지스터가 형성될 수 있다.
도 3a 및 도 3b에서 설명된 바와 같이 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 상에는 X축 방향으로 연장되는 적어도 하나의 핀이 형성되거나, 나노 와이어(nanowire) 또는 나노시트(nanosheet)가 형성될 수 있다. 따라서, 게이트 라인 및 활성 영역은 핀펫(Fin Field Effect Transistor, FinFET)을 형성할 수 있다.
제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 각각에 형성된 소스/드레인 영역에 접하도록 액티브 컨택들이 형성될 수 있다. 액티브 컨택들은 Y축 방향으로 연장되도록 형성될 수 있다. AOI22 회로의 노드(NA)는 제1 로우(R1) 및 제2 로우(R2)에 걸쳐 형성되는 연장 액티브 컨택들(EC), 연장 액티브 컨택들(EC)에 접하는 제1 비아(V0)들, 및 제1 비아(V0)들에 접하는 제1 메탈 레이어(M1)의 패턴(CM1)에 의해 형성될 수 있다. 따라서, 제1 회로 영역(10_1) 및 제2 회로 영역(10_2)은 제1 로우(R1) 및 제2 로우(R2)에 걸쳐 형성되는 연장 액티브 컨택들(EC)에 의해 전기적으로 연결될 수 있다. 출력 신호(Y)가 출력되는 출력 노드가 아닌 AOI22 회로 내부의 노드(NA)를 구현하는 제1 메탈 레이어(M1)의 패턴(CM1)은 제1 회로 영역(10_1) 및 제2 회로 영역(10_2) 중 하나의 영역(도 4b에서는 제2 회로 영역(10_2))에만 형성될 수 있다.
표준 셀(10A)은 복수의 게이트 라인들을 포함할 수 있다. 표준 셀(10A)에 포함된 복수의 게이트 라인들은 Y축 방향으로 연장되고, X축 방향으로 서로 이격될 수 있다. 복수의 게이트 라인들 사이의 간격(pitch)은 서로 동일할 수 있다.
예시적인 실시 예에서, 제1 회로 영역(10_1)의 게이트 라인들은 제1 로우(R1)에만 형성될 수 있고, 제2 회로 영역(10_2)의 게이트 라인들은 제2 로우(R2)에만 형성될 수 있다. 즉, 제1 회로 영역(10_1)의 게이트 라인들과 제2 회로 영역(10_2)의 게이트 라인들 각각은 하나의 로우 내에서 연장되는 게이트 패턴으로서 형성될 수 있고, 제1 회로 영역(10_1)의 게이트 라인들과 제2 회로 영역(10_2)의 게이트 라인들은 서로 분리될 수 있다.
예시적인 실시 예에서, 게이트 라인들은 일함수 금속 함유 레이어 및 갭필 금속막을 포함할 수 있다. 예를 들면, 일함수 금속 함유 레이어는, Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er 및 Pd 중 적어도 하나의 금속을 포함할 수 있고, 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 예시적인 실시 예에서, 게이트 라인들은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다.
도 5 및 도 6은 본 개시의 예시적 실시 예에 따른 표준 셀의 레이아웃의 일 예시들이다. 도 5 및 도 6은 AOI22의 회로가 구현된 표준 셀들의 레이아웃을 도시한 것으로 도 1에서 설명된 표준 셀(10)의 예시이다. 도 5 및 도 6은 2-driver 회로의 예시로서, 도 4a의 AOI22 회로도를 함께 참조하여 설명된다.
도 5를 참조하면, 셀 바운더리에 의해 정의되는 표준 셀(10B)은 제1 로우(R1)에 배치되는 제1 회로 영역(10_1B), 및 제2 로우(R2)에 배치되는 제2 회로 영역(10_2B)을 포함할 수 있다. 제1 회로 영역(10_1B)에는 제3 및 제4 P형 트랜지스터부(P3, P4), 및 제3 및 제4 N형 트랜지스터부(N3, N4)가 형성될 수 있고, 제2 회로 영역(10_2B)에는 제1 및 제2 P형 트랜지스터부(P1, P2), 및 제1 및 제2 N형 트랜지스터부(N1, N2)가 형성될 수 있다. 표준 셀(10B)에는 제1 내지 제4 P형 트랜지스터부(P1~P4) 및 제1 내지 제4 N형 트랜지스터부(N1~N4) 각각이 병렬로 연결되는 2개의 트랜지스터들을 포함하도록 형성될 수 있다.
예시적인 실시 예에서, 제1 회로 영역(10_1B)은 표준 셀(10B)의 중심을 지나고 Y축 방향과 평행한 중심 라인(CL)을 기준으로 대칭일 수 있고, 제2 회로 영역(10_2B)은 중심 라인(CL)을 기준으로 대칭일 수 있다.
표준 셀(10B)은 제1 내지 제4 입력 신호(A0, A1, B0, B1)가 입력되는 제1 내지 제4 입력 핀(IP21B, IP22B, IP11B, IP12B)을 포함할 수 있고, 출력 신호(Y)가 출력되는 출력 핀(OPB)을 포함할 수 있다. 제1 회로 영역(10_1B)에는 제3 입력 신호(B0)가 입력되는 제3 입력 핀(IP11B) 및 제4 입력 신호(B1)가 입력되는 제4 입력 핀(IP12B)이 형성될 수 있고, 제2 회로 영역(10_2B)에는 제1 입력 신호(A0)가 입력되는 제1 입력 핀(IP21B) 및 제2 입력 신호(A1)가 입력되는 제2 입력 핀(IP22B)이 형성될 수 있다. 표준 셀(10B)은 2-driver 회로가 구현될 수 있고, 제1 내지 제4 입력 핀(IP21B, IP22B, IP11B, IP12B) 각각은 2개의 제1 비아(v0)들과 접할 수 있고, 2개의 게이트 라인들과 연결될 수 있다.
예시적인 실시 예에서, 제1 내지 제4 입력 핀(IP21B, IP22B, IP11B, IP12B)은 제1 메탈 레이어(M1)에 형성될 수 있다. 출력 핀(OPB)은 제2 메탈 레이어(M2)에 형성될 수 있다.
AOI22 회로의 노드(NA)는 제1 로우(R1) 및 제2 로우(R2)에 걸쳐 형성되는 연장 액티브 컨택들(ECB)에 의해 형성될 수 있고, 제1 회로 영역(10_1B) 및 제2 회로 영역(10_2B)은 제1 로우(R1) 및 제2 로우(R2)에 걸쳐 형성되는 연장 액티브 컨택들(ECB)에 의해 전기적으로 연결될 수 있다.
예시적인 실시 예에서, 제1 회로 영역(10_1B)의 게이트 라인들은 제1 로우(R1)에만 형성될 수 있고, 제2 회로 영역(10_2B)의 게이트 라인들은 제2 로우(R2)에만 형성될 수 있다.
예시적 실시 예에서, 표준 셀(10B)에 형성된 제1 메탈 레이어(M1)의 패턴들은 복수의 M1 트랙들 중 대응하는 트랙에 단일 패턴으로서 형성될 수 있다.
도 6을 참조하면, 셀 바운더리에 의해 정의되는 표준 셀(10C)은 제1 로우(R1)에 배치되는 제1 회로 영역(10_1C), 및 제2 로우(R2)에 배치되는 제2 회로 영역(10_2C)을 포함할 수 있다. 제1 회로 영역(10_1C)에는 제3 및 제4 P형 트랜지스터부(P3, P4), 및 제3 및 제4 N형 트랜지스터부(N3, N4)가 형성될 수 있고, 제2 회로 영역(10_2C)에는 제1 및 제2 P형 트랜지스터부(P1, P2), 및 제1 및 제2 N형 트랜지스터부(N1, N2)가 형성될 수 있다. 표준 셀(10C)에는 제1 내지 제4 P형 트랜지스터부(P1~P4) 및 제1 내지 제4 N형 트랜지스터부(N1~N4) 각각이 병렬로 연결되는 2개의 트랜지스터들을 포함하도록 형성될 수 있다.
예시적인 실시 예에서, 제1 회로 영역(10_1C)은 표준 셀(10C)의 중심을 지나고 Y축 방향과 평행한 중심 라인(CL)을 기준으로 대칭일 수 있고, 제2 회로 영역(10_2C)은 중심 라인(CL)을 기준으로 대칭일 수 있다.
표준 셀(10C)은 제1 내지 제4 입력 신호(A0, A1, B0, B1)가 입력되는 제1 내지 제4 입력 핀(IP21C, IP22C, IP11C, IP12C)을 포함할 수 있고, 출력 신호(Y)가 출력되는 출력 핀(OPc)을 포함할 수 있다. 제1 회로 영역(10_1C)에는 제3 입력 신호(B0)가 입력되는 제3 입력 핀(IP11C) 및 제4 입력 신호(B1)가 입력되는 제4 입력 핀(IP12C)이 형성될 수 있고, 제2 회로 영역(10_2C)에는 제1 입력 신호(A0)가 입력되는 제1 입력 핀(IP21C) 및 제2 입력 신호(A1)가 입력되는 제2 입력 핀(IP22C)이 형성될 수 있다. 표준 셀(10C)은 2-driver 회로가 구현될 수 있고, 제1 내지 제4 입력 핀(IP21C, IP22C, IP11C, IP12C) 각각은 2개의 제1 비아(v0)들과 접할 수 있고, 2개의 게이트 라인들과 연결될 수 있다.
예시적인 실시 예에서, 제1 내지 제4 입력 핀(IP21C, IP22C, IP11C, IP12C)은 제1 메탈 레이어(M1)에 형성될 수 있다. 출력 핀(OPc)은 제2 메탈 레이어(M2)에 형성될 수 있다.
AOI22 회로의 노드(NA)는 제1 로우(R1) 및 제2 로우(R2)에 걸쳐 형성되는 연장 액티브 컨택들(ECC)에 의해 형성될 수 있고, 제1 회로 영역(10_1C) 및 제2 회로 영역(10_2C)은 제1 로우(R1) 및 제2 로우(R2)에 걸쳐 형성되는 연장 액티브 컨택들(ECC)에 의해 전기적으로 연결될 수 있다.
도 5의 표준 셀(10B)은 제1 회로 영역(10_1B)에서 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)을 전기적으로 연결하도록 Y축 방향으로 연장되는 제2 메탈 레이어(M2)의 패턴이 형성된다. 반면, 도 6의 표준 셀(10C)은 제1 회로 영역(10_1C)에서 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)을 전기적으로 연결하기 위해 Y축 방향으로 연장되는 액티브 컨택이 형성될 수 있다.
도 7a는 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 로직 게이트의 회로도의 일 예시이고, 도 7b는 본 개시의 예시적 실시 예에 따른 표준 셀의 레이아웃의 일 예시이다. 도 7b는 로직 게이트로서, 2-1-1 AND-OR-INVERTER(AOI211)의 회로가 구현된 표준 셀들의 레이아웃을 도시한 것으로 도 1에서 설명된 표준 셀(10)의 예시이다. 도 7a는 AOI211 회로의 회로도를 나타내고 도 7b는 AOI211 회로에 대응하는 표준 셀(10D)의 레이아웃들을 X축 및 Y축으로 이루어진 평면에서 개략적으로 나타낸다. 도 7b는 4-driver 회로가 구현된 레이아웃의 예시이다.
도 7a 및 도 7b를 참조하면, AOI211 회로에는 제1 내지 제4 입력 신호(A0, A1, B0, C0)가 입력되고, 출력 신호(Y)가 출력될 수 있다. AOI211 회로는 제1 내지 제4 입력 신호(A0, A1, B0, B1) 각각이 입력되는 제1 내지 제4 P형 트랜지스터부(P1'~P4'), 및 제1 내지 제4 입력 신호(A0, A1, B0, B1) 각각이 입력되는 제1 내지 제4 N형 트랜지스터부(N1'~N4')를 포함할 수 있다. 제1 내지 제4 P형 트랜지스터부(P1'~P4') 및 제1 내지 제4 N형 트랜지스터부(N1'~N4') 각각이 도 7a에서는 하나의 트랜지스터로 도시되었으나, 도시의 편의를 위한 것으로 제1 내지 제4 P형 트랜지스터부(P1'~P4') 및 제1 내지 제4 N형 트랜지스터부(N1'~N4') 각각은 병렬로 연결되는 복수의 트랜지스터들을 포함할 수 있다.
AOI211 회로의 기능에 따라, 제1 입력 신호(A0) 및 제2 입력 신호(A1) 중 적어도 하나의 신호가 로직 로우이고, 제3 입력 신호(B0) 및 제4 입력 신호(C0) 가 로직 로우일 때, AOI211 회로는 로직 하이의 출력 신호(Y)를 출력할 수 있다.
셀 바운더리에 의해 정의되는 표준 셀(10D)은 제1 로우(R1) 및 제2 로우(R2)에 배치되는 다중 높이 셀일 수 있다. 표준 셀(10D)은 제1 로우(R1) 및 제2 로우(R2)의 경계들에 배치된 제1 파워 라인(PL1)으로부터 접지 전압(VSS)을 제공받을 수 있고, 제2 파워 라인(PL2)으로부터 전원 전압(VDD)을 제공받을 수 있다.
표준 셀(10D)은 제1 로우(R1)에 배치되는 제1 회로 영역(10_1D)을 포함할 수 있고, 제2 로우(R2)에 배치되는 제2 회로 영역(10_2D)을 포함할 수 있다. 제1 회로 영역(10_1D)은 표준 셀(10D)의 중심을 지나고 Y축 방향과 평행한 중심 라인(CL)을 기준으로 대칭일 수 있고, 제2 회로 영역(10_2D)은 중심 라인(CL)을 기준으로 대칭일 수 있다. 이 때, 대칭의 의미는, 제1 회로 영역(10_1D) 및 제2 회로 영역(10_2D)에 포함되는 트랜지스터들의 배치가 대칭임을 의미할 수 있다.
표준 셀(10D)은 제1 내지 제4 입력 신호(A0, A1, B0, B1)가 입력되는 제1 내지 제4 입력 핀(IP11D, IP12D, IP21D, IP22D)을 포함할 수 있고, 출력 신호(Y)가 출력되는 출력 핀(OPD)을 포함할 수 있다. 제1 회로 영역(10_1D)에는 제1 입력 신호(A0)가 입력되는 제1 입력 핀(IP11D) 및 제2 입력 신호(A1)가 입력되는 제2 입력 핀(IP12D)이 형성될 수 있고, 제2 회로 영역(10_2D)에는 제3 입력 신호(B0)가 입력되는 제3 입력 핀(IP21D) 및 제4 입력 신호(C0)가 입력되는 제4 입력 핀(IP22D)이 형성될 수 있다. 표준 셀(10D)은 4-driver 회로가 구현될 수 있고, 제1 내지 제4 입력 핀(IP11D, IP12D, IP21D, IP22D) 각각은 4개의 제1 비아(v0)들과 접할 수 있고, 4개의 게이트 라인들과 연결될 수 있다.
제1 회로 영역(10_1D)에는 제1 및 제2 P형 트랜지스터부(P1', P2'), 및 제1 및 제2 N형 트랜지스터부(N1', N2')가 형성될 수 있고, 제2 회로 영역(10_2D)에는 제3 및 제4 P형 트랜지스터부(P3', P4'), 및 제3 및 제4 N형 트랜지스터부(N3', N4')가 형성될 수 있다. 표준 셀(10D)에는 제1 내지 제4 P형 트랜지스터부(P1'~P4') 및 제1 내지 제4 N형 트랜지스터부(N1'~N4') 각각이 병렬로 연결되는 4개의 트랜지스터들을 포함하도록 형성될 수 있다. 예를 들어, 제1 회로 영역(10_1D)은 제1 및 제2 입력 신호(A0, A1)에 대한 NAND 연산을 수행하는 기능 유닛이 형성될 수 있고, 제2 회로 영역(10_2D)은 제3 및 제4 입력 신호(B0, C0)에 대한 NOR 연산을 수행하는 기능 유닛이 형성될 수 있다.
예시적인 실시 예에서, 제1 내지 제4 입력 핀(IP11D, IP12D, IP21D, IP22D)은 제1 메탈 레이어(M1)에 형성될 수 있고, 출력 핀(OPD)은 제2 메탈 레이어(M2)에 형성될 수 있다. 이외에도 표준 셀(10D)을 내부 구성들을 서로 전기적으로 연결하기 위하여, 즉, 내부 라우팅을 위해 표준 셀(10D)은 제1 메탈 레이어(M1) 또는 제2 메탈 레이어(M2)에 형성된 패턴들을 포함할 수 있다.
표준 셀(10D)에는 제1 메탈 레이어(M1)의 패턴들이 배치되는 복수의 M1 트랙들이 형성될 수 있다. 복수의 M1 트랙들 각각에는 X축 방향으로 연장되는 도전 패턴이 형성될 수 있다. 예시적 실시 예에 따른 표준 셀(10D)에 형성된 제1 메탈 레이어(M1)의 패턴들은 복수의 M1 트랙들 중 대응하는 트랙에 단일 패턴으로서 형성될 수 있다.
AOI211 회로의 노드(NB)는 제1 로우(R1) 및 제2 로우(R2)에 걸쳐 형성되는 연장 액티브 컨택들(ECD), 연장 액티브 컨택들(ECD)에 접하는 제1 비아(V0)들, 및 제1 비아(V0)들에 접하는 제1 메탈 레이어(M1)의 패턴(CM1D)에 의해 형성될 수 있다. 따라서, 제1 회로 영역(10_1D) 및 제2 회로 영역(10_2D)은 제1 로우(R1) 및 제2 로우(R2)에 걸쳐 형성되는 연장 액티브 컨택들(ECD)에 의해 전기적으로 연결될 수 있다. 출력 신호(Y)가 출력되는 출력 노드가 아닌 AOI211 회로 내부의 노드(NB)를 구현하는 제1 메탈 레이어(M1)의 패턴(CM1D)은 제1 회로 영역(10_1D) 및 제2 회로 영역(10_2D) 중 하나의 영역(도 7b에서는 제1 회로 영역(10_1D))에만 형성될 수 있다.
제1 회로 영역(10_1D) 및 제2 회로 영역(10_2D)에는 Y축 방향으로 연장되는 게이트 라인들이 형성될 수 있다. 예시적인 실시 예에서, 제1 회로 영역(10_1D)의 게이트 라인들은 제1 로우(R1)에만 형성될 수 있고, 제2 회로 영역(10_2D)의 게이트 라인들은 제2 로우(R2)에만 형성될 수 있다.
도 8a는 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 로직 게이트의 회로도의 일 예시이고, 도 8b는 본 개시의 예시적 실시 예에 따른 표준 셀의 레이아웃의 일 예시이다. 도 8b는 로직 게이트로서, AND-OR-AND-INVERTER 게이트가 포함된 AO21A1AI2 회로가 구현된 표준 셀들의 레이아웃을 도시한 것으로 도 1에서 설명된 표준 셀(10)의 예시이다. 도 8a는 AO21A1AI2 회로의 회로도를 나타내고, 도 8b는 AO21A1AI2 회로에 대응하는 표준 셀(10E)의 레이아웃들을 X축 및 Y축으로 이루어진 평면에서 개략적으로 나타낸다. 도 8b는 4-driver 회로가 구현된 레이아웃의 예시이다.
도 8a 및 도 8b를 참조하면, AO21A1AI2 회로에는 제1 내지 제4 입력 신호(A0, A1, B0, C0)가 입력되고, 출력 신호(Y)가 출력될 수 있다. AO21A1AI2 회로는 제1 내지 제4 입력 신호(A0, A1, B0, B1) 각각이 입력되는 제1 내지 제4 P형 트랜지스터부(P1''~P4''), 및 제1 내지 제4 입력 신호(A0, A1, B0, B1) 각각이 입력되는 제1 내지 제4 N형 트랜지스터부(N1''~N4'')를 포함할 수 있다. 제1 내지 제4 P형 트랜지스터부(P1''~P4'') 및 제1 내지 제4 N형 트랜지스터부(N1''~N4'') 각각이 도 8a에서는 하나의 트랜지스터로 도시되었으나, 도시의 편의를 위한 것으로 제1 내지 제4 P형 트랜지스터부(P1''~P4'') 및 제1 내지 제4 N형 트랜지스터부(N1''~N4'') 각각은 병렬로 연결되는 복수의 트랜지스터들을 포함할 수 있다.
AO21A1AI2 회로의 기능에 따라, 제1 입력 신호(A0) 및 제2 입력 신호(A1) 중 적어도 하나의 신호가 로직 로우이고 제3 입력 신호(B0)가 로직 로우이면, AO21A1AI2 회로는 로직 하이의 출력 신호(Y)를 출력할 수 있고, 또는, 제4 입력 신호(C0)가 로직 로우이면 AO21A1AI2 회로는 로직 하이의 출력 신호(Y)를 출력할 수 있다.
셀 바운더리에 의해 정의되는 표준 셀(10E)은 제1 로우(R1) 및 제2 로우(R2)에 배치되는 다중 높이 셀일 수 있다. 표준 셀(10E)은 제1 파워 라인(PL1)으로부터 접지 전압(VSS)을 제공받을 수 있고, 제2 파워 라인(PL2)으로부터 전원 전압(VDD)을 제공받을 수 있다.
표준 셀(10E)은 제1 로우(R1)에 배치되는 제1 회로 영역(10_1E)을 포함할 수 있고, 제2 로우(R2)에 배치되는 제2 회로 영역(10_2E)을 포함할 수 있다. 제1 회로 영역(10_1E)은 표준 셀(10E)의 중심을 지나고 Y축 방향과 평행한 중심 라인(CL)을 기준으로 대칭일 수 있고, 제2 회로 영역(10_2E)은 중심 라인(CL)을 기준으로 대칭일 수 있다. 이 때, 대칭의 의미는, 제1 회로 영역(10_1E) 및 제2 회로 영역(10_2E)에 포함되는 트랜지스터들의 배치가 대칭임을 의미할 수 있다.
표준 셀(10E)은 제1 내지 제4 입력 신호(A0, A1, B0, C0)가 입력되는 제1 내지 제4 입력 핀(IP11E, IP12E, IP21E, IP22E)을 포함할 수 있고, 출력 신호(Y)가 출력되는 출력 핀을 포함할 수 있다. 제1 회로 영역(10_1E)에는 제1 입력 신호(A0)가 입력되는 제1 입력 핀(IP11E) 및 제2 입력 신호(A1)가 입력되는 제2 입력 핀(IP12E)이 형성될 수 있고, 제2 회로 영역(10_2E)에는 제3 입력 신호(B0)가 입력되는 제3 입력 핀(IP21E) 및 제4 입력 신호(C0)가 입력되는 제4 입력 핀(IP22E)이 형성될 수 있다. 표준 셀(10E)은 4-driver 회로가 구현될 수 있고, 제1 내지 제4 입력 핀(IP11E, IP12E, IP21E, IP22E) 각각은 4개의 제1 비아(v0)들과 접할 수 있고, 4개의 게이트 라인들과 연결될 수 있다.
제1 회로 영역(10_1E)에는 제1 및 제2 P형 트랜지스터부(P1', P2'), 및 제1 및 제2 N형 트랜지스터부(N1', N2')가 형성될 수 있고, 제2 회로 영역(10_2E)에는 제3 및 제4 P형 트랜지스터부(P3', P4'), 및 제3 및 제4 N형 트랜지스터부(N3', N4')가 형성될 수 있다. 표준 셀(10E)에는 제1 내지 제4 P형 트랜지스터부(P1'~P4') 및 제1 내지 제4 N형 트랜지스터부(N1'~N4') 각각이 병렬로 연결되는 4개의 트랜지스터들을 포함하도록 형성될 수 있다. 예를 들어, 제1 회로 영역(10_1E)은 제1 및 제2 입력 신호(A0, A1)에 대한 NAND 연산을 수행하는 기능 유닛이 형성될 수 있고, 제2 회로 영역(10_2E)은 제3 및 제4 입력 신호(B0, C0)에 대한 NAND 연산을 수행하는 기능 유닛이 형성될 수 있다.
예시적인 실시 예에서, 제1 내지 제4 입력 핀(IP11E, IP12E, IP21E, IP22E)은 제1 메탈 레이어(M1)에 형성될 수 있고, 출력 핀(OPE)은 제2 메탈 레이어(M2)에 형성될 수 있다. 이외에도 표준 셀(10E)을 내부 구성들을 서로 전기적으로 연결하기 위하여, 즉, 내부 라우팅을 위해 표준 셀(10E)은 제1 메탈 레이어(M1) 또는 제2 메탈 레이어(M2)에 형성된 패턴들을 포함할 수 있다.
표준 셀(10E)에는 제1 메탈 레이어(M1)의 패턴들이 배치되는 복수의 M1 트랙들이 형성될 수 있다. 복수의 M1 트랙들 각각에는 X축 방향으로 연장되는 도전 패턴이 형성될 수 있다. 예시적 실시 예에 따른 표준 셀(10E)에 형성된 제1 메탈 레이어(M1)의 패턴들은 복수의 M1 트랙들 중 대응하는 트랙에 단일 패턴으로서 형성될 수 있다.
AO21A1AI2 회로의 제1 노드(NC)는 제1 로우(R1) 및 제2 로우(R2)에 걸쳐 형성되는 연장 액티브 컨택들(ECE), 연장 액티브 컨택들(ECE)에 접하는 제1 비아(V0)들, 및 제1 비아(V0)들에 접하는 제1 메탈 레이어(M1)의 패턴(CM1E)에 의해 형성될 수 있다. 따라서, 제1 회로 영역(10_1E) 및 제2 회로 영역(10_2E)은 제1 로우(R1) 및 제2 로우(R2)에 걸쳐 형성되는 연장 액티브 컨택들(ECE)에 의해 전기적으로 연결될 수 있다. AO21A1AI2 회로 내부의 제1 노드(NC)를 구현하는 제1 메탈 레이어(M1)의 패턴(CM1E)은 제1 회로 영역(10_1E) 및 제2 회로 영역(10_2E) 중 하나의 영역(도 8b에서는 제1 회로 영역(10_1E))에만 형성될 수 있다.
AO21A1AI2 회로의 제2 노드(ND)는 제1 로우(R1) 및 제2 로우(R2)에 걸쳐 형성되는 제2 메탈 레이어(M2)의 패턴(CM2), 상기 패턴(CM2)에 접하는 제2 비아(V1)들, 및 상기 제2 비아(V1)들에 접하는 제1 메탈 레이어(M1)의 패턴들(CM11, CM12)에 의해 형성될 수 있다. 따라서, 제1 회로 영역(10_1E) 및 제2 회로 영역(10_2E)은 제1 로우(R1) 및 제2 로우(R2)에 걸쳐 형성되는 제2 메탈 레이어(M2)의 패턴(CM2)에 의해 전기적으로 연결될 수 있다.
제1 회로 영역(10_1E) 및 제2 회로 영역(10_2E)에는 Y축 방향으로 연장되는 게이트 라인들이 형성될 수 있다. 예시적인 실시 예에서, 제1 회로 영역(10_1E)의 게이트 라인들은 제1 로우(R1)에만 형성될 수 있고, 제2 회로 영역(10_2E)의 게이트 라인들은 제2 로우(R2)에만 형성될 수 있다.
도 9는 본 개시의 예시적 실시 예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 9를 참조하면, 표준 셀 라이브러리(D10)는 표준 셀들에 관한 정보, 예를 들어 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 표준 셀 라이브러리(D10)는 표준 셀의 레이아웃을 정의하는 데이터(DC)를 포함할 수 있다. 데이터(DC)는 동일한 기능을 수행하고, 레이아웃이 상이한 표준 셀들의 구조를 정의하는 데이터를 포함할 수 있다. 데이터(DC)는 도 1 내지 도 8에서 설명된 표준 셀들(10, 10A~10D)의 구조를 정의하는 데이터를 포함할 수 있다. 데이터(DC)는 제1 로우 및 제2 로우에 각각 배치되고 Y축 방향으로 대칭적으로 형성되는 제1 회로 영역 및 제2 회로 영역을 포함하는 다중 높이 표준 셀들의 구조를 각각 정의하는 제1 내지 제n 데이터(DC1~DCn)를 포함할 수 있다.
S10 단계 및 S20 단계는, 집적 회로(IC)를 설계하는 단계로서, RTL 데이터(D11)로부터 레이아웃 데이터(D30)를 생성할 수 있다. 집적 회로(IC)는 도 1의 집적 회로(1)일 수 있다. S10 단계에서, RTL 데이터(D11)로부터 네트리스트 데이터(D20)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들어, 반도체 설계 툴(예를 들어, 논리 합성 모듈)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D11)로부터 표준 셀 라이브러리(D10)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D20)를 생성할 수 있다. 표준 셀 라이브러리(D10)는 동일한 기능을 수행하고, 레이아웃이 상이한 표준 셀들의 구조를 정의하는 데이터(DC)를 포함할 수 있고, 논리 합성 과정에서 그러한 정보를 참조하여 표준 셀들이 집적 회로(IC)에 포함될 수 있다.
S20 단계에서, 네트리스트 데이터(D20)로부터 레이아웃 데이터(D30)를 생성하는 배치 및 라우팅(Place & Routing, P&R) 동작이 수행될 수 있다. 레이아웃 데이터(D30)는, 예를 들어 GDSII와 같은 포맷을 가질 수 있고, 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
예를 들어, 반도체 설계 툴(예를 들어, P&R 모듈)은 네트리스트 데이터(D20)로부터 표준 셀 라이브러리(D10)를 참조하여 복수의 표준 셀들을 배치할 수 있다. 반도체 설계 툴은 데이터(DC)를 참조하여, 네트리스트(D103)에 의해서 정의된 표준 셀의 레이아웃들 중 하나를 선택할 수 있고, 표준 셀의 선택된 레이아웃을 배치할 수 있다. 단계 S20에서, 도 1 내지 도 8에서 설명된 표준 셀들(10, 10A~10D) 중 적어도 하나가 배치될 수 있다.
단계 S20에서, 상호 연결(interconnection)들을 생성하는 동작이 더 수행될 수 있다. 상호 연결은 표준 셀의 출력 핀 및 입력 핀을 전기적으로 연결할 수 있고, 예를 들어 적어도 하나의 비아 및 적어도 하나의 메탈 레이어에 형성되는 전도성 패턴을 포함할 수 있다. 예를 들어, 도 1 내지 도 8에서 설명된 표준 셀들(10, 10A~10D) 중 적어도 하나가 배치되고, 인접한 다른 표준 셀들과 전기적으로 연결하기 위한 상호 연결이 생성될 수 있다. 본 개시에 따른 집적 회로의 설계 방법은, 표준 셀과 다른 표준 셀을 상호 연결하기 위한 라우팅 공간이 확보됨에 따라, 라우팅을 최적화할 수 있고, 표준 셀의 동작 성능이 향상될 수 있다.
S30 단계에서, OPC(Optical Proximity Correction)가 수행될 수 있다. OPC는 집적 회로(IC)를 제조하기 위한 반도체 공정에 포함되는 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정함으로써 원하는 모양의 패턴을 형성하기 위한 작업을 지칭할 수 있고, 레이아웃 데이터(D30)에 OPC가 적용됨으로써 마스크상의 패턴이 결정될 수 있다. 예시적인 실시 예에서, 집적 회로(IC)의 레이아웃은 단계 S30에서 제한적으로 변형될 수 있고, 단계 S30에서 집적 회로(IC)의 제한적으로 변형하는 것은 집적 회로(IC)의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
S40 단계에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들어, 레이아웃 데이터(D30)에 OPC를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
S50 단계에서, 집적 회로(IC)를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들어, 단계 S40에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로(IC)가 제조될 수 있다. 단계 S50은 단계들(S51, S53, S55)을 포함할 수 있다.
S51 단계에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예를 들어 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들어, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치를 형성하는 단계, 웰을 형성하는 단계, 게이트 라인을 형성하는 단계, 소스 및 드레인 영역을 형성하는 단계 등을 포함할 수 있다.
S53 단계에서, MOL(middle-of-line) 공정이 수행될 수 있다. FEOL 공정을 통해 생성된 개별 소자들을 표준 셀 내에서 연결하기 위한 연결 부재를 형성하는 과정을 지칭할 수 있다. 예를 들어, MOL공정은 활성 영역 상에 액티브 콘택을 형성하는 단계, 게이트 라인 상에 게이트 콘택을 형성하는 단계, 액티브 콘택 및 게이트 라인 상에 제1 비아를 형성하는 단계 등을 포함할 수 있다.
S55 단계에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예를 들어 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들어, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 메탈 레이어들을 형성하는 단계, 메탈 레이어들 사이에 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다.
예를 들어, S55 단계에서, 도 1 내지 도 8에서 설명된 표준 셀들(10, 10A~10D)의 입력 핀들 및 출력 핀들이 형성될 수 있고, 도 1 내지 도 8에서 설명된 표준 셀들(10, 10A~10D)과 다른 표준 셀을 전기적으로 연결하기 위한 도전성 패턴들이 형성될 수 있다.
이후 단계에서, 집적 회로(IC)는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다.
도 10은 본 개시의 예시적 실시 예에 따른 집적 회로의 설계를 위한 컴퓨팅 시스템을 나타내는 블록도이다.
도 10을 참조하면, 집적 회로를 설계하기 위한 컴퓨팅 시스템(이하 '집적 회로 설계 시스템'이라고 지칭함)(100)은 프로세서(110), 메모리(130), 입출력 장치(150), 저장 장치(170) 및 버스(190)를 포함할 수 있다. 집적 회로 설계 시스템(100)은 도 9의 S10 단계 및 S20 단계를 포함하는 집적 회로 설계 동작을 수행할 수 있다. 예시적인 실시 예에서, 집적 회로 설계 시스템(100)은 일체화된 디바이스로 구현될 수 있고, 이에 따라, 집적 회로 설계 장치라고 지칭할 수도 있다. 집적 회로 설계 시스템(100)은 반도체 장치의 집적 회로를 설계하기 위한 전용 장치로 제공될 수도 있지만, 다양한 시뮬레이션 툴이나 설계 툴들을 구동하기 위한 컴퓨터일 수도 있다. 집적 회로 설계 시스템(100)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다.
프로세서(110)는 집적 회로를 설계하기 위한 다양한 동작 중 적어도 하나를 수행하는 명령어들을 실행하도록 구성될 수 있다. 예를 들어, 프로세서(110)는 마이크로프로세서(micro-processor), AP(application processor, DSP(digital signal processor), GPU(graphic processing unit)와 같이, 임의의 명령어 세트(예를 들어, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 코어를 포함할 수 있다. 프로세서(110)는 버스(190)를 통해 메모리(130), 입출력 장치(150) 및 저장 장치(170)와 통신을 수행할 수 있다. 프로세서(110)는 메모리(130)에 로딩된 합성 모듈(131), 및 P&R(Place and Routing) 모듈(132)을 구동함으로써, 집적 회로의 설계 동작을 실행할 수 있다.
메모리(130)는 합성 모듈(131), 및 P&R 모듈(132)을 저장할 수 있다. 합성 모듈(131), 및 P&R 모듈(132)은 저장 장치(170)로부터 메모리(130)로 로딩될 수 있다. 합성 모듈(131)은 예를 들어, 도 8의 S10 단계에 따른 논리 합성 동작을 수행하기 위한 복수의 명령어들을 포함하는 프로그램일 수 있다. P&R 모듈(132)은 예를 들어, 도 8의 S20 단계에 따른 레이아웃 설계 동작을 수행하기 위한 복수의 명령어들을 포함하는 프로그램일 수 있다. 메모리는 이외의 모듈을 더 포함할 수 있고, 예를 들어, DRC(Design Rule Check) 모듈 등을 더 포함할 수 있다.
메모리(130)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic RAM)과 같은 휘발성 메모리이거나, PRAM(Phase Change RAM), ReRAM(Resistive RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic RAM), FRAM(Ferroelectric RAM), 플래시 메모리(flash memory) 등의 비휘발성 메모리일 수 있다.
입출력 장치(150)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어할 수 있다. 예를 들어, 입출력 장치(150)는 키보드, 마우스, 터치패드 등과 같은 입력 장치를 구비하여, 집적 회로를 정의하는 입력 데이터 등을 입력 받을 수 있다. 예를 들어, 입출력 장치(150)는 디스플레이, 스피커 등과 같은 출력 장치를 구비하여, 배치 결과, 라우팅 결과, 레이아웃 데이터 등을 표시할 수 있다.
저장 장치(170)는 합성 모듈(131), 및 P&R 모듈(132) 등의 프로그램을 저장할 수 있으며, 프로그램이 프로세서(110)에 의해서 실행되기 이전에 저장 장치(170)로부터 프로그램 또는 그것의 적어도 일부가 메모리(130)로 로딩될 수 있다. 저장 장치(170)는 또한 프로세서(110)에 의해서 처리될 데이터 또는 프로세서(110)에 의해 처리된 데이터를 저장할 수 있다. 예를 들어서, 저장 장치(170)는 합성 모듈(131), 및 P&R 모듈(132) 등의 프로그램에 의하여 처리될 데이터(예를 들어, 표준 셀 라이브러리(171), 넷리스트 데이터 등) 및 프로그램에 의해 생성되는 데이터(예를 들어, 레이아웃 데이터 등)를 저장할 수 있다. 저장 장치(170)에 저장된 표준 셀 라이브러리(171)는 도 8의 표준 셀 라이브러리(D10)일 수 있다.
예를 들면, 저장 장치(170)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리, PRAM, RRAM, MRAM, FRAM 등과 같은 비휘발성 메모리를 포함할 수도 있고, 메모리 카드(MMC, eMMC, SD, MicroSD 등), SSD(Solid State Drive), HDD(Hard Disk Drive), 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(170)는 집적 회로 설계 시스템(100)으로부터 탈착 가능할 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 제1 수평 방향으로 각각 연장되는 제1 로우 및 제2 로우에 배치되는 표준 셀로서,
    상기 제1 로우에 배치되고, 복수의 제1 트랜지스터들을 포함하는 제1 회로 영역;
    상기 제2 로우에 배치되고, 복수의 제2 트랜지스터들을 포함하는 제2 회로 영역;
    상기 제1 회로 영역 상에 배치되고, 제1 입력 신호가 입력되는 제1 입력 핀; 및
    상기 제2 회로 영역 상에 배치되고, 제2 입력 신호가 입력되는 제2 입력 핀을 포함하고,
    상기 복수의 제1 트랜지스터들 각각의 게이트 라인들로 상기 제1 입력 신호가 입력되고, 상기 복수의 제2 트랜지스터들 각각의 게이트 라인들로 상기 제2 입력 신호가 입력되고,
    상기 제1 회로 영역 및 상기 제2 회로 영역은 제2 수평 방향으로 대칭되는 것을 특징으로 하는 표준 셀.
  2. 제1 항에 있어서,
    상기 제1 회로 영역 및 상기 제2 회로 영역 각각은 게이트 라인들을 포함하고,
    상기 제1 회로 영역의 게이트 라인들은 상기 제2 회로 영역의 게이트 라인들과 분리되는 것을 특징으로 하는 표준 셀.
  3. 제1 항에 있어서,
    상기 제1 회로 영역 및 상기 제2 회로 영역 각각은 활성 영역을 포함하고,
    상기 표준 셀은 상기 제1 회로 영역의 활성 영역으로부터 상기 제2 회로 영역의 활성 영역까지 연장되고, 상기 제1 회로 영역의 활성 영역 및 상기 제2 회로 영역의 활성 영역에 접하는 연장 액티브 컨택을 더 포함하는 것을 특징으로 하는 표준 셀.
  4. 제3 항에 있어서,
    상기 연장 액티브 컨택과 연결되고, 상기 연장 액티브 컨택 상에 형성되는 메탈 레이어 패턴은, 상기 제1 회로 영역 및 상기 제2 회로 영역 중 대응되는 하나에 형성되는 것을 특징으로 하는 표준 셀.
  5. 제1 항에 있어서,
    상기 복수의 제1 트랜지스터들은 4개의 제1 P형 트랜지스터들 및 4개의 제1 N형 트랜지스터들을 포함하고,
    상기 복수의 제2 트랜지스터들은 4개의 제2 P형 트랜지스터들 및 4개의 제2 N형 트랜지스터들을 포함하는 것을 특징으로 하는 표준 셀.
  6. 제1 항에 있어서,
    상기 복수의 제1 트랜지스터들은 2개의 제1 P형 트랜지스터들 및 2개의 제1 N형 트랜지스터들을 포함하고,
    상기 복수의 제2 트랜지스터들은 2개의 제2 P형 트랜지스터들 및 2개의 제2 N형 트랜지스터들을 포함하는 것을 특징으로 하는 표준 셀.
  7. 제1 항에 있어서,
    상기 표준 셀은,
    상기 제1 회로 영역 및 상기 제2 회로 영역 상에 형성되고, 차례로 적층되는 제1 메탈 레이어 및 제2 메탈 레이어를 더 포함하고,
    상기 제1 입력 핀 및 상기 제2 입력 핀은 상기 제1 메탈 레이어에 형성되는 것을 특징으로 하는 표준 셀.
  8. 제1 항에 있어서,
    상기 표준 셀은,
    상기 제1 회로 영역 및 상기 제2 회로 영역 상에 형성되고, 차례로 적층되는 제1 메탈 레이어 및 제2 메탈 레이어를 더 포함하고,
    출력 신호를 상기 표준 셀 외부로 출력하는 출력 핀은 상기 제2 메탈 레이어에 형성되는 것을 특징으로 하는 표준 셀.
  9. 제1 항에 있어서,
    상기 표준 셀은,
    상기 제1 회로 영역 및 상기 제2 회로 영역 상에 형성되고, 상기 제1 수평 방향으로 연장되는 단일 패턴을 각각 포함하고 서로 상기 제2 수평 방향으로 이격되는 복수의 트랙들이 형성된 메탈 레이어를 더 포함하는 것을 특징으로 하는 표준 셀.
  10. 제1 수평 방향으로 각각 연장되는 제1 로우 및 제2 로우에 배치되는 표준 셀로서,
    상기 제1 로우에 배치되고, 제1 입력 신호에 따라 동작하는 제1 기능 유닛이 형성되는 제1 회로 영역;
    상기 제2 로우에 배치되고, 제2 입력 신호에 따라 동작하는 제2 기능 유닛이 형성되는 제2 회로 영역;
    상기 제1 회로 영역 상에 배치되고, 상기 제1 입력 신호가 입력되는 제1 입력 핀; 및
    상기 제2 회로 영역 상에 배치되고, 상기 제2 입력 신호가 입력되는 제2 입력 핀을 포함하고,
    상기 제1 입력 핀 및 상기 제2 입력 핀은, 상기 제1 회로 영역 및 상기 제2 회로 영역과 가장 가까운 제1 메탈 레이어에 형성되고,
    상기 제1 회로 영역 및 상기 제2 회로 영역은 제2 수평 방향으로 대칭되는 것을 특징으로 하는 표준 셀.
  11. 제10 항에 있어서,
    상기 제1 회로 영역 및 상기 제2 회로 영역 각각은 게이트 라인들을 포함하고,
    상기 제1 회로 영역의 게이트 라인들은 상기 제2 회로 영역의 게이트 라인들과 분리되는 것을 특징으로 하는 표준 셀.
  12. 제10 항에 있어서,
    상기 제1 회로 영역 및 상기 제2 회로 영역 각각은 활성 영역을 포함하고,
    상기 표준 셀은 상기 제1 회로 영역의 활성 영역으로부터 상기 제2 회로 영역의 활성 영역까지 연장되고, 상기 제1 회로 영역의 활성 영역 및 상기 제2 회로 영역의 활성 영역에 접하는 연장 액티브 컨택을 더 포함하는 것을 특징으로 하는 표준 셀.
  13. 제12 항에 있어서,
    상기 연장 액티브 컨택과 연결되고, 상기 연장 액티브 컨택 상에 형성되는 메탈 레이어 패턴은, 상기 제1 회로 영역 및 상기 제2 회로 영역 중 대응되는 하나에 형성되는 것을 특징으로 하는 표준 셀.
  14. 제10 항에 있어서,
    상기 제1 입력 핀 및 상기 제2 입력 핀 각각은, 하부에 형성된 4개의 비아들과 접하는 것을 특징으로 하는 표준 셀.
  15. 제10 항에 있어서,
    상기 제1 메탈 레이어는,
    상기 제1 수평 방향으로 연장되는 단일 패턴을 각각 포함하고 서로 상기 제2 수평 방향으로 이격되는 복수의 트랙들이 형성되는 것을 특징으로 하는 표준 셀.
  16. 제1 수평 방향으로 각각 연장되는 복수의 로우들에 배치되는 복수의 표준 셀들을 포함하는 집적 회로로서,
    상기 복수의 표준 셀 중 적어도 하나의 표준 셀은,
    제1 로우에 배치되고, 복수의 제1 트랜지스터들을 포함하는 제1 회로 영역;
    제2 로우에 배치되는, 복수의 제2 트랜지스터들을 포함하는 제2 회로 영역;
    상기 제1 회로 영역 상에 배치되고 제1 입력 신호가 입력되는 제1 입력 핀; 및
    상기 제2 회로 영역 상에 배치되고 제2 입력 신호가 입력되는 제2 입력 핀을 포함하고,
    상기 복수의 제1 트랜지스터들 각각의 게이트 라인들로 상기 제1 입력 신호가 인가되고, 상기 복수의 제2 트랜지스터들 각각의 게이트 라인들로 상기 제2 입력 신호가 인가되고,
    상기 제1 회로 영역 및 상기 제2 회로 영역은 제2 수평 방향으로 대칭되는 것을 특징으로 하는 집적 회로.
  17. 제16 항에 있어서,
    상기 복수의 제1 트랜지스터들은 n개의 제1 P형 트랜지스터들 및 n개의 제1 N형 트랜지스터들을 포함하고, 상기 복수의 제2 트랜지스터들은 n개의 제2 P형 트랜지스터들 및 n개의 제2 N형 트랜지스터들을 포함하고,
    상기 n은 짝수인 것을 특징으로 하는 집적 회로.
  18. 제16 항에 있어서,
    차례로 적층되는 제1 메탈 레이어 및 제2 메탈 레이어를 더 포함하고,
    상기 제1 입력 핀 및 상기 제2 입력 핀은 상기 제1 메탈 레이어에 형성되는 것을 특징으로 하는 집적 회로.
  19. 제16 항에 있어서,
    상기 제1 회로 영역 및 상기 제2 회로 영역 각각은 상기 제1 로우 및 상기 제2 로우 중 대응하는 하나의 로우에 배치되는 게이트 패턴으로서 형성되는 게이트 라인들을 포함하는 것을 특징으로 하는 집적 회로.
  20. 제16 항에 있어서,
    상기 제1 회로 영역 및 상기 제2 회로 영역 각각은 활성 영역을 포함하고,
    상기 적어도 하나의 표준 셀은 상기 제1 회로 영역의 활성 영역으로부터 상기 제2 회로 영역의 활성 영역까지 연장되고, 상기 제1 회로 영역의 활성 영역 및 상기 제2 회로 영역의 활성 영역에 접하는 연장 액티브 컨택을 더 포함하는 것을 특징으로 하는 집적 회로.
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