KR20220162015A - 표준 셀들을 포함하는 반도체 장치 - Google Patents

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김태형
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Abstract

반도체 장치가 개시된다. 반도체 장치는, 복수의 비트 셀들이 배치되는 복수의 메모리 컬럼들을 포함하는 제1 메모리 컬럼 그룹, 및 복수의 표준 셀들이 배치되는 복수의 페리 컬럼들을 포함하는 제1 페리 컬럼 그룹을 포함하고, 복수의 표준 셀들은 비트라인들을 통해 복수의 비트 셀들에 데이터를 리드/라이트하는 동작을 수행하고, 제1 메모리 컬럼 그룹 및 제1 페리 컬럼 그룹은 컬럼 방향으로 서로 대응되고, 제1 페리 컬럼 그룹은 서로 다른 높이를 갖는 페리 컬럼들을 포함한다.

Description

표준 셀들을 포함하는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING STANDARD CELLS}
본 개시의 기술적 사상은 반도체 장치에 관한 것이며, 더욱 상세하게는, 표준 셀들을 포함하는 반도체 장치에 관한 것이다.
최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라, 반도체 장치의 고집적화 및 저전력화가 요구되고 있다. 반도체 제조 공정이 미세화됨에 따라, 표준 셀의 사이즈가 감소하고 표준 셀들을 서로 연결하는 패턴의 폭도 감소하였다. 따라서, 표준 셀들의 효율적인 배치 및 상호 연결이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는 다양한 높이를 갖는 컬럼에 각각 표준 셀들을 배치함으로써, 면적 및 성능이 최적화된 반도체 장치를 제공하는 데에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상에 따른 반도체 장치는, 복수의 비트 셀들이 배치되는 복수의 메모리 컬럼들을 포함하는 제1 메모리 컬럼 그룹, 및 복수의 표준 셀들이 배치되는 복수의 페리 컬럼들을 포함하는 제1 페리 컬럼 그룹을 포함하고, 복수의 표준 셀들은 비트라인들을 통해 복수의 비트 셀들에 데이터를 리드/라이트하는 동작을 수행하고, 제1 메모리 컬럼 그룹 및 제1 페리 컬럼 그룹은 컬럼 방향으로 서로 대응되고, 제1 페리 컬럼 그룹은 서로 다른 높이를 갖는 페리 컬럼들을 포함할 수 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상에 따른 반도체 장치는, 복수의 비트 셀들을 포함하는 메모리 셀 블록이 형성되는 셀 영역, 및 메모리 셀 블록에 연결되는 비트 라인들을 통해 데이터를 리드/라이트하는 페리 회로가 형성되는 페리 영역을 포함하고, 페리 영역은 복수의 표준 셀들이 배치되는 복수의 페리 컬럼들을 포함하고, 복수의 페리 컬럼들은 서로 다른 높이를 갖는 페리 컬럼들을 포함한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상에 따른 반도체 장치는, 복수의 비트 셀들이 배치되는 복수의 메모리 컬럼들을 포함하는 메모리 컬럼 그룹이 형성되는 셀 영역, 및 복수의 비트 셀들과 전기적으로 연결되는 복수의 표준 셀들이 배치되는 복수의 페리 컬럼들을 포함하는 페리 컬럼 그룹이 형성되고 셀 영역과 컬럼 방향으로 나란하게 배치되는 페리 영역을 포함하고, 메모리 컬럼 그룹 및 페리 컬럼 그룹은 컬럼 방향으로 서로 얼라인되고, 페리 컬럼 그룹은 제1 셀 높이의 높이를 갖는 제1 페리 컬럼을 포함하고, 제2 셀 높이의 높이를 갖는 제2 페리 컬럼을 포함할 수 있다.
본 개시의 예시적 실시 예에 따른 반도체 장치는, 비트 셀들이 배치되는 메모리 컬럼들을 포함하는 하나의 메모리 컬럼 그룹에 대응하는 복수의 페리 컬럼들이 서로 다른 2개 이상의 셀 높이를 가질 수 있다. 다양한 높이의 복수의 페리 컬럼들에, 다양한 높이를 갖는 표준 셀들이 배치됨에 따라 표준 셀의 성능에 따른 표준 셀 배치의 최적화가 가능해지며, 반도체 장치의 면적 및 성능이 최적화될 수 있다.
본 개시의 예시적 실시 예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시 예들에 대한 기재로부터 본 개시의 예시적 실시 예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시 예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시 예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
본 명세서에 첨부된 도면들은 도해의 편의를 위하여 스케일에 맞지 아니할 수 있고, 구성요소들을 과장하거나 축소하여 도시할 수 있다.
도 1은 본 개시의 예시적인 실시 예에 따른 반도체 장치의 블록도이다.
도 2는 본 개시의 예시적인 실시 예에 따른 반도체 장치의 비트 셀을 설명하기 위한 회로도이다.
도 3은 본 개시의 예시적 실시 예에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면이다.
도 4 내지 도 6은 본 개시의 예시적 실시 예에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면들이다.
도 7a 및 도 7b는 본 개시의 예시적 실시 예들에 따른 반도체 장치에 포함된 표준 셀의 단면도들이다.
도 8 및 도 9는 본 개시의 예시적 실시 예에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면들이다.
도 10 및 도 11은 본 개시의 예시적 실시 예에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면들이다.
도 12는 본 개시의 예시적 실시 예에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면이다.
도 13은 본 개시의 예시적 실시 예에 따라 반도체 장치를 제조하기 위한 방법을 나타내는 순서도이다.
도 14는 본 개시의 예시적 실시 예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.
도 1은 본 개시의 예시적인 실시 예에 따른 반도체 장치의 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 장치일 수 있다. 본 개시에 따른 반도체 장치(10)는, SRAM(Static Random access memory), DRAM(Dynamic RAM), 모바일 DRAM, 플래시 메모리 장치, EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Resistive RAM), RRAM(Phase-change RAM), FRAM(Ferroelectric RAM) 등일 수 있으나, 이에 한정되지 않는다. 이하에서는 설명의 편의상 SRAM을 기초로 설명한다.
반도체 장치(10)는 커맨드(CMD), 어드레스(ADDR), 클락 신호(CLK) 및 데이터(DATA)를 수신할 수 있고, 데이터(DATA)를 출력할 수 있다. 예를 들면, 반도체 장치(10)는 라이트(write)를 지시하는 커맨드(CMD), 어드레스(ADDR) 및 라이트 데이터인 데이터(DATA)를 수신할 수 있고, 데이터(DATA)를 어드레스에 대응하는 메모리 셀 블록(20)의 영역에 저장할 수 있다. 또한, 반도체 장치(10)는 리드(read)를 지시하는 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있고, 어드레스에 대응하는 메모리 셀 블록(20)의 영역에 저장된 리드 데이터를 데이터(DATA)로서 반도체 장치(10)의 외부에 출력할 수 있다.
반도체 장치(10)는 메모리 셀 블록(20) 및 주변 회로(30)를 포함할 수 있다. 메모리 셀 블록(20)은 복수의 비트 셀(21)들을 포함할 수 있다. 복수의 비트 셀(21)들은 복수의 메모리 컬럼들(Columns) 및 복수의 메모리 로우들(rows)에 일정한 간격을 두고 배열될 수 있다. 복수의 비트 셀(21)들은 워드 라인들(WLs)과 비트 라인들(BLs)이 서로 교차하는 지점에 배치될 수 있다. 즉, 복수의 비트 셀(21)들 각각은 복수의 워드라인들(WLs) 중 적어도 하나에 연결될 수 있고, 복수의 비트라인들(BLs) 중 적어도 하나에 연결될 수 있다.
복수의 비트 셀(21)들 각각은 메모리 셀일 수 있다. 예를 들어, 복수의 비트 셀(21)들 각각은 SRAM(static random access memory) 셀일 수 있고, 또는 예를 들어, DRAM(dynamic random access memory) 등과 같은 휘발성(volatile) 메모리 셀일 수도 있다. 예시적인 실시예에서, 비트 셀(21)은 플래시 메모리, RRAM(resistive random access memory) 등과 같은 비휘발성(non-volatile) 메모리 셀일 수도 있다. 본 개시의 예시적 실시 예들은 비트 셀(21)이 SRAM 셀인 예시로서 주로 설명될 것이나, 본 개시의 예시적 실시 예들이 이에 제한되는 것은 아니다.
주변 회로(30)는 반도체 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 클락 신호(CLK)를 수신할 수 있고, 반도체 장치(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 로우 드라이버(31), 컬럼 드라이버(33), 및 제어 블록(35)을 포함할 수 있다. 주변 회로(30)는 메모리 셀 블록(20)에 데이터(DATA)를 라이트하거나 리드할 수 있다.
로우 드라이버(31)는 복수의 워드라인들(WLs)을 통해서 메모리 셀 블록(20)과 연결될 수 있다. 로우 드라이버(31)는 로우 어드레스(ADDR_R)에 기초하여, 복수의 워드라인들(WLs) 중 적어도 하나의 워드라인을 활성화할 수 있다. 즉, 로우 드라이버(31)는 복수의 워드라인들(WLs) 중 적어도 어느 하나의 워드라인을 선택할 수 있다. 이에 따라, 복수개의 비트 셀(21)들 중에서 활성화된 워드라인에 연결된 비트 셀들이 선택될 수 있다.
컬럼 드라이버(33)는 복수의 비트라인들(BLs)을 통해서 메모리 셀 블록(20)과 연결될 수 있다. 컬럼 드라이버(33)는 컬럼 어드레스(ADDR_C)에 기초하여, 복수의 비트라인들(BLs) 중 적어도 하나의 비트라인을 선택할 수 있다. 비트라인(BL) 및 상보적 비트라인(BLB)은 복수의 비트 셀(21)들 중 어느 하나에 연결될 수 있고, 따라서, 컬럼 드라이버(33)가 비트라인(BL) 및 상보적 비트라인(BLB)을 선택함에 따라, 비트라인(BL) 및 상보적 비트라인(BLB)에 연결된 복수의 비트 셀(21)들이 선택될 수 있다.
컬럼 드라이버(33)는 제어 신호(CTR)에 기초하여, 리드 동작 또는 라이트 동작을 수행할 수 있다. 컬럼 드라이버(33)는 리드 동작을 수행하는 리드 드라이버(33-1) 및 라이트 동작을 수행하는 라이트 드라이버(33-2)를 포함할 수 있다.
리드 드라이버(33-1)는 복수의 비트라인들(BLs)을 통해서 수신되는 전류 및/또는 전압을 감지함으로써 복수의 비트 셀(21)들 중 활성화된 워드라인에 연결된 비트 셀에 저장된 값들을 식별하고, 식별된 값들에 기초하여 데이터(DATA)를 출력할 수 있다. 라이트 드라이버(33-3)는 반도체 장치(10) 외부로부터 수신된 데이터(DATA)에 기초하여 전류 및/또는 전압을 복수의 비트라인들(BLs)에 인가하고, 복수의 비트 셀(21)들 중 활성화된 워드라인에 연결된 비트 셀에 값들을 라이트할 수 있다.
제어 블록(15)은 커맨드(CMD), 어드레스(ADDR) 및 클락 신호(CLK)을 수신할 수 있고, 로우 어드레스(ADDR_R), 컬럼 어드레스(ADDR_C) 및 제어 신호(CTR)를 생성할 수 있다. 예를 들면, 제어 블록(15)은 커맨드(CMD)를 디코딩함으로써 리드 커맨드를 식별할 수 있고, 메모리 셀 블록(20)로부터 데이터(DATA)를 리드하기 위하여 로우 어드레스(ADDR_R), 컬럼 어드레스(ADDR_C) 및 제어 신호(CTR)를 생성할 수 있다. 또한, 제어 블록(15)은 커맨드(CMD)를 디코딩함으로써 라이트 커맨드를 식별할 수 있고, 메모리 셀 블록(20)에 데이터(DATA)를 라이트하기 위하여 로우 어드레스(ADDR_R), 컬럼 어드레스(ADDR_C) 및 제어 신호(CTR)를 생성할 수 있다.
본 개시에 따른 반도체 장치는, 메모리 셀 블록(20)이 형성되는 셀 영역과 주변 회로(30)가 형성되는 주변 영역을 포함할 수 있다. 특정한 수의 비트 셀(21)들이 배치되는 셀 영역의 메모리 컬럼들에 대응하는 페리 영역의 페리 컬럼들은 서로 다른 2개 이상의 셀 높이를 가질 수 있다. 다양한 높이의 복수의 페리 컬럼들에, 다양한 높이를 갖는 주변 회로(30)의 표준 셀들이 배치됨에 따라, 메모리 장치(10)의 면적 및 성능이 최적화될 수 있다. 주변 회로(30)의 레이아웃에 대해서는 도 3에서 상술하겠다.
도 2는 본 개시의 예시적인 실시 예에 따른 반도체 장치의 비트 셀을 설명하기 위한 회로도이다.
도 2를 참조하면, 비트 셀(21)은 SRAM 단위 셀 일 수 있다. 비트 셀(21)은 제1 인버터(INV1), 제2 인버터(INV2)와, 제1 패스 소자(PG1), 제2 패스 소자(PG2)를 포함할 수 있다.
제1 인버터(INV1), 제2 인버터(INV2)는 서로 반대 위상의 데이터를 출력할 수 있다. 구체적으로, 제1 인버터(INV1)는 제1 풀업 소자(PU1) 및 제1 풀다운 소자(PD1)를 포함할 수 있다. 제1 풀업 소자(PU1)는 PMOS 트랜지스터이고, 제1 풀 다운 소자(PD1)는 NMOS 트랜지스터일 수 있으나, 이에 한정되지 않는다.
제 2 인버터(INV2)는 제2 풀업 소자(PU2) 및 제2 풀다운 소자(PD2)를 포함할 수 있다. 제2 풀업 소자(PU2)는 PMOS 트랜지스터이고, 제2 풀다운 소자(PD2)는 NMOS 트랜지스터일 수 있으나, 이에 한정되지 않는다.
제1 및 제2 풀다운 소자(PD1, PD2)의 소스는 제1 전압(예를 들어, 접지 전압)과 연결될 수 있고, 제1 및 제2 풀업 소자(PU1, PU2)의 소스는 제1 전압보다 높은 제2 전압(예를 들어, 전원 전압(VDD))과 연결될 수 있다. 제1 풀업 소자(PU1)의 드레인 및 제1 풀다운 소자(PD1)의 드레인은 제1 노드(N1)에 연결될 수 있고, 제2 풀업 소자(PU2)의 드레인 및 제2 풀다운 소자(PD2)의 드레인은 제2 노드(N2)에 연결될 수 있다. 또한, 제1 인버터(INV1)의 입력은 제2 인버터(INV2)의 출력 노드인 제2 노드(N2)와 연결되고, 제2 인버터(INV2)의 입력은 제1 인버터(INV1)의 출력 노드인 제1 노드(N1)와 연결될 수 있다.
제1 패스 소자(PG1)의 게이트는 워드 라인(WL)과 연결되고, 드레인은 비트라인(BL)과 연결되며, 소스는 제1 노드(N1)와 연결될 수 있다. 제2 패스 소자(PG2)의 게이트는 워드 라인(WL)과 연결되고, 드레인은 상보적 비트라인(BLB)과 연결되고, 소스는 제2 노드(N2)와 연결될 수 있다. 여기서, 상보적 비트라인(BLB)에는 비트라인(BL)의 신호의 반전된 신호가 인가될 수 있다.
비트 셀(21)은 다음과 같이 동작될 수 있다. 워드라인(WL)의 전위가 로직하이가 되면, 제1 패스 소자(PG1) 및 제2 패스 소자(PG2)가 턴온되어, 비트 라인(BL) 및 상보적 비트라인(BLB)의 신호가 각각 제1 인버터(INV1) 및 제2 인버터(INV2)에 전달되어, 데이터를 라이트하거나 리드하는 동작이 수행될 수 있다.
도 3은 본 개시의 예시적 실시 예에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면이다. 도 3은 도 1의 반도체 장치(10)의 일부를 X축 및 Y축으로 이루어진 평면에서 나타내는 평면도이다. 본 명세서에서, X축 방향 및 Y축 방향은 로우 방향 및 컬럼 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z축 방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z축 방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 또한, 구성요소의 면적은 수평면과 평행한 면에서 구성요소가 차지하는 크기를 지칭할 수 있고, 구성요소의 높이는 구성요소의 X축 방향의 길이를 지칭할 수 있다.
도 3을 참조하면, 반도체 장치(10)의 메모리 셀 블록(도 1의 20)은 셀 영역에 형성될 수 있고, 반도체 장치의 주변 회로(도 1의 30)는 페리 영역에 형성될 수 있다. 셀 영역은 비트 셀(도 1의 21)들을 포함할 수 있고, 비트 셀(21)들은 복수의 메모리 컬럼들에 따라 정렬되어 배치될 수 있다.
X축 방향으로 서로 인접한 소정의 수의 메모리 컬럼들은 하나의 메모리 컬럼 그룹(MCG)을 구성할 수 있다. 예를 들어, 메모리 컬럼 그룹(MCG)은 X축 방향으로 차례로 인접하게 배치된 제1 내지 제4 메모리 컬럼(21_1~21_4)을 포함할 수 있다.
제1 내지 제4 메모리 컬럼(21_1~21_4) 각각은 하나의 컬럼으로 배치되는 비트 셀(21)들을 포함할 수 있다. 제1 내지 제4 메모리 컬럼(21_1~21_4) 각각은 대응하는 비트라인(BL0~BL3 중 하나)와 대응하는 상보적 비트라인(BLB0~BLB3 중 하나)에 연결될 수 있다. 비트라인들(BL0~BL3) 및 상보적 비트라인들(BLB0~BLB3)을 통해 제1 내지 제4 메모리 컬럼(21_1~21_4)에 배치된 비트 셀(21)들과 페리 컬럼 그룹(PCG)에 배치된 표준 셀들(예를 들어, 도 1의 컬럼 드라이버(33)를 구성하는 회로들이 구현된 표준 셀들)이 전기적으로 연결될 수 있다.
페리 영역에는 복수의 표준 셀들이 배치될 수 있다. 표준 셀은 레이아웃의 단위로서, 미리 정의된 기능을 수행하도록 설계될 수 있다. 페리 영역은 다수의 다양한 표준 셀들을 포함할 수 있고, 표준 셀들은 복수의 페리 컬럼들(columns)에 따라 정렬되어 배치됨으로써, 주변 회로(30)가 구현될 수 있다.
복수의 페리 컬럼들 중 X축 방향으로 서로 인접한 소정의 수의 페리 컬럼들은 하나의 페리 컬럼 그룹(PCG)을 구성할 수 있다. 예를 들어, 하나의 페리 컬럼 그룹(PCG)은 X축 방향으로 차례로 인접하게 배치되는 제1 내지 제5 페리 컬럼(COL1~COL5)을 포함할 수 있다.
페리 컬럼 그룹(PCG)은 메모리 컬럼 그룹(MCG)에 대응될 수 있다. 즉, 페리 컬럼 그룹(PCG)과 메모리 컬럼 그룹(MCG)은 Y축 방향으로 서로 얼라인될 수 있고, X축 방향의 폭이 서로 동일할 수 있다. 도 3에서는, 4개의 제1 내지 제4 메모리 컬럼(21_1~21_4)과 5개의 제1 내지 제5 페리 컬럼(COL1~COL5)이 4:5의 비율로 서로 대응되는 것으로 도시되었으나 상기 비율은 이에 한정되지 않으며, 다양하게 변형이 가능하다.
예시적인 실시 예에서, 페리 컬럼 그룹(PCG)은 서로 다른 높이를 갖는 컬럼들을 포함할 수 있다. 예를 들어, 제1, 제2, 제4, 및 제5 페리 컬럼(COL1, COL2, COL4, COL5)은 제1 셀 높이(CH1)를 가질 수 있고, 페리 컬럼 그룹(PCG)의 중앙에 배치된 제3 페리 컬럼(COL3)은 제1 셀 높이(CH1)와 상이한 제2 셀 높이(CH2)를 가질 수 있다. 이 때, 제1 셀 높이(CH1)는 제2 셀 높이(CH2)보다 클 수 있다. 도 3에서는 페리 컬럼 그룹(PCG)이 2개의 서로 다른 높이를 갖는 페리 컬럼들을 포함하는 것으로 도시하였으나, 본 개시는 이에 한정되지 않으며, 3개 이상의 서로 다른 높이를 갖는 페리 컬럼들을 포함할 수도 있다.
페리 영역에 배치되는 표준 셀들 중 상대적으로 큰 구동력을 요구하는 표준 셀은 높이가 상대적으로 높은(예를 들어, 가장 높은) 페리 컬럼에 배치될 수 있다. 예를 들어, 컬럼 드라이버(33)의 라이트 드라이버(도 1의 33-1) 및 리드 드라이버(도 1의 33-2)에 포함된 멀티플렉서(multiplexer, MUX)는 컬럼 드라이버(33)의 다른 구성에 비해 상대적으로 큰 구동력을 요구할 수 있고, 제3 페리 컬럼(COL3)이 아닌 제1, 제2, 제4, 및 제5 페리 컬럼(COL1, COL2, COL4, COL5)에 배치되는 표준 셀로서 구현될 수 있다.
반면, 페리 영역에 배치되는 표준 셀들 중 상대적으로 작은 구동력을 요구하는 표준 셀은 높이가 상대적으로 낮은(예를 들어, 가장 낮은) 페리 컬럼에 배치됨으로써, 페리 영역의 집적도가 증가될 수 있다. 따라서, 본 개시에 따른 반도체 장치(10)는, 특정한 수의 비트 셀들이 배치되는 메모리 페리 컬럼들에 대응하는 다양한 높이의 복수의 페리 컬럼들에, 다양한 높이를 갖는 표준 셀들이 배치될 수 있다. 반도체 장치(10)의 페리 회로(30)가 형성되는 페리 영역의 면적 및 성능이 최적화될 수 있다.
제1 내지 제5 페리 컬럼(COL1~COL5) 각각의 경계에는 제1 내지 제5 페리 컬럼(COL1~COL5)에 배치된 표준 셀들에 전압을 공급하는 복수의 파워 라인들, 예를 들어, 제1 내지 제6 파워 라인(PL1~PL6)이 배치될 수 있다. 제1 내지 제6 파워 라인(PL1~PL6)은 Y축 방향으로 연장되는 도전 패턴으로 형성될 수 있고 X축 방향으로 서로 이격되도록 배치될 수 있다. 예를 들어, 제1, 제3, 및 제5 파워 라인(PL1, PL3, PL5)에는 전원 전압이 인가될 수 있고, 제2, 제4 및 제6 파워 라인(PL2, PL4, PL6)에는 전원 전압보다 낮은 레벨의 접지 전압이 인가될 수 있다.
페리 영역에는 Y축 방향으로 연장되고 X축 방향으로 서로 이격되는 복수의 활성 영역들이 형성될 수 있다. 예시적인 실시 예에서, 제1 내지 제5 페리 컬럼(COL1~COL5)에는 각각 2개의 활성 영역들이 형성될 수 있다. 제1 페리 컬럼(COL1)의 높이가 제3 페리 컬럼(COL3)의 높이보다 높음에 따라, 제1 페리 컬럼(COL1)에 형성된 활성 영역의 X축 방향의 폭(W1)은 제3 페리 컬럼(COL3)에 형성된 활성 영역의 X축 방향의 폭(W2)보다 클 수 있다.
활성 영역에 형성된 활성 패턴은 X축 방향으로 연장되는 게이트 라인과 교차되어 트랜지스터를 형성할 수 있다. 예를 들어, 기판(SUB)에 형성된 활성 영역에는 N형 트랜지스터가 형성될 수 있고, N형 불순물로 도핑된 N웰(N-well)에 형성된 활성 영역에는 P형 트랜지스터가 형성될 수 있다.
N웰은 제1 내지 제5 페리 컬럼(COL1~COL5)에서 서로 다른 페리 컬럼에 걸쳐서 형성될 수 있다. 예를 들어, 하나의 N웰은 제2 페리 컬럼(COL2) 및 제3 페리 컬럼(COL3)에 걸쳐서 형성될 수 있고, 다른 하나의 N웰은 제4 페리 컬럼(COL4) 및 제5 페리 컬럼(COL5)에 걸쳐서 형성될 수 있고, 또 다른 하나의 N웰은 페리 컬럼 그룹(PCG)과 -X축 방향으로 인접한 페리 컬럼과 제1 페리 컬럼(COL1)에 걸쳐서 형성될 수 있다. 도 3에 도시된 것과 달리 페리 영역에 형성되는 주변 회로(30)에서의 N형 트랜지스터 및 P형 트랜지스터의 수와 배치에 따라 N웰은 기판(SUB)에 다양한 형상으로 형성될 수 있다.
활성 영역에는 Y축 방향으로 연장되는 적어도 하나의 핀(fin)이 형성되거나, 나노 와이어(nanowire) 또는 나노시트(nanosheet)가 형성될 수 있다. 따라서, 활성 영역에 형성되는 활성 패턴의 형상에 대한 설명은 도 7a 및 도 7b에서 상술하겠다.
활성 영역은 실리콘(Si) 또는 저마늄(Ge)과 같은 반도체, 또는 SiGe, SiC, GaAs, InAs이나 InP와 같은 화합물 반도체를 포함할 수도 있다. 예시적인 실시 예에서, 게이트 라인은 일함수 금속 함유 레이어 및 갭필 금속막을 포함할 수 있다. 예를 들면, 일함수 금속 함유 레이어는, Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er 및 Pd 중 적어도 하나의 금속을 포함할 수 있고, 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 예시적인 실시 예에서, 게이트 라인들은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다.
페리 영역에는 Z축 방향으로 적층된 메탈 레이어들, 예를 들어, 제1 메탈 레이어(M1)가 형성될 수 있다. 제1 메탈 레이어(M1)에 형성된 패턴들은 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 메탈 레이어(M1)에 형성된 패턴들은 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 탄탈륨(Ta), 니켈(Ni), 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다. 도 3에서는 제1 메탈 레이어(M1)만이 도시되었으나, 제1 메탈 레이어(M1) 상에 형성되는 제2 메탈 레이어가 더 형성될 수 있고, 비아를 통해 제1 메탈 레이어(M1)의 패턴과 제2 메탈 레이어의 패턴이 연결될 수 있다.
예시적인 실시 예에서, 제1 내지 제6 파워 라인(PL1~PL6)은 제1 메탈 레이어(M1)의 패턴으로 형성될 수 있다. 다만, 본 개시에 따른 반도체 장치(10)는 이에 한정되지 않고, 제1 내지 제6 파워 라인(PL1~PL6)은 제1 메탈 레이어(M1)의 상위 레이어의 패턴으로서 형성될 수도 있고, 또는 기판(SUB)의 매립형으로 형성될 수도 있다.
또한, 예시적인 실시 예에서, 비트라인들(BL0~BL3) 및 상보적 비트라인들(BLB0~BLB3)은 제1 메탈 레이어(M1)의 패턴으로서 형성될 수 있고, Y축 방향으로 연장될 수 있다. 다만, 이에 한정되지는 않으며, 제1 메탈 레이어(M1)의 상위 레이어의 패턴으로서 형성될 수도 있다.
도 4 내지 도 6은 본 개시의 예시적 실시 예에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면들이다. 도 4 내지 도 6에 대한 설명들에서는 도 3에서와 동일한 부호에 대해 도 3의 설명에서와 중복 설명을 생략하겠다.
도 4를 참조하면, 복수의 페리 컬럼들 중 X축 방향으로 서로 인접한 소정의 수의 페리 컬럼들은 하나의 페리 컬럼 그룹(PCGa)을 구성할 수 있다. 예를 들어, 하나의 페리 컬럼 그룹(PCGa)은 X축 방향으로 차례로 인접하게 배치되는 제1 내지 제5 페리 컬럼(COL1a~COL5a)을 포함할 수 있다.
페리 컬럼 그룹(PCGa)은 메모리 컬럼 그룹(MCG)에 대응될 수 있다. 즉, 페리 컬럼 그룹(PCGa)과 메모리 컬럼 그룹(MCG)은 Y축 방향으로 서로 얼라인될 수 있고, X축 방향의 폭이 서로 동일할 수 있다.
예시적인 실시 예에서, 페리 컬럼 그룹(PCGa)은 서로 다른 높이를 갖는 컬럼들을 포함할 수 있다. 예를 들어, 제1, 제2, 제4, 및 제5 페리 컬럼(COL1a, COL2a, COL4a, COL5a)은 제1 셀 높이(CH1a)를 가질 수 있고, 제3 페리 컬럼(COL3a)은 제1 셀 높이(CH1a)와 상이한 제2 셀 높이(CH2a)를 가질 수 있다. 제1 셀 높이(CH1a)는 제2 셀 높이(CH2a)보다 작을 수 있다.
예시적인 실시 예에서, 높이가 상대적으로 높은 페리 컬럼에는 높이가 상대적으로 낮은 페리 컬럼보다 많은 수의 활성 영역들이 배치될 수 있다. 예를 들어, 제1 페리 컬럼(COL1)에는 2개의 활성 영역들이 형성될 수 있고, 제3 페리 컬럼(COL3)에는 3개의 활성 영역들이 형성될 수 있다. 다만, 도 4에 도시된 것과 달리 하나의 페리 컬럼에 배치되는 활성 영역의 수는 다양하게 변형될 수 있다.
도 5를 참조하면, 복수의 페리 컬럼들 중 X축 방향으로 서로 인접한 소정의 수의 페리 컬럼들은 하나의 페리 컬럼 그룹(PCGb)을 구성할 수 있다. 예를 들어, 하나의 페리 컬럼 그룹(PCGb)은 X축 방향으로 차례로 인접하게 배치되는 제1 내지 제5 페리 컬럼(COL1b~COL5b)을 포함할 수 있다.
페리 컬럼 그룹(PCGb)은 메모리 컬럼 그룹(MCG)에 대응될 수 있다. 즉, 페리 컬럼 그룹(PCGb)과 메모리 컬럼 그룹(MCG)은 Y축 방향으로 서로 얼라인될 수 있고, X축 방향의 폭이 서로 동일할 수 있다.
예시적인 실시 예에서, 페리 컬럼 그룹(PCGb)은 서로 다른 높이를 갖는 컬럼들을 포함할 수 있다. 예를 들어, 제1 내지 제4 페리 컬럼(COL1b~COL4b)은 제1 셀 높이(CH1b)를 가질 수 있고, 페리 컬럼 그룹(PCGb)과 다른 페리 컬럼 그룹의 경계에 가장 인접한 제5 페리 컬럼(COL5b)은 제1 셀 높이(CH1b)와 상이한 제2 셀 높이(CH2b)를 가질 수 있다. 이 때, 제1 셀 높이(CH1b)는 제2 셀 높이(CH2b)보다 클 수 있다.
제4 페리 컬럼(COL4b)의 높이가 제5 페리 컬럼(COL5b)의 높이보다 높음에 따라, 제4 페리 컬럼(COL4b)에 형성된 활성 영역의 X축 방향의 폭은 제5 페리 컬럼(COL5b)에 형성된 활성 영역의 X축 방향의 폭보다 클 수 있다.
도 6을 참조하면, 페리 컬럼 그룹(PCGb)은 X축 방향으로 차례로 인접하게 배치되는 제1 내지 제5 페리 컬럼(COL1b~COL5b)을 포함할 수 있다. 제1 내지 제5 페리 컬럼(COL1b~COL5b)에는 Y축 방향으로 연장되고 X축 방향으로 서로 이격되는 복수의 활성 영역들이 형성될 수 있다.
N웰은 제1 내지 제5 페리 컬럼(COL1b~COL5b)에서 서로 다른 페리 컬럼에 걸쳐서 형성될 수 있다. 예를 들어, 하나의 N웰은 제1 내지 제5 페리 컬럼(COL1b~COL5b)에 걸쳐서 형성될 수 있다. 도 6에 도시된 것과 달리 페리 영역에 형성되는 주변 회로(30)에서의 N형 트랜지스터 및 P형 트랜지스터의 수와 배치에 따라 N웰은 기판(SUB)에 다양한 형상으로 형성될 수 있다.
도 7a 및 도 7b는 본 개시의 예시적 실시 예들에 따른 반도체 장치에 포함된 표준 셀의 단면도들로서, 도 3의 X1-X1'의 단면으로 자른 단면도이다. 도 7a는 활성 영역에 나노시트가 형성되는 예를 도시한 것이고, 도 7b는 활성 영역에 복수의 핀들이 형성되는 예를 도시한 것이다. 다만 본 개시에 따른 반도체 장치는 도 7a 및 도 7b에 도시된 바에 한정되지 않는다.
예를 들어, 반도체 장치의 페리 영역에는 활성 영역 상에 형성되는 나노 와이어가 게이트 라인으로 포위되는 GAA(gate-all-around) FET가 형성될 수도 있고, 활성 영역 상에 복수의 나노 와이어들이 수직적으로 적층되고 복수의 나노 와이어들이 게이트 라인으로 포위되는 vertical GAA FET가 형성될 수도 있다. 예를 들어, 활성 영역 상에 복수의 나노 시트들이 적층되고 게이트 라인이 복수의 나노 시트들을 포위하는 MBC(Multi Bridge Channel) FET가 형성될 수도 있다. 또한 예를 들어, 활성 영역에는 NC(negative capacitance) FET가 형성될 수도 있다. 전술한 트랜지스터의 예시 외에도 다양한 트랜지스터들(CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET, 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터)이 게이트 라인 및 활성 영역에 형성될 수 있다.
도 7a을 참조하면, 기판(P-SUB)에 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)을 형성될 수 있다. 예시적인 실시 예에서, 제2 활성 영역(RX2)은 P형 불순물로 도핑된 기판(P-SUB)에 형성될 수 있고, 제1 활성 영역(RX1)은 기판(P-SUB) 내에 형성된 N웰(N-well)에 형성될 수 있다.
기판(P-SUB)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaAs, AlGaAs, InAs, InGaAs,InSb, GaSb, InGaSb, InP, GaP, InGaP, InN, GaN, InGaN 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 예시적인 실시 예에서, 기판(P-SUB)은 실리콘-온-인슐레이터(Silicon-On-Insulator, SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator, GOI) 기판일 수 있다. 예시적인 실시 예에서, 기판(P-SUB)은 P형 불순물로 도핑될 수 있다.
제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 사이에는 분리 트랜치(DT)가 형성될 수 있다. 분리 트랜치(DT) 내부에 절연성 물질(예를 들어, 산화물)이 채워짐으로써, 소자 분리 층(DTI)이 형성될 수 있다. 소자 분리 층(DTI)에 의해 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)이 서로 분리될 수 있다. 제1 파워 라인(PL1) 및 제2 파워 라인(PL2) 하부에도 분리 트랜치(DT)가 형성될 수 있고, 소자 분리 층(DTI)이 형성될 수 있다.
예시적인 실시 예에서, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 각각의 상부에는 활성 영역인 나노시트(Nanosheet)가 형성될 수 있다. 제1 활성 영역(RX1) 상에는 제1 나노시트 스택(NS1)이 형성될 수 있고, 제2 활성 영역(RX2) 상에는 제2 나노시트 스택(NS2)이 형성될 수 있다. 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 X축 방향으로 연장될 수 있다.
제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)은 트랜지스터의 채널로 기능할 수 있다. 예를 들어, 제1 나노시트 스택(NS1)은 N형 불순물로 도핑될 수 있고, P형 트랜지스터를 형성할 수 있다. 반면, 제2 나노시트 스택(NS2)은 P형 불순물로 도핑될 수 있고, N형 트랜지스터를 형성할 수 있다. 예시적인 실시 예에서, 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)은 Si, Ge, 또는 SiGe로 이루어질 수 있다. 예시적인 실시 예에서, 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)은 InGaAs, InAs, GaSb, InSb, 또는 이들의 조합으로 이루어질 수 있다.
제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 제1 핀(F1) 및 제2 핀(F2)의 상면 위에서 상호 수직 방향(Z축 방향)으로 오버랩되어 있는 복수의 나노시트들(NS11~NS13, NS21~NS23)을 포함할 수 있다. 본 예에서, 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 3 개의 나노시트들로 이루어지는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 제 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 적어도 2 개의 나노시트들을 포함할 수 있으며, 나노시트의 개수는 특별히 제한되지 않는다.
제1 핀(F1) 및 소자 분리 층(DTI) 사이, 제2 핀(F2)과 소자 분리 층(DTI) 사이에는 소자 절연막(IL, 예를 들어, 산화물)이 형성될 수 있다.
게이트 라인(GL)은 제1 핀(F1) 및 제2 핀(F2) 상에서 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)을 덮으면서 복수의 나노시트들(NS11~NS13, NS21~NS23) 각각을 포위할 수 있다. 복수의 나노시트들(NS11~NS13, NS21~NS23)는 게이트 라인(GL)으로 포위되는 GAA 구조를 가질 수 있다. 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)과 게이트 라인(GL)과의 사이에는 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI) 및 게이트 라인(GL)은 X축 방향으로 연장되도록 형성될 수 있다. 게이트 절연막(GI) 및 게이트 라인(GL)은 제1 핀(F1) 및 제2 핀(F2) 각각의 상면과, 소자 절연막(IL)의 상면과, 소자 분리 층(DTI)의 상면을 덮을 수 있다.
게이트 절연막(GI) 상에는 제1 층간 절연막(11) 및 제2 층간 절연막(12)이 형성될 수 있다. 제1 층간 절연막(11)을 관통하여 소스/드레인 영역과 제1 메탈 레이어(도 3의 M1)의 패턴을 연결하는 소스/드레인 컨택 및 소스/드레인 비아가 형성될 수 있다. 또한, 제2 층간 절연막(12)을 관통하여 게이트 라인(GL)과 제1 메탈 레이어(M1)의 패턴을 연결하는 게이트 컨택 및 게이트 비아가 형성될 수 있다.
도 7b를 참조하면, 복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2)이 X축 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2) 각각의 사이에 소자 절연막이 형성될 수 있다. 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에서 복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2)이 소자 절연막(IL) 위로 핀(fin) 형상으로 돌출될 수 있다. 도 7b에서는 3개의 제1 핀들(F1) 및 3개의 제2 핀들(F2)이 형성되는 것으로 도시되었으나, 이에 한정되지 않고, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에 형성되는 핀의 수는 다양하게 변형될 수 있다.
게이트 절연막(GI) 및 게이트 라인(GL)은 X축 방향으로 연장되도록 형성될 수 있다. 게이트 절연막(GI) 및 게이트 라인(GL)은 복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2) 각각의 상면 및 양 측벽과, 소자 절연막(IL)의 상면과, 소자 분리 층(DTI)의 상면을 덮을 수 있다.
도 8 및 도 9는 본 개시의 예시적 실시 예에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면들이다. 도 9는 도 8에서 설명된 제1 페리 컬럼 그룹(PCG1) 및 제2 페리 컬럼 그룹(PCG2)을 구체적으로 설명하기 위한 도면이다.
도 8을 참조하면, 셀 영역에서 X축 방향으로 서로 인접한 소정의 수의 메모리 컬럼들은 하나의 메모리 컬럼 그룹을 구성할 수 있다. 예를 들어, 서로 X축 방향으로 인접하게 배치된 제1 메모리 컬럼 그룹(MCG1) 및 제2 메모리 컬럼 그룹(MCG2) 각각은 X축 방향으로 인접하게 배치된 복수의 메모리 컬럼들을 포함할 수 있다.
페리 영역에서 X축 방향으로 서로 인접한 소정의 수의 페리 컬럼들은 하나의 페리 컬럼 그룹을 구성할 수 있다. 예를 들어, X축 방향으로 서로 인접하게 배치된 제1 페리 컬럼 그룹(PCG1) 및 제2 페리 컬럼 그룹(PCG2) 각각은 X축 방향으로 인접하게 배치된 복수의 페리 컬럼들을 포함할 수 있다.
제1 페리 컬럼 그룹(PCG1)은 제1 메모리 컬럼 그룹(MCG2)에 대응될 수 있고, 제2 페리 컬럼 그룹(PCG2)은 제2 메모리 컬럼 그룹(MCG2)에 대응될 수 있다. 제1 페리 컬럼 그룹(PCG1)과 제1 메모리 컬럼 그룹(MCG1)은 Y축 방향으로 서로 얼라인될 수 있고, X축 방향의 폭이 서로 동일할 수 있다. 제2 페리 컬럼 그룹(PCG2)과 제2 메모리 컬럼 그룹(MCG2)은 Y축 방향으로 서로 얼라인될 수 있고, X축 방향의 폭이 서로 동일할 수 있다.
제1 페리 컬럼 그룹(PCG1) 및 제2 페리 컬럼 그룹(PCG2) 각각의 경계에는 파워 라인(PL)이 배치될 수 있다. 제1 페리 컬럼 그룹(PCG1) 및 제2 페리 컬럼 그룹(PCG2)에 배치된 표준 셀들은 파워 라인(PL)으로부터 전압을 공급받을 수 있다.
X축 방향으로 서로 인접하게 배치된 제1 페리 컬럼 그룹(PCG1) 및 제2 페리 컬럼 그룹(PCG2)은 경계에 배치된 파워 라인(PL)을 공유하므로, 제1 페리 컬럼 그룹(PCG1) 및 제2 페리 컬럼 그룹(PCG2)은 서로 Y축을 기준으로 플립(flip)된(좌우 대칭된) 레이아웃을 가질 수 있다. 또한, 제1 페리 컬럼 그룹(PCG1)은 -X축 방향으로 인접하게 배치된 다른 페리 컬럼 그룹을 Y축을 기준으로 플립한 레이아웃을 가질 수 있고, 제2 페리 컬럼 그룹(PCG2)은 X축 방향으로 인접하게 배치된 다른 페리 컬럼 그룹을 Y축을 기준으로 플립한 레이아웃을 가질 수 있다.
도 9를 참조하면, 제1 페리 컬럼 그룹(PCG1)은 도 3에서 설명된 페리 컬럼 그룹(PCG)과 동일한 레이아웃을 가질 수 있다. 제2 페리 컬럼 그룹(PCG2)은 제1 페리 컬럼 그룹(PCG1)을 Y축 기준으로 플립한 레이아웃과 동일한 레이아웃을 가질 수 있다.
제2 페리 컬럼 그룹(PCG2)은 제2 메모리 컬럼 그룹(MCG)과 Y축 방향으로 얼라인될 수 있고, X축 방향의 폭이 서로 동일할 수 있다.
제2 메모리 컬럼 그룹(MCG)은 X축 방향으로 차례로 인접하게 배치된 제5 내지 제8 메모리 컬럼(21_5~21_8)을 포함할 수 있고, 제2 페리 컬럼 그룹(PCG2)은 X축 방향으로 차례로 인접하게 배치된 제6 내지 제10 페리 컬럼(COL6~COL10)을 포함할 수 있다. 도 9에서는, 4개의 메모리 컬럼들과 5개의 페리 컬럼들이 4:5의 비율로 서로 대응되는 것으로 도시되었으나 상기 비율은 이에 한정되지 않으며, 다양하게 변형이 가능하다.
제5 내지 제8 메모리 컬럼(21_5~21_8) 각각은 대응하는 비트라인(BL4~BL7 중 하나)와 대응하는 상보적 비트라인(BLB4~BLB7 중 하나)에 연결될 수 있다. 비트라인들(BL4~BL7) 및 상보적 비트라인들(BLB4~BLB7)을 통해 제5 내지 제8 메모리 컬럼(21_5~21_8)에 배치된 비트 셀(도 1의 21)들과 제2 페리 컬럼 그룹(PCG2)에 배치된 표준 셀들이 전기적으로 연결될 수 있다.
예시적인 실시 예에서, 제2 페리 컬럼 그룹(PCG2)은 서로 다른 높이를 갖는 컬럼들을 포함할 수 있다. 예를 들어, 제6, 제7, 제9, 및 제10 페리 컬럼(COL6, COL7, COL9, COL10)은 제1 셀 높이(CH1)를 가질 수 있고, 제2 페리 컬럼 그룹(PCG2)의 중앙에 배치된 제8 페리 컬럼(COL8)은 제1 셀 높이(CH1)와 상이한 제2 셀 높이(CH2)를 가질 수 있다. 이 때, 제1 셀 높이(CH1)는 제2 셀 높이(CH2)보다 클 수 있다.
제6 내지 제10 페리 컬럼(COL6~COL10) 각각의 경계에는 제6 내지 제10 페리 컬럼(COL6~COL10)에 배치된 표준 셀들에 전압을 공급하는 복수의 파워 라인들, 예를 들어, 제6 내지 제11 파워 라인(PL6~PL11)이 배치될 수 있다. 제6 내지 제11 파워 라인(PL6~PL11)은 Y축 방향으로 연장되는 도전 패턴으로 형성될 수 있고 X축 방향으로 서로 이격되도록 배치될 수 있다. 예를 들어, 제7, 제9, 및 제11 파워 라인(PL7, PL9, PL11)에는 전원 전압이 인가될 수 있고, 제6, 제8 및 제10 파워 라인(PL6, PL8, PL10)에는 전원 전압보다 낮은 레벨의 접지 전압이 인가될 수 있다. 제1 페리 컬럼 그룹(PCG1) 및 제2 페리 컬럼 그룹(PCG2)이 서로 Y축 기준으로 플립된 구조를 가지므로, 특정 전압이 인가되는 제6 파워 라인(PL6)을 공유할 수 있다.
도 10 및 도 11은 본 개시의 예시적 실시 예에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면들이다. 도 10 및 도 11은 페리 영역에 배치된 표준 셀들(SSTC, MSTC)을 설명하기 위한 도면들이다.
도 10을 참조하면, 제1 내지 제10 페리 컬럼(COL1~COL10)에 복수의 표준 셀(SSTC)들이 배치될 수 있다. 예시적인 실시 예에서, 제1 메모리 컬럼 그룹(MCG1)의 표준 셀(SSTC)들의 배치와 제2 메모리 컬럼 그룹(MCG2)의 표준 셀(SSTC)들의 배치는 Y축을 기준으로 서로 플립된 형태를 가질 수 있다.
복수의 표준 셀들(SSTC)은 셀 바운더리(DB)에 의해 정의될 수 있다. 제1 내지 제10 페리 컬럼(COL1~COL10)에 배치된 복수의 표준 셀(SSTC)들 각각은 하나의 페리 컬럼에 배치되는 단일 높이 셀(single height cell)일 수 있다. 예를 들어, 제1 페리 컬럼(COL1)에 배치된 표준 셀(SSTC)은 제1 셀 높이(CH1)를 가질 수 있고, 제3 페리 컬럼(COL3)에 배치된 표준 셀(SSTC)은 제2 셀 높이(CH2)를 가질 수 있다.
도 11을 참조하면, 제1 내지 제10 페리 컬럼(COL1~COL10)에 복수의 표준 셀들이 배치될 수 있다. 예시적인 실시 예에서, 제1 메모리 컬럼 그룹(MCG1)의 표준 셀들의 배치와 제2 메모리 컬럼 그룹(MCG2)의 표준 셀들의 배치는 Y축을 기준으로 서로 플립된 형태를 가질 수 있다.
복수의 표준 셀들은 제1 내지 제10 페리 컬럼(COL1~COL10) 중 하나의 페리 컬럼에 배치되는 단일 높이 셀(SSTC)을 포함할 수 있고, 제1 내지 제10 페리 컬럼(COL1~COL10) 중 적어도 2개 이상의 페리 컬럼들에 배치되는 다중 높이 셀(multiple height cell, MSTC)을 포함할 수 있다. 예를 들어, 제1 페리 컬럼(COL1)에 배치된 단일 높이 셀 (SSTC)은 제1 셀 높이(CH1)를 가질 수 있고, 제3 페리 컬럼(COL3)에 배치된 단일 높이 셀 (SSTC)은 제2 셀 높이(CH2)를 가질 수 있다. 또한, 예를 들어, 제1 페리 컬럼(COL1) 및 제2 페리 컬럼(COL2)에 걸쳐 배치된 다중 높이 셀(MSTC)은 제1 셀 높이(CH1) 및 제2 셀 높이(CH2)를 더한 높이를 가질 수 있고, 제9 페리 컬럼(COL9) 및 제10 페리 컬럼(COL10)에 걸쳐 배치된 다중 높이 셀(MSTC)은 제1 셀 높이(CH1) 및 제2 셀 높이(CH2)를 더한 높이를 가질 수 있다.
도 10 및 도 11에 도시된 페리 영역에서의 표준 셀들의 배치는 설명의 편의를 위한 예시로서, 본 개시에 따른 반도체 장치는 도 10 및 도 11에 도시된 바에 한정되지는 않는다. 제1 내지 제10 페리 컬럼(COL1~COL10)에는 다양한 셀 높이의 표준 셀들이 배치될 수 있다.
페리 영역에 배치되는 표준 셀들 중 상대적으로 큰 구동력을 요구하는 표준 셀은 높이가 상대적으로 높은 페리 컬럼에 배치될 수 있다. 예를 들어, 컬럼 드라이버(도 1의 33)의 라이트 드라이버(도 1의 33-1) 및 리드 드라이버(도 1의 33-2)에 포함된 MUX는 제3 페리 컬럼(COL3)이 아닌 제1, 제2, 제4, 및 제5 페리 컬럼(COL1, COL2, COL4, COL5)에 배치되는 단일 높이 셀(SSTC)로 구현될 수 있고, 또는, 다중 높이 셀(MSTC)로 구현될 수도 있다.
도 12는 본 개시의 예시적 실시 예에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면이다. 도 12는 페리 영역에 배치되는 제1 메탈 레이어(M1)의 패턴에 대한 도면이다.
도 12를 참조하면, 페리 컬럼 그룹(PCG)에 포함된 제1 내지 제5 페리 컬럼(COL1~COL5) 각각의 경계에는 제1 내지 제5 페리 컬럼(COL1~COL5)에 배치된 표준 셀들에 전압을 공급하는 복수의 파워 라인들이 배치될 수 있다.
복수의 파워 라인들은, 제1 파워 라인들(PL1-1~PL1-3), 제2 파워 라인(PL2), 제3 파워 라인(PL3), 제4 파워 라인(PL4), 제5 파워 라인들(PL5-1~PL5-3), 및 제6 파워 라인(PL6)을 포함할 수 있고, 각각 Y축 방향으로 연장되는 도전 패턴으로 형성될 수 있다.
제1 파워 라인들(PL1-1~PL1-3)은 Y축 방향으로 서로 나란하게 배치될 수 있다. 제1 파워 라인들(PL1-1~PL1-3) 중 일부(PL1-1, PL1-3)에는 제1 전원 전압(VDD1)이 인가될 수 있고, 제1 파워 라인들(PL1-1~PL1-3) 중 다른 일부(PL1-2)에는 제2 전원 전압(VDD2)이 인가될 수 있다. 반도체 장치가 특정 모드로 동작 시에 메모리 셀 블록(도 1의 20)의 일부 비트 셀(도 1의 21)을 비활성화시키기 위하여 서로 다른 레벨의 제1 전원 전압(VDD1) 및 제2 전원 전압(VDD2)이 요구될 수 있다.
또한, 제5 파워 라인들(PL5-1~PL5-3)은 Y축 방향으로 서로 나란하게 배치될 수 있다. 제1 파워 라인들(PL5-1~PL5-3) 중 일부(PL5-1, PL5-3)에는 제1 전원 전압(VDD1)이 인가될 수 있고, 제5 파워 라인들(PL5-1~PL5-3) 중 다른 일부(PL5-2)에는 제2 전원 전압(VDD2)이 인가될 수 있다.
제2 파워 라인(PL2) 및 제3 파워 라인(PL3)에는 제1 전원 전압(VDD1)이 인가될 수 있고, 제4 파워 라인(PL4) 및 제6 파워 라인(PL6)에는 전원 전압보다 낮은 레벨의 접지 전압이 인가될 수 있다.
제1 내지 제5 페리 컬럼(COL1~COL5) 각각에는 제1 메탈 레이어(M1)의 패턴들이 배치되는 복수의 트랙들이 형성될 수 있다. 복수의 트랙들 각각에는 Y축 방향으로 연장되는 도전 패턴이 형성될 수 있다.
제1, 제2, 제4, 및 제5 페리 컬럼(COL1, COL2, COL4, COL5) 각각에는 제1 트랙들(TR1)이 형성될 수 있고, 제3 페리 컬럼(COL3)에는 제2 트랙들(TR2)이 형성될 수 있다. 제1, 제2, 제4, 및 제5 페리 컬럼(COL1, COL2, COL4, COL5) 각각의 제1 셀 높이(CH1)는 제3 페리 컬럼(COL3)의 제2 셀 높이(CH2)보다 크므로, 제1 트랙들(TR1)의 트랙 수는 제2 트랙들(TR2)의 트랙 수보다 클 수 있다. 예를 들어, 제1 트랙들(TR1)의 트랙 수는 5이고, 제2 트랙들(TR2)의 트랙 수는 4일 수 있으나, 이에 한정되지는 않는다.
도 13은 본 개시의 예시적 실시 예에 따라 반도체 장치(IC)를 제조하기 위한 방법을 나타내는 순서도이다.
도 13을 참조하면, 표준 셀 라이브러리(D10)는 표준 셀들에 관한 정보, 예를 들어 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 표준 셀 라이브러리(D10)는 표준 셀의 레이아웃을 정의하는 데이터(DC)를 포함할 수 있다. 데이터(DC)는 동일한 기능을 수행하고, 레이아웃이 상이한 표준 셀들의 구조를 정의하는 데이터를 포함할 수 있다.
S10 단계에서, RTL 데이터(D11)로부터 네트리스트 데이터(D20)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들어, 반도체 설계 툴(예를 들어, 논리 합성 모듈)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D11)로부터 표준 셀 라이브러리(D10)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D20)를 생성할 수 있다. 표준 셀 라이브러리(D10)는 동일한 기능을 수행하고, 레이아웃이 상이한 표준 셀들의 구조를 정의하는 데이터(DC)를 포함할 수 있고, 논리 합성 과정에서 그러한 정보를 참조하여 표준 셀들이 반도체 장치(IC)에 포함될 수 있다.
S20 단계에서, 네트리스트 데이터(D20)로부터 레이아웃 데이터(D30)를 생성하는 배치 및 라우팅(Place & Routing, P&R) 동작이 수행될 수 있다. 레이아웃 데이터(D30)는, 예를 들어 GDSII와 같은 포맷을 가질 수 있고, 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
예를 들어, 반도체 설계 툴(예를 들어, P&R 모듈)은 네트리스트 데이터(D20)로부터 표준 셀 라이브러리(D10)를 참조하여 복수의 표준 셀들을 배치할 수 있다. 반도체 설계 툴은 데이터(DC)를 참조하여, 네트리스트(D103)에 의해서 정의된 표준 셀의 레이아웃들 중 하나를 선택할 수 있고, 표준 셀의 선택된 레이아웃을 배치할 수 있다.
예시적 실시 예에 따른, 반도체 장치(IC)의 제조 방법에서는, 다양한 높이의 복수의 페리 컬럼들에, 다양한 높이를 갖는 표준 셀들을 배치할 수 있고, 따라서, 표준 셀들 각각의 성능에 따른 표준 셀 배치의 최적화가 가능해질 수 있다. 따라서, 제조된 반도체 장치(IC)의 면적 및 성능이 최적화될 수 있다.
단계 S20에서, 상호연결(interconnection)들을 생성하는 동작이 더 수행될 수 있다. 상호연결은 표준 셀의 출력 핀(output pin) 및 입력 핀(input pin)을 전기적으로 연결할 수 있고, 예를 들어 적어도 하나의 비아 및 적어도 하나의 전도성 패턴을 포함할 수 있다.
S30 단계에서, OPC(Optical Proximity Correction)가 수행될 수 있다. OPC는 반도체 장치(IC)를 제조하기 위한 반도체 공정에 포함되는 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정함으로써 원하는 모양의 패턴을 형성하기 위한 작업을 지칭할 수 있고, 레이아웃 데이터(D30)에 OPC가 적용됨으로써 마스크상의 패턴이 결정될 수 있다. 예시적인 실시 예들에서, 반도체 장치(IC)의 레이아웃은 단계 S30에서 제한적으로 변형될 수 있고, 단계 S30에서 반도체 장치(IC)의 제한적으로 변형하는 것은 반도체 장치(IC)의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
S40 단계에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들어, 레이아웃 데이터(D30)에 OPC를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
S50 단계에서, 반도체 장치(IC)를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들어, 단계 S40에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 반도체 장치(IC)가 제조될 수 있다. 단계 S50은 단계들(S51, S52)을 포함할 수 있다.
S51 단계에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 반도체 장치(IC)의 제조 과정에서 개별 소자들, 예를 들어 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들어, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
단계 S52에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 반도체 장치(IC)의 제조 과정에서 개별 소자들, 예를 들어 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들어, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 메탈 레이어를 형성하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 그 다음에, 반도체 장치(IC)는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다.
도 14는 본 개시의 예시적 실시 예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다. 본 개시의 예시적 실시 예에 따른, 반도체 장치를 제조하기 위한 방법(예를 들어, 도 13의 반도체 장치를 제조하기 위한 방법)에 포함되는 단계들 중 적어도 일부는 컴퓨팅 시스템(1000)에서 수행될 수 있다.
도 14를 참조하면, 컴퓨팅 시스템(1000)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템, 또는 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 컴퓨팅 시스템(1000)은 프로세서(1100), 입출력 장치들(1200), 네트워크 인터페이스(1300), RAM(random access memory)(1400), ROM(read only memory)(1500) 및 저장 장치(1600)를 포함할 수 있다. 프로세서(1100), 입출력 장치들(1200), 네트워크 인터페이스(1300), RAM(1400), ROM(1500) 및 저장 장치(1600)는 버스(1700)를 통해서 서로 통신할 수 있다.
프로세서(1100)는 프로세싱 유닛으로 지칭될 수 있고, 예를 들어, 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(1100)는 버스(1700)를 통해서 메모리, 즉, RAM(1400) 또는 ROM(1500)에 액세스할 수 있고, RAM(1400) 또는 ROM(1500)에 저장된 명령어들을 실행할 수 있다.
RAM(1400)은 본 개시의 예시적 실시 예에 따른 반도체 장치를 제조하기 위한 프로그램(1400_1) 또는 이의 적어도 일부를 저장할 수 있다. 예를 들어, 프로그램(1400_1)은 반도체 설계 툴을 포함할 수 있고, 예를 들어, 논리 합성 툴 및 P&R 툴을 포함할 수 있다.
프로그램(1400_1)은 프로세서(1100)로 하여금, 도 13의 반도체 장치를 제조하기 위한 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(1400_1)은 프로세서(1100)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(1400_1)에 포함된 복수의 명령어들은 프로세서(1100)로 하여금, 도 13의 반도체 장치를 제조하기 위한 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다.
저장 장치(1600)는 컴퓨팅 시스템(1000)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(1600)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 저장 장치(1600)는 본 개시의 예시적 실시 예에 따른 프로그램(1400_1)을 저장할 수도 있으며, 프로그램(1400_1)이 프로세서(1100)에 의해서 실행되기 이전에 저장 장치(1600)로부터 프로그램(1400_1) 또는 그것의 적어도 일부가 RAM(1400)으로 로딩될 수 있다. 다르게는, 저장 장치(1600)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(1400_1) 또는 그것의 적어도 일부가 RAM(1400)으로 로딩될 수 있다.
저장 장치(1600)는 데이터베이스(1600_1)를 저장할 수 있고, 데이터베이스(1600_1)는 반도체 장치를 설계하는데 필요한 정보를 포함할 수 있다. 예를 들어, 데이터베이스(1600_1)는 도 13의 표준 셀 라이브러리(D10)를 포함할 수 있다. 또한, 저장 장치(1600)는 프로세서(1100)에 의해서 처리될 데이터 또는 프로세서(1100)에 의해서 처리된 데이터를 저장할 수도 있다.
입출력 장치들(1200)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 네트워크 인터페이스(1300)는 컴퓨팅 시스템(1000) 외부의 네트워크에 대한 액세스를 제공할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 복수의 비트 셀들이 배치되는 복수의 메모리 컬럼들을 포함하는 제1 메모리 컬럼 그룹; 및
    복수의 표준 셀들이 배치되는 복수의 페리 컬럼들을 포함하는 제1 페리 컬럼 그룹을 포함하고,
    상기 복수의 표준 셀들은 비트라인들을 통해 상기 복수의 비트 셀들에 데이터를 리드/라이트하는 동작을 수행하고,
    상기 제1 메모리 컬럼 그룹 및 상기 제1 페리 컬럼 그룹은 컬럼 방향으로 서로 대응되고,
    상기 제1 페리 컬럼 그룹은 서로 다른 높이를 갖는 페리 컬럼들을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 메모리 컬럼 그룹에 포함된 상기 복수의 페리 컬럼들은, 제1 셀 높이의 높이를 갖는 복수의 제1 페리 컬럼들, 및 상기 제1 셀 높이와 상이한 제2 셀 높이의 높이를 갖는 제2 페리 컬럼을 포함하고,
    상기 제1 셀 높이는 상기 제2 셀 높이보다 크고,
    상기 제1 페리 컬럼에 형성된 활성 영역의 로우 방향의 폭은, 상기 제2 페리 컬럼에 형성된 활성 영역의 로우 방향의 폭보다 큰 것을 특징으로 하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 메모리 컬럼 그룹에 포함된 상기 복수의 페리 컬럼들은, 제1 셀 높이의 높이를 갖는 복수의 제1 페리 컬럼들, 및 상기 제1 셀 높이와 상이한 제2 셀 높이의 높이를 갖는 제2 페리 컬럼을 포함하고,
    상기 제1 셀 높이는 상기 제2 셀 높이보다 크고,
    상기 제1 페리 컬럼에 형성된 활성 영역의 수는, 상기 제2 페리 컬럼에 형성된 활성 영역의 수보다 많은 것을 특징으로 하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 메모리 컬럼 그룹에 포함된 상기 복수의 페리 컬럼들은, 제1 셀 높이의 높이를 갖는 복수의 제1 페리 컬럼들, 및 상기 제1 셀 높이와 상이한 제2 셀 높이의 높이를 갖는 제2 페리 컬럼을 포함하고,
    상기 제2 페리 컬럼은 상기 제1 메모리 컬럼 그룹의 중앙에 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 메모리 컬럼 그룹에 포함된 상기 복수의 페리 컬럼들은, 제1 셀 높이의 높이를 갖는 복수의 제1 페리 컬럼들, 및 상기 제1 셀 높이와 상이한 제2 셀 높이의 높이를 갖는 제2 페리 컬럼을 포함하고,
    상기 제2 페리 컬럼은 상기 제1 메모리 컬럼 그룹의 경계와 인접하도록 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제1 항에 있어서,
    복수의 비트 셀들이 배치되는 복수의 메모리 컬럼들을 포함하는 제2 메모리 컬럼 그룹; 및
    상기 복수의 비트 셀들에 데이터를 리드/라이트하는 동작을 수행하는 복수의 표준 셀들이 배치되는 복수의 페리 컬럼들을 포함하는 제2 페리 컬럼 그룹을 포함하고,
    상기 제2 메모리 컬럼 그룹 및 상기 제2 페리 컬럼 그룹은 컬럼 방향으로서로 대응되고,
    상기 제2 페리 컬럼 그룹은 서로 다른 높이를 갖는 페리 컬럼들을 포함하고,
    상기 제1 페리 컬럼 그룹 및 상기 제2 페리 컬럼 그룹은 로우 방향으로 서로 인접하게 배치되는 것을 특징으로 하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 페리 컬럼 그룹 및 상기 제2 페리 컬럼 그룹은 컬럼 방향의 축을 기준으로 서로 대칭된 레이아웃을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 복수의 페리 컬럼들의 경계들에 배치되고, 상기 복수의 표준 셀들로 전원 전압 및 접지 전압을 제공하는 복수의 파워 라인들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 복수의 파워 라인들은,
    상기 경계들 중 동일한 경계에 배치되고, 서로 다른 레벨의 제1 전원 전압 및 제2 전원 전압이 각각 인가되는 파워 라인들을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제8 항에 있어서,
    상기 비트라인들 및 상기 파워 라인들은 동일한 메탈 레이어에 형성되는 것을 특징으로 하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 복수의 비트 셀들은 각각 SRAM(Static Random access memory) 셀인 것을 특징으로 하는 반도체 장치.
  12. 복수의 비트 셀들을 포함하는 메모리 셀 블록이 형성되는 셀 영역; 및
    상기 메모리 셀 블록에 연결되는 비트 라인들을 통해 데이터를 리드/라이트하는 페리 회로가 형성되는 페리 영역을 포함하고,
    상기 페리 영역은, 복수의 표준 셀들이 배치되는 복수의 페리 컬럼들을 포함하고,
    상기 복수의 페리 컬럼들은 서로 다른 높이를 갖는 페리 컬럼들을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 셀 영역은 상기 복수의 비트 셀들이 배치되는 복수의 메모리 컬럼들을 포함하고,
    상기 복수의 메모리 컬럼들 중 특정 수의 메모리 컬럼들은 메모리 컬럼 그룹을 구성하고,
    상기 복수의 페리 컬럼들 중 특정 수의 페리 컬럼들은 페리 컬럼 그룹을 구성하고,
    상기 메모리 컬럼 그룹 및 상기 페리 컬럼 그룹은 컬럼 방향으로 서로 얼라인되고,
    상기 페리 컬럼 그룹은, 서로 다른 높이를 갖는 페리 컬럼들을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제12 항에 있어서,
    상기 페리 회로는 상기 비트 라인들을 통해 상기 메모리 셀 블록에 데이터를 리드하는 리드 드라이버, 및 상기 비트 라인들을 통해 상기 메모리 셀 블록에 데이터를 라이트하는 라이트 드라이버를 포함하고,
    상기 복수의 페리 컬럼들 중 가장 높은 높이를 갖는 페리 컬럼에 상기 리드 드라이버 및 상기 라이트 드라이버를 구현하는 표준 셀들을 배치하는 것을 특징으로 하는 반도체 장치.
  15. 제12 항에 있어서,
    상기 복수의 페리 컬럼들 각각에는 컬럼 방향으로 연장되는 활성 영역들이 형성되고,
    상기 복수의 페리 컬럼들 중 서로 다른 높이를 갖는 페리 컬럼들 각각에 형성된 활성 영역의 수가 상이한 것을 특징으로 하는 반도체 장치.
  16. 제12 항에 있어서,
    상기 복수의 페리 컬럼들 각각에는 컬럼 방향으로 연장되는 활성 영역들이 형성되고,
    상기 복수의 페리 컬럼들 중 서로 다른 높이를 갖는 페리 컬럼들 각각에 형성된 활성 영역의 로우 방향의 폭이 서로 상이한 것을 특징으로 하는 반도체 장치.
  17. 복수의 비트 셀들이 배치되는 복수의 메모리 컬럼들을 포함하는 메모리 컬럼 그룹이 형성되는 셀 영역; 및
    상기 복수의 비트 셀들과 전기적으로 연결되는 복수의 표준 셀들이 배치되는 복수의 페리 컬럼들을 포함하는 페리 컬럼 그룹이 형성되고, 상기 셀 영역과 컬럼 방향으로 나란하게 배치되는 페리 영역을 포함하고,
    상기 메모리 컬럼 그룹 및 상기 페리 컬럼 그룹은 컬럼 방향으로 서로 얼라인되고,
    상기 페리 컬럼 그룹은 제1 셀 높이의 높이를 갖는 제1 페리 컬럼을 포함하고, 제2 셀 높이의 높이를 갖는 제2 페리 컬럼을 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 메모리 컬럼 그룹에 포함된 메모리 컬럼들의 수와 상기 페리 컬럼 그룹에 포함된 페리 컬럼들의 수가 서로 상이한 것을 특징으로 하는 반도체 장치.
  19. 제17 항에 있어서,
    상기 복수의 표준 셀들은, 상기 복수의 페리 컬럼들 중 적어도 2개 이상의 페리 컬럼들에 걸쳐 배치되는 다중 높이 셀을 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제17 항에 있어서,
    상기 페리 영역은,
    상기 복수의 페리 컬럼들 각각에 걸쳐서 형성되고 N형 불순물을 포함하는 N웰을 포함하는 것을 특징으로 하는 반도체 장치.
KR1020210102663A 2021-05-31 2021-08-04 표준 셀들을 포함하는 반도체 장치 KR20220162015A (ko)

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