CN115482849A - 包括标准单元的半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：第一存储器列组，包括其中设置有多个位单元的多个存储器列；以及第一外围列组，包括其中设置有多个标准单元的多个外围列，其中多个标准单元被配置为通过多条位线执行从多个位单元读取数据/向多个位单元写入数据的操作，其中第一存储器列组和第一外围列组在列方向上彼此对应，并且其中多个外围列中的至少一个具有不同于其他外围列的单元高度的单元高度，该单元高度是在栅极线沿其延伸的行方向上测量的。

Description

包括标准单元的半导体器件
相关申请的交叉引用
本申请基于并要求分别于2021年5月31日和2021年8月4日向韩国知识产权局提交的韩国专利申请第10-2021-0070208号和第10-2021-0102663号的优先权，其公开内容通过引用整体结合于此。
技术领域
本公开涉及一种半导体器件，并且更具体地，涉及一种包括标准单元的半导体器件。
背景技术
随着近来半导体器件的小型化快速发展，要求半导体器件的高集成度和低功耗。随着半导体制造工艺的改进，标准单元的尺寸减小，并且将标准单元彼此连接的图案的宽度也减小。因此，需要对标准单元的高效布置和互连。
发明内容
本公开涉及一种通过分别在具有不同高度的列中布置标准单元而具有优化的面积和性能的半导体器件。
本公开的技术目标不限于上述技术目标，本领域普通技术人员将从以下描述中清楚地理解本文未提及的其他技术目标。
根据实施例的一个方面，提供了一种半导体器件，包括：第一存储器列组，包括其中设置有多个位单元(bit cell)的多个存储器列；以及第一外围列组，包括其中设置有多个标准单元的多个外围列，其中所述多个标准单元被配置为通过多条位线执行从所述多个位单元读取数据/向所述多个位单元写入数据的操作，其中所述第一存储器列组和所述第一外围列组在列方向上彼此对应，并且其中所述多个外围列中的至少一个具有不同于其他外围列的单元高度的单元高度，所述单元高度是在栅极线沿其延伸的行方向上测量的。
根据实施例的另一方面，提供了一种半导体器件，包括：单元区，其中形成包括多个位单元的存储器单元块；以及外围区，其中形成被配置为通过连接到存储器单元块的多条位线来读取/写入数据的外围电路，其中外围区包括其中设置有多个标准单元的多个外围列，并且其中所述多个外围列中的至少一个具有不同于其他外围列的单元高度的单元高度，所述单元高度是在栅极线沿其延伸的行方向上测量的。
根据实施例的另一方面，提供了一种半导体器件，包括：单元区，其中设置有包括形成有多个位单元的多个存储器列的存储器列组；以及外围区，其中设置有包括其中形成有电连接到多个位单元的多个标准单元的多个外围列的外围列组，并且沿列方向平行于所述单元区而设置，其中存储器列组和外围列组沿列方向彼此对齐，并且其中外围列组包括具有不同单元高度的第一外围列和第二外围列，所述单元高度是在栅极线沿其延伸的行方向上测量的。
附图说明
从以下结合附图的详细描述中，将更清楚地理解本发明构思的实施例，其中：
为了便于说明，本说明书所附的附图可能不符合比例，并且可能示出夸大或缩小的组件。
图1是根据实施例的半导体器件的框图；
图2是示出根据实施例的半导体器件的位单元的电路图；
图3是示出根据实施例的半导体器件的布局的图；
图4至图6是示出根据实施例的半导体器件的布局的图；
图7A和图7B是根据实施例的包括在半导体器件中的标准单元的截面图；
图8和图9是示出根据实施例的半导体器件的布局的图；
图10和图11是示出根据实施例的半导体器件的布局的图；
图12是示出根据实施例的半导体器件的布局的图；
图13是示出根据实施例的制造半导体器件的方法的流程图；和
图14是示出根据实施例的包括存储程序的存储器的计算系统的框图。
具体实施方式
下文中，将参考附图描述本公开的各种实施例。本文描述的所有实施例都是示例实施例，因此，本公开不限于此，并且可以以各种其他形式实现。
图1是根据实施例的半导体器件的框图。
参考图1，半导体器件10可以是存储器器件。根据本实施例的半导体器件10可以是静态随机访问存储器(SRAM)、动态RAM(DRAM)、移动DRAM、闪存器件、电可擦除可编程只读存储器(EEPROM)、电阻式RAM(RRAM)、相变RAM(PRAM)、铁电RAM(FRAM)等，但是实施例不限于此。在下文中，为了描述方便，基于SRAM来描述半导体器件10。
半导体器件10可以接收命令CMD、地址ADDR、时钟信号CLK和数据DATA，并且可以输出数据DATA。例如，半导体器件10可以接收指示写入的命令CMD、地址ADDR和作为写入数据的数据DATA，并将数据DATA存储在存储器单元块20中与地址ADDR相对应的区(region)中。此外，半导体器件10可以接收指示读取的命令CMD和地址ADDR，并将存储在存储器单元块20中与地址ADDR相对应的区中的读取数据作为数据DATA输出到半导体器件10的外部。
半导体器件10可以包括存储器单元块20和外围电路30。存储器单元块20可以包括多个位单元21。多个位单元21可以以规则的间隔布置在多个存储器列和多个存储器行中。多个位单元21可以设置在字线WL和位线BL彼此交叉的点处。也就是说，多个位单元21中的每一个可以连接到多条字线WL中的至少一条和多条位线BL中的至少一条。
多个位单元21中的每一个可以是存储器单元。例如，多个位单元21中的每一个可以是SRAM单元、或者易失性存储器单元，例如DRAM单元。在实施例中，位单元21可以是非易失性存储器单元，诸如闪存、RRAM等。在实施例中主要描述了位单元21是SRAM单元的示例，但是实施例不限于此。
外围电路30可以从半导体器件10的外部接收地址ADDR、命令CMD和时钟信号CLK，并且向半导体器件10外部的器件发送数据DATA和从半导体器件10外部的器件接收数据DATA。外围电路30可以包括行驱动器31、列驱动器33和控制块35。外围电路30可以向存储器单元块20写入数据DATA或者从存储器单元块20读取数据DATA。
行驱动器31可以通过多条字线WL连接到存储器单元块20。行驱动器31可以基于行地址ADDR_R来激活多条字线WL中的至少一条。也就是说，行驱动器31可以从多条字线WL中选择至少一条字线。因此，可以从多个位单元21中选择连接到激活的字线的位单元。
列驱动器33可以通过多条位线BL连接到存储器单元块20。列驱动器33可以基于列地址ADDR_C来从多条位线BL中选择至少一条位线。位线BL和互补位线BLB可以连接到多个位单元21中的任何一个，因此，当列驱动器33选择位线BL和互补位线BLB时，连接到位线BL和互补位线BLB的位单元21可以被选择。
列驱动器33可以基于控制信号CTR来执行读取操作或写入操作。列驱动器33可以包括执行读取操作的读取驱动器33-2和执行写入操作的写入驱动器33-1。
读取驱动器33-2可以通过检测通过多条位线BL接收到的电流和/或电压来识别存储在多个位单元21中的连接到激活的字线的位单元中的值，并基于识别的值输出数据DATA。写入驱动器33-1可以基于从半导体器件10的外部接收到的数据DATA来向多条位线BL施加电流和/或电压，并且在多个位单元21中的连接到激活的字线的位单元中写入值。
控制块35可以接收命令CMD、地址ADDR和时钟信号CLK，并且可以生成行地址ADDR_R、列地址ADDR_C和控制信号CTR。例如，控制块35可以通过解码命令CMD来识别读取命令，并生成行地址ADDR_R、列地址ADDR_C和控制信号CTR，以从存储器单元块20读取数据DATA。此外，控制块35可以通过解码命令CMD来识别写入命令，并生成行地址ADDR_R、列地址ADDR_C和控制信号CTR，以将数据DATA写入存储器单元块20。
根据实施例的半导体器件10可以包括其中形成存储器单元块20的单元区和其中形成外围电路30的外围区。与其中设置了特定数量的位单元21的单元区的存储器列相对应的外围区的外围列可以具有两个或更多个不同的单元高度。由于外围电路30的具有各种高度的标准单元设置在多个不同高度的外围列中，所以可以优化半导体器件10的面积和性能。参考图3详细描述外围电路30的布局。
图2是示出根据实施例的图1所示的半导体器件10的位单元21的电路图。
参考图2，位单元21可以是SRAM单位单元。位单元21可以包括第一反相器INV1、第二反相器INV2、第一传输元件PG1和第二传输元件PG2。
第一反相器INV1和第二反相器INV2可以输出具有相反相位的数据。具体地，第一反相器INV1可以包括第一上拉元件PU1和第一下拉元件PD1。第一上拉元件PU1可以是PMOS晶体管，第一下拉元件PD1可以是NMOS晶体管，但是实施例不限于此。
第二反相器INV2可以包括第二上拉元件PU2和第二下拉元件PD2。第二上拉元件PU2可以是PMOS晶体管，第二下拉元件PD2可以是NMOS晶体管，但是实施例不限于此。
第一下拉元件PD1和第二下拉元件PD2的源极可以连接到第一电压(例如，地电压)，第一下拉元件PD1和第二下拉元件PD2的源极可以连接到高于第一电压的第二电压(例如，电源电压VDD)。第一上拉元件PU1的漏极和第一下拉元件PD1的漏极可以连接到第一节点N1，第二上拉元件PU2的漏极和第二下拉元件PD2的漏极可以连接到第二节点N2。此外，第一反相器INV1的输入可以连接到作为第二反相器INV2的输出节点的第二节点N2，第二反相器INV2的输入可以连接到作为第一反相器INV1的输出节点的第一节点N1。
第一传输元件PG1的栅极可以连接到字线WL，其漏极可以连接到位线BL，其源极可以连接到第一节点N1。第二传输元件PG2的栅极可以连接到字线WL，其漏极可以连接到互补位线BLB，其源极可以连接到第二节点N2。这里，位线BL的信号的反相信号可以被施加到互补位线BLB。
位单元21可以如下操作。当字线WL的电位为逻辑高时，第一传输元件PG1和第二传输元件PG2导通，使得位线BL和互补位线BLB的信号被分别发送到第一反相器INV1和第二反相器INV2，因此，可以执行写入或读取数据的操作。
图3是示出根据实施例的半导体器件10的布局的图。图3是示出在包括X轴和Y轴的平面上的图1的半导体器件10的一部分的平面图。这里，X轴方向和Y轴方向可以分别被称为行方向和列方向，Z轴方向可以被称为垂直方向。包括X轴和Y轴的平面可以被称为水平面，与另一个组件相比设置在+Z轴方向上的组件可以被称为在另一个组件的上方，而与另一个组件相比设置在-Z轴方向上的组件可以被称为在另一个组件的下方。此外，组件的面积可以指组件在平行于水平面的平面上占据的尺寸，组件的高度可以指组件在平行于其上形成了半导体器件10的基底的上表面的X轴方向上的长度。
参考图3，半导体器件10的图1的存储单元块20可以形成在单元区中，半导体器件10的图1的外围电路30可以形成在外围区中。单元区可以包括(图1的)位单元21，并且位单元21可以根据多个存储器列来布置。
彼此相邻并且在X轴方向上顺序布置的一定数量的存储器列可以构成一个存储器列组MCG。例如，存储器列组MCG可以包括彼此相邻并且在X轴方向上顺序布置的第一存储器列21_1至第四存储器列21_4。
第一存储器列21_1至第四存储器列21_4中的每一个可以包括设置在一个列中的位单元21。第一存储器列21_1至第四存储器列21_4中的每一个可以连接到对应的位线(位线BL0至BL3中的一条位线)和对应的互补位线(互补位线BLB0至BLB3中的一条互补位线)。设置在第一存储器列21_1至第四存储器列21_4中的位单元21和设置在外围列组PCG中的标准单元(例如，其中实现了构成图1的列驱动器33的电路的标准单元)可以通过位线BL0至BL3和互补位线BLB0至BLB3电连接。
多个标准单元可以设置在外围区中。标准单元是布局的单位，并且可以被设计为执行预定义的功能。外围区可以包括多个不同的标准单元，并且标准单元根据多个外围列来布置，从而可以实现外围电路30。
多个外围列中彼此相邻并且在X轴方向上顺序布置的特定数量的外围列可以构成一个外围列组PCG。例如，一个外围列组PCG可以包括彼此相邻并且在X轴方向上顺序布置的第一外围列COL1至第五外围列COL5。
外围列组PCG可以对应于存储器列组MCG。也就是说，外围列组PCG和存储器列组MCG可以沿Y轴方向彼此对齐，并且可以在X轴方向上具有相同的宽度。图3示出了四个第一存储器列21_1至第四存储器列21_4和五个第一外围列COL1至第五外围列COL5以4∶5的比率彼此对应，但是比率不限于此，并且可以以各种方式来修改。
在实施例中，外围列组PCG可以包括具有不同高度的列。例如，第一外围列COL1、第二外围列COL2、第四外围列COL4和第五外围列COL5可以具有第一单元高度CH1，并且设置在外围列组PCG的中心的第三外围列COL3可以具有不同于第一单元高度CH1的第二单元高度CH2。例如，第一单元高度CH1可以大于第二单元高度CH2。通过将仅具有不同单元高度的第三外围列COL3设置在外围列组PCG的中心，并将具有相同单元高度的第一外围列COL1和第二外围列COL2设置为在第三外围列COL3的左侧彼此相邻，并将具有相同单元高度的第四外围列COL4和第五外围列COL5设置为在第三外围列COL3的右侧彼此相邻，可以简化制造半导体器件10的工艺。图3示出了外围列组PCG包括具有两种不同高度的外围列，但是实施例不限于此，外围列组PCG可以包括具有三种或更多种不同高度的外围列。
设置在外围区中的标准单元当中需要相对大的驱动力、相对高的性能或相对高的器件密度(集成度)的标准单元可以设置在具有相对大的单元高度或最大单元高度的外围列中。例如，与列驱动器33的其他配置相比，包括在列驱动器33的图1中的写入驱动器33-1和图1中的读取驱动器33-2中的复用器MUX可能需要相对大的驱动力，并且可以被实现为设置在第一外围列COL1、第二外围列COL2、第四外围列COL4和/或第五外围列COL5中而不在第三外围列COL3中的标准单元。
设置在外围区中的标准单元当中需要相对小的驱动力、相对低的性能或相对低的器件密度(集成度)的标准单元可以设置在具有相对小的单元高度或最小单元高度的外围列中，从而可以增加外围区的集成度。因此，在根据实施例的半导体器件10中，具有不同高度的标准单元可以设置在与其中设置了特定数量的位单元的存储器列相对应的多个不同高度的外围列中。可以优化其中形成半导体器件10的外围电路30的外围区的面积和性能。
向设置在第一外围列COL1至第五外围列COL5中的标准单元供应电压的多条电力线，例如第一电力线PL1至第六电力线PL6，可以分别设置在第一外围列COL1至第五外围列COL5的边界处。第一电力线PL1至第六电力线PL6可以以沿Y轴方向延伸的导电图案来形成，并且可以彼此间隔开并在X轴方向上顺序布置。例如，电源电压可以被施加到第一电力线PL1、第三电力线PL3和第五电力线PL5中的每一条，并且电平低于电源电压的地电压可以被施加到第二电力线PL2、第四电力线PL4和第六电力线PL6中的每一条。
可以在外围区中形成沿Y轴方向延伸并且彼此间隔开并且沿X轴方向顺序布置的多个有源区。在实施例中，可以在第一外围列COL1至第五外围列COL5中的每一个中形成两个有源区。由于第一外围列COL1的高度大于第三外围列COL3的高度，所以形成在第一外围列COL1中的有源区在X轴方向上的宽度W1可以大于形成在第三外围列COL3中的有源区在X轴方向上的宽度W2。
形成在有源区中的有源图案可以与沿X轴方向延伸的栅极线或栅极结构交叉，以形成晶体管。例如，N型晶体管可以在形成在基底SUB上的有源区中形成，且P型晶体管可以在形成在掺杂有N型杂质的N阱中的有源区中形成。
N阱(N-well)可以跨第一外围列COL1至第五外围列COL5中的不同外围列来形成。例如，一个N阱可以跨第二外围列COL2和第三外围列COL3来形成，另一个N阱可以跨第四外围列COL4和第五外围列COL5来形成，且另一个N阱可以跨在-X轴方向上与外围列组PCG相邻的外围列和第一外围列COL1来形成。与图3不同，根据在外围区中形成的外围电路30中的N型晶体管和P型晶体管的数量和布置，N阱可以在基底SUB上以各种形状来形成。
沿Y轴方向延伸的鳍(fin)结构的至少一个鳍、或者纳米线(nanowire)或纳米片(nanosheet)可以形成在有源区中。因此，参考图7A和图7B详细描述形成在有源区中的有源图案的形状。
有源区可以包括诸如硅(Si)或锗(Ge)的半导体，或者诸如SiGe、SiC、GaAs、InAs或InP的化合物半导体。在实施例中，栅极线可以包括含功函数金属(work function metal-containing)层和填隙金属(gap-fill metal)层。例如，含功函数金属层可以包括Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中的至少一种金属，并且填隙金属层可以包括W层或Al层。在实施例中，栅极线可以包括TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构或者TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。
在外围区中，可以形成沿Z轴方向堆叠的金属层，例如第一金属层M1。在第一金属层M1中形成的图案可以包括金属、导电金属氮化物、金属硅化物或其组合。例如，在第一金属层M1中形成的图案可以包括导电材料，诸如钨(W)、钼(Mo)、钛(Ti)、钴(Co)、钽(Ta)、镍(Ni)、硅化钨、硅化钛、硅化钴、硅化钽、硅化镍等。尽管在图3中仅示出了第一金属层M1，但是可以进一步形成在第一金属层M1上形成的第二金属层，并且第一金属层M1的图案和第二金属层的图案可以通过通孔彼此连接。
在实施例中，第一电力线PL1至第六电力线PL6可以在第一金属层M1的图案中形成。然而，根据实施例的半导体器件10不限于此，并且第一电力线PL1至第六电力线PL6可以形成为第一金属层M1的上层的图案、或者可以形成为掩埋在基底SUB中的类型。
此外，在实施例中，位线BL0至BL3和互补位线BLB0至BLB3可以形成为第一金属层M1的图案，并且可以沿Y轴方向延伸。然而，实施例不限于此，并且位线BL0至BL3和互补位线BLB0至BLB3可以形成为第一金属层M1的上层的图案。
图4至图6是示出根据实施例的半导体器件的布局的图。在图4至图6中，省略了与图3中相同的附图标记的冗余描述。
参考图4，多个外围列当中彼此相邻并且在X轴方向上顺序布置的特定数量的外围列可以构成一个外围列组PCGa。例如，一个外围列组PCGa可以包括彼此相邻并且在X轴方向上顺序布置的第一外围列COL1a至第五外围列COL5a。
外围列组PCGa可以对应于存储器列组MCG。也就是说，外围列组PCGa和存储器列组MCG可以沿Y轴方向彼此对齐，并且可以在X轴方向上具有相同的宽度。
在实施例中，外围列组PCGa可以包括具有不同高度的列。例如，第一外围列COL1a、第二外围列COL2a、第四外围列COL4a和第五外围列COL5a可以具有第一单元高度CH1a，第三外围列COL3a可以具有不同于第一单元高度CH1a的第二单元高度CH2a。第一单元高度CH1a可以小于第二单元高度CH2a。
在实施例中，相比于具有相对更小高度的外围列，可以在具有相对更大高度的外围列中设置更多数量的有源区。例如，两个有源区可以在第一外围列COL1a中形成，而三个有源区可以在第三外围列COL3a中形成。然而，与图4所示不同，设置在一个外围列中的有源区的数量可以以各种方式来修改。
参考图5，多个外围列当中彼此相邻并且在X轴方向上顺序布置的特定数量的外围列可以构成一个外围列组PCGb。例如，一个外围列组PCGb可以包括彼此相邻并且在X轴方向上顺序布置的第一外围列COL1b至第五外围列COL5b。
外围列组PCGb可以对应于存储器列组MCG。也就是说，外围列组PCGb和存储器列组MCG可以沿Y轴方向彼此对齐，并且可以在X轴方向上具有相同的宽度。
在实施例中，外围列组PCGb可以包括具有不同高度的列。例如，第一外围列COL1b至第四外围列COL4b可以具有第一单元高度CH1b，而最靠近外围列组PCGb和另一个外围列组之间的边界的第五外围列COL5b可以具有不同于第一单元高度CH1b的第二单元高度CH2b。在这点上，第一单元高度CH1b可以大于第二单元高度CH2b。通过将仅具有不同单元高度的第五外围列COL5设置为与边界相邻，可以简化制造半导体器件10的工艺。
由于第四外围列COL4b的高度大于第五外围列COL5b的高度，所以形成在第四外围列COL4b中的有源区在X轴方向上的宽度可以大于形成在第五外围列COL5b中的有源区在X轴方向上的宽度。
参考图6，外围列组PCGb可以包括在X轴方向上顺序布置并彼此相邻的第一外围列COL1b至第五外围列COL5b。沿Y轴方向延伸并在X轴方向上彼此隔开的多个有源区可以形成在第一外围列COL1b至第五外围列COL5b中。
N阱可以跨第一外围列COL1b至第五外围列COL5b中不同的外围列来形成。例如，一个N阱可以跨第一外围列COL1b至第五外围列COL5b来形成。与图6不同，根据在外围区中形成的外围电路30中的N型晶体管和P型晶体管的数量和布置，N阱可以在基底SUB上以各种形状来形成。
图7A和图7B是根据实施例的包括在半导体器件中的标准单元沿着图3的线X1-X1’截取的截面图。图7A示出了在有源区中形成纳米片的示例，图7B示出了在有源区中形成多个鳍的示例。然而，根据实施例的半导体器件不限于图7A和图7B所示的那些。
例如，在半导体器件的外围区中，可以形成全环栅(gate-all-around，GAA)FET，其中形成在有源区上的纳米线被栅极线包围，并且可以形成垂直GAA FET，其中多个纳米线垂直地堆叠在有源区上并被栅极线包围。例如，可以形成多桥沟道(multi-bridge channel，MBC)FET，其中多个纳米片堆叠在有源区上并被栅极线包围。此外，例如，负电容(NC)FET可以形成在有源区中。除了上述晶体管的示例，各种晶体管(例如，互补FET(CFET)、负电容FET(NCFET)、碳纳米管(CNT)FET、双极结型晶体管和其他三维晶体管)可以形成在栅极线和有源区中。
参考图7A，第一有源区RX1和第二有源区RX2可以形成在基底P-SUB上。在实施例中，第二有源区RX2可以形成在掺杂有P型杂质的基底P-SUB中，且第一有源区RX1可以形成在基底P-SUB中形成的N阱中。
基底P-SUB可以包括半导体材料，诸如硅、锗或硅锗，或者III-V族化合物，诸如GaAs、AlGaAs、InAs、InGaAs、InSb、GaSb、InGaSb、InP、GaP、InGaP、InN、GaN或InGaN。在实施例中，基底P-SUB可以是绝缘体上硅(SOI)基底或绝缘体上锗(GOI)基底。在实施例中，基底P-SUB可以掺杂有P型杂质。
隔离沟槽DT可以形成在第一有源区RX1和第二有源区RX2之间。隔离沟槽DT可以填充有绝缘材料(例如，氧化物)，从而可以形成元件隔离层DTI。第一有源区RX1和第二有源区RX2可以通过元件隔离层DTI彼此隔离。隔离沟槽DT也可以形成在第一电力线PL1和第二电力线PL2下方，并且可以形成元件隔离层DTI。
在实施例中，纳米片可以形成在第一有源区RX1和第二有源区RX2中的每一个上。第一纳米片堆叠NS1可以形成在第一有源区RX1上，第二纳米片堆叠NS2可以形成在第二有源区RX2上。第一纳米片堆叠NS1和第二纳米片堆叠NS2可以沿Y轴方向延伸。
第一纳米片堆叠NS1和第二纳米片堆叠NS2可以用作晶体管的沟道。例如，第一纳米片堆叠NS1可以掺杂有p型杂质，并且可以形成p型晶体管。同时，第二纳米片堆叠NS2可以掺杂有n型杂质，并且可以形成n型晶体管。在实施例中，第一纳米片堆叠NS1和第二纳米片堆叠NS2可以包括Si、Ge或SiGe。在实施例中，第一纳米片堆叠NS1和第二纳米片堆叠NS2可以包括InGaAs、InAs、GaSb、InSb或其组合。
第一纳米片堆叠NS1和第二纳米片堆叠NS2可以分别包括在垂直方向(Z轴方向)上重叠在第一鳍F1和第二鳍F2的上表面上的多个纳米片NS11至NS13和多个纳米片NS21至NS23。在本公开中，第一纳米片堆叠NS1和第二纳米片堆叠NS2中的每一个都包括三个纳米片，但是实施例不限于此。例如，第一纳米片堆叠NS1和第二纳米片堆叠NS2中的每一个可以包括至少两个纳米片，并且纳米片的数量没有特别限制。
元件绝缘层IL(例如，氧化物)可以形成在第一鳍F1和元件隔离层DTI之间以及第二鳍F2和元件隔离层DTI之间。
栅极线GL可以围绕多个纳米片NS11至NS13和NS21至NS23中的每一个，从而覆盖第一鳍F1和第二鳍F2上的第一纳米片堆叠NS1和第二纳米片堆叠NS2。多个纳米片NS11至NS13和NS21至NS23可以具有GAA结构，其中多个纳米片NS11至NS13和NS21至NS23被栅极线GL包围。栅极绝缘层GI可以在第一纳米片堆叠NS1和第二纳米片堆叠NS2与栅极线GL之间。栅极绝缘层GI和栅极线GL可以形成为在X轴方向上延伸。栅极绝缘层GI和栅极线GL可以覆盖第一鳍F1和第二鳍F2中的每一个的上表面、元件绝缘层IL的上表面和元件隔离层DTI的上表面。
第一层间绝缘层11和第二层间绝缘层12可以形成在栅极绝缘层GI上。可以通过第一层间绝缘层11形成将源极/漏极区连接到第一金属层(图3的M1)的图案的源极/漏极接触和源极/漏极通孔。此外，可以通过第二层间绝缘层12形成将栅极线GL连接到第一金属层M1的图案的栅极接触和栅极通孔。
参考图7B，多个第一鳍F1和多个第二鳍F2可以沿Y轴方向彼此平行地延伸。元件绝缘层可以形成在多个第一鳍F1中的每一个和多个第二鳍F2中的每一个之间。在第一有源区RX1和第二有源区RX2中，多个第一鳍F1和多个第二鳍F2可以以鳍形状从元件绝缘层IL向上突出。图7B示出了形成三个第一鳍F1和三个第二鳍F2，但是实施例不限于此，并且可以以各种方式修改形成在第一有源区RX1和第二有源区RX2中的鳍的数量。
栅极绝缘层GI和栅极线GL可以形成为在X轴方向上延伸。栅极绝缘层GI和栅极线GL可以覆盖多个第一鳍F1和多个第二鳍F2中的每一个的上表面和两个侧壁、元件绝缘层IL的上表面和元件隔离层DTI的上表面。
图8和图9是示出根据实施例的半导体器件的布局的图。图9是具体示出参考图8描述的第一外围列组PCG1和第二外围列组PCG2的图。
参考图8，在X轴方向上彼此相邻的特定数量的存储器列可以在单元区中构成一个存储器列组。例如，在X轴方向上彼此相邻设置的第一存储器列组MCG1和第二存储器列组MCG2中的每一个可以包括在X轴方向上彼此相邻设置的多个存储器列。
在X轴方向上彼此相邻的一定数量的外围列可以在外围区中构成一个外围列组。例如，在X轴方向上彼此相邻设置的第一外围列组PCG1和第二外围列组PCG2中的每一个可以包括在X轴方向上彼此相邻设置的多个外围列。
第一外围列组PCG1可以对应于第一存储器列组MCG1，第二外围列组PCG2可以对应于第二存储器列组MCG2。第一外围列组PCG1和第一存储器列组MCG1可以沿Y轴方向彼此对齐，并且可以在X轴方向上具有相同的宽度。第二外围列组PCG2和第二存储器列组MCG2可以沿Y轴方向彼此对齐，并且可以在X轴方向上具有相同的宽度。
电力线PL可以设置在第一外围列组PCG1和第二外围列组PCG2中的每一个的边界处。设置在第一外围列组PCG1和第二外围列组PCG2中的标准单元可以从电力线PL接收电压。
因为在X轴方向上彼此相邻设置的第一外围列组PCG1和第二外围列组PCG2共享设置在边界处的电力线PL，所以第一外围列组PCG1和第二外围列组PCG2可以具有其中第一外围列组PCG1和第二外围列组PCG2相对于Y轴彼此翻转(左右对称)的布局。此外，第一外围列组PCG1可以具有其中在-X轴方向上相邻的其他外围列组相对于Y轴翻转的布局，并且第二外围列组PCG2可以具有其中在X轴方向上相邻的其他外围列组相对于Y轴翻转的布局。
参考图9，第一外围列组PCG1可以具有与参考图3描述的外围列组PCG相同的布局。第二外围列组PCG2可以具有与其中第一外围列组PCG1相对于Y轴翻转的布局相同的布局。
第二外围列组PCG2可以沿Y轴方向与第二存储器列组MCG2对齐，并且可以在X轴方向上具有相同的宽度。
第二存储器列组MCG2可以包括在X轴方向上彼此顺序相邻布置的第五存储器列21_5至第八存储器列21_8，第二外围列组PCG2可以包括在X轴方向上彼此顺序相邻布置的第六外围列COL6至第十外围列COL10。图9示出了四个存储器列和五个外围列以4∶5的比率彼此对应，但是比率不限于此，并且可以以各种方式来修改。
第五存储器列21_5至第八存储器列21_8中的每一个可以连接到对应的位线(位线BL4至BL7中的一条)和对应的互补位线(互补位线BLB4至BLB7中的一条)。设置在第五存储器列21_5至第八存储器列21_8中的图1的位单元21和设置在第二外围列组PCG2中的标准单元可以通过位线BL4至BL7和互补位线BLB4至BLB7彼此电连接。
在实施例中，第二外围列组PCG2可以包括具有不同高度的列。例如，第六外围列COL6、第七外围列COL7、第九外围列COL9和第十外围列COL10可以具有第一单元高度CH1，设置在第二外围列组PCG2的中心的第八外围列COL8可以具有不同于第一单元高度CH1的第二单元高度CH2。在这种情况下，第一单元高度CH1可以大于第二单元高度CH2。
向设置在第六外围列COL6至第十外围列COL10中的标准单元供应电压的多条电力线，例如第六电力线PL6至第十一电力线PL11，可以分别设置在第六外围列COL6至第十外围列COL10的边界处。第六电力线PL6至第十一电力线PL11可以以沿Y轴方向延伸的导电图案来形成，并且可以沿X轴方向彼此间隔开。例如，电源电压可以被施加到第七电力线PL7、第九电力线PL9和第十一电力线PL11中的每一条，并且电平低于电源电压的地电压可以被施加到第六电力线PL6、第八电力线PL8和第十电力线PL10中的每一条。因为第一外围列组PCG1和第二外围列组PCG2具有其中第一外围列组PCG1和第二外围列组PCG2相对于Y轴彼此翻转的布局，所以第一外围列组PCG1和第二外围列组PCG2可以共享被施加特定电压的第六电力线PL6。
图10和图11是示出根据实施例的半导体器件的布局的图。图10和图11是示出设置在外围区中的标准单元SSTC和MSTC的图。
参考图10，多个标准单元SSTC可以设置在第一外围列COL1至第十外围列COL10中。在实施例中，第一存储器列组MCG1的标准单元SSTC的布置和第二存储器列组MCG2的标准单元SSTC的布置可以相对于Y轴彼此翻转。
多个标准单元SSTC可以由单元边界CB来界定。设置在第一外围列COL1至第十外围列COL10中的多个标准单元SSTC中的每一个可以是设置在一个外围列中的单高度单元。例如，设置在第一外围列COL1中的标准单元SSTC可以具有第一单元高度CH1，设置在第三外围列COL3中的标准单元SSTC可以具有第二单元高度CH2。
参考图11，多个标准单元可以设置在第一外围列COL1至第十外围列COL10中。在实施例中，第一存储器列组MCG1的标准单元的布置和第二存储器列组MCG2的标准单元的布置可以相对于Y轴彼此翻转。
多个标准单元可以包括设置在第一外围列COL1至第十外围列COL10之一中的单高度单元SSTC，以及设置在第一外围列COL1至第十外围列COL10中的至少两个外围列中的多高度单元MSTC。例如，设置在第一外围列COL1中的单高度单元SSTC可以具有第一单元高度CH1，设置在第三外围列COL3中的单高度单元SSTC可以具有第二单元高度CH2。此外，例如，跨第一外围列COL1和第二外围列COL2设置的多高度单元MSTC可以具有通过将第一单元高度CH1和第一单元高度CH1相加获得的高度，并且跨第九外围列COL9和第十外围列COL10设置的多高度单元MSTC可以具有通过将第一单元高度CH1和第一单元高度CH1相加获得的高度。
图10和图11中所示的外围区中的标准单元的布置是为了描述方便的示例，并且根据实施例的半导体器件不限于图10和图11中所示的。不同单元高度的标准单元可以设置在第一外围列COL1至第十外围列COL10中。
在设置在外围区中的标准单元当中，需要相对大的驱动力的标准单元可以设置在具有相对大的单元高度的外围列中。例如，包括在列驱动器(图1的33)的写入驱动器(图1的33-1)和读取驱动器(图1的33-2)中的MUX可以被实现为设置在第一外围列COL1、第二外围列COL2、第四外围列COL4和第五外围列COL5中而不在第三外围列COL3中的单高度单元SSTC、或者可以被实现为多高度单元MSTC。
图12是示出根据实施例的半导体器件的布局的图。图12是示出设置在外围区中的第一金属层M1的图案的图。
参考图12，向包括在外围列组PCG中的第一外围列COL1至第五外围列COL5中设置的标准单元供应电压的多条电力线可以分别设置在第一外围列COL1至第五外围列COL5的边界处。
多条电力线可以包括第一电力线PL1-1至PL1-3、第二电力线PL2、第三电力线PL3、第四电力线PL4、第五电力线PL5-1至PL5-3和第六电力线PL6，并且每条电力线可以以沿Y轴方向延伸的导电图案来形成。
第一电力线PL1-1至PL1-3可以沿Y轴方向顺序设置。第一电源电压VDD1可以被施加到第一电力线PL1-1至PL1-3中的第一电力线PL1-1和PL1-3，且第二电源电压VDD2可以被施加到第一电力线PL1-1至PL1-3中的另一条第一电力线PL1-2。为了在半导体器件在特定模式下操作时去激活图1中的存储器单元块20的图1中的一些位单元21，可能需要不同电平的第一电源电压VDD1和第二电源电压VDD2。
此外，第五电力线PL5-1至PL5-3可以沿Y轴方向顺序设置。第一电源电压VDD1可以被施加到第五电力线PL5-1至PL5-3中的第五电力线PL5-1和PL5-3，且第二电源电压VDD2可以被施加到第五电力线PL5-1至PL5-3中的另一条第五电力线PL5-2。
第一电源电压VDD1可以被施加到第二电力线PL2和第三电力线PL3，且电平低于电源电压的地电压可以被施加到第四电力线PL4和第六电力线PL6。
其上设置有第一金属层M1的图案的多个轨道可以形成在第一外围列COL1至第五外围列COL5中的每一个中。沿Y轴方向延伸的导电图案可以形成在多个轨道中的每一个上。
第一轨道TR1可以形成在第一外围列COL1、第二外围列COL2、第四外围列COL4和第五外围列COL5中的每一个中，第二轨道TR2可以形成在第三外围列COL3中。因为第一外围列COL1、第二外围列COL2、第四外围列COL4和第五外围列COL5中的每一个的第一单元高度CH1大于第三外围列COL3的第二单元高度CH2，所以第一轨道TR1的轨道数量可以大于第二轨道TR2的轨道数量。例如，第一轨道TR1的轨道数量可以是五(5)个，且第二轨道TR2的轨道数量可以是四(4)个，但是实施例不限于此。
图13是示出根据实施例的制造半导体器件IC的方法的流程图。
参考图13，标准单元库D10可以包括关于标准单元的信息，例如功能信息、特性信息和布局信息。标准单元库D10可以包括定义标准单元的布局的数据。该数据可以包括定义执行相同功能并具有不同布局的标准单元的结构的数据。
在操作S10中，可以执行从RTL数据D11生成网表数据D20的逻辑合成操作。例如，半导体设计工具(例如，逻辑合成模块)可以通过参考标准单元库D10执行逻辑合成操作来从以硬件描述语言(HDL)(诸如VHSIC硬件描述语言(VHDL)或Verilog)编写的RTL数据D11生成包括比特流或网表的网表数据D20。标准单元库D10可以包括定义执行相同功能且具有不同布局的标准单元的结构的数据DC，并且标准单元可以参考这样的信息在逻辑合成过程中被包括在半导体器件IC中。
在操作S20中，可以执行从网表数据D20生成布局数据D30的放置和布线(placing&routing，P&R)操作。布局数据D30可以具有诸如GDSII的格式，并且可以包括标准单元和互连的几何信息。
例如，半导体设计工具(例如，P&R模块)可以参考标准单元库D10根据网表数据D20放置多个标准单元。参考该数据，半导体设计工具可以选择由网表D103定义的标准单元的布局之一，并且可以放置标准单元的所选布局。
根据实施例的制造半导体器件IC的方法可以将具有不同高度的标准单元放置在多个不同高度的外围列中，从而根据标准单元中的每一个的性能来优化标准单元的放置。因此，可以优化制造的半导体器件IC的面积和性能。
在操作S20中，可以进一步执行生成互连的操作。互连可以将标准单元的输出引脚电连接到输入引脚，并且可以包括例如至少一个通孔和至少一个导电图案。
在操作S30中，可以执行光学邻近校正(optical proximity correction，OPC)。OPC可以指通过在制造半导体器件IC的半导体工艺中包括的光刻中校正诸如由光的特性引起的折射的失真现象来形成期望形状的图案的操作，并且可以通过将OPC应用于布局数据D30来确定掩模上的图案。在实施例中，可以在操作S30中限制性地修改半导体器件IC的布局，并且在操作S30中限制性地修改半导体器件IC可以被称为设计抛光(designpolishing)，作为用于优化半导体器件IC的结构的后处理。
在操作S40中，可以执行制造掩模的操作。例如，当OPC被应用于布局数据D30时，掩模上的图案可以被定义以形成在多个层上形成的图案，并且可以制造用于形成多个层中的每个层的图案的至少一个掩模(或至少一个光掩模)。
在操作S50中，可以执行制造半导体器件IC的操作。例如，可以通过使用在操作S40中制造的至少一个掩模对多个层进行图案化来制造半导体器件IC。操作S50可以包括操作S51和S52。
在操作S51中，可以执行前段制程(front-end-of-line，FEOL)工艺。FEOL工艺可以指在制造半导体器件IC的工艺中，在基底中形成单个器件，例如晶体管、电容器或电阻器的工艺。例如，FEOL工艺可以包括平坦化和清洁晶片的操作、形成沟槽的操作、形成阱的操作、形成栅极线的操作、形成源级区和漏极区的操作等。
在操作S52中，可以执行后段制程(back-end-of-line，BEOL)工艺。BEOL工艺可以指在制造半导体器件IC的工艺中，将单个器件(例如晶体管、电容器或电阻器)彼此互连的工艺。例如，BEOL工艺可以包括执行栅极、源极和漏极区的硅化的操作、添加电介质的操作、平坦化操作、形成孔的操作、形成金属层的操作、形成通孔的操作、形成钝化层的操作等。此后，半导体器件IC可以封装在半导体封装中，并且可以用作各种应用中的组件。
图14是示出根据实施例的包括存储程序的存储器的计算系统1000的框图。根据实施例的制造半导体器件的方法(例如，图13的制造半导体器件IC的方法)中包括的至少一些操作可以由计算系统1000来执行。
参考图14，计算系统1000可以是诸如台式计算机、工作站或服务器的固定计算系统，或者是诸如膝上型计算机的便携式计算系统。计算系统1000可以包括处理器1100、输入和输出设备1200、网络接口1300、随机访问存储器(RAM)1400、只读存储器(ROM)1500和存储装置1600。处理器1100、输入和输出设备1200、网络接口1300、RAM 1400、ROM 1500和存储装置1600可以通过总线1700彼此通信。
处理器1100可以被称为处理单元，并且可以包括例如能够执行任意指令集的至少一个核心，诸如微处理器、应用处理器(AP)、数字信号处理器(DSP)或图形处理单元(GPU)。例如，处理器1100可以通过总线1700访问存储器，即RAM 1400或ROM 1500，并且可以执行存储在RAM 1400或ROM 1500中的指令。
RAM 1400可以存储用于制造根据实施例的半导体器件的程序1400_1或者程序1400_1的至少一部分。例如，程序1400_1可以包括半导体设计工具，并且可以包括例如逻辑合成工具和P&R工具。
程序1400_1可以使处理器1100执行包括在图13的制造半导体器件IC的方法中的至少一些操作。也就是说，程序1400_1可以包括可以由处理器1100执行的多个指令，并且包括在程序1400_1中的多个指令可以使处理器1100执行包括在图13的制造半导体器件IC的方法中的至少一些操作。
尽管被供应给计算系统1000的电力被阻断，但是存储装置1600不会丢失存储的数据。例如，存储装置1600可以包括非易失性存储器器件或存储介质，诸如磁带、光盘或磁盘。根据实施例，存储装置1600可以存储程序1400_1，并且在处理器1100执行程序1400_1之前，程序1400_1或其至少一部分可以从存储装置1600加载到RAM 1400上。不太可能的是，存储装置1600可以存储以程序语言编写的文件，并且由编译器从文件或其至少一部分生成的程序1400_1可以被加载到RAM 1400上。
存储装置1600可以存储数据库1600_1，并且数据库1600_1可以包括设计半导体器件所需的信息。例如，数据库1600_1可以包括图13的标准单元库D10。此外，存储装置1600可以存储将被处理器1100处理的数据或经处理器1100处理的数据。
输入和输出设备1200可以包括诸如键盘或定点设备的输入设备和诸如显示设备或打印机的输出设备。网络接口1300可以提供对计算系统1000外部的网络的访问。
尽管已经参考本发明构思的一些示例实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体器件，包括：
第一存储器列组，包括其中设置有多个位单元的多个存储器列；以及
第一外围列组，包括其中设置有多个标准单元的多个外围列，
其中，所述多个标准单元被配置为通过多条位线执行从多个位单元读取数据/向多个位单元写入数据的操作，
其中，所述第一存储器列组和所述第一外围列组在列方向上彼此对应，并且
其中，所述多个外围列中的至少一个外围列具有不同于其他外围列的单元高度的单元高度，所述单元高度是在栅极线沿其延伸的行方向上测量的。
2.根据权利要求1所述的半导体器件，其中，包括在第一外围列组中的多个外围列包括具有第一单元高度的多个第一外围列和具有第二单元高度的第二外围列，
其中，所述第一单元高度大于所述第二单元高度，并且
其中，沿行方向形成在多个第一外围列中的有源区的宽度大于沿行方向形成在第二外围列中的有源区的宽度。
3.根据权利要求1所述的半导体器件，其中，包括在第一外围列组中的多个外围列包括具有第一单元高度的多个第一外围列和具有第二单元高度的第二外围列，
其中，所述第一单元高度大于所述第二单元高度，并且
其中，在多个第一外围列中形成的有源区的数量大于在第二外围列中形成的有源区的数量。
4.根据权利要求1所述的半导体器件，其中，包括在第一外围列组中的多个外围列包括具有第一单元高度的多个第一外围列和具有不同于第一单元高度的第二单元高度的第二外围列，并且
其中，所述第二外围列设置在第一外围列组的中心。
5.根据权利要求1所述的半导体器件，其中，包括在第一外围列组中的多个外围列包括具有第一单元高度的多个第一外围列和具有不同于第一单元高度的第二单元高度的第二外围列，并且
其中，所述第二外围列相邻于第一外围列组的边界来设置。
6.根据权利要求1所述的半导体器件，还包括：
第二存储器列组，包括其中设置有多个位单元的多个存储器列；以及
第二外围列组，包括其中设置有多个标准单元的多个外围列，所述多个标准单元被配置为执行从第二存储器列组的多个位单元读取数据/向多个位单元写入数据的操作，
其中，所述第二存储器列组和所述第二外围列组在列方向上彼此对应；
其中，在所述第二外围列组中，所述多个外围列中的至少一个外围列具有不同于其他外围列的单元高度的单元高度，并且
其中，所述第一外围列组和所述第二外围列组在行方向上彼此相邻。
7.根据权利要求6所述的半导体器件，其中，所述第一外围列组和所述第二外围列组具有其中第一外围列组和第二外围列组在列方向上相对于它们之间的轴彼此对称的布局。
8.根据权利要求1所述的半导体器件，还包括：
多条电力线，设置在多个外围列的边界处，并且被配置为向多个标准单元提供电源电压。
9.根据权利要求8所述的半导体器件，其中，所述多条电力线包括设置在边界中的同一边界处的，且不同电平的第一电源电压和第二电源电压被分别施加到其的电力线。
10.根据权利要求8所述的半导体器件，其中，所述多条位线和多条电力线形成在同一金属层上。
11.根据权利要求1所述的半导体器件，其中，所述多个位单元中的每一个包括静态随机访问存储器SRAM单元。
12.一种半导体器件，包括：
单元区，其中形成有包括多个位单元的存储器单元块；以及
外围区，其中形成有被配置为通过连接到存储器单元块的多条位线读取/写入数据的外围电路，
其中，所述外围区包括其中设置有多个标准单元的多个外围列，并且
其中，所述多个外围列中的至少一个外围列具有不同于其他外围列的单元高度的单元高度，所述单元高度是在栅极线沿其延伸的行方向上测量的。
13.根据权利要求12所述的半导体器件，其中，所述单元区包括其中设置有多个位单元的多个存储器列；
其中，所述多个存储器列中的若干个存储器列构成存储器列组，
其中，所述多个外围列中的若干个外围列构成外围列组，
其中，所述存储器列组和所述外围列组在列方向上彼此对齐，并且
其中，所述多个外围列具有不同的单元高度。
14.根据权利要求12所述的半导体器件，其中，所述外围电路包括被配置为通过多条位线从存储器单元块读取数据的读取驱动器，以及被配置为通过多条位线向存储器单元块写入数据的写入驱动器，并且
其中，所述多个标准单元中被配置为实现所述读取驱动器和所述写入驱动器的至少一个标准单元被设置在多个外围列中具有最大单元高度的外围列中。
15.根据权利要求12所述的半导体器件，其中，沿列方向延伸的至少一个有源区在多个外围列中的每一个中形成，
其中，在多个外围列的至少一个外围列中形成的至少一个有源区的数量不同于在多个外围列的至少另一个外围列中形成的至少一个有源区的数量，并且
其中，所述多个外围列中的至少一个外围列和至少另一个外围列具有不同的单元高度。
16.根据权利要求12所述的半导体器件，其中，沿列方向延伸的多个有源区在多个外围列中的每一个中形成，
其中，所述多个外围列包括具有不同单元高度的第一外围列和第二外围列，并且
其中，在行方向上形成在所述第一外围列中的有源区的宽度不同于在行方向上形成在所述第二外围列中的有源区的宽度。
17.一种半导体器件，包括：
单元区，其中设置有存储器列组，所述存储器列组包括其中形成有多个位单元的多个存储器列；以及
外围区，其中设置有外围列组，所述外围列组包括其中形成有电连接到多个位单元的多个标准单元的多个外围列，并且所述外围区在列方向上平行于单元区设置，
其中，所述存储器列组和所述外围列组在列方向上彼此对齐，并且
其中，所述外围列组包括具有不同单元高度的第一外围列和第二外围列，所述单元高度是在栅极线沿其延伸的行方向上测量的。
18.根据权利要求17所述的半导体器件，其中，包括在存储器列组中的存储器列的数量不同于包括在外围列组中的外围列的数量。
19.根据权利要求17所述的半导体器件，其中，所述多个标准单元包括跨多个外围列中的至少两个外围列设置的多高度单元。
20.根据权利要求17所述的半导体器件，其中，所述外围区包括跨越多个外围列中的至少两个形成且包括N型杂质的N阱。
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