KR101979733B1 - 적어도 하나의 핀 트랜지스터를 가지는 셀 및 이를 포함하는 반도체 집적 회로 - Google Patents

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Abstract

본 발명의 기술적 사상에 따른 반도체 집적 회로는 적어도 하나의 핀 트랜지스터를 가지는 적어도 하나의 셀을 포함하고, 적어도 하나의 셀은 제1 방향을 따라 연장되고 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 핀들을 포함하고, 적어도 하나의 셀의 제2 방향의 사이즈는 상기 복수의 핀들의 개수 및 상기 복수의 핀들의 피치를 기초로 하여 결정된다.

Description

적어도 하나의 핀 트랜지스터를 가지는 셀 및 이를 포함하는 반도체 집적 회로{Cell having at least one fin transistor and Semiconductor integrated circuit including the same}
본 발명의 기술적 사상은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는, 핀 트랜지스터를 가지는 셀 및 이를 포함하는 반도체 집적 회로에 관한 것이다.
핀 트랜지스터(fin Field Effect Transistor, finFET) 또는 핀 타입 트랜지스터(fin type transistor)는 기판 상에 돌출된 핀 구조물(fin structure)을 가지는 입체형 트랜지스터이다. 이러한 핀 트랜지스터는 돌출된 핀 구조물의 전면을 모두 채널 영역으로 이용할 수 있기 때문에 채널 길이를 충분히 확보할 수 있다. 따라서, 단 채널 효과(short channel effect)를 방지 또는 최소화할 수 있으며, 이에 따라 종래의 평면형 트랜지스터에서 단 채널 효과에 따른 누설 전류의 발생 및 면적 문제를 개선할 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 핀 트랜지스터를 가지는 셀의 사이즈를 감소시킴으로써 집적도를 향상시킬 수 있는 반도체 집적 회로를 제공하는 데에 있다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 다른 과제는 핀 트랜지스터를 가지는 셀의 사이즈를 감소시킴으로써 집적도를 향상시킬 수 있는 셀을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 반도체 집적 회로는 적어도 하나의 핀(fin) 트랜지스터를 가지는 적어도 하나의 셀을 포함하고, 상기 적어도 하나의 셀은, 제1 방향을 따라 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 핀들을 포함하며, 상기 적어도 하나의 셀의 상기 제2 방향의 사이즈는 상기 복수의 핀들의 개수 및 상기 복수의 핀들의 피치(pitch)를 기초로 하여 결정된다.
일부 실시예들에 있어서, 상기 복수의 핀들의 피치는, 상기 적어도 하나의 셀에 포함된 상기 복수의 핀들의 개수에 관계 없이 일정한 값을 가질 수 있다.
일부 실시예들에 있어서, 상기 복수의 핀들은 복수의 활성 핀들 및 적어도 하나의 더미(dummy) 핀을 포함할 수 있다. 일부 실시예들에 있어서, 상기 복수의 활성 핀들의 너비 및 상기 적어도 하나의 더미 핀의 너비는 실질적으로 동일할 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 셀은, 상기 제1 방향을 따라 연장되고 상기 제2 방향을 따라 서로 평행하게 배치되는 복수의 금속 라인들을 더 포함할 수 있다. 일부 실시예들에 있어서, 상기 복수의 금속 라인들은 상기 복수의 핀들의 상부 층에 배치될 수 있다.
일부 실시예들에 있어서, 상기 복수의 금속 라인들은, 상기 적어도 하나의 셀의 상기 제2 방향의 양단에 각각 배치되는 두 전원 라인들; 및 상기 두 전원 라인들 사이에 배치되는 복수의 배선들을 포함할 수 있다.
일부 실시예들에 있어서, 상기 배선들의 피치는, 상기 적어도 하나의 셀에 포함된 상기 복수의 금속 라인들의 개수에 관계 없이 일정한 값을 가질 수 있다.
일부 실시예들에 있어서, 상기 두 전원 라인들의 너비는, 상기 적어도 하나의 셀의 상기 제2 방향의 사이즈에 따라 가변적인 값을 가질 수 있다.
일부 실시예들에 있어서, 상기 두 전원 라인들의 너비는 상기 복수의 배선들의 너비보다 클 수 있다.
일부 실시예들에 있어서, 상기 두 전원 라인들 중 하나인 제1 전원 라인과 상기 복수의 배선들 중 상기 제1 전원 라인에 인접한 제1 배선 사이의 스페이스는, 상기 복수의 배선들 중 인접한 두 배선들 사이의 스페이스와 실질적으로 동일할 수 있다.
일부 실시예들에 있어서, 상기 복수의 핀들 중 적어도 하나는 상기 적어도 하나의 핀 트랜지스터를 구성할 수 있다.
또한, 본 발명의 기술적 사상에 따른 셀은 적어도 하나의 핀 트랜지스터를 가지고, 제1 방향을 따라 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 핀들을 포함하며, 상기 셀의 상기 제2 방향의 사이즈는 상기 셀에 포함된 상기 복수의 핀들의 개수 및 상기 복수의 핀들의 피치를 기초로 하여 결정된다.
일부 실시예들에 있어서, 상기 복수의 핀들의 피치는, 상기 셀에 포함된 상기 복수의 핀들의 개수에 관계 없이 일정한 값을 가질 수 있다.
일부 실시예들에 있어서, 상기 셀은 상기 제1 방향을 따라 연장되고 상기 제2 방향을 따라 서로 평행하게 배치되는 복수의 금속 라인들을 더 포함하고, 상기 복수의 금속 라인들은, 상기 셀의 상기 제2 방향의 양단에 각각 배치되는 두 전원 라인들; 및 상기 두 전원 라인들 사이에 배치되는 복수의 배선들을 포함하며, 상기 두 전원 라인들의 너비는, 상기 적어도 하나의 셀의 상기 제2 방향의 사이즈에 따라 가변적인 값을 가지고, 상기 배선들의 피치는, 상기 적어도 하나의 셀에 포함된 상기 복수의 금속 라인들의 개수에 관계 없이 일정한 값을 가질 수 있다.
본 발명의 기술적 사상에 따른 핀 트랜지스터를 포함하는 셀 및 이를 포함하는 반도체 집적 회로에서, 셀에 포함된 복수의 핀들의 피치는 복수의 핀들의 개수에 관계 없이 일정한 값을 가지고, 셀의 높이는 복수의 핀들의 개수 및 피치를 기초로 하여 결정된다. 따라서, 서로 다른 라이브러리를 가지는 셀들의 경우에도 복수의 핀들의 피치를 일정하게 적용할 수 있으므로, 반도체 집적 회로의 설계가 용이할 수 있다. 나아가, 서로 다른 라이브러리를 가지는 셀들의 경우에도 일정한 피치를 가지는 복수의 핀들을 제조함으로써, 반도체 집적 회로의 공정도 단순해질 수 있다.
또한, 발명의 기술적 사상에 따른 핀 트랜지스터를 포함하는 셀 및 이를 포함하는 반도체 집적 회로에서, 셀의 높이는 셀에 포함된 복수의 핀들의 개수 및 피치를 기초로 하여 결정된다. 이때, 결정된 셀의 높이는, 셀의 상부에 배치되는 금속 라인들의 개수 및 피치를 기초로 결정되는 경우에 비하여 상대적으로 작다. 이와 같이, 셀의 높이를 감소시킴으로써, 반도체 집적 회로의 집적도를 더욱 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로를 나타내는 레이아웃이다.
도 2는 도 1의 레이아웃을 가지는 반도체 장치의 일 예를 나타내는 사시도이다.
도 3은 도 2의 II-II' 선에 따른 단면도이다.
도 4는 도 1의 레이아웃을 가지는 반도체 장치의 다른 예를 나타내는 사시도이다.
도 5는 도 4의 IV-IV' 선에 따른 단면도이다.
도 6은 8개의 금속 라인들이 상부에 배치되는 반도체 집적 회로의 비교 예를 나타내는 레이아웃이다.
도 7은 본 발명의 일 실시예에 따라, 8개의 금속 라인들이 상부에 배치되는 반도체 집적 회로를 나타내는 레이아웃이다.
도 8은 본 발명의 일 실시예에 따라, 도 7에 도시된 셀을 포함하는 인접한 두 셀들을 포함하는 반도체 집적 회로를 나타내는 레이아웃이다.
도 9는 9개의 금속 라인들이 상부에 배치되는 반도체 집적 회로의 비교 예를 나타내는 레이아웃이다.
도 10은 본 발명의 일 실시예에 따라, 9개의 금속 라인들이 상부에 배치되는 반도체 집적 회로를 나타내는 레이아웃이다.
도 11은 본 발명의 일 실시예에 따라, 도 10에 도시된 셀을 포함하는 인접한 두 셀들을 포함하는 반도체 집적 회로를 나타내는 레이아웃이다.
도 12는 11개의 금속 라인들이 상부에 배치되는 반도체 집적 회로의 비교 예를 나타내는 레이아웃이다.
도 13은 본 발명의 일 실시예에 따라, 11개의 금속 라인들이 상부에 배치되는 반도체 집적 회로를 나타내는 레이아웃이다.
도 14는 본 발명의 일 실시예에 따라, 도 13에 도시된 셀을 포함하는 인접한 두 셀들을 포함하는 반도체 집적 회로를 나타내는 레이아웃이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 집적 회로를 나타내는 레이아웃이다.
도 16은 도 15의 레이아웃을 가지는 반도체 장치의 일 예를 나타내는 사시도이다.
도 17은 도 16의 XVI-XVI' 선에 따른 단면도이다.
도 18은 도 15의 레이아웃을 가지는 반도체 장치의 다른 예를 나타내는 사시도이다.
도 19는 도 18의 XVIII-XVIII' 선에 따른 단면도이다.
도 20은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 메모리 카드를 나타내는 개략도이다.
도 21은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로(100)를 나타내는 레이아웃이다.
도 1을 참조하면, 반도체 집적 회로(100)는 굵은 실선으로 표시된 셀 바운더리(cell boundary)에 의해 한정되는 적어도 하나의 셀(CELL)을 포함할 수 있다. 셀(CELL)은 복수의 활성 핀들(active fins)(110) 및 복수의 더미(dummy) 핀들(120)을 포함하는 복수의 핀들, 복수의 게이트 전극들(130), 복수의 소스/드레인 컨택들(140), 두 입력 단자들(150), 두 입력 콘택들(155), 출력 단자(160) 및 두 전원 라인들(VDD, VSS)을 포함할 수 있다. 도시되지는 않았으나, 셀(CELL)의 상부에는 복수의 전도성 라인들, 예를 들어, 금속 라인들이 더 배치될 수 있다.
본 실시예에서, 셀(CELL)은 표준 셀일 수 있다. 이러한 표준 셀 기반의 레이아웃 설계 기법은, 반복적으로 쓰이는 논리합(OR) 게이트 또는 논리곱(AND) 게이트 등과 같은 소자들을 표준 셀로서 미리 설계하여 컴퓨터 시스템에 저장한 후, 레이아웃 설계 시 표준 셀을 필요한 곳에 배치 및 배선함으로써 레이아웃 설계에 소요되는 시간을 단축할 수 있다.
복수의 활성 핀들(110)은 제1 내지 제4 활성 핀들(111 내지 114)을 포함할 수 있다. 그러나, 하나의 셀(CELL)에 포함된 복수의 활성 핀들(110)의 개수는 4개에 한정되지 않고, 실시예에 따라 다양하게 변경될 수 있다. 일 실시예에서, 하나의 셀(CELL)에 포함된 복수의 활성 핀들(110)의 개수는 4개보다 많을 수 있고, 다른 실시예에서, 하나의 셀(CELL)에 포함된 복수의 활성 핀들(110)의 개수는 4개보다 적을 수도 있다.
제1 내지 제4 활성 핀들(111 내지 114) 중 서로 인접하게 배치되는 활성 핀들은 하나의 핀 트랜지스터를 구성할 수 있다. 이로써, 하나의 핀 트랜지스터를 구성하는 활성 핀들의 개수에 비례하여 핀 트랜지스터에서 채널 너비가 증가할 수 있으므로, 핀 트랜지스터에 흐르는 전류량이 증가할 수 있다. 핀 트랜지스터에서 채널 너비에 대해서는 도 2 내지 도 5를 참조하여 후술하기로 한다.
복수의 더미 핀들(120)은 제1 내지 제4 더미 핀들(121 내지 124)을 포함할 수 있다. 그러나, 하나의 셀(CELL)에 포함된 복수의 더미 핀들(120)의 개수는 4개에 한정되지 않고, 실시예에 따라 다양하게 변경될 수 있다. 일 실시예에서, 하나의 셀(CELL)에 포함된 복수의 더미 핀들(120)의 개수는 4개보다 많을 수 있고, 다른 실시예에서, 하나의 셀(CELL)에 포함된 복수의 더미 핀들(120)의 개수는 4개보다 적을 수도 있다.
제1 및 제2 활성 핀들(111, 112) 및 제1 및 제2 더미 핀들(121, 122)는 제1 한정 층(DL1)에 배치되고, 제3 및 제4 활성 핀들(113, 114) 및 제3 및 제4 더미 핀들(123, 124)는 제2 한정 층(DL2)에 배치될 수 있다. 본 실시예에서, 제1 한정 층(DL1)은 P+ 불순물이 도핑된 PMOS 한정 층이고, 제2 한정 층(DL2)은 N+ 불순물이 도핑된 NMOS 한정 층일 수 있다. 이로써, 제1 한정 층(DL1)에 배치된 제1 및 제2 활성 핀들(111, 112)은 PMOS 핀 트랜지스터를 구성하고, 제2 한정 층(DL2)에 배치된 제3 및 제4 활성 핀들(113, 114)은 NMOS 핀 트랜지스터를 구성할 수 있다.
구체적으로, 제1 및 제2 활성 핀들(111, 112)의 상부에 두 개의 게이트 전극들(130) 및 세 개의 소스/드레인 컨택들(140)이 배치되므로, 제1 및 제2 활성 핀들(111, 112)은 병렬 연결된 두 개의 PMOS 핀 트랜지스터들을 구성할 수 있다. 또한, 제3 및 제4 활성 핀들(113, 114)의 상부에는 두 개의 게이트 전극들(130) 및 두 개의 소스/드레인 컨택들(140)이 배치되므로, 제3 및 제4 활성 핀들(113, 114)은 직렬 연결된 두 개의 NMOS 핀 트랜지스터들을 구성할 수 있다.
본 실시예에서, 제1 내지 제4 활성 핀들(111 내지 114) 및 제1 내지 제4 더미 핀들(121 내지 124)은 제1 방향(예를 들어, X 방향)을 따라 연장되고, 제2 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치될 수 있다. 이때, 제2 방향은 제1 방향에 대해 실질적으로 수직일 수 있다.
제1 내지 제4 활성 핀들(111 내지 114) 각각의 너비(width)는 W1이고, 제1 내지 제4 활성 핀들(111 내지 114) 중 인접한 두 활성 핀들 사이의 스페이스(space)는 S1이며, 이로써, 제1 내지 제4 활성 핀들(111 내지 114)의 피치(pitch)인 P1은 W1 + S1이다. 본 실시예에서, 활성 핀들(110) 각각의 너비(W1), 활성 핀들(110) 중 인접한 두 활성 핀들 사이의 스페이스(S1) 및 활성 핀들(110)의 피치(P1)는, 셀(CELL)에 포함된 활성 핀들(110)의 개수 또는 활성 핀들(110) 및 더미 핀들(120)의 개수에 관계 없이 일정한 값을 가질 수 있다.
제1 내지 제4 더미 핀들(121 내지 124) 각각의 너비는 W2이고, 제1 내지 제4 더미 핀들(121 내지 124) 중 인접한 두 더미 핀들 사이의 스페이스는 S2이며, 이로써, 제1 내지 제4 더미 핀들(121 내지 124)의 피치인 P2은 W2 + S2이다. 본 실시예에서, 더미 핀들(120) 각각의 너비(W2), 더미 핀들(120) 중 인접한 두 더미 핀들 사이의 스페이스(S2) 및 더미 핀들(110)의 피치(P2)는, 셀(CELL)에 포함된 더미 핀들(120)의 개수 또는 활성 핀들(110) 및 더미 핀들(120)의 개수에 관계 없이 일정한 값을 가질 수 있다.
본 실시예에서, 제1 내지 제4 활성 핀들(111 내지 114)의 너비(W1)는 제1 내지 제4 더미 핀들(121 내지 124)의 너비(W2)와 실질적으로 동일할 수 있다. 또한, 제1 내지 제4 활성 핀들(111 내지 114) 중 인접한 두 활성 핀들 사이의 스페이스(S1)은 제1 내지 제4 더미 핀들(121 내지 124) 중 인접한 두 더미 핀들 사이의 스페이스(S2)와 실질적으로 동일할 수 있다. 그러므로, 제1 내지 제4 활성 핀들(111 내지 114)의 피치(P1)는 제1 내지 제4 더미 핀들(121 내지 124)의 피치(P2)와 실질적으로 동일할 수 있다. 따라서, 이하에서는, 제1 내지 제4 활성 핀들(111 내지 114)의 피치(P1)와 제1 내지 제4 더미 핀들(121 내지 124)의 피치(P2)는 모두 P로 표시하기로 한다.
셀(CELL)의 제2 방향(예를 들어, Y 방향)의 사이즈는 H이다. 이하에서는, 셀(CELL)의 제2 방향의 사이즈를 '높이'라고 지칭하기로 한다. 셀(CELL)에 포함된 복수의 핀들(110, 120)의 개수가 N이면, 셀(CELL)의 높이(H)는 복수의 핀들(110, 120)의 개수(N) 및 복수의 핀들(110, 120)의 피치(P)를 기초로 하여 결정될 수 있다. 구체적으로, 셀(CELL)의 높이(H)는 복수의 핀들(110, 120)의 개수(N)와 복수의 핀들(110, 120)의 피치(P)의 곱으로 나타낼 수 있다(즉, H = N * P).
본 실시예에서, 활성 핀들(110)의 개수는 4이고, 더미 핀들(120)의 개수는 4이므로, 복수의 핀들(110, 120)의 개수인 N은 8이다. 이때, 셀(CELL)의 높이(H)는 복수의 핀들(110, 120)의 개수(즉, N = 8)와 복수의 핀들(110, 120)의 피치(P)의 곱인 8 * P로 나타낼 수 있다(즉, H = 8 * P).
이와 같이, 본 실시예에 따르면, 셀(CELL)에 포함된 복수의 핀들(110, 120)의 개수(N)에 관계 없이 복수의 핀들(110, 120)의 피치(P)는 일정한 값을 가지고, 셀(CELL)의 높이(H)는 복수의 핀들(110, 120)의 개수(N) 및 피치(P)를 기초로 하여 결정된다. 따라서, 서로 다른 라이브러리(library)를 가지는 셀들의 경우에도 복수의 핀들(110, 120)의 피치(P)를 일정하게 적용할 수 있으므로, 반도체 집적 회로의 설계가 용이할 수 있다. 나아가, 서로 다른 라이브러리를 가지는 셀들의 경우에도 일정한 피치(P)를 가지는 복수의 핀들(110, 120)을 제조함으로써, 반도체 집적 회로의 공정도 단순해질 수 있다.
또한, 본 실시예에 따르면, 셀(CELL)의 높이(H)는 셀(CELL)에 포함된 복수의 핀들(110, 120)의 개수(N) 및 피치(P)를 기초로 하여 결정된다. 이때, 결정된 셀(CELL)의 높이(H)는, 셀(CELL)의 상부에 배치되는 금속 라인들의 개수 및 피치를 기초로 결정되는 경우에 비하여 상대적으로 작다. 이와 같이, 셀(CELL)의 높이(H)를 감소시킴으로써, 반도체 집적 회로(100)의 집적도를 더욱 향상시킬 수 있다.
도 2는 도 1의 레이아웃을 가지는 반도체 장치의 일 예(100a)를 나타내는 사시도이다.
도 3은 도 2의 II-II' 선에 따른 단면도이다.
도 2 및 도 3을 참조하면, 반도체 장치(100a)는 벌크 형(bulk type) 핀 트랜지스터일 수 있다. 반도체 장치(100a)는 기판(102), 제1 절연층(104), 제2 절연층(106), 제1 및 제2 활성 핀들(111, 112), 제2 및 제3 더미 핀들(122, 123) 및 게이트 전극(130)을 포함할 수 있다.
기판(102)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체(Silicon-On-Insulator, SOI), 실리콘-온-사파이어(Silicon-On-Sapphire), 게르마늄, 실리콘-게르마늄 및 갈륨 비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다.
제1 및 제2 활성 핀들(111, 112) 및 제2 및 제3 더미 핀들(122, 123)은 기판(102)과 연결되게 배치될 수 있다. 일 실시예에서, 제1 및 제2 활성 핀들(111, 112)은 기판(102)에서 수직 부분으로 돌출된 부분을 n+ 또는 p+로 도핑한 활성 영역일 수 있고, 제2 및 제3 더미 핀들(122, 123)은 기판(102)에서 수직 부분으로 돌출된 부분을 도핑하지 않은 영역일 수 있다. 다른 실시예에서, 제1 및 제2 활성 핀들(111, 112) 및 제2 및 제3 더미 핀들(122, 123) 모두 n+ 또는 p+로 도핑한 활성 영역일 수도 있다.
제1 및 제2 활성 핀들(111, 112)의 각각은 너비(W1) 및 높이(Hfin1)를 가질 수 있으며, 이로써, 제1 및 제2 활성 핀들(111, 112)의 각각의 채널 너비(또는, 유효 채널 너비)는 (2*Hfin1 + W1)일 수 있다. 이때, 높이(Hfin1)는 제2 절연층(106)의 상면에서 제1 및 제2 활성 핀들(111, 112) 각각의 상면까지의 높이를 나타낸다. M개의 활성 핀들이 하나의 핀 트랜지스터를 구성하는 경우, 핀 트랜지스터의 채널 너비(또는, 유효 채널 너비)는 (2*Hfin1 + W1) * M일 수 있다. 본 실시예에서, 제1 및 제2 활성 핀들(111, 112)은 하나의 핀 트랜지스터를 구성하므로, 핀 트랜지스터의 채널 너비(또는, 유효 채널 너비)는 (2*Hfin + W1) * 2이다.
제1 및 제2 절연층들(104, 106)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 제1 절연층(104)은 제1 및 제2 활성 핀들(111, 112) 및 제2 및 제3 더미 핀들(122, 123) 상에 배치될 수 있다. 제1 절연층(104)은 제1 및 제2 활성 핀들(111, 112)과 게이트 전극(130) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 제2 절연층(106)은 제1 및 제2 활성 핀들(111, 112) 및 제2 및 제3 더미 핀들(122, 123) 사이의 스페이스에서 소정 높이를 가지도록 배치될 수 있다. 제2 절연층(106)은 제1 및 제2 활성 핀들(111, 112) 및 제2 및 제3 더미 핀들(122, 123) 사이에 배치됨으로써, 소자 분리막으로써 이용될 수 있다.
게이트 전극(130)은 제1 및 제2 절연층들(104, 106)의 상부에 배치될 수 있다. 이로써, 게이트 전극(130)은 제1 및 제2 활성 핀들(111, 112), 제2 및 제3 더미 핀들(122, 123) 및 제2 절연층(106)을 둘러싸는 구조를 가질 수 있다. 다시 말해, 제1 및 제2 활성 핀들(111, 112) 및 제2 및 제3 더미 핀들(122, 123)은 게이트 전극(130)의 내부에 배치되는 구조를 가질 수 있다. 게이트 전극(130)은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.
도 4는 도 1의 레이아웃을 가지는 반도체 장치의 다른 예(100b)를 나타내는 사시도이다.
도 5는 도 4의 IV-IV' 선에 따른 단면도이다.
도 4 및 도 5를 참조하면, 반도체 장치(100b)는 SOI 형 핀 트랜지스터일 수 있다. 반도체 장치(100b)는 기판(102), 제1 절연층(104'), 제2 절연층(106'), 제1 및 제2 활성 핀들(111', 112'), 제2 및 제3 더미 핀들(122', 123'), 및 게이트 전극(130)을 포함할 수 있다. 본 실시예에 따른 반도체 장치(100b)는 도 2 및 도 3에 도시된 반도체 장치(100a)의 변형 실시예이므로, 이하에서는, 반도체 장치(100a)와의 차이점을 중심으로 설명하고, 중복된 부분에 대한 설명은 생략하기로 한다.
제1 절연층(104')은 기판(102) 상에 배치될 수 있다. 제2 절연층(106')은 제1 및 제2 활성 핀들(111', 112') 및 제2 및 제3 더미 핀들(122, 123)과 게이트 전극(130) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 제1 및 제2 활성 핀들(111', 112') 및 제2 및 제3 더미 핀들(122', 123')은 반도체 물질, 예를 들어, 실리콘 또는 도핑된 실리콘 일 수 있다.
게이트 전극(130)은 제2 절연층(106')의 상부에 배치될 수 있다. 이로써, 게이트 전극(130)은 제1 및 제2 활성 핀들(111', 112'), 제2 및 제3 더미 핀들(122', 123') 및 제2 절연층(106')을 둘러싸는 구조를 가질 수 있다. 다시 말해, 제1 및 제2 활성 핀들(111', 112') 및 제2 및 제3 더미 핀들(122', 123')은 게이트 전극(130)의 내부에 배치되는 구조를 가질 수 있다.
도 6은 8개의 금속 라인들이 상부에 배치되는 반도체 집적 회로의 비교 예(100A)를 나타내는 레이아웃이다.
도 6을 참조하면, 반도체 집적 회로(100A)는 굵은 실선으로 표시된 셀 바운더리에 의해 한정되는 적어도 하나의 셀(CELLa)을 포함할 수 있다. 도 6에서는, 편의상 셀(CELLa)에 포함된 복수의 활성 핀들(AF1 내지 AF4) 및 복수의 더미 핀들(DF1 내지 DF4)만을 도시하였다.
셀(CELLa)의 제2 방향(예를 들어, Y 방향)의 사이즈, 즉, 높이(Ha)는 셀(CELLa)의 상부에 배치되는 금속 라인들(미도시)의 개수 및 금속 라인들의 피치를 기초로 하여 결정될 수 있다. 이와 같이, 셀(CELLa)의 높이(Ha)가 상부에 배치되는 금속 라인들의 개수 및 금속 라인들의 피치를 기초로 하여 결정되면, 셀(CELLa)에 포함되는 복수의 활성 핀들(AF1 내지 AF4) 및 복수의 더미 핀들(DF1 내지 DF4)의 개수(Na) 및 피치(Pa)는 셀(CELLa)의 높이(Ha)에 적응적으로 결정된다.
예를 들어, 셀(CELLa)의 상부에 배치되는 금속 라인들이 8개이고, 금속 라인들의 피치가 45인 경우, 셀(CELLa)의 높이(Ha)는 8 * 45 = 360으로 결정된다. 이때, 셀(CELLa)에 포함되는 복수의 활성 핀들(AF1 내지 AF4) 및 복수의 더미 핀들(DF1 내지 DF4)의 피치(Pa)의 최소 값이 40.5인 경우, 셀(CELLa)에 포함되는 활성 핀들(AF1 내지 AF4) 및 더미 핀들(DF1 내지 DF4)의 개수(Na)는 8개로 결정될 수 있다(즉, 40.5 * 8 ≤ 360). 또한, 복수의 활성 핀들(AF1 내지 AF4) 및 복수의 더미 핀들(DF1 내지 DF4)의 피치(Pa)는 45로 결정될 수 있다(즉, Pa = 360 / 8). 이때, 복수의 활성 핀들(AF1 내지 AF4) 및 복수의 더미 핀들(DF1 내지 DF4)의 피치(Pa) 및 셀(CELLa)의 높이(Ha)는 표준화된 값(normalized value)이다. 마찬가지로, 이하에 기재되는 피치, 높이 등에 대한 값들은 모두 표준화된 값이다.
도 7은 본 발명의 일 실시예에 따라, 8개의 금속 라인들이 상부에 배치되는 반도체 집적 회로(100B)를 나타내는 레이아웃이다.
도 7을 참조하면, 반도체 집적 회로(100B)는 굵은 실선으로 표시된 셀 바운더리에 의해 한정되는 적어도 하나의 셀(CELLa')을 포함할 수 있다. 도 7에서는, 편의상 셀(CELLa')에 포함된 복수의 활성 핀들(AF1 내지 AF4) 및 복수의 더미 핀들(DF1 내지 DF4)만을 도시하였다.
본 실시예에서, 셀(CELLa')의 제2 방향(예를 들어, Y 방향)의 사이즈, 즉, 높이(Ha')는 셀(CELLa')에 포함된 복수의 활성 핀들(AF1 내지 AF4) 및 복수의 더미 핀들(DF1 내지 DF4)의 개수(Na) 및 피치(Pa')를 기초로 하여 결정될 수 있다. 이때, 복수의 활성 핀들(AF1 내지 AF4) 및 복수의 더미 핀들(DF1 내지 DF4)의 피치(Pa')는 셀(CELLa')에 포함된 복수의 활성 핀들(AF1 내지 AF4) 및 복수의 더미 핀들(DF1 내지 DF4)의 개수에 관계 없이 일정한 값을 가질 수 있다.
예를 들어, 셀(CELLa')의 상부에 배치되는 금속 라인들이 8개이면, 도 6에 도시된 바와 같이, 복수의 활성 핀들(AF1 내지 AF4) 및 복수의 더미 핀들(DF1 내지 DF4)의 개수(Na)는 8로 결정될 수 있다. 이때, 복수의 활성 핀들(AF1 내지 AF4) 및 복수의 더미 핀들(DF1 내지 DF4)의 피치(Pa')가 40.5인 경우, 셀(CELLa')의 높이(Ha')는 8 * Pa'(즉, 8 * 40.5 = 324)로 결정된다.
이와 같이, 본 실시예에 따르면, 셀(CELLa')의 높이(Ha')는 셀(CELLa')의 상부 층에 포함되는 금속 라인들의 개수 및 피치가 아니라, 셀(CELLa')에 포함된 활성 핀들(AF1 내지 AF4) 및 더미 핀들(DF1 내지 DF4)의 개수(N) 및 피치(Pa')를 기초로 결정될 수 있다. 따라서, 셀(CELLa')의 상부 층에 포함되는 금속 라인들의 개수가 동일한 도 6의 실시예에 비하여 셀(CELLa')의 높이(Ha')가 작을 수 있고, 이에 따라, 반도체 집적 회로(100B)의 집적도를 더욱 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따라, 도 7에 도시된 셀을 포함하는 인접한 두 셀들을 포함하는 반도체 집적 회로(100C)를 나타내는 레이아웃이다.
도 8을 참조하면, 반도체 집적 회로(100C)는 굵은 실선으로 표시된 셀 바운더리에 의해 각각 한정되는, 인접한 제1 및 제2 셀들(CELLa1, CELLa2)을 포함할 수 있다. 이때, 제1 셀(CELLa1) 또는 제2 셀(CELLa2)은 도 7에 도시된 셀(CELLa')에 대응될 수 있다.
제1 셀(CELLa1)은 제1 내지 제4 활성 핀들(AF1 내지 AF4) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)을 포함할 수 있고, 제1 셀(CELLa1)의 상부에는 복수의 금속 라인들(예를 들어, 8개)이 배치될 수 있다. 이때, 복수의 금속 라인들은 제1 방향(예를 들어, X 방향)을 따라 연장되고 제2 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치될 수 있다. 또한, 복수의 금속 라인들은 제1 셀(CELLa1)의 제2 방향의 양단에 각각 배치되는 제1 및 제2 전원 라인들(PL1, PL2) 및 제1 및 제2 전원 라인들(PL1, PL2)의 사이에 배치되는 제1 내지 제6 배선들(ML1 내지 ML6)을 포함할 수 있다.
제1 내지 제6 배선들(ML1 내지 ML6) 각각의 너비는 Wm이고, 제1 내지 제6 배선들(ML1 내지 ML6) 중 인접한 두 배선들 사이의 스페이스는 Sm이며, 이로써, 제1 내지 제6 배선들(ML1 내지 ML6)의 피치인 Pm은 Wm + Sm이다. 본 실시예에서, 제1 내지 제6 배선들(ML1 내지 ML6) 각각의 너비(Wm), 제1 내지 제6 배선들(ML1 내지 ML6) 중 인접한 두 배선들 사이의 스페이스(Sm) 및 제1 내지 제6 배선들(ML1 내지 ML6)의 피치(Pm)는, 제1 셀(CELLa1)에 포함된 배선들의 개수 또는 금속 라인들의 개수에 관계 없이 일정한 값을 가질 수 있다.
제1 전원 라인(PL1)은 제1 셀(CELLa1) 및 그 상부에 인접하게 배치되는 다른 셀(미도시)의 경계에 걸쳐 배치되고, 제2 전원 라인(PL2)은 제1 및 제2 셀들(CELLa1, CELLa2)의 경계에 걸쳐 배치된다. 이때, 제1 및 제2 전원 라인들(PL1, PL2) 각각의 너비(Wp)는 제1 내지 제6 배선들(ML1 내지 ML6)의 너비(Wm)보다 더 클 수 있다.
본 실시예에서, 제1 및 제2 전원 라인들(PL1, PL2) 각각의 너비(Wp)는 제1 셀(CELLa1)의 제2 방향의 사이즈, 즉, 높이(Ha')에 따라 가변적인 값을 가질 수 있다. 구체적으로, 제1 셀(CELLa1)의 높이(Ha')에서, 제1 내지 제6 배선들(ML1 내지 ML6)의 개수 및 피치(Pm)의 곱에 대응되는 사이즈를 제외한 사이즈에 따라 제1 및 제2 전원 라인들(PL1, PL2) 각각의 너비(Wp)가 결정될 수 있다.
한편, 제1 전원 라인(PL1)과 제1 배선(ML1) 사이의 스페이스(Sp)는, 제1 내지 제6 배선들(ML1 내지 ML6) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다. 또한, 제2 전원 라인(PL2)과 제6 배선(ML6) 사이의 스페이스(Sp)는, 제1 내지 제6 배선들(ML1 내지 ML6) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다.
제2 셀(CELLa2)은 제5 내지 제8 활성 핀들(AF5 내지 AF8) 및 제5 내지 제8 더미 핀들(DF5 내지 DF8)을 포함할 수 있고, 제2 셀(CELLa2)의 상부에는 복수의 금속 라인들(예를 들어, 8개)이 배치될 수 있다. 이때, 복수의 금속 라인들은 제1 방향(예를 들어, X 방향)을 따라 연장되고 제2 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치될 수 있다. 또한, 복수의 금속 라인들은 제2 셀(CELLa2)의 제2 방향의 양단에 각각 배치되는 제2 및 제3 전원 라인들(PL2, PL3) 및 제2 및 제3 전원 라인들(PL2, PL3)의 사이에 배치되는 제7 내지 제12 배선들(ML7 내지 ML12)을 포함할 수 있다.
제7 내지 제12 배선들(ML7 내지 ML12) 각각의 너비는 Wm이고, 제7 내지 제12 배선들(ML7 내지 ML12) 중 인접한 두 배선들 사이의 스페이스는 Sm이며, 이로써, 제7 내지 제12 배선들(ML7 내지 ML12)의 피치인 Pm은 Wm + Sm이다. 본 실시예에서, 제7 내지 제12 배선들(ML7 내지 ML12) 각각의 너비(Wm), 제7 내지 제12 배선들(ML7 내지 ML12) 중 인접한 두 배선들 사이의 스페이스(Sm) 및 제7 내지 제12 배선들(ML7 내지 ML12)의 피치(Pm)는, 제2 셀(CELLa2)에 포함된 배선들의 개수 또는 금속 라인들의 개수에 관계 없이 일정한 값을 가질 수 있다.
제2 전원 라인(PL2)은 제1 및 제2 셀들(CELLa1, CELLa2)의 경계에 걸쳐 배치되고, 제3 전원 라인(PL3)은 제2 셀(CELLa2) 및 그 하부에 인접하게 배치되는 다른 셀(미도시)의 경계에 걸쳐 배치된다. 이때, 제2 및 제3 전원 라인들(PL2, PL3) 각각의 너비(Wp)는 제7 내지 제12 배선들(ML7 내지 ML12)의 너비(Wm)보다 더 클 수 있다.
본 실시예에서, 제2 및 제3 전원 라인들(PL2, PL3) 각각의 너비(Wp)는 제2 셀(CELLa2)의 제2 방향의 사이즈, 즉, 높이(Ha')에 따라 가변적인 값을 가질 수 있다. 구체적으로, 제2 셀(CELLa2)의 높이(Ha')에서, 제7 내지 제12 배선들(ML7 내지 ML12)의 개수 및 피치(Pm)의 곱에 대응되는 사이즈를 제외한 사이즈에 따라 제2 및 제3 전원 라인들(PL2, PL3) 각각의 너비(Wp)가 결정될 수 있다.
한편, 제2 전원 라인(PL2)과 제7 배선(ML7) 사이의 스페이스(Sp)는, 제7 내지 제12 배선들(ML7 내지 ML12) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다. 또한, 제3 전원 라인(PL3)과 제12 배선(ML12) 사이의 스페이스(Sp)는, 제7 내지 제12 배선들(ML7 내지 ML12) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다.
이와 같이, 본 실시예에 따르면, 제1 및 제2 셀들(CELLa1, CELLa2) 각각의 높이(Ha')는 복수의 활성 핀들과 복수의 더미 핀들의 개수(Na) 및 피치(Pa')를 기초로 결정되고, 상기 피치(Pa')는 복수의 활성 핀들과 복수의 더미 핀들의 개수(Na)에 관계없이 일정한 값을 가질 수 있다. 또한, 제1 및 제2 셀들(CELLa1, CELLa2) 각각의 상부에 배치되는 배선들의 피치(Pm)는 배선들의 개수에 관계없이 일정한 값을 가질 수 있으며, 전원 라인들의 너비(Wp)는 제1 및 제2 셀들(CELLa1, CELLa2) 각각의 높이(Ha')에 따라 적응적으로 결정할 수 있다.
도 9는 9개의 금속 라인들이 상부에 배치되는 반도체 집적 회로의 비교 예(200A)를 나타내는 레이아웃이다.
도 9를 참조하면, 반도체 집적 회로(200A)는 굵은 실선으로 표시된 셀 바운더리에 의해 한정되는 적어도 하나의 셀(CELLb)을 포함할 수 있다. 도 9에서는, 편의상 셀(CELLb)에 포함된 복수의 활성 핀들(AF1 내지 AF6) 및 복수의 더미 핀들(DF1 내지 DF4)만을 도시하였다.
셀(CELLb)의 제2 방향(예를 들어, Y 방향)의 사이즈, 즉, 높이(Hb)는 셀(CELLb)의 상부에 배치되는 금속 라인들(미도시)의 개수 및 금속 라인들의 피치를 기초로 하여 결정될 수 있다. 이와 같이, 셀(CELLb)의 높이(Hb)가 상부에 배치되는 금속 라인들의 개수 및 금속 라인들의 피치를 기초로 하여 결정되면, 셀(CELLb)에 포함되는 복수의 활성 핀들(AF1 내지 AF6) 및 복수의 더미 핀들(DF1 내지 DF4)의 개수(Nb) 및 피치(Pb)는 셀(CELLb)의 높이(Hb)에 적응적으로 결정된다.
예를 들어, 셀(CELLb)의 상부에 배치되는 금속 라인들이 9개이고, 금속 라인들의 피치가 45인 경우, 셀(CELLb)의 높이(Hb)는 9 * 45 = 405로 결정된다. 이때, 셀(CELLb)에 포함되는 복수의 활성 핀들(AF1 내지 AF6) 및 복수의 더미 핀들(DF1 내지 DF4)의 피치(Pb)의 최소 값이 40.5인 경우, 셀(CELLb)에 포함되는 활성 핀들(AF1 내지 AF6) 및 더미 핀들(DF1 내지 DF4)의 개수(N)는 10개로 결정될 수 있다(즉, 40.5 * 10 ≤ 405). 또한, 복수의 활성 핀들(AF1 내지 AF6) 및 복수의 더미 핀들(DF1 내지 DF4)의 피치(Pb)는 40.5로 결정될 수 있다(즉, Pb = 405 / 10).
도 10은 본 발명의 일 실시예에 따라, 9개의 금속 라인들이 상부에 배치되는 반도체 집적 회로(200B)를 나타내는 레이아웃이다.
도 10을 참조하면, 반도체 집적 회로(200B)는 굵은 실선으로 표시된 셀 바운더리에 의해 한정되는 적어도 하나의 셀(CELLb')을 포함할 수 있다. 도 10에서는, 편의상 셀(CELLb')에 포함된 복수의 활성 핀들(AF1 내지 AF6) 및 복수의 더미 핀들(DF1 내지 DF4)만을 도시하였다.
본 실시예에서, 셀(CELLb')의 제2 방향(예를 들어, Y 방향)의 사이즈, 즉, 높이(Hb')는 셀(CELLb')에 포함된 복수의 활성 핀들(AF1 내지 AF6) 및 복수의 더미 핀들(DF1 내지 DF4)의 개수(Nb) 및 피치(Pb')를 기초로 하여 결정될 수 있다. 이때, 복수의 활성 핀들(AF1 내지 AF6) 및 복수의 더미 핀들(DF1 내지 DF4)의 피치(Pb')는 셀(CELLb')에 포함된 복수의 활성 핀들(AF1 내지 AF6) 및 복수의 더미 핀들(DF1 내지 DF4)의 개수에 관계 없이 일정할 수 있다.
예를 들어, 셀(CELLb')의 상부에 배치되는 금속 라인들이 9개이면, 도 9에 도시된 바와 같이, 복수의 활성 핀들(AF1 내지 AF6) 및 복수의 더미 핀들(DF1 내지 DF4)의 개수(Nb)는 10로 결정될 수 있다. 이때, 복수의 활성 핀들(AF1 내지 AF6) 및 복수의 더미 핀들(DF1 내지 DF4)의 피치(Pb')가 40.5인 경우, 셀(CELLb')의 높이(Hb')는 10 * Pb'(즉, 10 * 40.5 = 405)로 결정된다.
이와 같이, 본 실시예에 따르면, 셀(CELLb')의 높이(Hb')는 셀(CELLb')의 상부 층에 포함되는 금속 라인들의 개수 및 피치가 아니라, 셀(CELLb')에 포함된 활성 핀들(AF1 내지 AF6) 및 더미 핀들(DF1 내지 DF4)의 개수(Nb) 및 피치(Pb')를 기초로 결정될 수 있다.
도 11은 본 발명의 일 실시예에 따라, 도 10에 도시된 셀을 포함하는 인접한 두 셀들을 포함하는 반도체 집적 회로(200C)를 나타내는 레이아웃이다.
도 11을 참조하면, 반도체 집적 회로(200C)는 굵은 실선으로 표시된 셀 바운더리에 의해 각각 한정되는, 인접한 제1 및 제2 셀들(CELLb1, CELLb2)을 포함할 수 있다. 이때, 제1 셀(CELLb1) 또는 제2 셀(CELLb2)은 도 10에 도시된 셀(CELLb')에 대응될 수 있다.
제1 셀(CELLb1)은 제1 내지 제6 활성 핀들(AF1 내지 AF6) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)을 포함할 수 있고, 제1 셀(CELLb1)의 상부에는 복수의 금속 라인들(예를 들어, 9개)이 배치될 수 있다. 이때, 복수의 금속 라인들은 제1 방향(예를 들어, X 방향)을 따라 연장되고 제2 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치될 수 있다. 또한, 복수의 금속 라인들은 제1 셀(CELLb1)의 제2 방향의 양단에 각각 배치되는 제1 및 제2 전원 라인들(PL1, PL2) 및 제1 및 제2 전원 라인들(PL1, PL2)의 사이에 배치되는 제1 내지 제7 배선들(ML1 내지 ML7)을 포함할 수 있다.
제1 내지 제7 배선들(ML1 내지 ML7) 각각의 너비는 Wm이고, 제1 내지 제7 배선들(ML1 내지 ML7) 중 인접한 두 배선들 사이의 스페이스는 Sm이며, 이로써, 제1 내지 제7 배선들(ML1 내지 ML7)의 피치인 Pm은 Wm + Sm이다. 본 실시예에서, 제1 내지 제7 배선들(ML1 내지 ML7) 각각의 너비(Wm), 제1 내지 제7 배선들(ML1 내지 ML7) 중 인접한 두 배선들 사이의 스페이스(Sm) 및 제1 내지 제7 배선들(ML1 내지 ML7)의 피치(Pm)는, 제1 셀(CELLb1)에 포함된 배선들의 개수 또는 금속 라인들의 개수에 관계 없이 일정한 값을 가질 수 있다.
제1 전원 라인(PL1)은 제1 셀(CELLb1) 및 그 상부에 인접하게 배치되는 다른 셀(미도시)의 경계에 걸쳐 배치되고, 제2 전원 라인(PL2)은 제1 및 제2 셀들(CELLb1, CELLb2)의 경계에 걸쳐 배치된다. 이때, 제1 및 제2 전원 라인들(PL1, PL2) 각각의 너비(Wp)는 제1 내지 제7 배선들(ML1 내지 ML7)의 너비(Wm)보다 더 클 수 있다.
본 실시예에서, 제1 및 제2 전원 라인들(PL1, PL2) 각각의 너비(Wp)는 제1 셀(CELLb1)의 제2 방향의 사이즈, 즉, 높이(Hb')에 따라 가변적인 값을 가질 수 있다. 구체적으로, 제1 셀(CELLb1)의 높이(Hb')에서, 제1 내지 제7 배선들(ML1 내지 ML7)의 개수 및 피치(Pm)의 곱에 대응되는 사이즈를 제외한 사이즈에 따라 제1 및 제2 전원 라인들(PL1, PL2) 각각의 너비(Wp)가 결정될 수 있다.
한편, 제1 전원 라인(PL1)과 제1 배선(ML1) 사이의 스페이스(Sp)는, 제1 내지 제7 배선들(ML1 내지 ML7) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다. 또한, 제2 전원 라인(PL2)과 제7 배선(ML7) 사이의 스페이스(Sp)는, 제1 내지 제7 배선들(ML1 내지 ML7) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다.
제2 셀(CELLb2)은 제7 내지 제12 활성 핀들(AF7 내지 AF12) 및 제5 내지 제8 더미 핀들(DF5 내지 DF8)을 포함할 수 있고, 제2 셀(CELLb2)의 상부에는 복수의 금속 라인들(예를 들어, 9개)이 배치될 수 있다. 이때, 복수의 금속 라인들은 제1 방향(예를 들어, X 방향)을 따라 연장되고 제2 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치될 수 있다. 또한, 복수의 금속 라인들은 제2 셀(CELLb2)의 제2 방향의 양단에 각각 배치되는 제2 및 제3 전원 라인들(PL2, PL3) 및 제2 및 제3 전원 라인들(PL2, PL3)의 사이에 배치되는 제8 내지 제14 배선들(ML8 내지 ML14)을 포함할 수 있다.
제8 내지 제14 배선들(ML8 내지 ML14) 각각의 너비는 Wm이고, 제8 내지 제14 배선들(ML8 내지 ML14) 중 인접한 두 배선들 사이의 스페이스는 Sm이며, 이로써, 제8 내지 제14 배선들(ML8 내지 ML14)의 피치인 Pm은 Wm + Sm이다. 본 실시예에서, 제8 내지 제14 배선들(ML8 내지 ML14) 각각의 너비(Wm), 제8 내지 제14 배선들(ML8 내지 ML14) 중 인접한 두 배선들 사이의 스페이스(Sm) 및 제8 내지 제14 배선들(ML8 내지 ML14)의 피치(Pm)는, 제2 셀(CELLb2)에 포함된 배선들의 개수 또는 금속 라인들의 개수에 관계 없이 일정한 값을 가질 수 있다.
제2 전원 라인(PL2)은 제1 및 제2 셀들(CELLb1, CELLb2)의 경계에 걸쳐 배치되고, 제3 전원 라인(PL3)은 제2 셀(CELLb2) 및 그 하부에 인접하게 배치되는 다른 셀(미도시)의 경계에 걸쳐 배치된다. 이때, 제2 및 제3 전원 라인들(PL2, PL3) 각각의 너비(Wp)는 제8 내지 제14 배선들(ML8 내지 ML14)의 너비(Wm)보다 더 클 수 있다.
본 실시예에서, 제2 및 제3 전원 라인들(PL2, PL3) 각각의 너비(Wp)는 제2 셀(CELLb2)의 제2 방향의 사이즈, 즉, 높이(Hb')에 따라 가변적인 값을 가질 수 있다. 구체적으로, 제2 셀(CELLb2)의 높이(Hb')에서, 제8 내지 제14 배선들(ML8 내지 ML14)의 개수 및 피치(Pm)의 곱에 대응되는 사이즈를 제외한 사이즈에 따라 제2 및 제3 전원 라인들(PL2, PL3) 각각의 너비(Wp)가 결정될 수 있다.
한편, 제2 전원 라인(PL2)과 제8 배선(ML8) 사이의 스페이스(Sp)는, 제8 내지 제14 배선들(ML8 내지 ML14) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다. 또한, 제3 전원 라인(PL3)과 제14 배선(ML14) 사이의 스페이스(Sp)는, 제8 내지 제14 배선들(ML8 내지 ML14) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다.
이와 같이, 본 실시예에 따르면, 제1 및 제2 셀들(CELLb1, CELLb2) 각각의 높이(Hb')는 복수의 활성 핀들과 복수의 더미 핀들의 개수(N) 및 피치(Pb')를 기초로 결정되고, 상기 피치(Pb')는 복수의 활성 핀들과 복수의 더미 핀들의 개수(N)에 관계없이 일정한 값을 가질 수 있다. 또한, 제1 및 제2 셀들(CELLb1, CELLb2) 각각의 상부에 배치되는 배선들의 피치(Pm)는 배선들의 개수에 관계없이 일정한 값을 가질 수 있으며, 전원 라인들의 너비(Wp)는 제1 및 제2 셀들(CELLb1, CELLb2) 각각의 높이(Hb')에 따라 적응적으로 결정할 수 있다.
도 12는 11개의 금속 라인들이 상부에 배치되는 반도체 집적 회로의 비교 예(300A)를 나타내는 레이아웃이다.
도 12를 참조하면, 반도체 집적 회로(300A)는 굵은 실선으로 표시된 셀 바운더리에 의해 한정되는 적어도 하나의 셀(CELLc)을 포함할 수 있다. 도 12에서는, 편의상 셀(CELLc)에 포함된 복수의 활성 핀들(AF1 내지 AF8) 및 복수의 더미 핀들(DF1 내지 DF4)만을 도시하였다.
셀(CELLc)의 제2 방향(예를 들어, Y 방향)의 사이즈, 즉, 높이(Hc)는 셀(CELLc)의 상부에 배치되는 금속 라인들(미도시)의 개수 및 금속 라인들의 피치를 기초로 하여 결정될 수 있다. 이와 같이, 셀(CELLc)의 높이(Hc)가 상부에 배치되는 금속 라인들의 개수 및 금속 라인들의 피치를 기초로 하여 결정되면, 셀(CELLc)에 포함되는 복수의 활성 핀들(AF1 내지 AF8) 및 복수의 더미 핀들(DF1 내지 DF4)의 개수(Nc) 및 피치(Pc)는 셀(CELLc)의 높이(Hc)에 적응적으로 결정된다.
예를 들어, 셀(CELLc)의 상부에 배치되는 금속 라인들이 11개이고, 금속 라인들의 피치가 45인 경우, 셀(CELLc)의 높이(Hc)는 11 * 45 = 495로 결정된다. 이때, 셀(CELLc)에 포함되는 복수의 활성 핀들(AF1 내지 AF8) 및 복수의 더미 핀들(DF1 내지 DF4)의 피치(Pc)의 최소 값이 40.5인 경우, 셀(CELLc)에 포함되는 활성 핀들(AF1 내지 AF8) 및 더미 핀들(DF1 내지 DF4)의 개수(Nc)는 12개로 결정될 수 있다(즉, 40.5 * 12 ≤ 495). 또한, 복수의 활성 핀들(AF1 내지 AF8) 및 복수의 더미 핀들(DF1 내지 DF4)의 피치(Pc)는 41.25로 결정될 수 있다(즉, Pc = 495 / 12).
도 13은 본 발명의 일 실시예에 따라, 11개의 금속 라인들이 상부에 배치되는 반도체 집적 회로(300B)를 나타내는 레이아웃이다.
도 13을 참조하면, 반도체 집적 회로(300B)는 굵은 실선으로 표시된 셀 바운더리에 의해 한정되는 적어도 하나의 셀(CELLc')을 포함할 수 있다. 도 13에서는, 편의상 셀(CELLc')에 포함된 복수의 활성 핀들(AF1 내지 AF8) 및 복수의 더미 핀들(DF1 내지 DF4)만을 도시하였다.
본 실시예에서, 셀(CELLc')의 제2 방향(예를 들어, Y 방향)의 사이즈, 즉, 높이(Hc')는 셀(CELLc')에 포함된 복수의 활성 핀들(AF1 내지 AF8) 및 복수의 더미 핀들(DF1 내지 DF4)의 개수(Nc) 및 피치(Pc')를 기초로 하여 결정될 수 있다. 이때, 복수의 활성 핀들(AF1 내지 AF8) 및 복수의 더미 핀들(DF1 내지 DF4)의 피치(Pc')는 셀(CELLc')에 포함된 복수의 활성 핀들(AF1 내지 AF8) 및 복수의 더미 핀들(DF1 내지 DF4)의 개수에 관계 없이 일정할 수 있다.
예를 들어, 셀(CELLc')의 상부에 배치되는 금속 라인들이 11개이면, 도 12에 도시된 바와 같이, 복수의 활성 핀들(AF1 내지 AF8) 및 복수의 더미 핀들(DF1 내지 DF4)의 개수(Nc)는 12로 결정될 수 있다. 이때, 복수의 활성 핀들(AF1 내지 AF8) 및 복수의 더미 핀들(DF1 내지 DF4)의 피치(Pc')가 40.5인 경우, 셀(CELLc')의 높이(Hc')는 12 * Pc'(즉, 12 * 40.5 = 486)로 결정된다.
이와 같이, 본 실시예에 따르면, 셀(CELLc')의 높이(Hc')는 셀(CELLc')의 상부 층에 포함되는 금속 라인들의 개수 및 피치가 아니라, 셀(CELLc')에 포함된 활성 핀들(AF1 내지 AF8) 및 더미 핀들(DF1 내지 DF4)의 개수(Nc) 및 피치(Pc)를 기초로 결정될 수 있다. 따라서, 셀(CELLc')의 상부 층에 포함되는 금속 라인들의 개수가 동일한 도 12의 실시예에 비하여 셀(CELLc')의 높이(Hc')가 작을 수 있고, 이에 따라, 반도체 집적 회로(300B)의 집적도를 더욱 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따라, 도 13에 도시된 셀을 포함하는 인접한 두 셀들을 포함하는 반도체 집적 회로(300C)를 나타내는 레이아웃이다.
도 14를 참조하면, 반도체 집적 회로(300C)는 굵은 실선으로 표시된 셀 바운더리에 의해 각각 한정되는, 인접한 제1 및 제2 셀들(CELLc1, CELLc2)을 포함할 수 있다. 이때, 제1 셀(CELLc1) 또는 제2 셀(CELLc2)은 도 13에 도시된 셀(CELLc')에 대응될 수 있다.
제1 셀(CELLc1)은 제1 내지 제8 활성 핀들(AF1 내지 AF8) 및 제1 내지 제4 더미 핀들(DF1 내지 DF4)을 포함할 수 있고, 제1 셀(CELLc1)의 상부에는 복수의 금속 라인들(예를 들어, 11개)이 배치될 수 있다. 이때, 복수의 금속 라인들은 제1 방향(예를 들어, X 방향)을 따라 연장되고 제2 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치될 수 있다. 또한, 복수의 금속 라인들은 제1 셀(CELLc1)의 제2 방향의 양단에 각각 배치되는 제1 및 제2 전원 라인들(PL1, PL2) 및 제1 및 제2 전원 라인들(PL1, PL2)의 사이에 배치되는 제1 내지 제9 배선들(ML1 내지 ML9)을 포함할 수 있다.
제1 내지 제9 배선들(ML1 내지 ML9) 각각의 너비는 Wm이고, 제1 내지 제9 배선들(ML1 내지 ML9) 중 인접한 두 배선들 사이의 스페이스는 Sm이며, 이로써, 제1 내지 제9 배선들(ML1 내지 ML9)의 피치인 Pm은 Wm + Sm이다. 본 실시예에서, 제1 내지 제9 배선들(ML1 내지 ML9) 각각의 너비(Wm), 제1 내지 제9 배선들(ML1 내지 ML9) 중 인접한 두 배선들 사이의 스페이스(Sm) 및 제1 내지 제9 배선들(ML1 내지 ML9)의 피치(Pm)는, 제1 셀(CELLc1)에 포함된 배선들의 개수 또는 금속 라인들의 개수에 관계 없이 일정한 값을 가질 수 있다.
제1 전원 라인(PL1)은 제1 셀(CELLc1) 및 그 상부에 인접하게 배치되는 다른 셀(미도시)의 경계에 걸쳐 배치되고, 제2 전원 라인(PL2)은 제1 및 제2 셀들(CELLc1, CELLc2)의 경계에 걸쳐 배치된다. 이때, 제1 및 제2 전원 라인들(PL1, PL2) 각각의 너비(Wp)는 제1 내지 제9 배선들(ML1 내지 ML9)의 너비(Wm)보다 더 클 수 있다.
본 실시예에서, 제1 및 제2 전원 라인들(PL1, PL2) 각각의 너비(Wp)는 제1 셀(CELLc1)의 제2 방향의 사이즈, 즉, 높이(Hc')에 따라 가변적인 값을 가질 수 있다. 구체적으로, 제1 셀(CELLc1)의 높이(Hc')에서, 제1 내지 제9 배선들(ML1 내지 ML9)의 개수 및 피치(Pm)의 곱에 대응되는 사이즈를 제외한 사이즈에 따라 제1 및 제2 전원 라인들(PL1, PL2) 각각의 너비(Wp)가 결정될 수 있다.
한편, 제1 전원 라인(PL1)과 제1 배선(ML1) 사이의 스페이스(Sp)는, 제1 내지 제9 배선들(ML1 내지 ML9) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다. 또한, 제2 전원 라인(PL2)과 제9 배선(ML9) 사이의 스페이스(Sp)는, 제1 내지 제9 배선들(ML1 내지 ML9) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다.
제2 셀(CELLc2)은 제9 내지 제16 활성 핀들(AF9 내지 AF16) 및 제5 내지 제8 더미 핀들(DF5 내지 DF8)을 포함할 수 있고, 제2 셀(CELLc2)의 상부에는 복수의 금속 라인들(예를 들어, 11개)이 배치될 수 있다. 이때, 복수의 금속 라인들은 제1 방향(예를 들어, X 방향)을 따라 연장되고 제2 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치될 수 있다. 또한, 복수의 금속 라인들은 제2 셀(CELLc2)의 제2 방향의 양단에 각각 배치되는 제2 및 제3 전원 라인들(PL2, PL3) 및 제2 및 제3 전원 라인들(PL2, PL3)의 사이에 배치되는 제10 내지 제18 배선들(ML10 내지 ML18)을 포함할 수 있다.
제10 내지 제18 배선들(ML10 내지 ML18) 각각의 너비는 Wm이고, 제10 내지 제18 배선들(ML10 내지 ML18) 중 인접한 두 배선들 사이의 스페이스는 Sm이며, 이로써, 제10 내지 제18 배선들(ML10 내지 ML18)의 피치인 Pm은 Wm + Sm이다. 본 실시예에서, 제10 내지 제18 배선들(ML10 내지 ML18) 각각의 너비(Wm), 제10 내지 제18 배선들(ML10 내지 ML18) 중 인접한 두 배선들 사이의 스페이스(Sm) 및 제10 내지 제18 배선들(ML10 내지 ML18)의 피치(Pm)는, 제2 셀(CELLc2)에 포함된 배선들의 개수 또는 금속 라인들의 개수에 관계 없이 일정한 값을 가질 수 있다.
제2 전원 라인(PL2)은 제1 및 제2 셀들(CELLc1, CELLc2)의 경계에 걸쳐 배치되고, 제3 전원 라인(PL3)은 제2 셀(CELLc2) 및 그 하부에 인접하게 배치되는 다른 셀(미도시)의 경계에 걸쳐 배치된다. 이때, 제2 및 제3 전원 라인들(PL2, PL3) 각각의 너비(Wp)는 제10 내지 제18 배선들(ML10 내지 ML18)의 너비(Wm)보다 더 클 수 있다.
본 실시예에서, 제2 및 제3 전원 라인들(PL2, PL3) 각각의 너비(Wp)는 제2 셀(CELLc2)의 제2 방향의 사이즈, 즉, 높이(Hc')에 따라 가변적인 값을 가질 수 있다. 구체적으로, 제2 셀(CELLc2)의 높이(Hc')에서, 제10 내지 제18 배선들(ML10 내지 ML18)의 개수 및 피치(Pm)의 곱에 대응되는 사이즈를 제외한 사이즈에 따라 제2 및 제3 전원 라인들(PL2, PL3) 각각의 너비(Wp)가 결정될 수 있다.
한편, 제2 전원 라인(PL2)과 제10 배선(ML10) 사이의 스페이스(Sp)는, 제10 내지 제18 배선들(ML10 내지 ML18) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다. 또한, 제3 전원 라인(PL3)과 제18 배선(ML18) 사이의 스페이스(Sp)는, 제10 내지 제18 배선들(ML10 내지 ML18) 중 인접한 두 배선들 사이의 스페이스(Sm)와 실질적으로 동일할 수 있다.
이와 같이, 본 실시예에 따르면, 제1 및 제2 셀들(CELLc1, CELLc2) 각각의 높이(Hc')는 복수의 활성 핀들과 복수의 더미 핀들의 개수(Nc) 및 피치(Pc')를 기초로 결정되고, 상기 피치(Pc')는 복수의 활성 핀들과 복수의 더미 핀들의 개수(Nc)에 관계없이 일정한 값을 가질 수 있다. 또한, 제1 및 제2 셀들(CELLc1, CELLc2) 각각의 상부에 배치되는 배선들의 피치(Pm)는 배선들의 개수에 관계없이 일정한 값을 가질 수 있으며, 전원 라인들의 너비(Wp)는 제1 및 제2 셀들(CELLc1, CELLc2) 각각의 높이(Hc')에 따라 적응적으로 결정할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 반도체 집적 회로를 나타내는 레이아웃이다.
도 15를 참조하면, 반도체 집적 회로(400)는 굵은 실선으로 표시된 셀 바운더리에 의해 한정되는 적어도 하나의 셀(CELL')을 포함할 수 있다. 셀(CELL')은 복수의 활성 핀들(410) 및 복수의 더미 핀들(420)을 포함하는 복수의 핀들, 복수의 게이트 전극들(430), 복수의 소스/드레인 컨택들(440), 두 입력 단자들(450), 두 입력 콘택들(455), 출력 단자(460) 및 두 전원 라인들(VDD, VSS)을 포함할 수 있다. 도시되지는 않았으나, 셀(CELL')의 상부에는 복수의 전도성 라인들, 예를 들어, 금속 라인들이 더 배치될 수 있다.
복수의 활성 핀들(410)은 제1 내지 제6 활성 핀들(411 내지 416)을 포함할 수 있다. 그러나, 하나의 셀(CELL')에 포함된 복수의 활성 핀들(410)의 개수는 6개에 한정되지 않고, 실시예에 따라 다양하게 변경될 수 있다. 일 실시예에서, 하나의 셀(CELL')에 포함된 복수의 활성 핀들(410)의 개수는 6개보다 많을 수 있고, 다른 실시예에서, 하나의 셀(CELL')에 포함된 복수의 활성 핀들(410)의 개수는 6개보다 적을 수도 있다.
본 실시예에서, 하나의 활성 핀(410)이 단일 핀 트랜지스터를 구성할 수도 있고, 복수의 활성 핀들(410)이 하나의 핀 트랜지스터를 구성할 수도 있다. 이때, 제1 내지 제6 활성 핀들(411 내지 416)의 제1 방향(예를 들어, X 방향)의 사이즈는 서로 다를 수 있다. 구체적으로, 제1, 제2, 제5 및 제6 활성 핀들(411, 412, 415, 416)의 제1 방향의 사이즈는 제3 및 제4 활성 핀들(413, 414)의 제1 방향의 사이즈보다 작을 수 있다. 이로써, 제1 내지 제3 활성 핀들(411 내지 413)은 하나의 트랜지스터를 구성할 수 있고, 제3 활성 핀(413)도 하나의 트랜지스터를 구성할 수 있다. 마찬가지로, 제4 내지 제6 활성 핀들(414 내지 416)은 하나의 트랜지스터를 구성할 수 있고, 제4 활성 핀(414)도 하나의 트랜지스터를 구성할 수 있다.
복수의 더미 핀들(420)은 제1 내지 제4 더미 핀들(421 내지 424)을 포함할 수 있다. 그러나, 하나의 셀(CELL')에 포함된 복수의 더미 핀들(420)의 개수는 4개에 한정되지 않고, 실시예에 따라 다양하게 변경될 수 있다. 일 실시예에서, 하나의 셀(CELL')에 포함된 복수의 더미 핀들(420)의 개수는 4개보다 많을 수 있고, 다른 실시예에서, 하나의 셀(CELL')에 포함된 복수의 더미 핀들(420)의 개수는 4개보다 적을 수도 있다.
제1 내지 제3 활성 핀들(411 내지 413) 및 제1 및 제2 더미 핀들(421, 422)는 제1 한정 층(DL1)에 배치되고, 제4 내지 제6 활성 핀들(414 내지 416) 및 제3 및 제4 더미 핀들(423, 424)는 제2 한정 층(DL2)에 배치될 수 있다. 본 실시예에서, 제1 한정 층(DL1)은 P+ 불순물이 도핑된 PMOS 한정 층이고, 제2 한정 층(DL2)은 N+ 불순물이 도핑된 NMOS 한정 층일 수 있다. 이로써, 제1 한정 층(DL1)에 배치된 제1 내지 제2 활성 핀들(411 내지 413)은 PMOS 핀 트랜지스터를 구성하고, 제2 한정 층(DL2)에 배치된 제4 내지 제6 활성 핀들(414 내지 416)은 NMOS 핀 트랜지스터를 구성할 수 있다. 이때, 제3 및 제4 활성 핀들(413, 414)은 각각 단일 핀 트랜지스터를 구성할 수 있다.
본 실시예에서, 제1 내지 제6 활성 핀들(411 내지 416) 및 제1 내지 제4 더미 핀들(421 내지 424)은 제1 방향(예를 들어, X 방향)을 따라 연장되고, 제2 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치될 수 있다. 이때, 제2 방향은 제1 방향에 대해 실질적으로 수직일 수 있다.
제1 내지 제6 활성 핀들(411 내지 416) 각각의 너비는 W1이고, 제1 내지 제6 활성 핀들(411 내지 416) 중 인접한 두 활성 핀들 사이의 스페이스는 S1이며, 이로써, 제1 내지 제6 활성 핀들(411 내지 416)의 피치인 P1은 W1 + S1이다. 본 실시예에서, 활성 핀들(410) 각각의 너비(W1), 활성 핀들(410) 중 인접한 두 활성 핀들 사이의 스페이스(S1) 및 활성 핀들(410)의 피치(P1)는, 셀(CELL')에 포함된 활성 핀들(410)의 개수 또는 활성 핀들(410) 및 더미 핀들(420)의 개수에 관계 없이 일정한 값을 가질 수 있다.
제1 내지 제4 더미 핀들(421 내지 424) 각각의 너비는 W2이고, 제1 내지 제4 더미 핀들(421 내지 424) 중 인접한 두 더미 핀들 사이의 스페이스는 S2이며, 이로써, 제1 내지 제4 더미 핀들(421 내지 424)의 피치인 P2은 W2 + S2이다. 본 실시예에서, 더미 핀들(420) 각각의 너비(W2), 더미 핀들(420) 중 인접한 두 더미 핀들 사이의 스페이스(S2) 및 더미 핀들(410)의 피치(P2)는, 셀(CELL')에 포함된 더미 핀들(420)의 개수 또는 활성 핀들(410) 및 더미 핀들(420)의 개수에 관계 없이 일정한 값을 가질 수 있다.
본 실시예에서, 제1 내지 제6 활성 핀들(411 내지 416)의 너비(W1)는 제1 내지 제4 더미 핀들(421 내지 424)의 너비(W2)와 실질적으로 동일할 수 있다. 또한, 제1 내지 제6 활성 핀들(411 내지 416) 중 인접한 두 활성 핀들 사이의 스페이스(S1)은 제1 내지 제4 더미 핀들(421 내지 424) 중 인접한 두 더미 핀들 사이의 스페이스(S2)와 실질적으로 동일할 수 있다. 그러므로, 제1 내지 제6 활성 핀들(411 내지 416)의 피치(P1)는 제1 내지 제4 더미 핀들(421 내지 424)의 피치(P2)와 실질적으로 동일할 수 있다. 따라서, 이하에서는, 제1 내지 제6 활성 핀들(411 내지 416)의 피치(P1)와 제1 내지 제4 더미 핀들(421 내지 424)의 피치(P2)는 모두 P로 표시하기로 한다.
셀(CELL')의 제2 방향(예를 들어, Y 방향)의 사이즈, 즉, 높이는 H'이다. 셀(CELL')에 포함된 복수의 핀들(410, 420)의 개수가 N이면, 셀(CELL')의 높이(H')는 복수의 핀들(410, 420)의 개수(N) 및 복수의 핀들(410, 420)의 피치(P)를 기초로 하여 결정될 수 있다. 구체적으로, 셀(CELL')의 높이(H')는 복수의 핀들(410, 420)의 개수(N)와 복수의 핀들(410, 420)의 피치(P)의 곱으로 나타낼 수 있다(즉, H' = N * P).
본 실시예에서, 활성 핀들(410)의 개수는 6이고, 더미 핀들(420)의 개수는 4이므로, 복수의 핀들(410, 420)의 개수인 N은 10이다. 이때, 셀(CELL')의 높이(H')는 복수의 핀들(410, 420)의 개수(즉, N = 8)와 복수의 핀들(410, 420)의 피치(P)의 곱인 10 * P로 나타낼 수 있다(즉, H' = 10 * P).
이와 같이, 본 실시예에 따르면, 셀(CELL')에 포함된 복수의 핀들(410, 420)의 개수(N)에 관계 없이 복수의 핀들(410, 420)의 피치(P)는 일정한 값을 가지고, 셀(CELL')의 높이(H')는 복수의 핀들(410, 420)의 개수(N) 및 피치(P)를 기초로 하여 결정된다. 따라서, 서로 다른 라이브러리를 가지는 셀들의 경우에도 복수의 핀들(410, 420)의 피치(P)를 일정하게 적용할 수 있으므로, 반도체 집적 회로의 설계가 용이할 수 있다. 나아가, 서로 다른 라이브러리를 가지는 셀들의 경우에도 일정한 피치(P)를 가지는 복수의 핀들(410, 420)을 제조함으로써, 반도체 집적 회로의 공정도 단순해질 수 있다.
또한, 본 실시예에 따르면, 셀(CELL')의 높이(H')는 셀(CELL')에 포함된 복수의 핀들(410, 420)의 개수(N) 및 피치(P)를 기초로 하여 결정된다. 이때, 결정된 셀(CELL')의 높이(H')는, 셀(CELL')의 상부에 배치되는 금속 라인들의 개수 및 피치를 기초로 결정되는 경우에 비하여 상대적으로 작다. 이와 같이, 셀(CELL')의 높이(H')를 감소시킴으로써, 반도체 집적 회로(400)의 집적도를 더욱 향상시킬 수 있다.
도 16은 도 15의 레이아웃을 가지는 반도체 장치의 일 예를 나타내는 사시도이다.
도 17은 도 16의 XVI-XVI' 선에 따른 단면도이다.
도 16 및 도 17을 참조하면, 반도체 장치(400a)는 벌크형 핀 트랜지스터일 수 있다. 반도체 장치(400a)는 기판(402), 제1 절연층(404), 제2 절연층(406), 제3 활성 핀(413), 복수의 더미 핀들(422, 423) 및 게이트 전극(430)을 포함할 수 있다. 본 실시예에 따른 반도체 장치(200a)는 하나의 제3 활성 핀(413)이 하나의 핀 트랜지스터를 구성할 수 있다.
기판(402)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체, 실리콘-온-사파이어, 게르마늄, 실리콘-게르마늄 및 갈륨 비소 중 어느 하나를 포함할 수 있다.
제3 활성 핀(413) 및 복수의 더미 핀들(422, 423)은 기판(402)과 연결되게 배치될 수 있다. 일 실시예에서, 제3 활성 핀(413)은 기판(402)에서 수직 부분으로 돌출된 부분을 n+ 또는 p+로 도핑한 활성 영역일 수 있고, 복수의 더미 핀들(422, 423)은 기판(402)에서 수직 부분으로 돌출된 부분을 도핑되지 않은 영역일 수 있다. 다른 실시예에서, 제3 활성 핀(413) 및 복수의 더미 핀들(422, 423) 모두 n+ 또는 p+로 도핑한 활성 영역일 수도 있다.
제3 활성 핀(413)은 너비(W1) 및 높이(Hfin2)를 가질 수 있으며, 이로써, 제3 활성 핀(413)의 채널 너비(또는, 유효 채널 너비)는 (2*Hfin2 + W1)일 수 있다. 이때, 높이(Hfin2)는 제2 절연층(406)의 상면에서 제3 활성 핀(413)의 상면까지의 높이를 나타낸다. 본 실시예에서, 제3 활성 핀(413)은 단일 핀 트랜지스터들을 구성하므로, 핀 트랜지스터의 채널 너비는 (2*Hfin2 + W1)일 수 있다.
제1 및 제2 절연층들(404, 406)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 제1 절연층(404)은 제3 활성 핀(413) 및 복수의 더미 핀들(422, 423) 상에 배치될 수 있다. 제1 절연층(404)은 제3 활성 핀(413)과 게이트 전극(430) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 제2 절연층(406)은 제3 활성 핀(413) 및 복수의 더미 핀들(422, 423) 사이의 스페이스에서 소정 높이를 가지도록 배치될 수 있다. 제2 절연층(406)은 제3 활성 핀(413) 및 복수의 더미 핀들(422, 423) 사이에 배치됨으로써, 소자 분리막으로써 이용될 수 있다.
게이트 전극(430)은 제3 활성 핀(413) 및 대응되는 제1 절연층(404)의 상부에 배치될 수 있다. 이로써, 게이트 전극(430)은 제3 활성 핀(413) 및 제1 절연층(404)을 둘러싸는 구조를 가질 수 있다. 다시 말해, 제3 활성 핀(413)은 게이트 전극(430)의 내부에 배치되는 구조를 가질 수 있다. 게이트 전극(430)은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.
도 18은 도 15의 레이아웃을 가지는 반도체 장치의 다른 예를 나타내는 사시도이다.
도 19는 도 18의 XVIII-XVIII' 선에 따른 단면도이다.
도 18 및 도 19를 참조하면, 반도체 장치(400b)는 SOI 형 핀 트랜지스터일 수 있다. 반도체 장치(400b)는 기판(402), 제1 절연층(404'), 제2 절연층(406'), 제3 활성 핀(413'), 복수의 더미 핀들(422', 423') 및 게이트 전극(430)을 포함할 수 있다. 본 실시예에 따른 반도체 장치(400b)는 도 16 및 도 17에 도시된 반도체 장치(400a)의 변형 실시예이므로, 이하에서는, 반도체 장치(400a)와의 차이점을 중심으로 설명하고, 중복된 부분에 대한 설명은 생략하기로 한다.
제2 절연층(406')은 제3 활성 핀(413')과 게이트 전극(430) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다.
제3 활성 핀(413') 및 복수의 더미 핀들(422', 423')은 반도체 물질, 예를 들어, 실리콘 또는 도핑된 실리콘 일 수 있다. 제3 활성 핀(413')은 너비(W1) 및 높이(Hfin2)를 가질 수 있으며, 이로써, 제3 활성 핀(413')의 채널 너비는 (2*Hfin2 + W1)일 수 있다. 이때, 높이(Hfin2)는 제1 절연층(404')의 상면에서 제3 활성 핀(413')의 상면까지의 높이를 나타낸다.
게이트 전극(430)은 제3 활성 핀(413') 및 대응되는 제2 절연층(406')의 상부에 배치될 수 있다. 이로써, 게이트 전극(430)은 제3 활성 핀(413') 및 제2 절연층(406')을 둘러싸는 구조를 가질 수 있다. 다시 말해, 제3 활성 핀(413')은 게이트 전극(430)의 내부에 배치되는 구조를 가질 수 있다.
도 20은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 메모리 카드를 나타내는 개략도이다.
도 20을 참조하면, 메모리 카드(1000)는 제어기(1100)와 메모리(1200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(1100)에서 명령을 내리면, 메모리(1200)는 데이터를 전송할 수 있다.
제어기(1100) 및 메모리(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적 회로를 포함할 수 있다. 구체적으로, 제어기(1100) 및 메모리(1200)에 포함된 복수의 반도체 소자들 중 적어도 하나의 반도체 소자에서, 반도체 소자 또는 반도체 소자에 포함된 핀 트랜지스터의 특성 변화를 기초로 핀 트랜지스터를 구성하는 복수의 핀들 중 적어도 하나의 핀의 너비가 변경될 수 있다. 더욱 상세하게는, 적어도 하나의 핀은 해당 핀을 표시하는 표시 레이어를 이용하여 생성된 신규 라이브러리에 따라 그 너비가 변경될 수 있다. 특히, 제어기(1100) 및 메모리(1200)는, 앞에서 설명한 본 발명의 실시예들에 따른 반도체 소자들, 예를 들어, 핀 트랜지스터들을 포함할 수 있다.
메모리 카드(1000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 21은 본 발명의 일 실시예에 따른 반도체 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 개략도이다.
도 21을 참조하면, 컴퓨팅 시스템(2000)은 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)를 포함할 수 있다. 한편, 도 28에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
이와 같이, 컴퓨팅 시스템(2000)에 포함된 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)는, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 집적 회로를 포함할 수 있다. 구체적으로, 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)에 포함된 복수의 반도체 소자들 중 적어도 하나의 반도체 소자에서, 반도체 소자 또는 반도체 소자에 포함된 핀 트랜지스터의 특성 변화를 기초로 핀 트랜지스터를 구성하는 복수의 핀들 중 적어도 하나의 핀의 너비가 변경될 수 있다. 더욱 상세하게는, 적어도 하나의 핀은 해당 핀을 표시하는 표시 레이어를 이용하여 생성된 신규 라이브러리에 따라 그 너비가 변경될 수 있다. 특히, 컴퓨팅 시스템(2000)에 포함된 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)는, 앞에서 설명한 본 발명의 실시예들에 따른 반도체 소자들, 예를 들어, 핀 트랜지스터들을 포함할 수 있다.
프로세서(2100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(2100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 메모리 장치(2200), 스토리지 장치(2300) 및 입출력 장치(2500)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(2100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(2200)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(2200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 스토리지 장치(2300)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(2500)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2400)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
상술한 본 발명의 실시예들에 따른 반도체 집적 회로는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 반도체 집적 회로의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 100A 내지 100C, 200A 내지 200C, 300A 내지 300C, 400: 반도체 집적 회로
CELL, CELL', CELLa, CELLb, CELLc: 셀
110, 410: 활성 핀
120, 420: 더미 핀
130, 430: 게이트 전극
140, 440: 소스/드레인 컨택
150, 450: 입력 단자
155, 455: 입력 콘택
160, 460: 출력 단자

Claims (10)

  1. 적어도 하나의 핀(fin) 트랜지스터를 가지는 적어도 하나의 셀을 포함하는 반도체 집적 회로로서,
    상기 적어도 하나의 셀은, 제1 방향을 따라 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 핀들; 및
    상기 제1 방향을 따라 연장되고 상기 제2 방향을 따라 서로 평행하게 배치되는 복수의 금속 라인들을 포함하고,
    상기 적어도 하나의 셀의 상기 제2 방향의 사이즈는 상기 복수의 핀들의 개수 및 상기 복수의 핀들의 피치(pitch)에 대응하며,
    상기 복수의 금속 라인들은,
    상기 적어도 하나의 셀의 상기 제2 방향의 양단에 각각 배치되는 두 전원 라인들; 및
    상기 두 전원 라인들 사이에 배치되는 복수의 배선들을 포함하고,
    상기 복수의 핀들은 복수의 활성 핀들 및 복수의 더미 핀들을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 복수의 핀들의 피치는, 상기 적어도 하나의 셀에 포함된 상기 복수의 핀들의 개수에 관계 없이 일정한 값을 가지는 것을 특징으로 하는 반도체 집적 회로.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 배선들의 피치는, 상기 적어도 하나의 셀에 포함된 상기 복수의 금속 라인들의 개수에 관계 없이 일정한 값을 가지는 것을 특징으로 하는 반도체 집적 회로.
  7. 제1항에 있어서,
    상기 두 전원 라인들의 너비는, 상기 적어도 하나의 셀의 상기 제2 방향의 사이즈에 따라 가변적인 값을 가지는 것을 특징으로 하는 반도체 집적 회로.
  8. 제1항에 있어서,
    상기 두 전원 라인들의 너비는 상기 복수의 배선들의 너비보다 큰 것을 특징으로 하는 반도체 집적 회로.
  9. 적어도 하나의 핀 트랜지스터를 가지는 셀로서,
    제1 방향을 따라 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 핀들; 및
    상기 제1 방향을 따라 연장되고 상기 제2 방향을 따라 서로 평행하게 배치되는 복수의 금속 라인들을 포함하고,
    상기 셀의 상기 제2 방향의 사이즈는 상기 셀에 포함된 상기 복수의 핀들의 개수 및 상기 복수의 핀들의 피치에 대응하며,
    상기 복수의 금속 라인들은,
    상기 적어도 하나의 셀의 상기 제2 방향의 양단에 각각 배치되는 두 전원 라인들; 및
    상기 두 전원 라인들 사이에 배치되는 복수의 배선들을 포함하고,
    상기 복수의 핀들은 복수의 활성 핀들 및 복수의 더미 핀들을 포함하는 것을 특징으로 하는 셀.
  10. 제9항에 있어서,
    상기 복수의 핀들의 피치는, 상기 셀에 포함된 상기 복수의 핀들의 개수에 관계 없이 일정한 값을 가지는 것을 특징으로 하는 셀.
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