TW202320231A - 包括標準胞元的積體電路及其製造方法 - Google Patents

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徐在禹
兪炫圭
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Abstract

本發明提供一種包含配置在多個列上方的標準胞元的積體電路及製造積體電路的方法。標準胞元可包含：多個功能胞元，各自實施為邏輯電路；以及多個填充胞元，包含至少一個第一填充胞元及至少一個第二填充胞元，所述至少一個第一填充胞元及至少一個第二填充胞元各自包含後段製程（BEOL）圖案、中段製程（MOL）圖案以及前段製程（FEOL）圖案當中的至少一個圖案，且其中至少一個第一填充胞元及至少一個第二填充胞元具有彼此相同的大小，且至少一個第一填充胞元的至少一個圖案中的一者的密度不同於至少一個第二填充胞元的至少一個圖案中的一者的密度。

Description

包括標準胞元的積體電路及其製造方法
相關申請案的交叉參考
本申請案基於且主張2021年8月6日在韓國智慧財產局申請的韓國專利申請案第10-2021-0104206號的優先權，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
本揭露的實施例是關於一種積體電路，且更特定而言，是關於一種包含標準胞元的積體電路及製造所述積體電路的方法。
積體電路可基於標準胞元而設計。具體而言，積體電路的佈局可藉由根據界定積體電路的資料置放標準胞元且對所配置的標準胞元進行佈線來產生。隨著半導體製造製程微型化，標準胞元中的圖案的大小可減小，且積體電路的設計可變得更複雜。然而，隨著積體電路的設計變得更複雜，圖案的密度可能不均勻，且此可能在製程中引起問題。
根據本揭露的實施例，提供一種包含標準胞元的積體電路，且提供一種考慮包含於標準胞元中的圖案的密度來製造積體電路的方法。
根據實施例，提供一種包含配置在多個列上方的標準胞元的積體電路。標準胞元包含：多個功能胞元，各自實施為邏輯電路；以及多個填充胞元，包含至少一個第一填充胞元及至少一個第二填充胞元，所述至少一個第一填充胞元及至少一個第二填充胞元各自包含後段製程（back end of line；BEOL）圖案、中段製程（middle of line；MOL）圖案以及前段製程（front end of line；FEOL）圖案當中的至少一個圖案，且其中至少一個第一填充胞元及至少一個第二填充胞元具有彼此相同的大小，且至少一個第一填充胞元的至少一個圖案中的一者的密度不同於至少一個第二填充胞元的至少一個圖案中的一者的密度。
根據實施例，提供一種製造積體電路的方法。方法包含：藉由參考包含關於標準胞元的資訊的標準胞元庫配置標準胞元，且對所配置的標準胞元進行佈線；配置多個填充胞元當中的所選擇的類型的填充胞元以調整形成於標準胞元中的至少一者上的圖案的密度；以及基於所配置的包含填充胞元的標準胞元產生佈局資料，其中所述標準胞元庫包含界定多個填充胞元的資料，其中多個填充胞元包含第一填充胞元及第二填充胞元，所述第一填充胞元及第二填充胞元各自包含後段製程（BEOL）圖案、中段製程（MOL）圖案以及前段製程（FEOL）圖案當中的至少一個圖案，且其中第一填充胞元的至少一個圖案中的一者的密度不同於第二填充胞元的至少一個圖案中的一者的密度。
根據實施例，提供一種包含配置在多個列上方的標準胞元的積體電路。積體電路包含：多個功能胞元，各自實施為邏輯電路；以及多個填充胞元，包含至少一個密度補充填充胞元，所述至少一個密度補充填充胞元包含後段製程（BEOL）圖案、中段製程（MOL）圖案以及前段製程（FEOL）圖案當中的至少一個圖案，其中至少一個密度補充填充胞元經組態以滿足積體電路中的至少一個圖案中的任一者的密度規則。
為便於說明，附於本說明書的圖式可能並不符合比例，且元件可放大或縮小。
圖1為示意性地示出根據本揭露的實施例的設計積體電路的方法的流程圖。
參考圖1，標準胞元庫D10可包含關於標準胞元的資訊，例如功能資訊、特徵資訊、佈局資訊以及類似者。標準胞元為包含於積體電路中的佈局的單元，且積體電路可包含多個不同標準胞元。舉例而言，積體電路可包含功能胞元及填充胞元。功能胞元可為其中形成有對應於功能胞元的邏輯元件（例如，反相器、正反器、邏輯閘極等）的標準胞元。填充胞元可鄰近於功能胞元而配置，以提供用於對提供至功能胞元或自功能胞元輸出的信號進行佈線的空間。另外，填充胞元可為用於在配置功能胞元之後填充剩餘空間的胞元。
在實施例中，標準胞元庫D10可包含界定多個填充胞元的佈局的資料DF。舉例而言，資料DF可包含界定其中形成有相對高密度中段製程（MOL）圖案的第一填充胞元的結構的資料，且可包含界定其中形成有相對低密度MOL圖案的第二填充胞元的結構的資料。舉例而言，資料DF可包含界定參考圖3A至圖11B所描述的填充胞元中的至少一者的結構的資料。在實施例中，第一填充胞元及第二填充胞元可具有彼此不同的MOL圖案，但可具有相同前段製程（FEOL）圖案。在實施例中，第一填充胞元及第二填充胞元可具有相同後段製程（BEOL）圖案。
在操作S10中，可執行用於自界定於暫存器轉移層次（Register Transfer Level；RTL）中的輸入資料產生閘層次網路連線表資料的邏輯合成操作。舉例而言，半導體設計工具（例如，邏輯合成工具）可藉由參考來自以硬體描述語言（Hardware Description Language；HDL）（諸如超高速積體電路（Very High Speed Integrated Circuit；VHSIC）硬體描述語言（VHSIC Hardware Description Language；VHDL）及Verilog）寫入的RTL資料的標準胞元庫D10來執行邏輯合成，以產生包含位元流或網路連線表的網路連線表資料D20。標準胞元庫D10可包含關於多個標準胞元的資訊，且標準胞元可藉由在邏輯合成過程中參考所述資訊而包含於積體電路中。
在操作S20中，可執行用於自網路連線表資料D20產生佈局資料D30的置放及佈線（placing & routing；P&R）操作。佈局資料D30可具有諸如圖形設計系統II（Graphic Design System II；GDSII）的格式，且可包含標準胞元及其互連的幾何資訊。佈局資料D30可包含關於標準胞元及線的幾何資訊。標準胞元可具有符合預設標準的結構，且可配置於多個列中。佈局資料D30可藉由執行操作S20至操作S40來產生。
舉例而言，半導體設計工具（例如，P&R工具）可藉由參考來自網路連線表資料D20的標準胞元庫D10來置放多個標準胞元。半導體設計工具可藉由參考標準胞元庫D10來選擇由網路連線表資料D20界定的標準胞元的佈局中的一者且置放所選擇的標準胞元的佈局。
在操作S22處，可預置放經產生以滿足特定圖案的密度規則的填充胞元。填充胞元可為密度補充填充胞元。舉例而言，當N個或大於N個金屬切口待包含於某一半徑內時，可產生密度補充填充胞元以包含N個或大於N個金屬切口，且可均勻地置放。
在操作S30處，可執行密度規則驗證。舉例而言，驗證可藉由設計規則核對（Design Rule Check；DRC）工具執行，且密度規則驗證操作可包含於DRC操作中。驗證結果資料可作為輸出檔案自DRC工具輸出。密度規則驗證操作可包含例如FEOL圖案的密度規則驗證操作、MOL圖案的密度規則驗證操作以及BEOL圖案的密度規則驗證操作。具體而言，在操作S30處，可執行驗證形成於MOL圖案中的觸點或觸點切口的密度規則的操作。
在操作S30中，除密度規則驗證操作以外，可進一步執行驗證，諸如DRC操作、佈局對原理圖（Layout Versus Schematic；LVS）或電氣規則核對（Electrical Rule Check；ERC）。取決於在操作S30處執行的驗證的結果，可再次執行操作S20。
根據在操作S30處執行的驗證的結果，可在操作S40處執行置放由第一填充胞元、第二填充胞元以及各種類型的填充胞元中選出的填充胞元的操作。當執行操作S40時，可重新產生佈局資料D30。
舉例而言，在操作S40處，可在MOL圖案的密度（例如，形成於MOL圖案中的觸點或觸點切口的密度）相對高的區中執行置放第二填充胞元的操作，且可在MOL圖案的密度（例如，形成於MOL圖案中的觸點或觸點切口的密度）相對低的區中執行置放第一填充胞元的操作。
第一填充胞元及第二填充胞元可具有不同密度的MOL圖案。在實施例中，第一填充胞元及第二填充胞元可相對於形成於MOL圖案中的觸點的密度彼此不同。舉例而言，具有MOL圖案的第一填充胞元的觸點的密度可具有第一值，具有MOL圖案的第二填充胞元的觸點的密度可具有第二值，且第一值可大於第二值。在實施例中，具有MOL圖案的觸點可不形成於第二填充胞元中。換言之，在第二填充胞元中，形成於MOL圖案中的觸點的密度可為0。在實施例中，第一填充胞元及第二填充胞元可相對於具有MOL圖案的觸點的密度彼此不同，且可經由第一填充胞元及第二填充胞元的配置調整觸點的密度。然而，本揭露的實施例不限於此，且可產生填充胞元以調整包含於BEOL圖案、FEOL圖案以及MOL圖案中的各種圖案的密度。
在根據本揭露的實施例的設計積體電路的方法中，為滿足包含於積體電路中的圖案的密度規則，可預配置密度補充填充胞元或可選擇性地配置針對各圖案具有各種密度的多個填充胞元。經由根據本揭露的實施例的設計積體電路的方法，可有效地設計積體電路。
圖2為根據本揭露的實施例的用於設計積體電路的計算系統的方塊圖。
參考圖2，用於設計積體電路的計算系統（在下文稱為「積體電路設計系統100」）可包含處理器110、記憶體130、輸入/輸出設備150、儲存設備170以及匯流排190。積體電路設計系統100可執行包含圖1中的操作S10至操作S40的積體電路設計操作。在實施例中，積體電路設計系統100可實施為積體裝置，且因此可稱為積體電路設計裝置。積體電路設計系統100可提供為專用於設計半導體設備的積體電路的設備，但可為用於驅動各種模擬工具或設計工具的電腦。積體電路設計系統100可為諸如桌上型電腦、工作站以及伺服器的固定型計算系統，或可為諸如膝上型電腦的可攜式計算系統。
處理器110可經組態以執行用於執行用於設計積體電路的各種操作中的至少一者的指令。舉例而言，處理器110可包含能夠執行任何指令集（例如，因特爾架構-32（Intel Architecture-32；IA-32）、64位元擴展IA-32、x86-64、PowerPC、Sparc、無互鎖管線階段的微處理器（Microprocessor without Interlocked Pipeline Stages；MIPS）、進階精簡指令集電腦（Reduced Instruction Set Computer；RISC）機器（Advanced RISC Machine；ARM）、IA-64等）的核心，諸如微處理器、應用處理器（application processor；AP）、數位信號處理器（digital signal processor；DSP）以及圖形處理單元（graphics processing unit；GPU）。處理器110可經由匯流排190與記憶體130、輸入/輸出設備150以及儲存設備170通信。處理器110可驅動載入於記憶體130中的合成模組131、P&R模組132以及DRC模組133以執行積體電路的設計操作。
記憶體130可儲存合成模組131、P&R模組132以及DRC模組133。合成模組131、P&R模組132以及DRC模組133可自儲存設備170載入至記憶體130中。合成模組131可包含例如包含用於根據圖1中的操作S10執行邏輯合成操作的多個指令的程式。P&R模組132可包含例如包含用於根據圖1中的操作S20及操作S40執行佈局設計操作的多個指令的程式。
DRC模組133可判定是否發生設計規則錯誤。DRC模組133可包含例如包含用於根據圖1中的操作S30執行包含密度規則驗證操作的DRC操作的多個指令的程式。當存在違反設計規則時，P&R模組132可調整所配置的胞元的佈局。當不存在設計規則錯誤時，可完成積體電路的佈局設計。
記憶體130可為諸如靜態隨機存取記憶體（random access memory；RAM）（static RAM；SRAM）或動態RAM（dynamic RAM；DRAM）的揮發性記憶體，或可為諸如相變RAM（phase change RAM；PRAM）、電阻性RAM（resistive RAM；ReRAM）、奈米浮動閘極記憶體（nano floating gate memory；NFGM）、聚合物RAM（polymer RAM；PoRAM）、磁性RAM（magnetic RAM；MRAM）以及快閃記憶體的非揮發性記憶體。
輸入/輸出設備150可控制來自使用者介面設備的使用者輸入及使用者輸出。舉例而言，輸入/輸出設備150可包含諸如鍵盤、滑鼠以及觸控板的輸入設備，以接收界定積體電路的輸入資料或類似者。舉例而言，輸入/輸出設備150可包含諸如顯示器及揚聲器的輸出設備，且可顯示置放結果、佈線結果、佈局資料、DRC結果或類似者。
儲存設備170可儲存合成模組131、P&R模組132以及DRC模組133的程式，且程式或其至少一部分可在處理器110執行程式之前載入至記憶體130中。儲存設備170亦可儲存待由處理器110處理的資料或可儲存已由處理器110處理的資料。舉例而言，儲存設備170可儲存待由合成模組131、P&R模組132以及DRC模組133的程式處理的資料（例如，標準胞元庫171、網路連線表資料等）及由程式產生的資料（例如，DRC結果、佈局資料等）。儲存於儲存設備170中的標準胞元庫171可為圖1的標準胞元庫D10。
舉例而言，儲存設備170可包含諸如電可擦除可程式化唯讀記憶體（read-only memory；ROM）（electrically erasable programmable ROM；EEPROM）、快閃記憶體、PRAM、RRAM、MRAM以及FRAM的非揮發性記憶體，且可包含諸如記憶卡（多媒體卡（MultiMediaCard；MMC）、嵌入式MMC（embedded MMC；eMMC）、安全數位（Secure Digital；SD）卡、MicroSD卡等）、固態硬碟（solid state drive；SSD）、硬碟機（hard disk drive；HDD）、磁帶、光碟以及磁碟的儲存媒體。另外，儲存設備170可能夠自積體電路設計系統100拆卸。
圖3A及圖3B為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。圖4A及圖4B為分別沿圖3A中的線A1-A1'及圖3B中的線A1-A1'截取的根據本揭露的實施例的包含於積體電路中的填充胞元的橫截面圖。圖4C及圖4D為沿圖3A中的線A2-A2'截取的根據本揭露的實施例的包含於積體電路中的填充胞元的橫截面圖。
圖3A中所繪示的第一填充胞元CF1及圖3B中所繪示的第二填充胞元CF2為填充胞元的實例，其中線層的圖案中的任一者的密度不同於另一個圖案的密度以滿足密度規則。
在本說明書的圖式中，為便於說明，可僅繪示一些層，且為繪示線層的圖案與其子圖案之間的連接，可指示通孔，即使通孔配置於線層的圖案下方。另外，諸如線層的圖案的包含導電材料的圖案可稱為導電圖案，或可簡單地稱為圖案。
在本說明書中，包含X軸及Y軸的平面可稱為水平面，且相比於另一元件配置於相對+Z軸方向上的元件可理解為在另一元件之上，且相比於另一元件配置於相對-Z軸方向上的元件可理解為在另一元件下方。在本說明書的圖式中，為便於說明，可僅繪示一些層。
參考圖3A，積體電路可包含由胞元邊界界定的第一填充胞元CF1。第一填充胞元CF1可在X軸方向上具有第一長度W1，且可在Y軸方向上具有第一高度H1。
第一填充胞元CF1可包含在X軸方向上彼此平行延伸的多個主動區域。舉例而言，第一填充胞元CF1可包含第一主動區域AR1及第二主動區域AR2。
在實施例中，多個鰭片可形成於第一主動區域AR1及第二主動區域AR2中的各者中。替代地，在實例實施例中，多個奈米線可形成於第一主動區域AR1及第二主動區域AR2中的各者中，且替代地，在實例實施例中，奈米片可形成於第一主動區域AR1及第二主動區域AR2中的各者中。在圖3A中，多個鰭片、多個奈米線或奈米片可形成於指示為主動圖案的部分中。
舉例而言，第一主動區域AR1及第二主動區域AR2可各自包含諸如矽（Si）或鍺（Ge）的半導體，或諸如矽-鍺（SiGe）、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP）的化合物半導體。替代地，第一主動區域AR1及第二主動區域AR2可各自包含導電區域，例如，摻雜有雜質的井或摻雜有雜質的結構。舉例而言，第一主動區域AR1可包含形成於基底上且摻雜有n型雜質的n井，且第二主動區域AR2可包含摻雜有p型雜質的基底。替代地，第二主動區域AR2可包含摻雜有p型雜質的p井。
第一填充胞元CF1可包含在Y軸方向上延伸的至少一個閘極線。閘極線可配置於第一主動區域AR1及第二主動區域AR2中。閘極線可構成具有第一主動區域AR1及第二主動區域AR2中的各者的電晶體。舉例而言，閘極線可構成具有第一主動區域AR1的p通道金氧半導體（p-channel metal-oxide-semiconductor；PMOS）電晶體，且閘極線可構成具有第二主動區域AR2的n通道金氧半導體（n-channel metal-oxide-semiconductor；NMOS）電晶體。閘極線可包含諸如鎢（W）及鉭（Ta）的金屬材料、其氮化物、其矽化物或摻雜多晶矽。
第一電源軌PR1可配置於第一填充胞元CF1的Y軸方向上的胞元邊界中，且第二電源軌PR2可配置於第一填充胞元CF1的-Y軸方向上的胞元邊界中。第一電源軌PR1及第二電源軌PR2可各自在X軸方向上延伸。在圖式中，繪示第一電源軌PR1及第二電源軌PR2配置於平行於第一填充胞元CF1的X軸方向的胞元邊界中。然而，本揭露的實施例不限於此，且第一電源軌PR1及第二電源軌PR2中的至少一者可配置於第一填充胞元CF1內。
正電源電壓VDD可施加至第一電源軌PR1，且接地電壓或負電源電壓VSS可施加至第二電源軌PR2。形成於第一填充胞元CF1中的半導體元件可與第一電源軌PR1及第二電源軌PR2電分離。
第一填充胞元CF1可包含在Y軸方向上延伸的至少一個觸點CA。觸點CA可配置於第一主動區域AR1及第二主動區域AR2中。觸點CA可與第一電源軌PR1及第二電源軌PR2電分離。因此，形成於第一填充胞元CF1中的電晶體可浮置。
第一填充胞元CF1可包含第一觸點切口CX1。配置於第一填充胞元CF1中的觸點CA可藉由第一觸點切口CX1分離，且第一觸點切口CX1可在Y軸方向上延伸第一距離CD1。
可在第一填充胞元CF1的X軸方向上的胞元邊界及X軸方向的相反方向的胞元邊界中的各者處形成擴散中斷。擴散中斷可將第一填充胞元CF1與鄰近於第一填充胞元CF1配置的其他標準胞元電分離。在實施例中，擴散中斷可為單擴散中斷（single diffusion break；SDB），但不限於此，且取決於結構，擴散中斷可為雙擴散中斷（double diffusion break；DDB）。
在圖3B的描述中，省略上文已參考圖3A給出的描述。參考圖3B，積體電路可包含由胞元邊界界定的第二填充胞元CF2。第二填充胞元CF2可在X軸方向上具有第一長度W1，且可在Y軸方向上具有第一高度H1。
第二填充胞元CF2的第二觸點切口CX2可在例如Y軸方向上具有與第一填充胞元CF1的第一觸點切口CX1的長度不同的長度。
第二填充胞元CF2可包含在Y軸方向上延伸的至少一個觸點CA。觸點CA可配置於第一主動區域AR1及第二主動區域AR2中。觸點CA可與第一電源軌PR1及第二電源軌PR2電分離。因此，形成於第一填充胞元CF1中的電晶體可浮置。
第二填充胞元CF2可包含第二觸點切口CX2。配置於第二填充胞元CF2中的觸點CA可藉由第二觸點切口CX2分離，且第二觸點切口CX2可在Y軸方向上延伸第二距離CD2。
舉例而言，當MOL圖案錯誤發生於特定區塊內時，可調換填充胞元以滿足密度規則。當特定區塊中的觸點CA的密度大於參考值時，可將第一填充胞元CF1替換為第二填充胞元CF2。當特定區塊中的觸點CA的密度小於參考值時，可將第二填充胞元CF2替換為第一填充胞元CF1。在此情況下，第一填充胞元CF1及第二填充胞元CF2可包含相同BEOL圖案，且僅包含於第一填充胞元CF1中的觸點的密度可不同於包含於第二填充胞元CF2中的觸點的密度。
在第一填充胞元及第二填充胞元中，僅包含於填充胞元中的多個圖案中的任一者的密度可不同，且剩餘圖案可組態為相同。舉例而言，第一填充胞元及第二填充胞元可包含相同FEOL圖案，且包含於第一填充胞元中的BEOL圖案的密度可不同於包含於第二填充胞元中的BEOL圖案的密度。第一填充胞元及第二填充胞元可具有彼此不同的MOL密度，同時具有相同BEOL圖案。第一填充胞元及第二填充胞元可具有彼此不同數目個MOL觸點，同時具有相同BEOL圖案。第一填充胞元及第二填充胞元可具有不同BEOL密度，同時具有相同FEOL圖案。第一填充胞元及第二填充胞元可包含金屬切口，同時具有相同FEOL圖案。
圖4A及圖4B為分別沿圖3A中的線A1-A1'及圖3B中的線A1-A1'截取的根據本揭露的實施例的包含於積體電路中的填充胞元的橫截面圖。
參考圖4A，場絕緣層20可形成於基底10上。作為非限制性實例，場絕緣層20可包含二氧化矽（SiO 2）、氮化矽（SiN）、氮氧化矽（SiON）、碳氮氧化矽（SiOCN）或其兩種或大於兩種的組合。在一些實施例中，場絕緣層20可圍繞主動圖案（亦即，鰭片）的側表面中的一些，如圖3A中所繪示。第一層間絕緣層31、第二層間絕緣層32、第三層間絕緣層（未繪示）以及第四層間絕緣層（未繪示）可形成於場絕緣層20上。第一鰭片至第六鰭片（F1、F2、F3、F4、F5以及F6）可各自在X軸方向上自場絕緣層20延伸，且第一源極/汲極區域至第六源極/汲極區域（SD11、SD21、SD31、SD41、SD51以及SD61）可分別形成於第一鰭片F1至第六鰭片F6上。裝置分離器ISO可在第一鰭片F1至第三鰭片F3與第四鰭片F4至第六鰭片F6之間在X軸方向上延伸，且第一主動區域RX1及第二主動區域RX2可藉由裝置分離器ISO彼此分離。
第一源極/汲極觸點CA1可經由第二層間絕緣層32連接至第一源極/汲極區域SD11、第二源極/汲極區域SD21以及第三源極/汲極區域SD31，且因此，第一源極/汲極區域SD11、第二源極/汲極區域SD21以及第三源極/汲極區域SD31可彼此電連接。第四源極/汲極觸點CA4可經由第二層間絕緣層32連接至第四源極/汲極區域SD41、第五源極/汲極區域SD51以及第六源極/汲極區域SD61，且因此，第四源極/汲極區域SD41、第五源極/汲極區域SD51以及第六源極/汲極區域SD61可彼此電連接。第一源極/汲極觸點CA1及第四源極/汲極觸點CA4可藉由第一觸點切口CX1彼此分離，且可由在Y軸方向上延伸的第一觸點切口CX1彼此間隔開第一距離CD1。
在圖4B的描述中，省略上文已參考圖4A給出的描述。參考圖4B，第一源極/汲極觸點CA1_1可經由第二層間絕緣層32連接至第一源極/汲極區域SD11及第二源極/汲極區域SD21，且因此，第一源極/汲極區域SD11及第二源極/汲極區域SD21可彼此電連接。另外，第四源極/汲極觸點CA4_1可經由第二層間絕緣層32連接至第五源極/汲極區域SD51及第六源極/汲極區域SD61，且因此，第五源極/汲極區域SD51及第六源極/汲極區域SD61可彼此電連接。第一源極/汲極觸點CA1_1及第四源極/汲極觸點CA4_1可藉由1_1 st觸點切口CX2彼此分離，且可藉由在Y軸方向上延伸的第二觸點切口CX2間隔開第二距離CD2。
圖4C及圖4D為沿圖3A中的線A2-A2'截取的根據本揭露的實施例的包含於積體電路中的填充胞元的橫截面圖。圖4C及/或圖4D的橫截面圖亦可示出沿圖3B中的線A2-A2'截取的對應橫截面。
儘管圖4C及圖4D中未繪示，但閘極間隔物可形成於閘極線的側表面上，且閘極介電層可形成於閘極線與閘極間隔物之間及閘極線的下部表面上。另外，障壁層可形成於觸點及/或通孔的表面上。在下文中，省略圖4C及圖4D彼此相同的描述。
在一些實施例中，積體電路可包含鰭式場效電晶體（fin field-effect transistor；FinFET）。參考圖4C，基底10可包含塊體矽或絕緣層上矽（silicon-on-insulator；SOI），且作為非限制性實例，可包含SiGe、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦（InSb）、碲化鉛（PbTe）化合物、InAs、氮化物、GaAs或銻化鎵（GaSb）。場絕緣層20可形成於基底10上。作為非限制性實例，場絕緣層20可包含SiO 2、SiN、SiON、SiOCN或其兩種或大於兩種的組合。在一些實施例中，場絕緣層20可圍繞主動圖案（亦即，鰭片）的側表面中的一些，如圖4C中所繪示。第一層間絕緣層31、第二層間絕緣層32、第三層間絕緣層（未繪示）以及第四層間絕緣層（未繪示）可形成於場絕緣層20上。
第一鰭片F1至第六鰭片F6可各自在X軸方向上自場絕緣層20延伸。裝置分離器ISO可在第一鰭片F1、第二鰭片F2以及第三鰭片F3與第四鰭片F4、第五鰭片F5以及第六鰭片F6之間在X軸方向上延伸，且第一主動區域RX1及第二主動區域RX2可藉由裝置分離器ISO彼此分離。第一鰭片F1至第六鰭片F6可穿透場絕緣層20且可穿過在Y軸方向上延伸的閘極線G2。在一些實施例中，積體電路可包含與圖4C中所繪示不同數目個鰭片。
作為非限制性實例，閘極線G2可包含鈦（Ti）、Ta、W、鋁（Al）、鈷（Co）或其兩種或大於兩種的組合，或可包含不為金屬的Si或SiGe。另外，閘極線G2可藉由堆疊兩種或大於兩種導電材料形成，且可包含例如功函數控制層，所述功函數控制層包含氮化鈦（TiN）、氮化鉭（TaN）、碳化鈦（TiC）、碳化鉭（TaC）、碳化鈦鋁（TiAlC）或其兩種或大於兩種的組合，以及包含W或Al的填充導電層。閘極觸點可經由第二層間絕緣層32連接至閘極線G2。
在一些實施例中，積體電路可包含具有環繞式閘極（gate-all-around；GAA）結構的電晶體，其中奈米線及/或奈米片由閘極線圍繞。舉例而言，如圖4D中所繪示，第一鰭片主動區域N1可在第一主動區域RX1中在Y軸方向上延伸，且積體電路可包含形成於在Z軸方向上與第一鰭片主動區域N1間隔開的位置處的奈米線結構（nanowire structure；NWS）。NWS可包含平行於鰭型主動區域的上部表面延伸的奈米線。奈米線可依序堆疊於鰭型主動區域上，且可各自包含通道區域。奈米線可包含與基底10相同的材料。然而，本揭露的實施例不限於此，且奈米片結構（nanosheet structure；NSS）可形成於在Z軸方向上與第一鰭片主動區域N1間隔開的位置處。第一主動區域RX1可在第一鰭片主動區域N1、第二鰭片主動區域N2以及第三鰭片主動區域N3上方延伸，且第二主動區域RX2可在第四鰭片主動區域N4、第五鰭片主動區域N5以及第六鰭片主動區域N6上方延伸。
在第一鰭片主動區域N1中包含三個奈米片NS11、奈米片NS12以及奈米片NS13的第一奈米片堆疊NS1可在X軸方向上延伸穿過閘極線G2。第一奈米片堆疊NS1可摻雜有n型雜質且可形成p通道場效電晶體（p-channel field-effect transistor；PFET）。另外，在第六鰭片主動區域N6中包含三個奈米片NS21、奈米片NS22以及奈米片NS23的第二奈米片堆疊NS2可在X軸方向上延伸穿過閘極線G2。第二奈米片堆疊NS2可摻雜有p型雜質且可形成n型場效電晶體（n-type field-effect transistor；NFET）。在一些實施例中，積體電路可包含與圖4D中所繪示不同數目個鰭片主動區域、不同數目個奈米片堆疊以及不同數目個奈米片。
圖5為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。
在圖5的描述中，省略上文已參考圖3A給出的描述。圖5中所繪示的第四填充胞元CF4可包含具有不同長度的觸點切口，所述觸點切口包含於圖3A中所繪示的第一填充胞元CF1及圖3B中所繪示的第二填充胞元CF2中。
第四填充胞元CF4可包含在Y軸方向上延伸的多個觸點CA。觸點CA可配置於第一主動區域AR1及第二主動區域AR2中。觸點CA可與第一電源軌PR1及第二電源軌PR2電分離。因此，形成於第四填充胞元CF4中的電晶體可浮置。
第四填充胞元CF4可包含第一觸點切口CX1及第二觸點切口CX2。配置於第四填充胞元CF4的胞元邊界處的觸點CA可藉由第一觸點切口CX1彼此分離且第一觸點切口CX1可在Y軸方向上延伸第一距離。第四填充胞元CF4中除了配置於X軸方向上的兩個胞元邊界處的觸點CA之外的剩餘觸點可藉由第二觸點切口CX2彼此分離，且第二觸點切口CX2可在Y軸方向上延伸第二距離。
舉例而言，第四填充胞元CF4可在垂直於第一方向的第二方向上在第一部分SR1、第二部分SR2以及第三部分SR3上方延伸。在第一部分SR1及第三部分SR3中，第四填充胞元CF4可包含具有第一長度且在第一方向上延伸的第一觸點切口CX1，且在第二部分SR2中，第四填充胞元CF4可包含具有第二長度且在第一方向上延伸的第二觸點切口CX2。第一長度可小於第二長度。
圖6A及圖6B為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。
在圖6A及圖6B的描述中，省略上文已參考圖3A給出的描述。圖6A中所繪示的第三填充胞元CF3具有與圖3A所繪示的第一填充胞元CF1的結構類似的結構，且可更包含至少一個第一金屬圖案M1或閘極觸點CB以滿足與金屬相關的密度規則。在圖6A及圖6B中，為便於說明，可僅繪示一些層，且為指示線層的圖案與子圖案之間的連接，可繪示閘極觸點CB，即使閘極觸點CB配置於線層的圖案下方。
參考圖6B，可產生經由連續配置的多個第三填充胞元CF3分離第一金屬圖案M1的切口X1。根據實施例，作為實例，第一金屬圖案可分離成金屬圖案M1_1及金屬圖案M1_2。
舉例而言，多個填充胞元可包含第三填充胞元（或金屬圖案填充胞元），所述第三填充胞元包含用於調整形成於標準胞元中的圖案的密度的閘極觸點或金屬層的圖案。多個填充胞元可包含連續配置的第三填充胞元，且至少一個金屬切口可配置於連續配置的第三填充胞元的接合表面中。
圖7A及圖7B為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。
圖7A為本揭露的比較例且繪示其中不包含BEOL圖案的填充胞元710。
參考圖7B，填充胞元720可包含包含第一金屬圖案M1、第二金屬圖案M2以及第三金屬圖案M3的BEOL圖案。
圖8為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖800。
在設計積體電路的製程期間，由於金屬切口（例如，第十一金屬切口x11、第十二金屬切口x12以及第十三金屬切口x13）可在P&R階段中隨機產生，因此可能難以滿足特定範圍內的金屬切口的密度規則。舉例而言，金屬切口的密度規則可能要求第一半徑DRR內包含至少參考數目個金屬切口。為對此進行補償，可使用密度補充填充胞元。
參考圖8，密度補充填充胞元SC1可經設計以包含多個金屬切口x1至金屬切口x10。在P&R階段中，當多個密度補充填充胞元SC1、密度補充填充胞元SC2、密度補充填充胞元SC3、密度補充填充胞元SC4...均勻地配置時，可滿足金屬切口的密度規則。
舉例而言，第一填充胞元及第二填充胞元可包含相同FEOL圖案，且第二填充胞元可包含基於密度規則而設定的至少參考數目個金屬切口。在此情況下，第二填充胞元可為密度補充填充胞元。第二填充胞元可在第一方向或垂直於第一方向的第二方向上以預設間隔配置。
圖9A及圖9B為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。
可經由包含多個金屬切口的多高度結構填充胞元滿足金屬切口的密度規則。多高度結構填充胞元可呈經設計以配置於單個列中的填充胞元連續配置的形式。
參考圖9A，第一多高度結構填充胞元910可配置在第一列RR1、第二列RR2、第三列RR3以及第四列RR4上方。第一多高度結構填充胞元910可包含在第一方向上延伸的第一金屬圖案920及在垂直於第一方向的第二方向上延伸的第二金屬圖案930。多個第一金屬切口922可形成於第一金屬圖案920中，且多個第二金屬切口932可形成於第二金屬圖案930中。由於第一多高度結構填充胞元910配置在多個列上方，因此第二金屬圖案930可延伸相對長，且因此可包含更多第二金屬切口932。
參考圖9B，第二多高度結構填充胞元940可配置在第一列RR1_1、第二列RR2_1、第三列RR3_1以及第四列RR4_1上方。第二多高度結構填充胞元940可包含各自在第一方向上延伸的第三金屬圖案950及第四金屬圖案960以及各自在垂直於第一方向的第二方向上延伸的第五金屬圖案970及第六金屬圖案980。多個第三金屬切口952可形成於第三金屬圖案950中，且多個第四金屬切口962可形成於第四金屬圖案960中。多個第五金屬切口972可形成於第五金屬圖案970中，且多個第六金屬切口982可形成於第六金屬圖案980中。由於第二多高度結構填充胞元940配置在多個列上方，因此第五金屬圖案970及第六金屬圖案980可各自延伸相對長，且因此可分別包含更多第五金屬切口972及第六金屬切口982。
舉例而言，第一填充胞元可為多高度結構填充胞元。第一填充胞元可配置在兩個或大於兩個連續列上方，且可經配置以使得至少參考數目個金屬切口包含於其上形成有線的金屬切口中，所述線在垂直於所述列的方向上延伸。
圖10A及圖10B為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖1010及圖1020。
在圖10A及圖10B的描述中，省略上文已參考圖3A給出的描述。圖10A為本揭露的比較例，且參考圖10A所描述的第五填充胞元CF5可具有其中參考圖3A所描述的第一填充胞元CF1更包含第一通孔V1的結構。可能難以僅藉由包含於第五填充胞元CF5中的MOL觸點滿足密度規則。參考圖10B所描述的第六填充胞元CF6可更包含第一通孔V1_1及第一金屬圖案M1以滿足密度規則。
圖11A及圖11B為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖1110及圖1120。
參考圖11A，第七填充胞元CF7可在與第七填充胞元CF7的電源軌間隔開第一距離da的位置處包含第一金屬圖案MX1，但可能難以在P&R階段之後插入額外金屬圖案。
參考圖11B，第八填充胞元CF8可包含虛擬金屬圖案MXP，所述虛擬金屬圖案包含彼此間隔開距離db的第一金屬圖案MX1、第二金屬圖案MX2以及第三金屬圖案MX3。在設計階段中，第八填充胞元CF8可經預配置以滿足包含於BEOL圖案中的金屬的密度規則。
圖12為根據本揭露的實施例的製造積體電路的方法的流程圖。圖13A及圖13B為示出根據本揭露的實施例的製造積體電路的方法中的填充胞元的配置的圖。
參考圖12，可在操作S1210處預配置填充胞元。舉例而言，可預配置經產生以滿足特定圖案的密度規則的密度補充填充胞元。當N個或大於N個金屬切口待包含於某一半徑內時，可產生密度補充填充胞元以包含N個或大於N個金屬切口，且可均勻地配置。舉例而言，參考圖13A，積體電路1300可包含均勻地配置的密度補充填充胞元SF1。
再次參考圖12，可在操作S1220處執行功能胞元的P&R。舉例而言，半導體設計工具（例如，P&R工具）可藉由參考來自網路連線表資料的標準胞元庫來配置多個功能胞元。半導體設計工具可藉由參考標準胞元庫來選擇由網路連線表資料界定的功能胞元的佈局中的一者，且配置所選擇的功能胞元的佈局。
在操作S1230處，可執行密度規則驗證。舉例而言，驗證可藉由DRC工具執行，且密度規則驗證操作可包含於DRC操作中。驗證結果資料可作為輸出檔案自DRC工具輸出。密度規則驗證操作可包含例如FEOL圖案的密度規則驗證操作、MOL圖案的密度規則驗證操作以及BEOL圖案的密度規則驗證操作。
在操作S1240處，當滿足密度規則時，方法可終止，且當不滿足密度規則時，方法可繼續進行至操作S1250。
在操作S1250處，可執行填充胞元的替換。參考圖13B，當判定圖案並不滿足密度規則時，可將所配置的填充胞元NF2替換為對應圖案的具有高密度的填充胞元SF2。在根據所執行的密度規則驗證的結果替換填充胞元之後，可在操作S1230處再次重複執行密度規則驗證過程。
圖14為根據本揭露的實施例的用於製造積體電路的方法的流程圖。
標準胞元庫D10可包含關於多個標準胞元的資訊，例如功能資訊、特徵資訊、佈局資訊等。舉例而言，標準胞元庫D10可包含關於參考圖3A至圖11B所描述的各種類型的填充胞元中的至少一者的資訊。
參考圖14，在操作S100處，可執行設計積體電路的操作，且可產生佈局資料D30。舉例而言，操作可由處理器使用用於設計積體電路的工具來執行。在實例實施例中，操作S100可包含圖1的操作S10至操作S40。
可在操作S200處執行光學接近校正（optical proximity correction；OPC）。OPC可指藉由校正失真現象來形成具有所要形狀的圖案的操作，所述失真現象諸如由於包含於用於製造積體電路的半導體製程中的微影中的光的特性引起的折射，且可藉由將OPC應用於佈局資料D30來判定遮罩上的圖案。
在操作S300處，可執行製造遮罩的操作。舉例而言，可界定根據佈局資料D30形成於多個層中的圖案，且可製造用於形成多個層的圖案的至少一個遮罩（或光罩）。
在操作S400處，可執行製造積體電路的操作。舉例而言，可藉由使用在操作S300處製造的至少一個遮罩圖案化多個層來製造積體電路。操作S400可包含操作S410至操作S430。
在操作S410處，可執行FEOL製程。FEOL可指在製造積體電路的製程中在基底上形成個別元件（例如，電晶體、電容器、電阻器等）的製程。舉例而言，FEOL製程可包含平坦化及清潔晶圓、形成溝渠、形成井、形成閘極線、形成源極及汲極等。
在操作S420處，可執行MOL製程。MOL製程可指形成用於在標準胞元內連接產生於FEOL製程中的個別元件的連接構件的製程。舉例而言，MOL製程可包含在主動區域中形成觸點、在觸點中形成通孔以及類似者。
在操作S430處，可執行BEOL製程。BEOL可指在製造積體電路的製程中將個別元件（例如，電晶體、電容器、電阻器等）彼此連接的製程。舉例而言，BEOL製程可包含添加金屬層、在金屬層之間形成通孔、形成鈍化層、平坦化步驟以及類似者。此後，積體電路可封裝於半導體封裝中，且可用作各種應用的組件。
雖然已特定繪示及描述本揭露的非限制性實例實施例，但應理解，在不脫離本揭露的精神及範疇的情況下，可對本揭露的實施例作出形式及細節的各種改變。
10:基底 20:場絕緣層 31:第一層間絕緣層 32:第二層間絕緣層 100:積體電路設計系統 110:處理器 130:記憶體 131:合成模組 132:P&R模組 133:DRC模組 150:輸入/輸出設備 170:儲存設備 171:標準胞元庫 190:匯流排 710、720、SF2:填充胞元 800、1010、1020、1110、1120:圖 910:第一多高度結構填充胞元 920、M1、MX1:第一金屬圖案 922:第一金屬切口 930、M2、MX2:第二金屬圖案 932:第二金屬切口 940:第二多高度結構填充胞元 950、M3、MX3:第三金屬圖案 952:第三金屬切口 960:第四金屬圖案 962:第四金屬切口 970:第五金屬圖案 972:第五金屬切口 980:第六金屬圖案 982:第六金屬切口 1300:積體電路 A1-A1'、A2-A2':線 AR1、RX1:第一主動區域 AR2、RX2:第二主動區域 CA:觸點 CA1、CA1_1:第一源極/汲極觸點 CA4、CA4_1:第四源極/汲極觸點 CB:閘極觸點 CD1、da:第一距離 CD2:第二距離 CF1:第一填充胞元 CF2:第二填充胞元 CF3:第三填充胞元 CF4:第四填充胞元 CF5:第五填充胞元 CF6:第六填充胞元 CF7:第七填充胞元 CF8:第八填充胞元 CX1:第一觸點切口 CX2:第二觸點切口 D10:標準胞元庫 D20:網路連線表資料 D30:佈局資料 db:距離 DF:資料 DRR:第一半徑 F1:第一鰭片 F2:第二鰭片 F3:第三鰭片 F4:第四鰭片 F5:第五鰭片 F6:第六鰭片 G2:閘極線 H1:第一高度 ISO:裝置分離器 M1_1、M1_2:金屬圖案 MXP:虛擬金屬圖案 N1:第一鰭片主動區域 N2:第二鰭片主動區域 N3:第三鰭片主動區域 N4:第四鰭片主動區域 N5:第五鰭片主動區域 N6:第六鰭片主動區域 NF1、NF2:填充胞元 NS1:第一奈米片堆疊 NS2:第一奈米片堆疊 NS11、NS12、NS13、NS21、NS22、NS23:奈米片 PR1:第一電源軌 PR2:第二電源軌 RR1、RR1_1:第一列 RR2、RR2_1:第二列 RR3、RR3_1:第三列 RR4、RR4_1:第四列 S10、S20、S22、S30、S40、S100、S200、S300、S400、S410、S420、S430、S1210、S1220、S1230、S1240、S1250:操作 SC1、SC2、SC3、SC4、SF1:密度補充填充胞元 SD11:第一源極/汲極區域 SD21:第二源極/汲極區域 SD31:第三源極/汲極區域 SD41:第四源極/汲極區域 SD51:第五源極/汲極區域 SD61:第六源極/汲極區域 SR1:第一部分 SR2:第二部分 SR3:第三部分 V1、V1_1:第一通孔 VDD:正電源電壓 VSS:負電源電壓 W1:第一長度 W2:第二長度 x1、x2、x3、x4、x5、x6、x7、x8、x9、x10:金屬切口 x11:第十一金屬切口 x12:第十二金屬切口 x13:第十三金屬切口
自結合隨附圖式進行的以下詳細描述將更清楚地理解本揭露的實施例，在隨附圖式中： 圖1為示意性地示出根據本揭露的實施例的設計積體電路的方法的流程圖。 圖2為根據本揭露的實施例的用於設計積體電路的計算系統的方塊圖。 圖3A為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。 圖3B為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。 圖4A為沿圖3A中的線A1-A1'截取的根據本揭露的實施例的包含於積體電路中的填充胞元的橫截面圖。 圖4B為沿圖3B中的線A1-A1'截取的根據本揭露的實施例的包含於積體電路中的填充胞元的橫截面圖。 圖4C為沿圖3A中的線A2-A2'截取的根據本揭露的實施例的包含於積體電路中的填充胞元的橫截面圖。 圖4D為沿圖3A中的線A2-A2'截取的根據本揭露的實施例的包含於積體電路中的填充胞元的橫截面圖。 圖5為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。 圖6A為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。 圖6B為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。 圖7A為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。 圖7B為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。 圖8為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。 圖9A為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。 圖9B為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。 圖10A為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。 圖10B為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。 圖11A為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。 圖11B為示出根據本揭露的實施例的包含於積體電路中的填充胞元的佈局的圖。 圖12為根據本揭露的實施例的製造積體電路的方法的流程圖。 圖13A為示出根據本揭露的實施例的製造積體電路的方法中的填充胞元的配置的第一圖。 圖13B為示出根據本揭露的實施例的製造積體電路的方法中的填充胞元的配置的第二圖。 圖14為根據本揭露的實施例的製造積體電路的方法的流程圖。
D10:標準胞元庫
D20:網路連線表資料
D30:佈局資料
DF:資料
S10、S20、S22、S30、S40:操作

Claims (10)

  1. 一種積體電路，包括配置在多個列上方的標準胞元，其中所述標準胞元包括： 多個功能胞元，各自實施為邏輯電路；以及 多個填充胞元，包括至少一個第一填充胞元及至少一個第二填充胞元，所述至少一個第一填充胞元及至少一個第二填充胞元各自包括後段製程（BEOL）圖案、中段製程（MOL）圖案以及前段製程（FEOL）圖案當中的至少一個圖案，以及 其中所述至少一個第一填充胞元及所述至少一個第二填充胞元具有彼此相同的大小，且所述至少一個第一填充胞元的所述至少一個圖案中的一者的密度不同於所述至少一個第二填充胞元的所述至少一個圖案中的一者的密度。
  2. 如請求項1所述的積體電路，其中所述至少一個第一填充胞元及所述至少一個第二填充胞元包括相同後段製程圖案，且包含於所述至少一個第一填充胞元中的觸點的密度不同於包含於所述至少一個第二填充胞元中的觸點的密度。
  3. 如請求項1所述的積體電路，其中所述至少一個第一填充胞元及所述至少一個第二填充胞元包括相同前段製程圖案，且所述至少一個第二填充胞元包括基於密度規則而設定的至少參考數目個金屬切口。
  4. 如請求項3所述的積體電路，其中所述至少一個第二填充胞元為在第一方向或垂直於所述第一方向的第二方向上以預設間隔配置的多個第二填充胞元。
  5. 如請求項1所述的積體電路，其中所述至少一個第一填充胞元為配置在兩個或大於兩個連續列上方的多個第一填充胞元，且在其上設置有線的金屬層中包括至少參考數目個金屬切口，所述線在垂直於所述兩個或大於兩個連續列的延伸方向的方向上延伸。
  6. 如請求項1所述的積體電路，其中所述至少一個第一填充胞元包括所述中段製程圖案， 所述至少一個第一填充胞元的所述中段製程圖案包括在第一方向上延伸的第一觸點切口，所述第一觸點切口在所述第一方向上具有第一長度， 所述至少一個第二填充胞元包括在第一方向上延伸的第二觸點切口，所述第二觸點切口在所述第一方向上具有第二長度，以及 所述第一長度不同於所述第二長度。
  7. 如請求項1所述的積體電路，其中所述至少一個第一填充胞元包括在第一方向上延伸的第一觸點切口，所述第一觸點切口在第一方向上具有第一長度， 所述至少一個第二填充胞元在垂直於所述第一方向的第二方向上在第一部分、第二部分以及第三部分上方延伸，且包括多個第二觸點切口及第三觸點切口， 所述多個第二觸點切口中的各者在所述第一方向上延伸且具有所述第一長度，且所述多個第二觸點切口的第二觸點切口分別設置於所述第一部分及所述第三部分中， 所述第三觸點切口在所述第一方向上延伸且在所述第一方向上具有第二長度，且所述第三觸點切口設置於所述第二部分中，以及 所述第一長度小於所述第二長度。
  8. 如請求項1所述的積體電路，其中所述多個填充胞元更包括至少一個第三填充胞元，所述第三填充胞元包括用於調整形成於所述標準胞元中的至少一者上的圖案的密度的金屬層的圖案或閘極觸點。
  9. 一種製造積體電路的方法，所述方法包括： 藉由參考包含關於標準胞元的資訊的標準胞元庫配置標準胞元，且對所配置的所述標準胞元進行佈線； 配置多個填充胞元當中的所選擇的類型的填充胞元以調整形成於所述標準胞元中的至少一者上的圖案的密度；以及 基於所配置的包含所述填充胞元的所述標準胞元產生佈局資料， 其中所述標準胞元庫包括界定所述多個填充胞元的資料， 其中所述多個填充胞元包括第一填充胞元及第二填充胞元，所述第一填充胞元及第二填充胞元各自包括後段製程（BEOL）圖案、中段製程（MOL）圖案以及前段製程（FEOL）圖案當中的至少一個圖案，以及 其中所述第一填充胞元的所述至少一個圖案中的一者的密度不同於所述第二填充胞元的所述至少一個圖案中的一者的密度。
  10. 一種積體電路，包括配置在多個列上方的標準胞元，其中所述標準胞元包括： 多個功能胞元，各自實施為邏輯電路；以及 多個填充胞元，包括至少一個密度補充填充胞元，所述至少一個密度補充填充胞元包括後段製程（BEOL）圖案、中段製程（MOL）圖案以及前段製程（FEOL）圖案當中的至少一個圖案， 其中所述至少一個密度補充填充胞元經組態以滿足所述積體電路中的所述至少一個圖案中的任一者的密度規則。
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