TW202220175A - 包含記憶胞的積體電路 - Google Patents

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李承勳
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Abstract

本發明提供一種積體電路，包含：第一佈線層，其上形成有第一位元線圖案及正電源供應圖案、第一電源供應線著陸墊以及第一字元線著陸墊；第二佈線層，其上形成有連接至第一電源供應線著陸墊的第一負電源供應圖案及連接至第一字元線著陸墊的第一字元線圖案；第三佈線層，其上形成有連接至第一負電源供應圖案的第二負電源供應圖案及連接至第一字元線圖案的第二字元線著陸墊；以及第四佈線層，其上形成有連接至第二字元線著陸墊的第二字元線圖案。

Description

包含記憶胞的積體電路
[相關申請案的交叉參考]
本申請案是基於且主張2020年7月31日在韓國智慧財產局（Korean Intellectual Property Office）申請的韓國專利申請案第10-2020-0096117號以及2021年3月10日在韓國智慧財產局申請的韓國專利申請案第10-2021-0031462號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
本發明是關於一種積體電路，且更特定言之關於一種包含記憶胞的積體電路。
由於較高整合程度的積體電路的需求且半導體製程的發展，因此可減小積體電路中所包含的線的寬度、間隔及/或高度，且可增加寄生元件及線的電阻。因此，向包含於積體電路中的標準單元提供電壓的路徑的驅動特徵可劣化。另外，可減小積體電路的電源供應電壓以降低電力消耗、高運行速度或類似者，且因此寄生元件及線的電阻對積體電路的影響可變得更明顯。儘管寄生元件及電阻，但仍需要由半導體製造製程製造的記憶體裝置根據各種應用的要求而穩定地提供高效能。
本發明概念的實例實施例是關於積體電路，且提供向記憶胞穩定地供應電壓的積體電路。
根據實例實施例，提供一種包含多個記憶胞的積體電路。積體電路可包含第一佈線層，所述第一佈線層包含：第一位元線圖案及正電源供應圖案,在第一方向上延伸的，正電源供應圖案經組態以提供正供應電壓；以及多個第一電源供應線著陸墊，經組態以提供負供應電壓，及多個第一字元線著陸墊，經組態以提供字元線電壓。積體電路可更包含第二佈線層，所述第二佈線層包含：第一負電源供應圖案，在第二方向上延伸且將第一電源供應線著陸墊彼此連接，所述第一電源供應線著陸墊在第二方向上在多個第一電源供應線著陸墊中彼此相鄰，且經組態以提供負供應電壓；以及多個第一字元線圖案，在第二方向上延伸，連接至多個第一字元線著陸墊且經組態以提供字元線電壓。積體電路亦可包含第三佈線層，所述第三佈線層包含：第二負電源供應圖案，連接至第一負電源供應圖案；以及多個第二字元線著陸墊，連接至多個第一字元線圖案。積體電路可更包含第四佈線層，所述第四佈線層包含多個第二字元線圖案，在第二方向上延伸、連接至多個第二字元線著陸墊且經組態以提供字元線電壓。
根據實例實施例，提供一種包含多個記憶胞的積體電路。積體電路可包含位元線結構，所述位元線結構包含：第一位元線圖案，形成於第一佈線層上，經組態以向記憶胞提供位元線電壓且在第一方向上延伸。積體電路可更包含字元線結構，所述字元線結構包含：多個第一字元線著陸墊，形成於第一佈線層上且經組態以向記憶胞提供字元線電壓；多個第一字元線圖案，形成於第二佈線層上，在垂直於第一方向的第二方向上延伸且連接至多個第一字元線著陸墊；多個第二字元線著陸墊，形成於第三佈線層上且連接至多個第一字元線圖案；以及多個第二字元線圖案，形成於第四佈線層上，在第二方向上延伸且連接至多個第二字元線著陸墊。積體電路亦可包含負電源供應線結構，所述負電源供應線結構包含：多個第一電源供應線著陸墊，形成於第一佈線層上且經組態以向記憶胞提供負供應電壓；第一負電源供應圖案，形成於第二佈線層上，在第二方向上延伸且將第一電源供應線著陸墊彼此連接，所述第一電源供應線著陸墊在第二方向上在多個第一電源供應線著陸墊中彼此相鄰；以及第二負電源供應圖案，形成於第三佈線層上且連接至第一負電源供應圖案。
根據實例實施例，提供一種設計包含多個記憶胞的積體電路的方法。方法可包含：產生經組態以向記憶胞提供字元線電壓的路徑；產生經組態以向記憶胞提供負供應電壓的路徑；以及產生經組態向記憶胞提供位元線電壓的路徑。此處，產生經組態以向記憶胞提供負供應電壓的路徑可包含：在第一佈線層上產生多個第一電源供應線著陸墊，所述多個第一電源供應線著陸墊經組態以向記憶胞提供負供應電壓；在第二佈線層上產生第一負電源供應圖案，所述第一負電源供應圖案在第二方向上延伸且將第一電源供應線著陸墊彼此連接，所述第一電源供應線著陸墊在第二方向上在多個第一電源供應線著陸墊中彼此相鄰；以及在第三佈線層上產生第二負電源供應圖案，所述第二負電源供應圖案連接至第一負電源供應圖案。
下文中將參考隨附圖式描述本發明概念的各種實施例。本文中所描述的實施例為所有實例實施例，且因此，本發明概念不限於此且可以各種其他形式實現。
應理解，當元件或層稱為「在」另一元件或層「上方」、「在」另一元件或層「之上」、「在」另一元件或層「上」、「在」另一元件或層「下方」、「在」另一元件或層「之下」、「在」另一元件或層「下面」、「連接至」另一元件或層或「耦接至」另一元件或層時，所述元件或層可直接在另一元件或層上方、在另一元件或層之上、在另一元件或層上、在另一元件或層下方、在另一元件或層之下、在另一元件或層下面、連接至另一元件或層或耦接至另一元件或層，或可存在介入元件或層。相反，當元件稱為「直接在」另一元件或層「上方」、「直接在」另一元件或層「之上」、「直接在」另一元件或層「上」、「直接在」另一元件或層「下方」、「直接在」另一元件或層「之下」、「直接在」另一元件或層「下面」、「直接連接至」另一元件或層或「直接耦接至」另一元件或層時，不存在介入元件或層。
圖1為用於描述根據實施例的記憶體裝置100的圖式。參考圖1，記憶體裝置100可包含預充電電路110、列解碼器120、記憶胞陣列130、行解碼器140以及資料緩衝器150。儘管圖1中未繪示，但在一些實施例中，記憶體裝置100可更包含位址解碼器、讀取電路、資料輸入/輸出電路或類似者。
記憶體裝置100可自外部接收命令CMD（圖中未繪示）、位址以及資料。舉例而言，記憶體裝置100可接收指導寫入的命令CMD（例如，寫入命令）、位址（例如，寫入位址）以及資料（例如，寫入資料），且將接收到的資料儲存於對應於位址的區域中。另外，記憶體裝置100可接收指導讀取的另一命令CMD（例如，讀取命令）及位址（例如，讀取位址），且可將儲存於對應於此位址的區域中的資料輸出至外部。記憶體裝置100可由半導體製造製程製造且可為單獨記憶體或藉由半導體製造製程與其他組件一起製造的嵌入式記憶體，如下文參考圖16將描述。
預充電電路110可回應於預充電控制信號PRE而向位元線選擇性地提供正供應電壓VDD。
列解碼器120可接收列位址X-ADD且可根據列位址X-ADD激活第一字元線WL1至第n字元線WLn當中的一個字元線。在一些實施例中，記憶體裝置100可包含位址解碼器，且位址解碼器可根據所接收的位址連同命令CMD來產生列位址X-ADD。
行解碼器140可接收行位址Y-ADD，且可根據行位址Y-ADD來選擇多個位元線BLt_1至位元線BLc_n中的一些。在一些實施例中，記憶體裝置100可包含位址解碼器，且位址解碼器可根據接收到的位址連同命令CMD來產生行位址Y-ADD。
記憶胞陣列130可包含多個記憶胞（例如，記憶胞10）。在一些實施例中，包含於記憶胞陣列130中的多個記憶胞10可為揮發性記憶胞，諸如靜態隨機存取記憶（static random access memory；SRAM）胞、動態隨機存取記憶（dynamic random access memory；DRAM）胞或類似者。在一些實施例中，包含於記憶胞陣列130中的多個記憶胞10可為非揮發性記憶胞，諸如快閃記憶胞、電阻性隨機存取記憶（resistive random access memory；RRAM）胞或類似者。儘管將主要參考SRAM胞描述實例實施例，但實例實施例不限於此。
參考圖1，可將包含於記憶胞陣列130中的多個記憶胞10中的每一者連接至依序配置於記憶胞陣列130中的第一字元線WL1至第n字元線WLn中的一者（其中n為大於1的整數）。另外，可將包含於記憶胞陣列130中的多個記憶胞10中的每一者連接至多個位元線BLt_1至位元線BLc_n中的至少一者。
可藉由第一字元線WL1至第n字元線WLn當中的經激活字元線來選擇多個記憶胞10中的一些。舉例而言，可藉由經激活的第一字元線WL1且根據多個位元線BLt_1至位元線BLc_n的狀態來選擇連接至第一字元線WL1的記憶胞10，可將資料（亦即，寫入資料）寫入至所選擇記憶胞10或可經由多個位元線BLt_1至位元線BLc_n輸出對應於儲存於所選擇記憶胞10中的資料（亦即，讀取資料）的信號。
資料緩衝器150可暫時儲存待寫入至多個記憶胞10的資料（亦即，寫入資料）或可暫時儲存自多個記憶胞10讀取的資料（亦即，讀取資料）。
由於記憶胞陣列130的整合程度增大，因此連接至記憶胞陣列130的線的電阻可增大。舉例而言，由於線的增大的電阻，因此在應用於字元線的信號中可發生延遲，且可能不穩定供應提供至多個記憶胞10中的每一者的負供應電壓VSS。因此，需要減小提供字元線電壓的路徑及提供負供應電壓VSS的路徑的電阻以改善記憶體裝置100的效能。
因此，根據實例實施例，可增大形成提供字元線電壓的路徑的字元線圖案的寬度以減小記憶體裝置100中路徑的電阻。另外，根據實例實施例，可增大形成提供負供應電壓VSS的路徑的通孔的橫截面積以減小記憶體裝置100中路徑的電阻。
負供應電壓VSS可對雜訊及延遲敏感地應，且在經由不同路徑向多個記憶胞10提供負供應電壓VSS時，多個記憶胞10的效能偏差可增大。
因此，根據實例實施例的記憶體裝置100可經由形成於多個佈線層上的網狀形圖案向多個記憶胞10穩定地提供負供應電壓VSS。
圖2為示出根據實施例的記憶胞10的電路圖。參考圖2，記憶胞10可包含六個電晶體（亦即，第一電晶體至第六電晶體：電晶體N1、電晶體N3、電晶體N5、電晶體N6、電晶體P2以及電晶體P4）。第一電晶體N1、第三電晶體N3、第五電晶體N5以及第六電晶體N6可為n通道場效電晶體（n-channel field effect transistor；NFET），且第二電晶體P2及第四電晶體P4可為p通道場效電晶體（p-channel field effect transistor；PFET）。記憶胞10可為六電晶體（six-transistor；6T）-SRAM胞，且可包含接收正供應電壓VDD及負供應電壓（或接地電壓）VSS的反相器對（亦即，第一反相器INV1及第二反相器INV2）。
第一反相器INV1可包含第一電晶體N1及第二電晶體P2，且第二反相器INV2可包含第三電晶體N3及第四電晶體P4。如圖2中所繪示，第一反相器INV1可交叉耦接至第二反相器INV2。
可將第五電晶體N5及第六電晶體N6分別地連接至位元線BLt及互補位元線BLc（或位元線棒），且可分別向第一反相器INV1及第二反相器INV2提供位元線BLt及互補位元線BLc的電壓位準。第五電晶體N5及第六電晶體N6中的每一者可稱為傳送電晶體。
可將第五電晶體N5及第六電晶體N6的閘極中的每一者連接至字元線WL。第五電晶體N5與第六電晶體N6可藉由字元線WL切換，且可分別地向第一反相器INV1及第二反相器INV2提供位元線BLt及互補位元線BLc的電壓位準。
在本文中，電晶體可具有各種不同結構。舉例而言，電晶體可包含由以鰭形延伸的主動圖案及閘極電極形成的鰭式場效電晶體（fin field effect transistor；FinFET）。電晶體亦可包含由平行於彼此延伸的多個奈米薄片及閘極電極形成的多橋通道場效電晶體（multi-bridge channel field effect transistor；MBCFET）。電晶體可包含叉狀薄片（Forksheet） FET，其具有其中P型電晶體的奈米薄片與N型電晶體的奈米薄片藉由介電壁彼此分離的結構，且因此N型電晶體與P型電晶體更接近。電晶體可包含豎直場效電晶體（vertical field effect transistor；VFET），其包含在圖3的Z軸方向上彼此隔開的源極/汲極區及圍繞通道區的閘極電極。電晶體可包含場效電晶體（field effect transistor；FET），諸如互補FET（complementary FET；CFET）、負CFET（negative CFET；NCFET）或碳奈米管（carbon nanotube；CNT）FET，且亦可包含雙極接面電晶體或另一3維（3-dimensiona；3D）電晶體。
可在受限佈線層中形成路徑，經由所述路徑向記憶胞10提供字元線電壓、正供應電壓VDD、負供應電壓VSS11及負供應電壓VSS12以及位元線電壓。由於各電壓的驅動特徵可根據提供對應電壓的路徑的電阻而不同，因此形成具有低電阻的路徑可對改良各電壓的驅動特徵至關重要。
圖3為示出根據實例實施例的佈線層的橫截面視圖。參看圖3，多個層（亦即，第一層41至第九層49）可形成於基底40上。作為圖2的記憶胞10的實例的記憶胞10a可形成於基底40上,且記憶胞10a可為上文參考圖2所描述的6T-SRAM胞。包含於上文參考圖1所描述的記憶胞陣列130中的多個記憶胞10可形成於基底40上。圖3僅為示出形成於記憶胞10a上的第一層41至第九層49的橫截面視圖，且可與實際SRAM胞的橫截面視圖不同。
第一層41可稱為接觸層，且可包含連接至電晶體的閘極電極的閘極觸點CB及連接至電晶體的源極/汲極區的源極/汲極觸點CA。第一層41可稱為M0，且可形成於中段製程（middle-of-line；MOL）製造操作中，且記憶胞10a及第一層41可形成於前段製程（front-end-of-line；FEOL）製造操作中。
在本文中，第二層42可稱為接觸通孔層，且可稱為V0。第三層43可稱為第一佈線層M1。第四層44可稱為第一通孔層V1。第五層45可稱為第二佈線層M2。第六層46可稱為第二通孔層V2。第七層47可稱為第三佈線層M3。第八層48可稱為第三通孔層V3。第九層49可稱為第四佈線層M4。第二層42至第九層49可形成於後段製程（back-end-of-line；BEOL）操作中。在下文將描述的圖式中，為方便說明起見，僅繪示一些層且可顯示通孔，即使通孔在上部佈線層的圖案之下，其亦能指示上部佈線層的圖案與下部佈線層的圖案之間的連接。
圖4為繪示根據實例實施例的記憶胞陣列130的配置的平面視圖。圖5為繪示根據實例實施例的記憶胞陣列130的佈局的平面視圖。
特定言之，圖4為示出包含於記憶胞陣列130中的九個記憶胞（亦即，第一記憶胞C1至第九記憶胞C9）的配置的平面視圖，且圖5為示出對應於第一記憶胞C1至第九記憶胞C9的佈局的平面視圖。在圖5中，圖案上所寫入的附圖標記指示電連接至對應圖案的線及/或施加至對應圖案的電壓。
參考圖5，包含於記憶胞陣列130中的第一記憶胞C1至第九記憶胞C9中的每一者可在列方向或行方向上相對於相鄰記憶體具有鏡面對稱的佈局。舉例而言，第一記憶胞C1的佈局及第二記憶胞C2的佈局可在行方向上（亦即，相對於平行於其間Y軸的軸）為鏡面對稱的。另外，第四記憶胞C4的佈局及第一記憶胞C1的佈局可在列方向上（亦即，相對於平行於其間X軸的軸）為鏡面對稱的。另外，第五記憶胞C5的佈局可在行方向上與第四記憶胞C4的佈局鏡面對稱且在列方向上與第二記憶胞C2鏡面對稱。參考圖5，由於第一記憶胞C1至第三記憶胞C3可經配置於同一列中，因此可將第一記憶胞C1至第三記憶胞C3共同連接至字元線WL[i]。由於第四記憶胞C4至第六記憶胞C6可經配置於同一列上，因此第四記憶胞C4至第六記憶胞C6可共同連接至字元線WL[i+1]。由於第七記憶胞C7至第九記憶胞C9可經配置於同一列上，因此第七記憶胞C7至第九記憶胞C9可共同連接至字元線WL[i+2]。為便於描述，相同字元線在圖5中示出為分離的，相同字元線可在一個圖案中相連接。
參考圖5，第一記憶胞C1、第四記憶胞C4以及第七記憶胞C7可經配置在同一行上且可共同連接至相同位元線BLt[k]、互補位元線BLc[k]以及正電源供應線VDD[k]。第二記憶胞C2、第五記憶胞C5以及第八記憶胞C8可經配置在同一行上且可連接至相同位元線BLt[k+1]、互補位元線BLc[k+1]以及正電源供應線VDD[k+1]。第三記憶胞C3、第六記憶胞C6以及第九記憶胞C9可經配置在同一行上，且可連接至相同位元線BLt[k+2]、互補位元線BLc[k+2]、正電源供應線VDD[k+2]。為便於說明，儘管相同位元線、互補位元線以及正電源供應線經示出為分離的，但相同位元線、互補位元線以及正電源供應線可在一個圖案中相連接。
可將第一記憶胞C1至第九記憶胞C9中的每一者連接至多個負電源供應線。舉例而言，參考圖5，可將第一記憶胞C1連接至如圖2中所繪示的第一負電源供應線VSS1及第二負電源供應線VSS2。
第一記憶胞C1至第九記憶胞C9中的每一者可包含形成於多個主動區中的多個電晶體。舉例而言，第一記憶胞C1可包含形成於第一主動區RX1至第四主動區RX4中的多個電晶體。形成於N型主動區中的電晶體可稱為N型電晶體。形成於P型主動區中的電晶體可被稱為P型電晶體。儘管圖5中未示出，但主動圖案可形成於主動區中。主動圖案可呈鰭或奈米薄片形式。
圖6A及圖6B為繪示根據實例實施例的具有finFET結構的胞的實例的橫截面視圖。詳言之，圖6A為繪示沿著圖5的線Y-Y'截取的第一胞C1的橫截面的實例的橫截面視圖，且圖6B為繪示沿著圖5的X-X'截取的第一胞C1的橫截面的實例的橫截面視圖。儘管圖6A及圖6B中未繪示，但閘極間隔件可形成於閘極電極的側表面上，且閘極介電膜可形成於閘極電極與閘極間隔件之間以及閘極電極的下表面上。此外，障壁膜可形成於觸點及/或通孔的表面上。下文中，圖6A及圖6B將參考圖5來描述且將省略圖6A及圖6B中的冗餘描述。
參考圖6A，基底1000可為塊狀矽或絕緣層上矽（silicon-on-insulator；SOI），且作為非限制實例，可包含矽鍺（SiGe）、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦（InSb）、碲化鉛（PbTe）化合物、砷化銦（InAs）、磷化物、砷化鎵（GaAs）、銻化鎵（GaSb）或類似者。第一鰭F1可在基底1000上在Y軸方向上延伸，且第一源極/汲極區SD1至第三源極/汲極區SD3可形成於第一鰭F1中。第一層間絕緣膜31至第四層間絕緣膜34可形成於第一鰭F1上。第一源極/汲極區SD1及第二源極/汲極區SD2以及第一閘極電極G1可形成電晶體，亦即p型場效電晶體（PFET），且第二源極/汲極區SD2及第三源極/汲極區SD3以及第二閘極電極G2可形成另一PFET。
可藉由穿透第二層間絕緣膜32將第一源極/汲極觸點CA1及第二源極/汲極觸點CA2分別連接至第一源極/汲極區SD1及第二源極/汲極區SD2。根據一些實施例，第一源極/汲極觸點CA1及第二源極/汲極觸點CA2中的至少一者可形成為穿透第一層間絕緣膜31的下部源極/汲極觸點及穿透第二層間絕緣膜32的上部源極/汲極觸點。第一源極/汲極通孔VA1可藉由穿透第三層間絕緣膜33而連接至第一源極/汲極觸點CA1，且可連接至形成於第一佈線層M1上的位元線圖案BLt。
參看圖6B，場絕緣膜20可形成於基底1000上，且穿透場絕緣膜20的第一鰭F1至第四鰭F4可與在X軸方向上延伸的第一閘極電極G1及第二閘極電極G2交叉。作為非限制實例，場絕緣膜20可包含二氧化矽（SiO 2）、氮化矽（SiN）、氮氧化矽（SiON）、碳氧氮化矽（SiOCN）或SiO 2、SiN、SiON以及SiOCN中的兩者或大於兩者的組合。作為非限制實例，第一閘極電極G1及第二閘極電極G2可包含鈦（Ti）、鉭（Ta）、鎢（W）、鋁（Al）、銅（Co）或Ti、Ta、W、Al以及Co中的兩者或大於兩者的組合，或可包含不為金屬的矽（Si）或SiGe。此外，第一閘極電極G1及第二閘極電極G2可藉由堆疊兩種或大於兩種導電材料形成，且例如可包含：功函數調節膜，包含氮化鈦（TiN）、氮化鉭（TaN）、碳化鈦（TiC）、碳化鉭（TaC）、碳化鋁鈦（TialC）或TiN、TaN、TiC、TaC以及TiAlC中的兩者或大於兩者的組合；以及填充導電膜，包含W、Al或類似者。裝置隔離膜ISO可在Y軸方向上在第一鰭F1與第二鰭F2之間延伸，裝置隔離膜ISO可在Y軸方向上在第二鰭F2與第三鰭F3之間延伸，且裝置隔離膜ISO可在Y軸方向上在第三鰭F3與第四鰭F4之間延伸。其中形成第一鰭F1的區可為第一主動區RX1，其中形成第二鰭F2的區可為第二主動區RX2，其中形成第三鰭F3的區可為第三主動區RX3，且其中形成第四鰭F4的區可為第四主動區RX4。
可藉由穿透第二層間絕緣膜32將閘極觸點CB連接至第二閘極電極G2。在一些實施例中，閘極觸點CB可形成為穿透第一層間絕緣膜31的下部閘極觸點及穿透第二層間絕緣膜32的上部閘極觸點。閘極通孔VB可藉由穿透第三層間絕緣膜33而連接至閘極觸點CB，且可連接至形成於第一佈線層M1上的字元線圖案WL[i]。
圖6C及圖6D為繪示根據實例實施例的具有環繞式閘電極（GAA）電晶體結構的胞的實例的橫截面視圖。詳言之，圖6C為繪示沿著圖5的線Y-Y'截取的第一胞C1的橫截面的實例的橫截面視圖，且圖6D為繪示沿著圖5的線X-X'截取的第一胞C1的橫截面的實例的橫截面視圖。圖6C及圖6D亦可為具有GAA電晶體結構的胞的橫截面視圖，其中通道區由閘極電極包圍。舉例而言，圖6C及圖6D中所繪示的橫截面視圖可為包含多橋通道（MBC）電晶體的胞的橫截面視圖。
不同於圖6A，參考圖6C，基底1000上的第一鰭型主動區FA1可在Y軸方向上延伸，且可包含形成於在Z軸方向上與第一鰭型主動區FA1隔開的位置處的奈米線結構NWS。奈米線結構NWS可包含平行於第一鰭型主動區FA1的上部表面延伸的奈米線。奈米線可依序堆疊於第一鰭型主動區FA1上，且奈米線中的每一者可具有通道區。奈米線可包含與基底1000的組態組件相同的材料。然而，本發明概念不限於此，奈米薄片結構NSS而非奈米線結構NWS可形成於在Z軸方向上與第一鰭型主動區FA1隔開的位置處。
第一源極/汲極區SD1至第三源極/汲極區SD3可形成於第一鰭型主動區FA1上。可將第一源極/汲極區SD1至第三源極/汲極區SD3中的每一者連接至奈米線結構NWS。儘管圖6C中未示出，但覆蓋第一閘極電極G1及第二閘極電極G2的側表面的絕緣襯裡可形成於奈米線結構NWS上，且間隔件可形成於絕緣襯墊上。
不同於圖6B，參考圖6D，可包含自基底1000突出且在Y軸方向上延伸的多個鰭型主動區FA1至鰭型主動區FA4。奈米線結構NWS可形成於Z軸方向上與多個鰭型主動區FA1至鰭型主動區FA4中的每一者隔開的位置處。奈米線的橫截面以矩形形狀繪示，但不限於此且可具有各種形狀。
圖7為示出根據實例實施例的記憶胞陣列130的佈線層的平面視圖。詳言之，圖7是示出形成於X-Y平面上的記憶胞陣列130上的接觸通孔層V0及第一佈線層M1的平面視圖，但參考圖7的描述可應用於連續堆疊的任何通孔層及佈線層。為便於描述，上文參考圖5至圖6B所描述的主動區、主動圖案、閘極電極、觸點或類似者可不繪示於下文待描述的平面視圖中。
參考圖7，第一位元線圖案M1_BLt及第一互補位元線圖案M1_BLc可形成於第一佈線層M1上。第一位元線圖案M1_BLt及第一互補位元線圖案M1_BLc可在Y軸方向（例如，第一方向）上延伸。多個第一位元線圖案M1_BLt及多個第一互補位元線圖案M1_BLc可經交替地配置。提供正供應電壓VDD的正電壓圖案M1_VDD可形成於第一佈線層M1上。多個正電壓圖案VDD可分別在Y軸方向上在第一位元線圖案M1_BLt與第一互補位元線圖案M1_BLc之間延伸。參考圖7，第一佈線層M1的著陸墊區M1_LP_RG可在Y軸方向上延伸，且著陸墊區M1_LP_RG中的每一者可與第一位元線圖案M1_BLt或第一互補位元線圖案M1_BLc相鄰。
第一佈線層M1的著陸墊區M1_LP_RG中的每一者可包含多個第一負供應電壓VSS著陸墊M1_VSS_LP及多個第一字元線著陸墊M1_WL_LP。包含於著陸墊區M1_LP_RG中的第一負供應電壓VSS著陸墊M1_VSS_LP及多個第一字元線著陸墊M1_WL_LP可在Y軸方向上對準。著陸墊可將上部層的圖案連接至下部層的圖案。
舉例而言，如圖2及圖3中所繪示，可經由源極/汲極觸點將第一負供應電壓VSS著陸墊M1_VSS_LP連接至第一電晶體N1及第三電晶體N3的源極端子。第一負供應電壓VSS著陸墊M1_VSS_LP中的每一者可形成於記憶胞的邊界上。特定言之，第一負供應電壓VSS著陸墊M1_VSS_LP中的每一者可形成於記憶胞的邊界的拐角或邊緣上。記憶胞可為圖2中所繪示的SRAM胞。第一負供應電壓VSS著陸墊M1_VSS_LP亦可經配置以重疊第二佈線層M2上的在X軸方向（例如，第二方向）上延伸的第一負電壓圖案M2_VSS，如下文將參考圖8B所描述。
可經由如圖2及圖3中所繪示的閘極觸點將第一字元線著陸墊M1_WL_LP連接至第五電晶體N5及第六電晶體N6的閘極端子。第一字元線著陸墊M1_WL_LP可形成於記憶胞的邊界上。詳言之，第一字元線著陸墊M1_WL_LP可形成於記憶胞的左邊界或右邊界上。記憶胞可為圖2中所繪示的SRAM胞。第一字元線著陸墊M1_WL_LP可經配置以重疊第二佈線層M2上的在X軸方向上延伸的第一字元線圖案M2_WL，如下文將參考圖8B所描述。
圖8A為示出根據實例實施例的記憶胞陣列130的佈線層的平面視圖。詳言之，圖8A是示出形成於X-Y平面上的記憶胞陣列130上的第一通孔層V1及第二佈線層M2的平面視圖，且參考圖8A的描述可應用於依次堆疊的任何通孔層及佈線層。
參看圖8A，第二負電壓著陸墊M2_VSS_LP及第一字元線圖案M2_WL可形成於第二佈線層M2上。第一字元線圖案M2_WL可在X軸方向（例如，第二方向）上延伸。第二負電壓著陸墊M2_VSS_LP可經配置在胞邊界的拐角或邊緣處。可經由形成於第一通孔層V1上的通孔將第二負電壓著陸墊M2_VSS_LP連接至形成於第一佈線層M1上的第一負供應電壓VSS著陸墊M1_VSS_LP。可在Z方向（例如，第三方向）上將一個第二負電壓著陸墊M2_VSS_LP連接至一個通孔。因此，第二負電壓著陸墊M2_VSS_LP可將自上部佈線層傳輸的負供應電壓VSS傳輸至下部佈線層。
切割區CR可形成於在X軸方向上彼此相鄰的多個第二負電壓著陸墊M2_VSS_LP之間。切割區CR可為其中未形成佈線層M2的圖案的區。
圖8B為示出根據實例實施例的記憶胞陣列130的佈線層的平面視圖。詳言之，圖8B是示出形成於X-Y平面上的記憶胞陣列130上的第一通孔層V1及第二佈線層M2的平面視圖，且參考圖8B的描述可應用於依次堆疊的任何通孔層及佈線層。
參看圖8B，第一負電壓圖案M2_VSS及第一字元線圖案M2_WL可形成於第二佈線層M2上。第一負電壓圖案M2_VSS及第一字元線圖案M2_WL中的每一者可在X軸方向（例如，第二方向）上延伸。多個第一負電壓圖案M2_VSS及多個第一字元線圖案M2_WL可在Y軸方向（例如，第一方向）上交替地配置以彼此平行。
參考圖8B，可經由形成於第一通孔層V1中的通孔將多個第一負電壓圖案M2_VSS連接至形成於第一佈線層M1上的多個第一負供應電壓VSS著陸墊M1_VSS_LP。詳言之，多個第一負電壓圖案M2_VSS可在X軸方向上將配置於第一佈線層M1上的多個第一負供應電壓VSS著陸墊M1_VSS_LP彼此連接。第一負電壓圖案M2_VSS可將多個第一負供應電壓VSS著陸墊M1_VSS_LP彼此連接，其中多個第一負供應電壓VSS著陸墊M1_VSS_LP形成於在X軸方向上彼此相鄰的至少兩個記憶胞的邊緣邊界上。然而，本發明概念不限於此且第一負電壓圖案M2_VSS亦可將多個第一負供應電壓VSS著陸墊M1_VSS_LP彼此連接，其中多個第一負供應電壓VSS著陸墊M1_VSS_LP形成於至少三個相鄰記憶胞的邊緣邊界上。
第一負電壓圖案M2_VSS可將預設數目個第一負供應電壓VSS著陸墊彼此連接。舉例而言，參考圖8B，第一負電壓圖案M2_VSS可將兩個第一負供應電壓VSS著陸墊彼此連接，但實施例不限於此。
第一負電壓圖案M2_VSS可將某一數目個第一負供應電壓VSS著陸墊彼此連接並終止。舉例而言，參考圖8B，第一負電壓圖案M2_VSS可將兩個第一負供應電壓VSS著陸墊彼此連接且終止。
記憶胞陣列130可包含第一切割區。第一切割區可為其中未形成第一負電壓圖案M2_VSS的區。亦即，第一切割區可形成於在X軸方向上彼此相鄰的兩個第一負電壓圖案M2_VSS之間。第一切割區可在X軸方向上延伸，且可在與第一負電壓圖案M2_VSS接觸的點處終止。
由於第一負電壓圖案M2_VSS變得更長，因此具有第一字元線圖案M2_WL的耦接電容可增大。當耦接電容增大時，RC延遲增強，且因此字元線驅動特徵可減少。
根據實例實施例的記憶胞陣列130可藉由包含第一切割區而減小第一負電壓圖案M2_VSS的長度，且因此可改良字元線驅動特徵。
同時，由於根據實例實施例的第一負電壓圖案M2_VSS連接至至少兩個第一負供應電壓VSS著陸墊M1_VSS_LP，因此可減小提供負供應電壓的電源供應線的電阻。因此，可改良提供負供應電壓的電源供應線的驅動特徵。
參考圖8B，可經由形成於第一通孔層V1中的通孔將第一字元線圖案M2_WL連接至形成於第一佈線層M1上的多個第一字元線著陸墊M1_WL_LP。參考圖8B，在第一通孔層V1中，對應於多個第一字元線著陸墊M1_WL_LP中的沒者的通孔繪示為形成，但可不形成對應於一些字元線著陸墊的通孔。
圖9為示出根據實例實施例的記憶胞陣列130的佈線層的平面視圖。詳言之，圖9為示出形成於X-Y平面上的記憶胞陣列130上的第二通孔層V2及第三佈線層M3的平面視圖，且參考圖9的描述可應用於依次堆疊的任何通孔層及佈線層。
參考圖9，多個第二負電壓圖案M3_VSS及多個第二字元線著陸墊M3_WL_LP可形成於第三佈線層M3上。多個第二負電壓圖案M3_VSS及多個第二字元線著陸墊M3_WL_LP可在Y軸方向（例如，第一方向）上延伸。第二負電壓圖案M3_VSS可形成於記憶胞的邊界上。多個第二負電壓圖案M3_VSS及多個第二字元線著陸墊M3_WL_LP可在X軸方向上交替地經配置以平行於彼此。
多個第二字元線著陸墊M3_WL_LP中的每一者可將形成於第二佈線層M2上的第一字元線圖案M2_WL連接至形成於稍後將描述的第四佈線層M4上的第二字元線圖案M4_WL。
參看圖9，可經由形成於第二通孔層V2中的通孔將第二負電壓圖案M3_VSS連接至形成於第二佈線層M2上的第一負電壓圖案M2_VSS。由於將第一負電壓圖案M2_VSS連接至第二負電壓圖案M3_VSS，因此可形成提供負供應電壓VSS的網狀圖案。亦即，在X軸方向上延伸的第一負電壓圖案M2_VSS將相鄰記憶胞的多個第一負供應電壓VSS著陸墊M1_VSS_LP彼此連接，且將在Y軸方向上延伸的第二負電壓圖案M3_VSS連接至第一負電壓圖案M2_VSS，且因此可形成網狀圖案。
根據實例實施例的積體電路可通常經由藉由第二佈線層M2及第三佈線層M3形成的網狀圖案而向包含於記憶胞陣列130中的多個記憶胞提供負供應電壓VSS，且因此即使在積體電路的整合程度增大時，亦可提供穩定負供應電壓VSS。
圖10為示出根據實例實施例的記憶胞陣列130的佈線層的平面視圖。詳言之，圖10為示出形成於X-Y平面上的記憶胞陣列130上的第三通孔層V3及第四佈線層M4的平面視圖，且參考圖10的描述可應用於依次堆疊的任何通孔層及佈線層。
參看圖10，第二字元線圖案M4_WL可形成於第四佈線層M4上。多個第二字元線圖案M4_WL中的每一者可在X軸方向（例如，第二方向）上延伸。多個第二字元線圖案M4_WL可經配置以彼此平行。
參考圖10，可經由形成於第三通孔層V3中的通孔將第二字元線圖案M4_WL連接至形成於第二佈線層M2上的第一字元線圖案M2_WL。
參考圖10，第四佈線層M4可專用於第二字元線圖案M4_WL。亦即，除第二字元線圖案M4_WL以外的其他圖案可不形成於第四佈線層M4上，且多個第二字元線圖案M4_WL可在Y軸方向上配置以彼此平行。由於第四佈線層M4專用於第二字元線圖案M4_WL，因此第二字元線圖案M4_WL的寬度可增加。因此，由於可減小由第二字元線圖案M4_WL引起的電阻，因此可改良字元線的字元線驅動特徵。
圖11A為示出根據實例實施例的記憶胞陣列130的佈線層的平面視圖。詳言之，圖11A為示出形成於X-Y平面上的記憶胞陣列130上的第二通孔層V2及第三佈線層M3的平面視圖，且參考圖11A的描述可應用於依次堆疊的任何通孔層及佈線層。
參看圖11A，不同於呈線形狀的第二負電壓圖案M3_VSS形成於圖9中的第三佈線層上的情況，網形第二負電壓圖案M3_VSS_Mesh可形成於第三佈線層M3上。亦即，不同於在圖9中第二負電壓圖案M3_VSS具有在Y軸方向上延伸的線形的情況，圖11A的網狀形第二負電壓圖案M3_VSS_Mesh可具有其中連接在X軸方向及Y軸方向上延伸的線的形狀。因此，由於用於在第三佈線層M3中提供負供應電壓VSS的路徑的面積增大，因此可減小電阻且可改良負供應電壓VSS的驅動特徵。
形成於圖11A中所繪示的第三佈線層M3上的網狀形第二負電壓圖案M3_VSS_Mesh可形成於圖8A中所繪示的第二佈線層M2之上。因此，可經由形成於第二通孔層V2中的通孔將網狀形第二負電壓圖案M3_VSS_Mesh連接至形成於第二佈線層M2上的第二負電壓著陸墊M2_VSS_LP。亦即，第二通孔層V2的通孔可形成於第二負電壓著陸墊M2_VSS_LP上。
圖11B為示出根據實例實施例的記憶胞陣列130的佈線層的平面視圖。詳言之，圖11B為示出形成於X-Y平面上的記憶胞陣列130上的第二通孔層V2及第三佈線層M3的平面視圖，且參考圖11B的描述可應用於依次堆疊的任何通孔層及佈線層。
參看圖11A，不同於圖11B，形成於圖11B中所繪示的第三佈線層M3上的網狀形第二負電壓圖案M3_VSS_Mesh可形成於圖8B中所繪示的第二佈線層M2之上。因此，可經由形成於第二通孔層V2中的通孔將網狀形第二負電壓圖案M3_VSS_Mesh連接至形成於第二佈線層M2上的第一負電壓圖案M2_VSS。亦即，第二通孔層V2的通孔可形成於第一負電壓圖案M2_VSS上。由於第一負電壓圖案M2_VSS可經配置於比第二負電壓著陸墊M2_VSS_LP的區更大的區中，因此可增大第二通孔層V2的通孔的數目。由於第二通孔層V2的通孔的數目增大，因此可減小用於提供負供應電壓VSS的圖案的電阻，且隨著電阻減小，可改良負供應電壓VSS的驅動特徵。
圖12為示出根據實例實施例的記憶胞陣列130的佈線層的平面視圖。詳言之，圖12為示出形成於X-Y平面上的記憶胞陣列130上的第一通孔層V1及第二佈線層M2的平面視圖，且參考圖12的描述可應用於依次堆疊的任何通孔層及佈線層。
參考圖12，第一負電壓圖案M2_VSS及第一字元線圖案M2_WL可形成於第二佈線層M2上。第一負電壓圖案M2_VSS及第一字元線圖案M2_WL中的每一者可在X軸方向（例如，第二方向）上延伸。多個第一負電壓圖案M2_VSS及多個第一字元線圖案M2_WL可在Y軸方向（例如，第一方向）上交替地配置以彼此平行。
參考圖12，可經由形成於第一通孔層V1中的通孔將多個第一負電壓圖案M2_VSS連接至形成於第一佈線層M1上的多個第一負電壓著陸墊M1_VSS_LP。另外，可經由形成於第一通孔層V1中的通孔將多個第一字元線圖案M2_WL連接至形成於第一佈線層M1上的多個第一字元線著陸墊M1_WL_LP（例如，描述於圖7中）。
根據實例實施例，連接至第一負電壓圖案M2_VSS的通孔的寬度W2可大於連接至第一字元線圖案M2_WL的通孔的寬度W1。替代地，連接至第一負電壓圖案M2_VSS的通孔的橫截面積可大於連接至第一字元線圖案M2_WL的通孔的橫截面積。由於連接至第一負電壓圖案M2_VSS的通孔的橫截面積增大，因此可減小負供應電壓VSS傳輸至記憶胞的路徑的電阻且可改良負供應電壓VSS的驅動特徵。
圖13為示出根據實例實施例的記憶胞陣列130的佈線層的平面視圖。詳言之，圖13為示出形成於X-Y平面上的記憶胞陣列130上的第二通孔層V2及第三佈線層M3的平面視圖，且參考圖13的描述可應用於依次堆疊的任何通孔層及佈線層。
參看圖13，如同圖9，第二負電壓圖案M3_VSS及第二字元線著陸墊M3_WL_LP可形成於第三佈線層M3上。第二負電壓圖案M3_VSS及多個第二字元線著陸墊M3_WL_LP可在Y軸方向（例如，第一方向）上延伸。第二負電壓圖案M3_VSS可形成於記憶胞的邊界上。多個第二負電壓圖案M3_VSS及多個第二字元線著陸墊M3_WL_LP可在X軸方向上交替地經配置以平行於彼此。
參考圖13，可經由形成於第二通孔層V2中的通孔將第二負電壓圖案M3_VSS連接至形成於第二佈線層M2上的第一負電壓圖案M2_VSS。另外，可經由形成於第一通孔層V1中的通孔將第二字元線著陸墊M3_WL_LP連接至形成於第二佈線層M2上的第一字元線圖案M2_WL。
根據實例實施例，連接至第二負電壓圖案M3_VSS的通孔的寬度W4可大於連接至第二字元線著陸墊M3_WL_LP的通孔的寬度W3。替代地，連接至第二負電壓圖案M3_VSS的通孔的橫截面積可大於連接至第二字元線著陸圖案M2_WL的通孔的橫截面積。由於連接至第二負電壓圖案M3_VSS的通孔的橫截面積增大，因此可減小負供應電壓VSS傳輸至記憶胞的路徑的電阻且可改良負供應電壓VSS的驅動特徵。
圖14A為示出根據實例實施例的記憶胞陣列130的佈線層的平面視圖。詳言之，圖14A為示出形成於X-Y平面上的記憶胞陣列130上的第一通孔層V1及第二佈線層M2的平面視圖，且參考圖14A的描述可應用於依次堆疊的任何通孔層及佈線層。
參考圖14A，不同於圖8B，位元線著陸墊M2_BL_LP可形成於第二佈線層M2上。位元線著陸墊M2_BL_LP可經配置於圖8B的切割區CR中。可經由形成於第一通孔層V1中的通孔將位元線著陸墊M2_BL_LP連接至形成於第一佈線層M1上的第一位元線圖案M1_BLt及第一互補位元線圖案M1_BLc。
可將位元線著陸墊M2_BL_LP連接至第二位元線圖案M3_BLt及第二互補位元線圖案M3_BLc，其將在下文參考圖14B進行描述。由於可減小經由位元線著陸墊M2_BL_LP將電壓提供至位元線的路徑的電阻，因此可改良位元線的驅動特徵。
圖14B為示出根據實例實施例的記憶胞陣列130的佈線層的平面視圖。詳言之，圖14B為示出形成於X-Y平面上的記憶胞陣列130上的第二通孔層V2及第三佈線層M3的平面視圖，且參考圖14B的描述可應用於依次堆疊的任何通孔層及佈線層。
參考圖14B，不同於圖9，第二位元線圖案M3_BLt及第二互補位元線圖案M3_BLc可形成於第三佈線層M3上。第二位元線圖案M3_BLt可經配置以重疊形成於第一佈線層M1上的第一位元線圖案M1_BLt，且第二互補位元線圖案M3_BLc可經配置以重疊形成於第一佈線層M1上的第一互補位元線圖案M1_BLc。
參考圖14A及圖14B，可經由形成於第二通孔層V2中的通孔將第二位元線圖案M3_BLt及第二互補位元線圖案M3_BLc連接至形成於第二佈線層M2上的位元線著陸墊M2_BL_LP。
由於可藉由在第三佈線層M3上形成第二位元線圖案M3_BLt及第二互補位元線圖案M3_BLc來減小將電壓提供至位元線的電阻，因此可改良位元線的驅動特徵。
圖15為示出根據實例實施例的記憶胞陣列130的佈線層的平面視圖。詳言之，圖15為示出形成於X-Y平面上的記憶胞陣列130上的第一通孔層V1及第二佈線層M2的平面視圖，且參考圖15的描述可應用於依次堆疊的任何通孔層及佈線層。
參看圖15，如同圖8B，第一負電壓圖案M2_VSS及第一字元線圖案M2_WL可形成於第二佈線層M2上。然而，不同於圖8B，第一字元線圖案M2_WL可具有微動圖案。詳言之，第一字元線圖案M2_WL的寬度可延伸至由圖8B的切割區CR所佔據的空間。亦即，第一字元線圖案M2_WL的一部分的寬度可大於第一字元線圖案M2_WL的另一部分的寬度，所述部分未與第一負電壓圖案M2_VSS相鄰，所述另一部分與第一負電壓圖案M2_VSS相鄰。因此，由於第一字元線圖案M2_WL的面積增大，因此可減小將電壓供應至字元線的路徑的電阻，且可改良字元線的驅動特徵。
圖16為根據實例實施例的製造積體電路的方法的流程圖。在一些實施例中，可在計算系統中執行圖16中所繪示的操作S200、操作S400、操作S600以及操作S800中的至少一些（例如，圖20的300）。
在操作S200中，可藉由參考標準單元庫D12執行自暫存器轉移級register-transfer level；RTL）資料D11產生網路連線表資料D13的邏輯合成。RTL資料D11可限定積體電路的功能，且作為非限制性實例，可寫為硬體描述語言（Hardware Description Language；HDL），諸如VHSIC硬體描述語言（VHSIC Hardware Description Language；VHDL）及Verilog。標準單元庫D12可定義標準單元的功能及特性。半導體設計工具（例如，邏輯合成工具）可藉由參考標準單元庫D12根據RTL資料D11執行邏輯合成，且因此產生包含位元流的網路連線表資料D13及/或定義積體電路的網路連線表，亦即定義多個標準單元及標準單元的連接關係。
在操作S400中，可藉由參考標準單元庫D12及設計規則D14執行自網路連線表資料D13產生佈局資料D15的安置及路由（place and routing；P&R）。標準單元庫D12可定義標準單元的佈局，且設計規則D14可根據半導體操作（例如，操作S800）定義積體電路的佈局將遵循的規則。舉例而言，設計規則D14可定義佈線層中的圖案之間的最小間隔、佈線層中的圖案的寬度、通孔層中的通孔的寬度或類似者。
半導體設計工具（例如，P&R工具）可藉由來自網路連線表資料D13的參考標準單元庫D12來配置多個標準單元，且可路由藉由參考設計規則D14配置的多個標準單元的輸入接腳、輸出接腳以及功率分接頭。
半導體設計工具可產生佈線層及通孔層以改良驅動特徵。在一些實施例中，如上文參考圖8B所描述，連接至相鄰記憶胞的第一通孔層V1的通孔經由形成於第二佈線層M2上的第一負電壓圖案M2_VSS彼此連接，由此改良負供應電壓的驅動特徵。如上文參考圖9所描述，可藉由將第一負電壓圖案M2_VSS連接至第二負電壓圖案M3_VSS經由網狀形結構在整個記憶胞陣列130中穩定地供應負供應電壓VSS。在一些實施例中，如上文參考圖10所描述，可藉由僅將多個第二字元線圖案M4_WL配置在第四佈線層M4上來改良字元線的驅動特徵。在一些實施例中，如參考圖11A及圖11B所描述，可藉由在第三佈線層M3上形成網狀形第二電壓圖案M3_VSS_MESH來改良負供應電壓的驅動特徵。在一些實施例中，如上文參考圖12及圖13所描述，可藉由擴增提供負供應電壓VSS的路徑上的通孔的寬度來改良負供應電壓的驅動特徵。在一些實施例中，如上文參考圖14A及圖14B所描述，可藉由將位元線著陸墊M2_BL_LP配置於第二佈線層M2上且將多個第二位元線圖案M3_BLt_1及第二位元線圖案M3_BLc_1配置於第三佈線層M3上來改良位元線的驅動特徵。在一些實施例中，如上文參考圖15所描述，可藉由將第二字元線圖案M2_WL的寬度擴增至第一負電壓圖案M2_VSS的切割區來改良字元線的驅動特徵。
在操作S600中，可執行製造罩幕的操作。舉例而言，由於將光學近接校正（optical proximity correction；OPC）應用於佈局資料D15，因此形成於罩幕上的圖案可經限定以形成形成於多個層上的圖案，且可製造用於形成多個層中的每一者的圖案的至少一個罩幕（或光罩）。
在操作S800中，可執行製造積體電路的操作。舉例而言，可藉由使用操作S600中製造的至少一個罩幕來圖案化多個層來製造積體電路。如圖16中所繪示，操作S800可包含操作S820及操作S840。
在操作S820中，可執行前段製程（FEOL）操作。FEOL操作可指在積體電路的製造期間在基底上形成個別裝置，例如電晶體、電容器、電阻器或其類似者的操作。舉例而言，FEOL操作可包含平坦化及清潔晶圓、形成溝渠、形成井、形成閘極線以及形成源極及汲極。因此，可形成包含於多個標準單元中的裝置。
在操作S840中，可執行後段製程（BEOL）操作。BEOL操作可指在製造積體電路期間內連個別裝置，例如電晶體、電容器、電阻器以及類似者的操作。舉例而言，BEOL操作可包含對閘極區、源極區以及汲極區執行矽化，添加介電材料，平坦化，形成孔，添加金屬層，形成通孔以及形成鈍化層。上文參考圖3至圖15所描述的佈線層及通孔層可形成於BEOL操作S840中。接著，積體電路可經封裝於半導體封裝中且用作各種應用的組件。
圖17為繪示根據實例實施例的圖16的操作S400的實例的流程圖。如上文參考圖16所描述，在圖17的操作S400'中，可藉由參考標準單元庫D12及設計規則D14來執行配置及路由。如圖17中所繪示，操作S400'可包含多個操作S420、操作S440、操作S460以及操作S480。在下文中，圖17的描述將參考圖16進行。多個操作S420、操作S440、操作S460以及操作S480可為在配置多個標準單元之後產生用於將字元線電壓、供應電壓VDD及供應電壓VSS以及位元線電壓提供至多個標準單元的路徑的操作。
在操作S420中，可產生形成路徑的導電圖案及通孔，所述路徑提供字元線電壓。舉例而言，可產生形成於上文參考圖7所描述的第一佈線層M1上的第一字元線著陸墊M1_WL_LP1、形成於上文參考圖8A及圖8B所描述的第二佈線層M2上的第一字元線圖案M2_WL、形成於上文參考圖9所描述的第三佈線層M3上的第二字元線著陸圖案M3_WL_LP以及形成於上文參考圖10所描述的第四佈線層M4上的第二字元線圖案M4_WL。亦可產生上文經由圖2至圖15所描述的第一通孔層V1、第二通孔層V2以及第三通孔層V3的通孔。
在操作S440中，可產生形成路徑的圖案及通孔，所述路徑提供負供應電壓VSS。舉例而言，可產生形成於上文參考圖7所描述的第一佈線層M1上的第一負電壓著陸墊M1_VSS_LP、形成於參考圖8A所描述的第二佈線層M2上的第二負電壓著陸墊M2_VSS_LP、形成於上文參考圖8B所描述的第二佈線層M2上的第一負電壓圖案M2_VSS、形成於上文參考圖9所描述的第三佈線層M3上的第二負電壓圖案M3_VSS以及上文參考圖11A及圖11B所描述的網狀形第二負電壓圖案M3_VSS_Mesh。亦可產生上文經由圖2至圖15所描述的第一通孔層V1、第二通孔層V2以及第三通孔層V3的通孔。
在操作S460中，可產生形成路徑的圖案及通孔，所述路徑提供位元線電壓。舉例而言，可產生形成於上文參考圖7所描述的第一佈線層M1上的第一位元線圖案M1_BLt及第一互補位元線圖案M1_BLc、形成於上文參考圖14A所描述的第二佈線層M2上的位元線著陸墊M2_BL_LP以及形成於上文參考圖14B所描述的第三佈線層M3上的第二位元線圖案M3_BLt及第二互補位元線圖案M3_BLc。亦可產生上文經由圖2至圖15所描述的第一通孔層V1、第二通孔層V2以及第三通孔層V3的通孔。
在操作S480中，可執行產生佈局資料的操作。如上文參考圖16所描述，佈局資料D15可限定積體電路的佈局，可具有諸如GDSII的格式，且可包含多個標準單元及其內連線的幾何資訊。
圖18為繪示根據實例實施例的圖17的操作S440的實例的流程圖。
參看圖18，可經由多個操作S441至操作S443產生用於提供負供應電壓的路徑。
在操作S441中，可在第一佈線層上產生多個第一電源供應線著陸墊。如上文參考圖10所描述，多個第一電源供應線著陸墊中的每一者可經配置於記憶胞的邊界的拐角處。
在操作S442中，可在第二佈線層上產生將在X軸方向上彼此相鄰的多個第一電源供應線著陸墊彼此連接的第一負電源供應圖案。經由第一負電源供應圖案，相鄰SRAM胞可經由共同路徑接收負供應電壓VSS。因此，SRAM胞可穩定地接收負供應電壓VSS。
在操作S443中，可在第三佈線層上產生連接至第一負電源供應圖案的第二負電源供應圖案。在一些實施例中，如上文參考圖9所描述，第二負電源供應圖案可具有在Y軸方向上延伸的線形狀。在一些實施例中，如上文參考圖11A及圖11B所描述，第二負電源供應圖案可具有網形狀。可藉由將第二負電源供應圖案連接至第一負電源供應圖案來形成提供負供應電壓VSS的網狀形路徑。因此，SRAM胞可穩定地接收負供應電壓VSS。
圖19為根據實例實施例的系統單晶片（SoC）200的方塊圖。SoC 200為半導體裝置，且可包含根據實例實施例的積體電路，所述積體電路包含用於改良驅動特徵的圖案及通孔。藉由實施複雜功能區塊（諸如對一個晶片執行各種功能的知識產權（intellectual property；IP））來獲得SoC 200。根據實例實施例的記憶胞（例如，SRAM胞）可包含於SoC 200的各功能區塊中，且因此可實現具有改良的字元線電壓、位元線電壓以及電源供應電壓或類似者的驅動特徵的SoC 200。
參考圖19，SoC 200可包含數據機220、顯示控制器230、記憶體240、外部記憶體控制器250、中央處理單元（central processing unit；CPU）260、異動單元270、功率管理積體電路（power management integrated circuit；PMIC）280以及圖形處理單元（graphics processing unit；GPU）290，且SoC 200的功能區塊可經由系統匯流排210彼此通信。
可控制SoC 200的總體操作的CPU 260可控制SoC 200的其他功能區塊的操作。數據機220可解調自SoC 200外部接收到的信號，或可調變SoC 200內部產生的信號且將信號傳輸至外部。外部記憶體控制器250可控制將資料傳輸至連接至SoC 200的外部記憶體裝置以及接收來自所述外部記憶體裝置的資料的操作。舉例而言，可向由外部記憶體控制器250控制的CPU 260或GPU 290提供儲存於外部記憶體裝置中的程式及/或資料。GPU 290可執行與圖形處理相關的程式指令。GPU 290可經由外部記憶體控制器250接收圖形資料或經由外部記憶體控制器250將由GPU 290處理的圖形資料傳輸至SoC 200外部。異動單元270可監測功能區塊的資料異動，且PMIC 280可在由異動單元270控制下控制供應至各功能區塊的功率。顯示控制器230可藉由控制顯示器（或顯示裝置）而將SoC 200中產生的資料傳輸至SoC 200外部的顯示器。
記憶體240可包含非揮發性記憶體，諸如電可抹除可程式化唯讀記憶體（electrically erasable programmable read-only memory；EEPROM）、快閃記憶體、相變隨機存取記憶體（phase change random access memory；PRAM）、電阻式隨機存取記憶體（resistance random access memory；RRAM）、奈米浮閘記憶體（nano floating gate memory；NFGM）、聚合物隨機存取記憶體（polymer random access memory；PoRAM）、磁性隨機存取記憶體（magnetic random access memory；MRAM）或鐵電隨機存取記憶體（ferroelectric random access memory；FRAM），且可包含揮發性記憶體，諸如動態隨機存取記憶體（DRAM）、靜態隨機存取記憶體（SRAM）、行動DRAM、雙倍資料速率同步動態隨機存取記憶體（double data rate synchronous dynamic random access memory；DDR SDRAM）、低功率DDR（low power DDR；LPDDR）SDRAM、圖形DDR（graphic DDR；GDDR）SDRAM或Rambus動態隨機存取記憶體（Rambus dynamic random access memory；RDRAM）。
圖20為根據實施例的包含儲存程式的記憶體的計算系統300的方塊圖。根據實例實施例，可在計算系統300中執行包含於製造積體電路的方法（例如，圖16中所繪示的方法）中的至少一些操作。
計算系統300可為諸如桌上型電腦、工作台或伺服器的固定計算系統或可為諸如膝上型電腦的可攜式計算系統。如圖20中所繪示，計算系統300可包含處理器310、輸入/輸出（input/output；I/O）裝置320、網路介面330、隨機存取記憶體（random access memory；RAM）340、唯讀記憶體（read only memory；ROM）350以及儲存器360。處理器310、I/O裝置320、網路介面330、RAM 340、ROM 350以及儲存器360可連接至匯流排370且經由匯流排370彼此通信。
處理器310可稱為處理單元，且可包含能夠執行任意指令集（例如，英特爾架構-32（Intel architecture-32；IA-32）、64位元擴展IA-32、x86-64、PowerPC、Sparc、MIPS、ARM或IA-64）的至少一個芯，諸如微處理器、應用程序處理器（application processor；AP）、數位信號處理器（digital signal processor；DSP）或GPU。舉例而言，處理器310可經由匯流排370存取記憶體，亦即RAM 340或ROM 350，且執行儲存於RAM 340或ROM 350中的指令。
RAM 340可儲存程式341或其至少一部分以用於製造根據實例實施例的積體電路，且程式341可使處理器310執行包含於製造積體電路的方法中的至少一些操作。亦即，程式341可包含可由處理器310執行的多個指令，且包含於程式341中的多個指令可使得處理器310執行例如圖16的操作S200的邏輯合成操作及/或操作S400的操作的配置及路由操作。
即使在切斷供應給計算系統300的電源時，儲存器360亦可不丟失所儲存資料。舉例而言，儲存器360可包含非揮發性記憶體裝置或可包含儲存媒體，諸如磁帶、光碟或磁碟。此外，可自計算系統300拆卸儲存器360。在一些實施例中，儲存裝置360可根據實例實施例儲存程式341，且在藉由處理器310執行程式341之前，可將程式341或其至少一部分自儲存裝置360加載至RAM 340。在一些實施例中，儲存器360可儲存以程式語言製作的文件，且可將由編譯器或類似者產生的程式341或程式341的至少一部分自文件加載至RAM 340。此外，如圖20中所繪示，儲存器360可儲存資料庫361，且資料庫361可包含設計積體電路所需的資訊，例如標準單元庫D12、設計規則D14或圖16的類似者。
儲存器360可儲存藉由處理器310處理或待處理的資料。換言之，根據程式341，處理器310可藉由處理儲存於儲存器360中的資料而產生資料，或可將所產生資料儲存於儲存器360中。舉例而言，儲存器360可儲存圖16的RTL資料D11、網路連線表資料D13及/或佈局資料D15。
I/O裝置320可包含諸如鍵盤、指標裝置或類似者的輸入裝置，且可包含諸如顯示裝置、印刷機或類似者的輸出裝置。舉例而言，經由I/O裝置320，使用者可觸發處理器310執行程式341，輸入圖16的RTL資料D11及/或網路連線表資料D13，或鑑別圖16的佈局資料D15。
網路介面330可提供對計算系統300外部的網路的存取。舉例而言，網路可包含多個計算系統及通信鏈路，且通信鏈路可包含有線鏈路、光學鏈路、無線鏈路或其他類型的鏈路。
雖然本發明概念已參考其實施例進行具體繪示及描述，但應瞭解，可在不脫離隨附申請專利範圍的精神及範疇的情況下作出形式及細節的各種改變。
10、10a:記憶胞 20:場絕緣膜 31:第一層間絕緣膜 32:第二層間絕緣膜 33:第三層間絕緣膜 34:第四層間絕緣膜 40、1000:基底 41:第一層 42:第二層 43:第三層 44:第四層 45:第五層 46:第六層 47:第七層 48:第八層 49:第九層 100:記憶體裝置 110:預充電電路 120:列解碼器 130:記憶胞陣列 140:行解碼器 150:資料緩衝器 200:系統單晶片 210:系統匯流排 220:數據機 230:顯示控制器 240:記憶體 250:外部記憶體控制器 260:中央處理單元 270:異動單元 280:功率管理積體電路 290:圖形處理單元 300:計算系統 310:處理器 320:輸入/輸出裝置 330:網路介面 340:隨機存取記憶體 341:程式 350:唯讀記憶體 360:儲存器 361:資料庫 370:匯流排 BLc、BLc[k]、BLc[k+1]、BLc[k+2]、BLc_n:互補位元線 BLt、BLt_1、BLt[k]、BLt[k+1]、BLt[k+2]:位元線 C1:第一記憶胞 C2:第二記憶胞 C3:第三記憶胞 C4:第四記憶胞 C5:第五記憶胞 C6:第六記憶胞 C7:第七記憶胞 C8:第八記憶胞 C9:第九記憶胞 CA:源極/汲極觸點 CA1:第一源極/汲極觸點 CA2:第二源極/汲極觸點 CB:閘極觸點 CR:切割區 D11:暫存器轉移級資料 D12:標準單元庫 D13:網路連線表資料 D14:設計規則 D15:佈局資料 F1:第一鰭 F2:第二鰭 F3:第三鰭 F4:第四鰭 FA1:第一鰭型主動區 FA2:第二鰭型主動區 FA3:第三鰭型主動區 FA4:第四鰭型主動區 G1:第一閘極電極 G2:第二閘極電極 INV1:第一反相器 INV2:第二反相器 ISO:裝置隔離膜 M1:第一佈線層 M1_BLc:第一互補位元線圖案 M1_BLt:第一位元線圖案 M1_LP_RG:著陸墊區 M1_VDD:正電壓圖案 M1_VSS_LP:第一負供應電壓VSS著陸墊 M1_WL_LP:第一字元線著陸墊 M2:第二佈線層 M2_BL_LP:位元線著陸墊 M2_VSS:第一負電壓圖案 M2_VSS_LP:第二負電壓著陸墊 M2_WL:第一字元線圖案 M3:第三佈線層 M3_BLc:第二互補位元線圖案 M3_BLt、M3_BLt_1、M3_BLc_1:第二位元線圖案 M3_VSS:第二負電壓圖案 M3_VSS_Mesh:網形第二負電壓圖案 M3_WL_LP:第二字元線著陸墊 M4:第四佈線層 M4_WL:第二字元線圖案 N1:第一電晶體 N3:第三電晶體 N5:第五電晶體 N6:第六電晶體 NWS:奈米線結構 P2:第二電晶體 P4:第四電晶體 PRE:預充電控制信號 RX1:第一主動區 RX2:第二主動區 RX3:第三主動區 RX4:第四主動區 S200、S400、S400'、S420、S440'、S441、S442、S443、S460、S480、S600、S800、S820、S840:操作 SD1:第一源極/汲極區 SD2:第二源極/汲極區 SD3:第三源極/汲極區 V0:接觸通孔層 V1:第一通孔層 V2:第二通孔層 V3:第三通孔層 VA1:第一源極/汲極通孔 VB:閘極通孔 VDD:正供應電壓 VDD[k]、VDD[k+1]、VDD[k+2]:正電源供應線 VSS1:第一負電源供應線 VSS2:第二負電源供應線 VSS11、VSS12:負供應電壓 W1、W2、W3、W4:寬度 WL、WL[i]、WL[i+1]、WL[i+2]:字元線 WL1:第一字元線 WLn:第n字元線 X-X'、Y-Y':線 X-ADD:列位址 Y-ADD:行位址
自結合隨附圖式進行的以下詳細描述將更清楚地理解本發明概念的實施例，在隨附圖式中： 圖1為用於描述根據實例實施例的包含混合列區塊的積體電路的圖式。 圖2為示出根據實例實施例的記憶胞的電路圖。 圖3為示出根據實例實施例的佈線層的橫截面視圖。 圖4為繪示根據實例實施例的記憶胞陣列的配置的平面視圖。 圖5為繪示根據實例實施例的記憶胞陣列的佈局的平面視圖。 圖6A及圖6B為繪示根據實例實施例的胞的結構的實例的橫截面視圖。 圖6C及圖6D為繪示根據實例實施例的具有環繞式閘極（gate-all-around；GAA）結構的胞的實例的橫截面視圖。 圖7為示出根據實例實施例的記憶胞陣列的佈線層的平面視圖。 圖8A為示出根據實例實施例的記憶胞陣列的佈線層的平面視圖。 圖8B為示出根據實例實施例的記憶胞陣列的佈線層的平面視圖。 圖9為示出根據實例實施例的記憶胞陣列的佈線層的平面視圖。 圖10為示出根據實例實施例的記憶胞陣列的佈線層的平面視圖。 圖11A為示出根據實例實施例的記憶胞陣列的佈線層的平面視圖。 圖11B為示出根據實例實施例的記憶胞陣列的佈線層的平面視圖。 圖12為示出根據實例實施例的記憶胞陣列的佈線層的平面視圖。 圖13為示出根據實例實施例的記憶胞陣列的佈線層的平面視圖。 圖14A為示出根據實例實施例的記憶胞陣列的佈線層的平面視圖。 圖14B為示出根據實例實施例的記憶胞陣列的佈線層的平面視圖。 圖15為示出根據實例實施例的記憶胞陣列的佈線層的平面視圖。 圖16為示出根據實例實施例的製造積體電路的方法的流程圖。 圖17為繪示根據實例實施例的圖16的操作S400的實例的流程圖。 圖18為繪示根據實例實施例的圖17的操作S440的實例的流程圖。 圖19為根據實例實施例的系統單晶片（system-on-chip；SoC）的方塊圖。 圖20為根據實施例的包含儲存程式的記憶體的計算系統的方塊圖。
10:記憶胞
100:記憶體裝置
110:預充電電路
120:列解碼器
130:記憶胞陣列
140:行解碼器
150:資料緩衝器
BLc_n:互補位元線
BLt_1:位元線
PRE:預充電控制信號
VDD:正供應電壓
WL1:第一字元線
WLn:第n字元線
X-ADD:列位址
Y-ADD:行位址

Claims (20)

  1. 一種包括多個記憶胞的積體電路，所述積體電路包括： 第一佈線層，包括： 第一位元線圖案及正電源供應圖案,在第一方向上延伸，所述正電源供應圖案經組態以提供正供應電壓；以及 多個第一電源供應線著陸墊及多個第一字元線著陸墊，所述多個第一電源供應線著陸墊經組態以提供負供應電壓，所述多個第一字元線著陸墊經組態以提供字元線電壓； 第二佈線層，包括： 第一負電源供應圖案，在第二方向上延伸且將在所述多個第一電源供應線著陸墊中在所述第二方向上彼此相鄰的所述第一電源供應線著陸墊彼此連接，且所述第一負電源供應圖案經組態以提供所述負供應電壓；以及 多個第一字元線圖案，在所述第二方向上延伸，連接至所述多個第一字元線著陸墊，且經組態以提供所述字元線電壓； 第三佈線層，包括： 第二負電源供應圖案，連接至所述第一負電源供應圖案；以及 多個第二字元線著陸墊，連接至所述多個第一字元線圖案；以及 第四佈線層，包括： 多個第二字元線圖案，在所述第二方向上延伸，連接至所述多個第二字元線著陸墊且經組態以提供所述字元線電壓。
  2. 如請求項1所述的包括多個記憶胞的積體電路，其中所述第三佈線層上的所述第二負電源供應圖案在所述第一方向上延伸。
  3. 如請求項1所述的包括多個記憶胞的積體電路，其中所述第二負電源供應圖案以網狀圖案形成於所述第三佈線層上。
  4. 如請求項1所述的包括多個記憶胞的積體電路，更包括第一通孔層，所述第一通孔層包括： 至少一個第一通孔，在第三方向上延伸且將在所述多個第一電源供應線著陸墊中在所述第二方向上彼此相鄰的所述第一電源供應線著陸墊中的至少一者連接至所述第一負電源供應圖案；以及 至少一個第二通孔，在所述第三方向上延伸且將所述多個第一字元線著陸墊連接至所述多個第一字元線圖案。
  5. 如請求項4所述的包括多個記憶胞的積體電路，其中所述第一通孔的橫截面積大於所述第二通孔的橫截面積。
  6. 如請求項4所述的包括多個記憶胞的積體電路，更包括第二通孔層，所述第二通孔層包括： 至少一個第三通孔，在所述第三方向上延伸且將所述第一負電源供應圖案連接至所述第二負電源供應圖案；以及 第四通孔，在所述第三方向上延伸且將所述多個第一字元線圖案中的至少一者連接至所述多個第二字元線著陸墊中的至少一者。
  7. 如請求項6所述的包括多個記憶胞的積體電路，其中所述第三通孔的橫截面積大於所述第四通孔的橫截面積。
  8. 如請求項1所述的包括多個記憶胞的積體電路，其中所述多個第一字元線圖案中的至少一者的一部分的寬度小於所述多個第一字元線圖案中的所述至少一者的另一部分的寬度，所述部分與所述第一負電源供應圖案相鄰，所述另一部分不與所述第一負電源供應圖案相鄰。
  9. 如請求項1所述的包括多個記憶胞的積體電路，其中所述第二佈線層更包括位元線著陸墊，所述位元線著陸墊形成於所述第二佈線層上且連接至所述第一位元線圖案。
  10. 如請求項9所述的包括多個記憶胞的積體電路，其中所述第三佈線層更包括第二位元線圖案，所述第二位元線圖案形成於所述第三佈線層上，所述第二位元線圖案連接至所述位元線著陸墊且在所述第一方向上延伸。
  11. 如請求項1所述的包括多個記憶胞的積體電路，其中所述多個第二字元線圖案經配置以在所述第四佈線層上彼此相鄰。
  12. 如請求項1所述的包括多個記憶胞的積體電路，其中所述記憶胞包括六電晶體（6T）結構中的靜態隨機存取記憶（SRAM）胞。
  13. 一種包括多個記憶胞的積體電路，所述積體電路包括： 位元線結構，包括： 第一位元線圖案，形成於第一佈線層上，經組態以向所述記憶胞提供位元線電壓且在第一方向上延伸； 字元線結構，包括： 多個第一字元線著陸墊，形成於所述第一佈線層上且經組態以向所述記憶胞提供字元線電壓； 多個第一字元線圖案，形成於第二佈線層上，在垂直於所述第一方向的第二方向上延伸且連接至所述多個第一字元線著陸墊； 多個第二字元線著陸墊，形成於第三佈線層上且連接至所述多個第一字元線圖案；以及 多個第二字元線圖案，形成於第四佈線層上，在所述第二方向上延伸且連接至所述多個第二字元線著陸墊；以及 負電源供應線結構，包括： 多個第一電源供應線著陸墊，形成於所述第一佈線層上且經組態以向所述記憶胞提供負供應電壓； 第一負電源供應圖案，形成於所述第二佈線層上，在所述第二方向上延伸且將在所述多個第一電源供應線著陸墊中在所述第二方向上彼此相鄰的所述第一電源供應線著陸墊彼此連接；以及 第二負電源供應圖案，形成於所述第三佈線層上且連接至所述第一負電源供應圖案。
  14. 如請求項13所述的包括多個記憶胞的積體電路，其中所述第三佈線層上的所述第二負電源供應圖案在所述第一方向上延伸。
  15. 如請求項13所述的包括多個記憶胞的積體電路，所述第二負電源供應圖案以網狀圖案形成於所述第三佈線層上。
  16. 一種包括多個記憶胞的積體電路，所述積體電路包括： 位元線結構及字元線結構；以及 負電源供應線結構，包括： 多個第一電源供應線著陸墊，形成於第一佈線層上且經組態以向所述記憶胞提供負供應電壓； 第一負電源供應圖案，形成於第二佈線層上且將在所述多個第一電源供應線著陸墊中彼此相鄰的所述第一電源供應線著陸墊彼此連接；以及 第二負電源供應圖案，形成於第三佈線層上且連接至所述第一負電源供應圖案。
  17. 如請求項16所述的包括多個記憶胞的積體電路，其中所述字元線結構包括： 多個第一字元線著陸墊，形成於所述第一佈線層上且經組態以向所述記憶胞提供字元線電壓； 多個第一字元線圖案，形成於所述第二佈線層上且連接至所述多個第一字元線著陸墊； 多個第二字元線著陸墊，形成於所述第三佈線層上且連接至所述多個第一字元線圖案；以及 多個第二字元線圖案，形成於第四佈線層上且連接至所述多個第二字元線著陸墊。
  18. 如請求項17所述的包括多個記憶胞的積體電路，其中所述第四佈線層不包含位元線圖案、字元線圖案、正電源供應圖案以及負電源供應圖案。
  19. 如請求項16所述的包括多個記憶胞的積體電路，其中所述第三佈線層上的所述第二負電源供應圖案在第一方向上延伸，且 其中形成於所述第二佈線層上的所述第一負電源供應圖案在第二方向上延伸。
  20. 如請求項16所述的包括多個記憶胞的積體電路，其中所述位元線結構包括： 第一位元線圖案，形成於所述第一佈線層上，所述第一位元線圖案經組態以向所述記憶胞提供位元線電壓且在第一方向上延伸；以及 第二位元線圖案，形成於所述第三佈線層上且連接至位元線著陸墊並在所述第一方向上延伸。
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