TWI634444B - 佈線設計系統與使用該系統製造之半導體裝置 - Google Patents
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Abstract
一種佈線設計系統包括；一種儲存單元，其儲存第一與第二標準元件設計，以及位移模組，其配置該第一與第二標準元件設計以依據晶片設計需求來產生中間設計，其中該第一標準元件設計之第一區及該第二標準元件設計之第二區係由填料設計分隔開，該填料設計沒有主動區。
Description
本申請案主張於2013年12月5日提申的韓國專利申請案案號10-2013-0150758的優先權，其之內容在此併入本文中以作為參考資料。
本發明係有關於佈線設計系統與使用該系統製造之半導體裝置。
本發明概念一般而言係有關於佈線設計系統與使用該佈線設計系統製造之半導體裝置。
現在，半導體裝置不間斷的發展一種連續縮減裝置尺寸的方法，還有縮減構成組件的尺寸及間隔的方法歷時幾十年。半導體裝置的設計及製造是極其複雜的方法，以及多年來業已發展許多的工具來協助設計/製造工程師及技術人員。
許多與半導體裝置的設計及製造相關聯的任務之一是製備一個或更多個佈線設計。因為現代的半導體裝
置尺寸持續減小且因構成組件密度持續上升，佈線設計的品質逐漸變得重要。
本發明概念之某些具體例提供能產生佈線設計之佈線設計系統，其確保半導體裝置更大的可靠度。本發明概念之其他具體例提供各種半導體裝置，其等係使用會產生改良的佈線設計之該佈線設計系統來設計及製造的。
以下的書面說明及隨附圖式中會提出本發明概念額外的優點及特徵。
在本發明概念的一態樣(aspect)中提供一種佈線設計系統，其接收晶片設計需求及提供對應的晶片設計給能夠儲存該晶片設計之電路。該佈線設計系統包括；一種處理器；一種儲存單元，其儲存第一標準元件(standard cell)設計與第二標準元件設計，該第一標準元件設計界定具有第一寬度的第一主動區(active area)，該第二標準元件設計界定具有第二寬度的第二主動區，該第二寬度和該第一寬度是不同的；以及一種位移模組，其和該處理器共同操作且組態以將該第一標準元件設計配置於第一區內及該第二標準元件配置於第二區內(the second standard cell in a second area)，以依據該晶片設計需求來產生中間設計，其中該中間設計之該第一區及該第二區係由填料設計予以分隔開，該填料設計沒有主動區(active area)，以及該位移模組進一步組態以儲存該中間設計於該儲存單元內。
在本發明概念的另一態樣中提供一種佈線設計系統，其接收晶片設計需求及提供對應的晶片設計給能夠儲存該晶片設計之電路。該佈線設計系統包括；一種處理器；一種儲存單元，其儲存第一標準元件設計與第二標準元件設計，該第一標準元件設計界定具有第一寬度的第一主動區，該第二標準元件設計界定具有第二寬度的第二主動區，該第二寬度和該第一寬度是不同的；一種位移模組，其和該處理器共同操作且組態以將該第一標準元件設計配置於第一區內及該第二標準元件配置於第二區內(the second standard cell in a second area)，以依據該晶片設計需求來產生中間設計，其中該中間設計之該第一區及該第二區係由填料設計予以分隔開，該填料設計沒有主動區。
在本發明概念的另一態樣中提供一種半導體裝置，其包括；第一區，其含括第一主動基極(active base)，其係由第一深溝槽隔離(DTI)分隔開及朝第一方向延伸，第一正常閘極，其形成於該第一主動基極之上及朝第二方向延伸，該第二方向與該第一方向交叉；第二區，其含括第二主動基極，其係由第二DTI分隔開及朝該第一方向延伸，第二正常閘極，其形成於該第二主動基極之上及朝該第二方向延伸；第三區，其含括第三主動基極，其係配置於該第一區及該第二區之間，由該第一DTI及該第二DTI分隔開，及朝該第一方向延伸，以及虛擬閘極(dummy gate)，其形成於該第三主動基極之上及朝該第二方向延伸，其中該第三區內之該第三主動基極於該第一方向上的寬度彼此不同。
1‧‧‧佈線設計系統
2‧‧‧佈線設計系統
3‧‧‧佈線設計系統
4‧‧‧半導體裝置
5‧‧‧半導體裝置
1至6‧‧‧半導體裝置
10‧‧‧儲存單元
12‧‧‧標準元件設計
12‧‧‧標準設計
12-1‧‧‧第一標準元件設計
12-2‧‧‧第二標準元件設計
12-3‧‧‧第三標準元件設計
12-4‧‧‧第四標準元件設計
13‧‧‧填料設計
14‧‧‧中間設計
16‧‧‧候選填料設計
16-1至16-8‧‧‧第一至第八候選填料設計
19‧‧‧晶片設計需求
20‧‧‧位移模組
20‧‧‧配置模組
22‧‧‧位移模組
30‧‧‧產生模組
32‧‧‧產生模組
34‧‧‧產生模組
40‧‧‧晶片設計
50‧‧‧處理器
60‧‧‧整合模組
81a‧‧‧記憶體裝置
81b‧‧‧記憶體裝置
93‧‧‧填料設計
99‧‧‧晶片設計
100‧‧‧基板
104‧‧‧記憶體系統
110‧‧‧深溝槽隔離(DTI)
110‧‧‧應用處理器
120‧‧‧淺溝槽隔離(STI)
130‧‧‧閘極絕緣層
140‧‧‧工作函數調整層
160‧‧‧雜質區
162‧‧‧STI
170‧‧‧間隔物
182‧‧‧源區
184‧‧‧汲區
210‧‧‧第一主動鰭片
220‧‧‧第二主動鰭片
230‧‧‧第三主動鰭片
240‧‧‧第四主動鰭片
250‧‧‧接頭
251‧‧‧第一閘極
252‧‧‧第二閘極
253‧‧‧第三閘極
254‧‧‧第四閘極
261‧‧‧共享接頭
271‧‧‧配線
272‧‧‧配線
1000‧‧‧SoC系統
1001‧‧‧應用處理器
1010‧‧‧中央處理單元
1010‧‧‧CPU
1012‧‧‧第一叢集
1014‧‧‧第一核心
1014a‧‧‧第一核心
1014b‧‧‧第一核心
1014c‧‧‧第一核心
1014d‧‧‧第一核心
1014a-1014d‧‧‧第(1-1)至第(1-4)核心
1016‧‧‧第二叢集
1018‧‧‧第二核心
1018a-1018d‧‧‧第二核心
1018b‧‧‧第二核心
1018c‧‧‧第二核心
1018d‧‧‧第二核心
1018a-1018d‧‧‧第(2-1)至第(2-4)核心
1019‧‧‧電力管理單元
1020‧‧‧多媒體系統
1030‧‧‧匯流排
1040‧‧‧記憶體系統
1050‧‧‧週邊電路
1060‧‧‧DRAM
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出(I/O)裝置
1130‧‧‧記憶體
1140‧‧‧介面
1150‧‧‧匯流排
1200‧‧‧輸入板個人電腦
1300‧‧‧筆記型電腦
1400‧‧‧智慧型手機
AA‧‧‧主動區
NGA‧‧‧正常閘極區
X‧‧‧第一方向
Y‧‧‧第二方向
L1‧‧‧快取記憶體
L2‧‧‧快取記憶體
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
W4‧‧‧第四寬度
MK1‧‧‧第一標誌
MK2‧‧‧第二標誌
MK3‧‧‧第三標誌
MK4‧‧‧第四標誌
P‧‧‧間距
AA1‧‧‧第一延伸主動區
AA2‧‧‧第二延伸主動區
AA3‧‧‧第三延伸主動區
AA4‧‧‧第四延伸主動區
DGA‧‧‧虛擬閘極區
I‧‧‧第一區
II‧‧‧第二區
III‧‧‧第三區
SCI‧‧‧第一標準元件
SCII‧‧‧第二標準元件
F‧‧‧填料
AB‧‧‧主動基極
AF‧‧‧主動鰭片
NG‧‧‧正常閘極
DG‧‧‧虛擬閘極
W11‧‧‧寬度
W12‧‧‧寬度
DB‧‧‧虛擬閘極
TR‧‧‧電晶體
D‧‧‧階梯高度區
T‧‧‧電晶體
SC‧‧‧標準元件
Vcc‧‧‧電源供應器節點
Vss‧‧‧接地節點
INV1‧‧‧第一反向器
INV2‧‧‧第二反向器
PS1‧‧‧第一路徑電晶體
PS2‧‧‧第二傳送電晶體
PS1‧‧‧第一傳送電晶體
BL‧‧‧位元線
BLb‧‧‧互補位元線
WL‧‧‧字線
PU1‧‧‧第一上拉式電晶體
PD1‧‧‧第一下拉式電晶體
PU2‧‧‧第二上拉式電晶體
PD2‧‧‧第二下拉式電晶體
VDD‧‧‧電源供應器節點
VSS‧‧‧接地節點
PS1‧‧‧第一選擇電晶體
PS2‧‧‧第二選擇電晶體
DT‧‧‧驅動電晶體
PT‧‧‧傳送電晶體
BLb‧‧‧互補位元線
WWL‧‧‧寫入字線
RWL‧‧‧讀取字線
RBL‧‧‧讀取位元線
WWL‧‧‧寫入工作線
RWL‧‧‧讀取寫入線
PS‧‧‧封裝基板
PB‧‧‧封裝球
P_B‧‧‧封裝球
CB‧‧‧晶片球
JB‧‧‧接頭球
本發明概念上述及其他的目的、特徵及優點，在考慮到以下詳細描述及隨附圖式後，對於熟習此藝者將是顯而易見的，其中：圖1係根據本發明概念之具體例的佈線設計系統之方塊圖；圖2係一佈線圖，其進一步圖解圖1之中間設計14之使用；圖3係一佈線圖，其顯示圖2之區域A的一些額外細節；圖4及圖5係各別的佈線圖，其等進一步圖解圖1之位移模組20之使用；圖6係一佈線圖，其進一步圖解圖1之產生模組30之使用；圖7係根據本發明概念之另一具體例的佈線設計系統之方塊圖；圖8係概念設計，其進一步圖解圖7的系統可使用的候選填料設計；圖9係根據本發明概念之再另一具體例的佈線設計系統之方塊圖；圖10係一佈線圖，其圖解使用根據本發明概念之具體例的佈線設計系統，可以設計及製造之半導體裝置的相關部件；圖11係沿著圖10的線B-B取得之橫截面圖；
圖12係沿著圖10的線C-C取得之橫截面圖；圖13A及圖13B係各別的佈線圖，其等進一步圖解根據本發明概念之具體例的佈線設計系統之使用；圖14係一佈線圖，其圖解使用根據本發明概念之具體例的佈線設計系統，可以設計及製造之另一種半導體裝置的相關部件；圖15係沿著圖14的線E-E取得之橫截面圖；圖16係沿著圖14的線F-F取得之橫截面圖；圖17係一電路圖，其圖解一實例之記憶體裝置，一種使用根據本發明概念之具體例的佈線設計來設計及製造之半導體裝置，可以含括該記憶體裝置；圖18係一佈線圖，其進一步圖解圖17之記憶體裝置；圖19係另一電路圖，其圖解另一實例之記憶體裝置，一種根據本發明概念之具體例的半導體裝置之內可以含括該記憶體裝置；圖20係一種系統單晶片(System-on-Chip)(SoC)之方塊圖，其可以併入根據本發明概念之具體例的佈線設計系統來設計及製造之一種或更多種半導體裝置；圖21係一方塊圖，其進一步圖解圖20之中央處理單元1010之一種可能的組態；圖22係一裝置橫截面，其圖解圖20之SoC的封裝半導體裝置；圖23係一種電子系統之方塊圖，其可以併入使用
根據本發明概念之具體例的佈線設計系統來設計及製造之一種半導體裝置；以及圖24、圖25及圖26係各種系統各別的圖，其等可以併入使用根據本發明概念之具體例的佈線設計系統來設計及製造之一種或更多種半導體裝置。
考慮到以下具體例之詳細描述及隨附圖式，可以更佳地理解本發明之概念之優點和特徵及實現該等具體例的方法。然而，本發明之概念可以以許多不同的形式予以實施，以及不應被解釋成侷限於本文中提出的具體例。確切而言，此等具體例經提供而使得本揭示將為透徹且完整的，且將把本發明概念之觀念充分傳達給熟習此項技術者。本發明概念的範疇係由附加的申請專利範圍來界定。在圖式中，為了清楚之故業已誇示某些層的厚度與相對層的厚度。在書面說明及圖式中處處，相同的參考數字及符號用來表示相同或相似的元件。
可以了解的是，當一元件或層被稱為係於另一元件或層的「上面」或「被連接至」另一元件或層時，其可直接地在其他元件或層之上或被連接至其他的元件或層，或者也可能有中間元件或層存在。相對地，當一元件被稱為係「直接地」於另一元件或層的「上面」或「直接地被連接至」另一元件或層時，則不存在中間元件或層。如於本文中所使用，術語「及/或」包括相關聯的所列項目中之
一者或多者中的任一者及所有的組合。
為便於描述，於本文中可以使用空間相關術語，例如是「之下(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」及其類似術語，來描述如圖示所示的一個元件或特徵與另外的(多個)元件或特徵的關係。應理解到，空間相關術語意欲涵蓋裝置在使用或操作時，除了圖示中所描繪的定向以外的不同定向。舉例而言，設若圖示中的裝置翻轉，則描述為在其他元件或特徵「下方」或「之下」的元件將會定向於其他元件或特徵的「上方」。因此，例示的術語「在...下方」可以涵蓋上方及下方兩種定向。可以將元件以其他形式定向(旋轉90度或處於其他的定向)，且可以相應地詮釋本文使用的空間相關描述詞。
於本文中用作描述本發明概念(尤其是在以下的申請專利範圍上下文中)而使用的術語，「一個(a)」及「一個(an)」和「該」以及相似的指示對象(referents)，應解釋為涵蓋單數及複數兩者，除非本文中另有指示，或藉由上下文清楚地反駁。術語「包含(comprising)」、「具有(having)」、「包括(including)」及「含有(containing)」，應解釋為開放式術語(open-ended terms)(亦即，意謂「包括但不限於」)，除非另有註解。
可以了解到，縱然術語第一、第二等等可以使用於本文中以描述各種不同的元件，然而此等元件不應被這些術語所限制。這些術語只被使用來區分一元件與另一元
件。因此，舉例而言，如下討論的第一元件、第一組件或第一區段可以被稱為第二元件、第二組件或第二區段而不背離本發明的教示。
本發明概念將參照透視圖、橫截面圖及/或平面圖來描述，其顯示出本發明概念之較佳具體例。因而，例示圖的外形可能取決於製造技術及/或容差而修改。也就是說，本發明概念之具體例並非意欲限制本發明概念之範疇，而是涵蓋由於製造方法改變所造成的所有變化及修飾。因此，在圖式中顯示的區域係以圖解形式來闡示，且其區域的形狀係通過舉例說明的方式來呈現並且不作為限制。
除非另有定義，否則本文所用的所有技術與科學術語均具有如本發明概念所屬技術領域中熟習技術者通常所了解的意義。注意到除非另有明確指出，否則任何及所有的實施例，或是本文提供的例示術語僅僅想要用來將本發明概念闡明得更好，且並非意欲限制本發明概念之範疇。再者，除非另有定義，否則普遍使用的字典內所定義的所有術語不應過度詮釋。
圖(FIG.)1係圖解根據本發明概念之具體例的佈線設計系統之方塊圖。
如於本文中所使用，各別的術語「單元」及「模組」表示可以執行所述之功能或任務，以及相關的功能或任務之軟體、韌體及/或硬體組件(例如閘陣列、浮點閘陣列(floating-point gate arrays)(FPGA)及/或應用特定積體電路(ASIC)，等等)，如同熟習此藝者所明瞭者。一種單元及/
或模組之全部或部分可以經組態以儲存於可定址儲存媒體上，且可以進一步組態以在一個或更多個邏輯的、計算的及/或處理電路上執行。因此，某些單元及/或模組可包括，舉例來說，軟體組件、物件導向式軟體組件、分類組件與任務組件、處理程序(process)、功能(functions)、屬性、程序(procedure)、次常式、程式碼區段、驅動器(driver)、韌體、微碼、電路、資料、資料庫、資料結構、表、陣列，以及變數。此等單元及/或模組所提供之功能性可組合至較少的單元及/或模組中，或是進一步分開成額外的單元及/或模組。
參見圖1，一種佈線設計系統1通常包含一種儲存單元10、一種位移模組20、一種產生模組30，以及一種處理器50。
某些標準元件設計12可以儲存於該儲存單元10內。一種半導體裝置之佈線設計發展期間，標準元件設計的使用及規定是熟悉此藝者通常很熟悉的。舉例而言，「標準元件」可以定義為一種單元，其可於資料段(block)、裝置或晶片設計上形成最小的單元。舉例而言，設若要設計的半導體裝置為靜態隨機存取記憶體(SRAM)或相似的邏輯裝置，設計期間所使用的標準元件可以為反向器元件。於此上下文中，圖1之標準元件設計12會呈現為能夠製造至少一個標準元件之佈線部件。如同此後所述之一些額外細節，本發明概念之具體例可以儲存及使用的某些標準元件設計12之實例，會包括主動區及配置於主動區之上的正常
閘極區。
雖然圖1呈現為儲存於儲存單元10之內的單一標準元件設計12，但是本發明概念之其他的具體例能儲存(及使用)多個標準元件設計。也就是說，於本發明概念之一些具體例中，儲存單元10內可以儲存分別與資料段、多個資料段、構成裝置，及/或完整的半導體「晶片」相關聯的數個標準元件設計12。標準元件設計12之集合可以稱為標準元件設計「庫」。
儲存單元10亦可以始用來儲存從位移模組20接收的中間設計14。中間設計14可以包括，舉例而言，一個或更多個標準元件設計12，還有填料設計。於此上下文中，填料設計可以配置成鄰接標準設計12，以及填料設計內指定為沒有配置主動區。稍後將更詳細地描述一個或更多個填料設計之使用方式。
如圖1中所暗示，標準元件設計12可以使用作為位移模組12之輸入，以及中間設計14可以使用作為產生模組30之輸入。
於某些具體例中，可以使用一個或更多個不變性記憶體裝置，諸如NAND型快閃記憶體、NOR型快閃記憶體、磁性隨機存取記憶體(MRAM)、相變RAM(PRAM)、電阻式RAM(RRAM)等等來實施儲存單元10之全部或部分。於其他的具體例中，儲存單元10可以包括硬磁碟驅動器或是相似的磁儲存裝置。
位移模組20可以依據晶片設計需求19，透過配置
數個標準元件設計12之一者或多者，而用來產生中間設計14。於此，晶片設計需求19可以以用戶輸入或是以儲存單元10內的預儲存資料檔案的方式提供給位移模組20。
產生模組30可以舉例而言利用處理器50，而用來產生設計元件於中間設計14內。於此等具體例中，產生模組30所產生的設計元件可以包括(例如)主動區及虛擬閘極區。更具體地，於本發明概念之某些具體例中，可以考慮(例如)與一者或是中間設計14有關的標準元件設計12相關聯的主動區寬度，而使用產生模組30來產生一個或更多個主動區於一個或更多個填料設計內。
於本發明概念之某些具體例中，於處理器50能執行的軟體內可以多方面地實施位移模組20及產生模組30。設若在軟體內實施位移模組20及產生模組30二者，則此等模組可以以代碼形式儲存於儲存單元10內，或者可以以代碼形式儲存於與儲存單元10分隔開的另一種儲存單元(未顯示)內。
因此，於圖1之工作實施例中，可以使用處理器50來執行代碼，以實施位移模組20及/或產生模組30，以便提供此後所述之必須的功能性及操作。雖然圖1圖解只有一個單一的處理器50，但是本發明概念之其他的具體例可能包括二個或更多個分離的處理器單元(例如，多核心處理器)。設若根據本發明概念之具體例的佈線設計系統於多核心環境下操作，則可以改善整體執行效率。雖然圖1中未顯示，熟悉此藝者會瞭解處理器50可以包括快取記憶體L1及L2以
改善執行效率。
因此，關於圖1所述之佈線設計系統1能夠依據晶片設計需求19，透過配置一個或更多個標準元件設計12，而產生晶片設計40。符合本發明概念之具體例一致的佈線設計系統，提供的佈線規模可以依需求而變化。舉例而言，本發明概念之某些具體例依資料段設計需求指示，可以透過配置一個或更多個標準元件設計，而提供能夠產生資料段設計、多資料段設計之佈線設計系統。
圖2係一佈線圖，作為圖1之儲存單元10內儲存有可能的中間設計14之實例。圖3係圖2內顯示的區域A之更詳細的圖解。圖4及圖5係各別的佈線圖，其等進一步圖解圖1的位移模組20之操作，以及圖6係一佈線圖，其進一步圖解圖1的產生模組30之操作。
如同以上關於圖1所提，位移模組20可以依據接收的晶片設計需求19來配置數個標準元件設計12，以及藉由(例如)配置一個或更多個填料設計及數個標準元件設計，來產生對應的中間設計14。圖2係圖解依據晶片設計需求19，予以配置數個標準元件設計12及填料設計13之實例。
參見圖2，第三標準元件設計12-3及第四標準元件設計12-4係配置於中間設計14的上部及下部。再者，第一標準元件設計12-1及第二標準元件設計12-2係配置於第三標準元件設計12-3及第四標準元件設計12-4之間，其中第一標準元件設計12-1及第二標準元件設計12-2係由「佈線間隙(layout gap)」間隔開一者與另一者。
因此，填料設計13可以配置於第一標準元件設計12-1及第二標準元件設計12-2之間的佈線間隙內。假如(provided)主動區要佈置於在第一標準元件設計12-1及第二標準元件設計12-2之間的佈線間隙內的話，就可以使用位移模組20來配置填料設計13。此方法將參考圖3予以更詳細地描述。
參見圖3，第一標準元件設計12-1呈現為包括朝第一方向X延伸之主動區AA，以及進一步包括朝第二方向Y延伸之正常閘極區NGA。第二標準元件設計12-2亦呈現為包括朝該第一方向X延伸之主動區AA，以及朝該第二方向Y延伸之正常閘極區NGA。
因此，於圖3圖解的實例中，當由位移模組20進行配置時，填料設計13內沒有配置主動區AA。於界定的填料設計13之內沒有佈置主動區AA之處，位移模組20可以僅僅提供合成的中間設計14給儲存單元10。之後，產生模組30可以從儲存單元10內儲存的中間設計14，來產生晶片設計40。
然而，於本發明概念之某些具體例中，位移模組20可以額外地產生某些與填料設計13相關聯的「佈線標誌(layout markers)」，以及提供包括此等佈線標誌之中間設計14。圖4和圖5會圖解此方法。
首先參見圖4，可以使用位移模組20來產生第一、第二、第三及第四標誌(MK1至MK4)，各者分別表示鄰接填料設計13配置的主動區AA之對應的寬度(W1、W2、W3
及W4)。
特別地，可以使用位移模組20以在鄰接第一標準元件設計12-1之填料設計13的邊界上，產生具有第一寬度W1的第一標誌MK1，以及在鄰接第一標準元件設計12-1之填料設計13的邊界上，產生具有第三寬度W3的第三標誌MK3。再者，可以使用位移模組20以在鄰接第二標準元件設計12-2之填料設計13的邊界上，產生具有第二寬度W2的第二標誌MK2，以及在鄰接第二標準元件設計12-2之填料設計13的邊界上，產生具有第四寬度W4的第四標誌MK4。
參見圖5，位移模組20可以進一步用來測量介於第一標準元件設計12-1及第二標準元件設計12-2之間的間距P，以及可以使第一至第四標誌MK1至MK4延伸增加至相當於測得的間距P之1/2的位置。於是，第一至第四標誌MK1至MK4的長度可以為測得的間距P之1/2。
雖然圖5顯示位移模組20使第一至第四標誌MK1至MK4的長度延伸增加至測得的間距P之1/2的一實例，但是，本發明概念之範疇不限於該等。第一至第四標誌MK1至MK4的長度可以依設計而作不同的修改。舉例而言，於本發明概念之某些具體例中，配置模組20可以使第一和第三標誌MK1和MK3的長度延伸增至測得的間距P之1/4，以及可以使第二和第四標誌MK2和MK4的長度延伸增至測得的間距P之3/4。
之後，位移模組20可以提供一種包括如圖5中所圖解的佈線標誌之中間設計14，然後產生模組30可以利用
中間設計14而使用來產生晶片設計。舉例而言，產生模組30-一旦提供中間設計14-便可以產生包括一個或更多個主動區及/或虛擬閘極區的晶片設計40。
現在參見圖6，可以使用產生模組30來產生一個或更多個「延伸的」主動區AA，其於(例如)第一及第二標準元件設計12-1及12-2所界定的「原始的(original)」主動區AA之間延伸。注意到延伸主動區在其等行進毗鄰填料設計13時，係以符合第一及第二標準元件設計12-1及12-2所界定的原始的主動區AA之各別寬度，來延伸而與填料設計13的部件相互交叉，以及如同圖5中圖解之第一至第四標誌(MK1至MK4)所表示的。以此方式，可以使用產生模組30，利用已建立的佈線標誌，來產生至少部分佈置於填料設計13內之延伸主動區AA。
因此，具體參照圖5和圖6，可以使用產生模組30來產生(1)第一延伸主動區AA1，其係從第一標準元件設計12-1延伸至填料設計13之內，其具有第一寬度W1，如同第一標誌MK1所示；(2)第二延伸主動區AA2，其係從第二標準元件設計12-2朝著該第一延伸主動區AA1、延伸至填料設計13之內及具有第二寬度W2，如同第二標誌MK2所示；(3)第三延伸主動區AA3，其係從第一標準元件設計12-1延伸至填料設計13之內，其具有第三寬度W3，如同第三標誌MK3所示；以及(4)第四延伸主動區AA4，其係從第二標準元件設計12-2朝著第三延伸主動區AA3、延伸至填料設計13之內及具有第四寬度W4，如同第四標誌MK4所示。
如同圖6中所圖解的，進入填料設計13內之延伸主動區之特定長度可以根據對應的間距定義(pitch definition)而改變。舉例而言，通常可以使用分隔第一標準元件設計12-1及第二標準元件設計12-2的間距P之1/2所界定的位置，來界定第一、第二、第三及第四延伸主動區AA1、AA2、AA3及AA4各別的長度。
在產生延伸主動區之後，可以使用產生模組30來產生一個或更多個虛擬閘極區DGA，其朝第二方向Y延伸，與佈置於填料設計13內的一個或更多個延伸主動區的部件相互交叉。
圖7係根據本發明概念之另一具體例的佈線設計系統之方塊圖，以及圖8係概念圖，其係圖解圖7的佈線設計系統所產生的佈線設計可能的候選填料設計。在下文中，先前所述的元件(element)和特徵重複的解釋將予以省略，並且僅會描述具體例差異實質點。
參見圖7及圖8，數個候選填料設計16亦可以儲存於佈線設計系統2之儲存單元10內。
特別地，如同圖8中所圖解的，包括某些不同形狀之延伸主動區之第一至第八候選填料設計16-1至16-8，可以儲存於儲存單元10內。
關於圖7圖解的本發明概念之具體例，產生模組32利用儲存單元10內儲存的數個候選填料設計16中的一者，而取代了中間設計14內含括的填料設計。也就是說，產生模組32不一定要根據已建立的標誌和間距定義，來產生特
定的填料設計。而是，可以透過選擇儲存單元10內所儲存，最符合必需的寬度確定之延伸主動區的一個或更多個「庫存(stock)」填料設計，來產生中間設計14。
雖然圖7的具體例假定為，產生模組32選擇數個候選填料設計16中的任一者，但是本發明概念之範疇不限於該等。於本發明概念之其他的具體例中，可以使用位移模組20來選擇儲存的數個候選填料設計16中的一者或更多者。
圖9係圖解根據本發明概念之再另一具體例的佈線設計系統之方塊圖。
參見圖9，於一種佈線設計系統3方面，一個單一的整合模組60提供一位移模組22及一產生模組34。於是，中間設計14可以在不儲存於儲存單元10內的情況下，直接由位移模組22對產生模組34通訊。
圖10係一種半導體裝置的佈線圖，該半導體裝置係使用根據本發明概念之具體例的佈線設計系統來設計的。圖11係沿著圖10的線B-B取得之橫截面圖，以及圖12係沿著圖10的線C-C取得之橫截面圖。
參見圖10、圖11及圖12，半導體裝置4包括第一區I、第二區II及第三區III。
第一區I假定為根據圖6之第一標準元件設計12-1來製造第一標準元件SCI的區域。第二區II進一步假定為根據圖6之第二標準元件設計12-2來製造第二標準元件SCII的區域。第三區III假定為根據圖6的填料設計13來製造
填料F的區域。
合成的半導體裝置4包括一種基板100、一種主動基極AB、一種主動鰭片(active fin)AF、一種閘極絕緣層130、一種正常閘極NG，及一種虛擬閘極DG。
基板100可以為一種半導體基板，諸如包括選自於以下所構成的群組之一個或更多個半導體材料之一者，包括：Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs，以及InP。主動基極AB亦可以由半導體材料來製造，以及於本發明概念之某些具體例中，基板100及主動基極AB可以包括一種或更多種相同的材料。
於本發明概念之某些具體例中，可使用一種絕緣基板作為基板100。特別地，可以使用矽絕緣體(Silicon On Insulator)(SOI)基材。在此等情況下，可以透過形成單晶矽於埋入式氧化物層上及使單晶矽圖案化，來形成主動鰭片AF及主動基極AB。在此情況下，主動鰭片AF及主動基極AB可以為外延層(epitaxial layer)。在使用如上所述之SOI基板的情況下，可以縮減半導體裝置4操作程序的延遲時間。
主動基極AB可以形成於基板100上。主動基極AB可以形成為朝第一方向X延伸。於此具體例中，主動基極AB可以形成於如同圖6中所圖解之晶片設計的主動區AA內。也就是說，主動基極AB的形狀和如同圖6中所圖解之晶片設計的主動區AA的形狀可以為實質相同的。
如同圖10、圖11及圖12中所圖解的，第一區I及
第三區III之間的邊界上，主動基極AB於第一方向X之寬度W11為相同的。再者，第二區II及第三區III之間的邊界上，主動基極AB於第一方向X之寬度W12為相同的。
因此，配置於第三區III內之主動基極AB的寬度彼此不同。特別地，在根據此具體例的半導體裝置4係使用圖6中所圖解的晶片設計來製造的狀況下，主動基極AB的寬度可在相當於第一區I及第二區II之間的間距1/2的位置(見圖5)改變。
主動基極AB可以由深溝槽隔離(DTI)110分隔開。再者，主動鰭片AF可以形成於主動基極之上。
如同所示，主動鰭片AF可以朝第一方向X延伸且可以形成於該主動基極AB之上。在此情況下，主動鰭片AF可以由淺溝槽隔離(STI)120分隔開。於某些具體例中，STI 120的深度可以比DTI 110的深度為小(更淺)。
於本發明概念之某些具體例中，主動鰭片AF如同圖解係以二個一組的方式形成。也就是說，一個主動基極AB之上可以形成二個主動鰭片AF。此係因為主動鰭片AF是使用二個虛擬間隔物來蝕刻主動基極AB而形成的。然而，本發明概念之範疇不限於該等，以及主動鰭片AF之配置可以依需求而修改。
主動鰭片AF之橫截面經圖解為具有錐形的形狀，其中主動鰭片AF之橫截面隨著由其上部至下部而變得更寬，但是本發明概念之範疇不限於該等。於本發明概念之某些具體例中，主動鰭片AF之橫截面可以修改為具有矩形的形
狀。再者，於本發明概念之其他的具體例中，主動鰭片AF之橫截面可以具有倒角(chamfered)的形狀。也就是說，主動鰭片AF的角部件(corner portion)可以為圓形的。
朝第二方向Y延伸之閘極絕緣層130，可以形成於主動鰭片AF之上。閘極絕緣層130可以，舉例而言由具有高電容率的材料來製造。因此，於本發明概念之一些具體例中，閘極絕緣層130可以舉例而言，由像是HfO2、Al2O3、ZrO2，或TaO2的材料來製造。
於閘極絕緣層130與主動鰭片AF之間的區域內，介面層(interface layer)可以使用於防止閘極絕緣層130與主動鰭片AF之間形成下介面。介面層可以包括介電常數k等於或低於9之低k的材料層，舉例而言氧化矽層(k大概為4)或氮氧化矽層(k大概為4至8，取決於氧原子和氮原子的含量)。再者，介面層可以由矽酸鹽來製造，或是可以由以上例示層的組合所製造。
如同圖12中所圖解的，閘極絕緣層130可以沿著間隔物170的側壁向上延伸而形成。此係因為根據此具體例的半導體裝置4係使用閘極後續製程(gate last process)來製造。
工作函數調整層(work function adjustment layer)140可以形成於閘極絕緣層130上。工作函數調整層140可以使用來調整工作函數。工作函數調整層140可以由一種金屬製的單一層所形成，或是由金屬氮化物層和金屬組成的雙層所形成。金屬可以為，舉例而言Al、W、Ti或
其等之組合，以及金屬氮化物層可以為TiN、TaN或其等之組合，但是本發明概念不限於該等。
正常閘極NG及虛擬閘極DG可以形成於工作函數調整層140上。於此具體例中，正常閘極NG可以形成於圖6中所圖解之晶片設計的正常閘極區NGA上，以及虛擬閘極DG可以形成於圖6中所圖解之晶片設計的虛擬閘極區DGA上。於是，正常閘極NG的形狀及圖6中所圖解之晶片設計的正常閘極區NGA的形狀可以為實質相同的。再者，虛擬閘極DG的形狀及圖6中所圖解之晶片設計的虛擬閘極區DGA的形狀可以為實質相同的。
正常閘極NG及虛擬閘極DG可以包括導電材料。於本發明概念之一些具體例中，正常閘極NG及虛擬閘極DB可以包括高導電性的金屬，但是本發明概念不限於該等。於本發明概念之一些具體例中，正常閘極NG及虛擬閘極DB可以由非金屬製造，如多晶矽。
間隔物170可以配置於正常閘極NG及虛擬閘極DG的至少一側。特別地，如同圖12中所圖解，間隔物170可以配置於正常閘極NG及虛擬閘極DB的二側。間隔物170可以包括氮化物層及氮氧化物層的至少一者。雖然圖12圖解的間隔物170之一側表面是彎曲的，但是本發明概念不限於該等。間隔物170的形狀可以不受限制而作不同的修改。舉例而言，於本發明概念之一些具體例中，可以形成“I”形或“L”形的間隔物170。
在主動鰭片AF放置於正常閘極NG二側的情況，
可以形成操作電晶體TR所必須的源區182及汲區184。雖然圖12圖解為源區182及汲區184係形成於主動鰭片AF內，但是本發明概念不限於該等。依需要，源區182及汲區184可以以外延層的形狀、形成於主動鰭片AF所形成的溝槽內。
圖13A及圖13B係各別的圖，其等圖解比較實施例之上下文中，根據本發明概念之具體例的佈線設計系統之某些效應。也就是說，圖13A及圖13B圖解一種晶片設計99，其為使用慣用的佈線設計系統所發展的佈線設計之示範。
參見圖13A及圖13B，晶片設計99可以包括第一標準元件設計12-1、第二標準元件設計12-2，以及配置於第一標準元件設計12-1及第二標準元件設計12-2之間的填料設計93。
於如上所述根據本發明概念之具體例的佈線設計系統方面，當配置填料設計13(於圖3中)時，將填料設計13(於圖3中)配置為含括按照對應的標誌MK1至MK4(於圖5中)，而從鄰接的標準元件設計12-1及12-2延伸所形成的各種延伸主動區。於是，在鄰接的標準元件設計12-1及12-2和鄰接的填料設計13(於圖6中)之間的邊界上，配置於填料設計13(於圖6中)內之主動區AA的寬度沒有改變，但是填料設計13(於圖6中)內之主動區AA的寬度卻改變了。
然而，設若如同圖13A及圖13B中所圖解，將含括預定的主動區AA之填料設計93配置於鄰接的標準元件設計12-1及12-2之間，則在鄰接填料設計93之標準元件設計
12-1及12-2之間的邊界上的主動區AA是改變的。
設若半導體裝置係使用如上所述之晶片設計99來製造，則於主動區AA的階梯高度區(step height area)D，主動基極AB的形狀可能會改變成與按照製程條件所設計的形狀稍微不同。舉例而言，所應用的製造製程可能會過度蝕刻主動基極AB。因此，主動基極AB計劃的部件可能會形成圓形，以便於改變主動區AA的寬度)。
設若過度蝕刻主動基極AB，則在標準元件設計12-1及12-2和鄰接的填料設計93之間的邊界附近，稍後形成的電晶體T可能會經歷功能性問題。換言之，可能沒有正確地確保產品的可靠度。
然而，根據本發明概念之具體例的佈線設計系統所產生的佈線設計，於鄰接填料設計13而配置之相關聯的主動區有恰當的寬度，以使得在標準元件設計12-1及12-2和鄰接的填料設計13之間的邊界處，該等寬度不會突然地改變。更確切地說，在填料設計13(於圖6中)內改變寬度，以防止此等問題發生。因此，可以生產能提供更好的產品可靠度之佈線設計。
圖14係另一種半導體裝置的佈線圖，其係使用根據本發明概念之具體例的佈線設計系統來設計。圖15係沿著圖14的線E-E取得之橫截面圖，以及圖16係沿著圖14的線F-F取得之橫截面圖。
參見圖14、15及圖16，一種半導體裝置5和先前所述的半導體裝置4不同之處在於主動區AA內形成雜質區
160。
也就是說，於此具體例中，圖6中所圖解的主動區AA，藉由執行基板100之摻雜製程而變成雜質區160。如同所圖解的，雜質區160可以通過基板100內形成的STI 162而分隔開。
在此情況下，閘極絕緣層130不會如上所述沿著間隔物170的側壁向上延伸，而可以只在正常閘極NG及虛擬閘極DG的下部形成，因為半導體裝置5係使用閘極優先型製程(gate first process)來製造的。
參見圖14，即使於半導體裝置5中，在形成填料F的第三區III及形成標準元件SC的第一區I之間的邊界處，或者在第三區III及形成標準元件SC的第二區II之間的邊界處，雜質區160的寬度沒有改變，但是雜質區160的寬度係在第三區III之內發生改變。於是，電晶體TR配置於第一區I及第三區III之間的邊界處的風險，或者配置於第二區II及第三區III之間的邊界處的風險，受製程條件影響而減少。因此，可以改善半導體裝置5的可靠度。
圖17係一電路圖，其圖解一實例之記憶體裝置，其可以併入至一種使用根據本發明概念之具體例來設計之半導體裝置之內。圖18係圖17之記憶體裝置的佈線圖。圖19係另一電路圖，其圖解一記憶體裝置，其可以併入至一種根據本發明概念之具體例來設計的半導體裝置之內。
在下文中，將呈現SRAM記憶體裝置作為一實例，但是本發明概念之範疇不限於該等。
參見圖17，一種記憶體裝置81a包括於電源供應器節點Vcc和接地節點Vss之間並聯連接的一對反向器INV1和INV2，連接至各別的反向器INV1和INV2之輸出節點的第一路徑電晶體(path transistor)PS1及第二傳送電晶體(pass transistor)PS2。第一傳送電晶體(pass transistor)PS1及第二傳送電晶體PS2可以連接至位元線BL及互補位元線BLb。第一傳送電晶體PS1及第二傳送電晶體PS2的閘極可以連接至字線WL。
第一反向器INV1包括串聯連接的第一上拉式電晶體(pull-up transistor)PU1及第一下拉式電晶體(pull-down transistor)PD1，以及第二反向器INV2包括第二上拉式電晶體PU2及第二下拉式電晶體PD2。第一上拉式電晶體PU1及第二上拉式電晶體PU2可以為PFET電晶體，以及第一下拉式電晶體PD1及第二下拉式電晶體PD2可以為NFET電晶體。
再者，以第一反向器INV1之輸入節點連接第二反向器INV2之輸出節點，以及第二反向器INV2之輸入節點連接第一反向器INV1之輸出節點的方式，第一反向器INV1及第二反向器INV2可以構成一個鎖存電路。
於此，再次參見圖18，一種第一主動鰭片210、一種第二主動鰭片220、一種第三主動鰭片230及一種第四主動鰭片240，係以始終以一方向延伸(extend long in one direction)的方式形成(舉例而言，於圖15中為上/下方向)。第二主動鰭片220及第三主動鰭片230所延伸的長度可以比
第一主動鰭片210及第四主動鰭片240所延伸的長度為更短。
再者，一種第一閘極251、一種第二閘極252、一種第三閘極253及一種第四閘極254，係以始終以另一方向延伸(extend long in the other direction)的方式形成(舉例而言，於圖15中為右/左方向)，以及形成為交叉第一至第四主動鰭片210至240。特別地，第一閘極251可以形成為完全交叉第一主動鰭片210和第二主動鰭片220，且和第三主動鰭片230的垂直端部分重疊。第三閘極253可以形成為完全交叉第四主動鰭片240和第三主動鰭片230，且和第二主動鰭片220的垂直端部分重疊。第二閘極252及第四閘極254可以分別形成為交叉第一主動鰭片210和第四主動鰭片240。
如同所圖解的，第一上拉式電晶體PU1被界定為環繞彼此交叉的第一閘極251和第二主動鰭片220之區域，第一下拉式電晶體PD1被界定為環繞彼此交叉的第一閘極251和第一主動鰭片210之區域，以及第一傳送電晶體PS1被界定為環繞彼此交叉的第二閘極252和第一主動鰭片210之區域。第二上拉式電晶體PU2被界定為環繞彼此交叉的第三閘極253和第三主動鰭片230之區域，第二下拉式電晶體PD2被界定為環繞彼此交叉的第三閘極253和第四主動鰭片240之區域，以及第二傳送電晶體PS2被界定為環繞彼此交叉的第四閘極254和第四主動鰭片240之區域。
雖然未清楚地圖解，但是可以於第一至第四閘極251至254及第一至第四主動鰭片210、220、230及240彼此
交叉的區域二側形成源區/汲區，以可以以相同的方式形成及數個接頭250。
此外，共享接頭261可以同時接觸第二主動鰭片220、第三閘極253和配線271。共享接頭262可以同時接觸第三主動鰭片230、第一閘極251和配線272。
於此，可以透過使用根據本發明概念之具體例的佈線設計系統1至3之設計，來形成第一至第四閘極251至254及第一至第四主動鰭片210、220、230及240。
上文描述之記憶體裝置81a為一種包括6個電晶體6TSRAM，但是本發明概念之範疇不限於該等。在下文中，參見圖19，以類似的方式說明地另一種記憶體裝置。
參見圖19，一種記憶體裝置81b包括於電源供應器節點VDD和接地節點VSS之間並聯連接的第一反向器INV1及第二反向器INV2，連接至各別的反向器INV1和INV2之輸出節點的第一選擇電晶體(selection transistor)PS1及第二選擇電晶體PS2，由第一反向器INV1之輸出所控制的驅動電晶體(drive transistor)DT，以及連接至驅動電晶體DT之輸出節點的傳送電晶體PT。也就是說，於此具體例中，記憶體裝置81b可以是一種由8個電晶體組成的8T SRAM。
第一選擇電晶體PS1及第二選擇電晶體PS2可以連接至位元線BL及互補位元線BLb。第一選擇電晶體PS1及第二選擇電晶體PS2的閘極可以連接至寫入字線(write word line)WWL。
第一反向器INV1包括串聯連接的第一上拉式電晶體PU1及第一下拉式電晶體PD1，以及第二反向器INV2包括第二上拉式電晶體PU2及第二下拉式電晶體PD2。第一上拉式電晶體PU1及第二上拉式電晶體PU2可以為PFET電晶體，以及第一下拉式電晶體PD1及第二下拉式電晶體PD2可以為NFET電晶體。
再者，以第一反向器INV1之輸入節點連接第二反向器INV2之輸出節點，以及第二反向器INV2之輸入節點連接第一反向器INV1之輸出節點的方式，第一反向器INV1及第二反向器INV2可以構成一個鎖存電路。
可以使用驅動電晶體DT及傳送電晶體PT來讀取，第一反向器INV1及第二反向器INV2組成的鎖存電路內儲存的數據。驅動電晶體DT的閘極可以連接至第一反向器INV1之輸出節點，以及傳送電晶體PT的閘極可以連接至讀取字線(read word line)RWL。如同所圖解的，驅動電晶體DT之輸出可以連接至接地節點VSS，以及傳送電晶體PT之輸出可以連接至讀取位元線RBL。
通過上文描述之電路組態，根據此具體例的記憶體裝置內，SRAM裝置內儲存的數據可通過二個埠(例如雙埠)來存取。首先，通過選擇寫入工作線(write work line)WWL、位元線BL及互補位元線BLb，由第一反向器INV1及第二反向器INV2組成的鎖存電路，能寫入數據或能從鎖存電路讀取數據。再者，通過選擇讀取寫入線(read write line)RWL與讀取位元線RBL，可以讀取第一反向器
INV1及第二反向器INV2組成的鎖存電路內儲存的數據。也就是說，此路徑可使用作為第二埠。
於上文描述之SRAM裝置方面，以第二埠為基礎的數據讀取可以獨立地執行，不受第一埠為基礎的操作所支配，以及因而不會影響鎖存電路內儲存的數據。換言之，鎖存電路內儲存的數據之讀取及鎖存電路內數據的寫入可以獨立執行。
圖20係圖解一種系統單晶片(System-on-Chip)(SoC)之方塊圖，其可以含括根據本發明概念之具體例的佈線設計系統來設計之一種或更多種半導體裝置。圖21係一方塊圖，其進一步圖解圖20之中央處理單元1010，以及圖22係一橫截面圖，其圖解圖20之半導體裝置的封裝方法。
參見圖20，一種SoC系統1000通常包括一種應用處理器1001及DRAM 1060。
應用處理器1001可以包括中央處理單元(CPU)1010、多媒體系統1020、匯流排1030、記憶體系統1040，以及週邊電路1050。
CPU 1010可以執行用於驅動SoC系統1000所需的操作。於本發明概念之一些具體例中，CPU於多核心環境下可以組態為包括數個核心。
於本發明概念之一些具體例中，如同圖21中所圖解的CPU 1010可以包括第一叢集1012及第二叢集1016。
第一叢集1012可以配置於在CPU 1010的內部，以及可以包括n個(於此，n為自然數)第一核心1014。於圖21
中，為了方便解釋，以第一叢集1012包括四個(亦即，n=4)第一核心1014a至1014d來舉例說明，但是本發明概念不限於該等。
以相同的方式，第二叢集1016可以配置在CPU 1010的內部，以及可以包括n個第二核心1018。如同圖解，可以將第二叢集1016和第一叢集1012分別配置。於此，為了方便解釋，以第二叢集1016包括四個(亦即，n=4)第二核心1018a至1018d來舉例說明，但是本發明概念不限於該等。
圖21所圖解之第一叢集1012內包括的第一核心1014的數目以及第二叢集1016內包括的第二核心1018的數目彼此是相等的，但是本發明概念不限於該等。於本發明概念之一些具體例中，第一叢集1012內包括的第一核心1014的數目以及第二叢集1016內包括的第二核心1018的數目彼此可以是不同的。
再者，圖21圖示出CPU 1010內只有配置第一叢集1012以及第二叢集1016，但是本發明概念不限於該等。依需要，CPU 1010內可以額外地配置包括第三核心(未圖示出)的第三叢集(未圖示出)，和第一及第二叢集1012及1016分隔開。
於此具體例中，第一叢集1012內包括的第一核心1014之每單位時間的操作量以及第二叢集1016內包括的第二核心1018之每單位時間的操作量彼此可以是不同的。
於本發明概念之一些具體例中，第一叢集1012
可以為，舉例而言小叢集，以及第二叢集1016可以為大叢集。在此情況下，第一叢集1012內包括的第一核心1014之每單位時間的操作量可能小於第二叢集1016內包括的第二核心1018之每單位時間的操作量。
於是，在使第一叢集1012內包括的所有第一核心1014賦能(enabled)以執行操作的情況下，每單位時間的操作量可能小於使第二叢集1016內包括的所有第二核心1018賦能，執行操作的情況下每單位時間的操作量。
於此具體例中，第一叢集1012內包括的第(1-1)至第(1-4)核心1014a至1014d之每單位時間的操作量彼此可以是相等的，以及第二叢集1016內包括的第(2-1)至第(2-4)核心1018a至1018d之每單位時間的操作量彼此亦可以是相等的。也就是說，舉例而言，設若假定第(1-1)至第(1-4)核心1014a至1014d各者之每單位時間的操作量是10，則第二核心1018a至1018d各者之每單位時間的操作量可以為40。
電力管理單元1019可以依需要而使第一叢集1012以及第二叢集1016賦能或去能。特別地，設若需要第一叢集1012的操作，則電力管理單元1019可以使第一叢集1012賦能，以及可以使第二叢集1016去能。相比之下，設若需要第二叢集1016的操作，則電力管理單元1019可以使第二叢集1016賦能，以及可以使第一叢集1012去能。再者，設若第一叢集1012內包括的第(1-1)核心1014a可以充分處理待執行的操作量，則電力管理單元1019可以使第一叢集1012賦能，特別地可以使第(1-1)核心1014a賦能，以及可以
使第一叢集1012內之第(1-2)至第(1-4)核心1014b至1014d去能，以及可以使第二叢集1016去能。換言之，根據此具體例的電力管理單元1019可以決定是否使第一及第二叢集1012及1016全體賦能，以及可以決定是否要讓第一叢集1012內包括的第(1-1)至第(1-4)核心1014a至1014d，以及第二叢集1016內包括的第(2-1)至第(2-4)核心1018a至1018d分別賦能。
於本發明概念之一些具體例中，電力管理單元1019可以通過第一及第二叢集1012及1016及/或其內包括的核心1014a至1014d以及1018a至1018d之電源供應器來操作其等，而使第一及第二叢集1012及1016及/或其內包括的核心1014a至1014d以及1018a至1018d賦能。再者，電力管理單元1019可以通過截取第一及第二叢集1012及1016及/或其內包括的核心1014a至1014d以及1018a至1018d之電源供應器來中斷其等之操作，而使第一及第二叢集1012及1016及/或其內包括的核心1014a至1014d以及1018a至1018d去能。
如上所述，電力管理單元1019能依照SoC系統1000之操作環境，通過使特定的叢集1012及1016及/或數個核心1014a至1014d以及1018a至1018d賦能，來管理SoC系統1000整體的電力消耗。
再次參見圖20，可以使用多媒體系統1020來執行SoC系統1000中不同種類的多媒體功能。多媒體系統1020可以包括3D引擎模組、視訊編碼解碼器、顯示系統、攝影
系統，以及後處理機。
匯流排1030可以使用於CPU 1010、多媒體系統1020、記憶體系統1040，以及週邊電路1050以執行彼此的數據通訊。於本發明概念之一些具體例中，匯流排1030可以有多層的結構。特別地，匯流排1030可以為一種多層高級高效能匯流排(multilayer Advanced High-performance Bus)(AHB)或多層高級可擴展介面(multilayer Advanced eXtensible Interface)(AXI)，但是本發明概念之範疇不限於該等。
記憶體系統1040可以提供必要的環境，讓應用處理器1001連接能至外部記憶體(例如DRAM 1060)以執行高速操作。於本發明概念之一些具體例中，記憶體系統104可以包括分離式控制器(例如DRAM控制器)用於控制外部記憶體(例如DRAM 1060)。
週邊電路1050可以提供必要的環境，讓SoC系統1000順利地連接至外部裝置(舉例而言，主機板)。因此於是，週邊電路1050可以包括使外部裝置與SoC系統1000可相容的各種各樣介面。
DRAM 1060可以作用為操作應用處理器1001必需的操作記憶體。於本發明概念之一些具體例中，可以將DRAM 1060配置於應用處理器1001的外部。特別地，如同圖22中所圖解的，DRAM 1060可以和應用處理器110一起，以封裝層疊(Package on Package)(PoP)形式來封裝。
參見圖22，一種半導體封裝可以包括封裝基板PS、
DRAM 1060，以及應用處理器1001。
封裝基板PS可以包括數個封裝球(package ball)PB。數個封裝球P_B可以通過封裝基板PS內部的信號線，而電氣地連接至應用處理器1001之晶片球(chip ball)CB，以及亦可以通過封裝基板PS內部的信號線，而電氣地連接至接頭球(joint ball)JB。
另一方面，DRAM 1060可以如同圖解通過線結合(wire bonding)，而電氣地連接至接頭球JB。
應用處理器1001可以配置於DRAM 1060的下部。應用處理器1001之晶片球CB可以通過接頭球JB，而電氣地連接至DRAM 1060。
雖然圖22圖解的DRAM 1060係配置於應用處理器1001的外部，但是本發明概念之範疇不限於該等。依需要，DRAM 1060可以配置於應用處理器1001的內部。
可以使用根據本發明概念之具體例的佈線設計系統1至3，來製造如上所述之SoC系統1000構成元件(constituent element)的至少一者。再者，如上所述根據本發明概念之具體例的半導體裝置4和5，可以提供作為SoC系統1000構成元件中的一者。
接下來，將參見圖23來描述一種包括根據本發明概念之具體例的半導體裝置之電子系統。
圖23係一種電子系統之方塊圖，其可以併入使用根據本發明概念之具體例的佈線設計系統來設計之一種或更多種半導體裝置。
參見圖23，一種電子系統1100包括一種控制器1110、一種輸入/輸出(I/O)裝置1120、一種記憶體1130、一種介面1140，以及匯流排1150。控制器1110、輸入/輸出(I/O)裝置1120、記憶體1130，及/或介面1140可以通過匯流排1150而彼此耦合。匯流排1150相當於數據傳輸通過的路徑。
控制器1110可以包括微處理器、數位信號處理器微控器，以及邏輯元件的至少一者，其等能執行相似的功能。I/O裝置1120可以包括小鍵盤、鍵盤，以及顯示裝置。記憶體1130可以儲存數據及/或指令。介面1140可以作用來傳輸數據至通訊網路或從通訊網路接收數據。介面1140可以為有線或無線型式。舉例而言，介面1140可以包括天線或有線/無線資料收發器。
雖然沒有圖示出，電子系統1100可進一步包括高速DRAM及/或SRAM作為操作記憶體用於改善控制器1110的操作。在此情況下，可以採納根據上述本發明概念之具體例的半導體裝置1至6之任一者作為操作記憶體。再者，根據上述本發明概念之具體例的半導體裝置1至6之任一者可以提供於記憶體1130內，或者可以提供作為控制器1110或I/O裝置1120的部件。
電子系統1100可以應用於個人數位助理(PDA)、可攜電腦、電腦、網路輸入板(web tablet)、無線電話、行動電話、數位音樂播放機、記憶卡，或是所有於無線環境下能傳輸及/或接收資訊的電子裝置。
圖24、圖25及圖26為圖解某些裝置的圖，該等裝置可以併入使用根據本發明概念之具體例的佈線設計系統來設計之一種或更多種半導體裝置。
圖24圖解一種輸入板個人電腦1200。圖25圖解一種筆記型電腦1300，以及圖26圖解一種智慧型手機(smart phone)1400。輸入板個人電腦1200、筆記型電腦1300，或智慧型手機1400內，可以使用根據本發明概念之具體例的半導體裝置4和5之至少一者。
再者，使用根據本發明概念之具體例的佈線設計系統所設計之一種或更多種半導體裝置可以併入圖解的裝置之內，對於熟悉此藝者為顯而易見的。當然，輸入板個人電腦1200、筆記型電腦1300，及/或智慧型手機1400內，亦可以含括用別的方法設計的半導體裝置。於本發明概念之某些其他的具體例中，使用佈線設計系統所設計的一個或更多個半導體可以實施為一種電腦、超級移動個人電腦(Ultra Mobile PC)UMPC)、工作站、上網本(net-book)、PDA、無線電話、行動電話、電子書、可攜多媒體播放機(PMP)、可攜競賽機、導航設備、黑盒子、數位攝影機、3D電視機、數位錄音機、數位聲訊播放機、數位圖象記錄器、數位圖象播放機、數位視訊記錄器，或數位視訊播放機。
雖然業已為了闡釋的目的而說明根據本發明概念之某些具體例，但是熟悉此藝者會明瞭在不背離附隨的申請專利範圍中定義的本發明概念之範疇的情況下，各種各樣的修飾、添加和取代是有可能。
Claims (18)
- 一種佈線設計系統，其接收一晶片設計需求及提供對應的晶片設計給能夠儲存該晶片設計之一電路，該佈線設計系統包含：一處理器；一儲存單元，其儲存一第一標準元件(standard cell)設計與一第二標準元件設計，該第一標準元件設計界定具有第一寬度的一第一主動區(active area)，該第二標準元件設計界定具有第二寬度的一第二主動區，該第二寬度和該第一寬度是不同的；以及一位移模組，其和該處理器共同操作，且組態以將該第一標準元件設計配置於第一區內及該第二標準元件配置於第二區內，以依據該晶片設計需求來產生中間設計，其中該中間設計中之該第一區及該第二區係由一填料設計予以分隔開，該填料設計沒有主動區，以及該位移模組進一步組態以儲存該中間設計於該儲存單元內，其中該位移模組進一步組態以根據該第一主動區的該第一寬度，在和該填料設計的第一邊界上產生一第一標誌，以及根據該第二主動區的該第二寬度，在和該填料設計的第二邊界上產生一第二標誌，並且該中間設計內要包括該第一標誌及該第二標誌。
- 如請求項1之佈線設計系統，其中該位移模組進一步組態以測量橫越該填料設計且分隔該第一標準元件設計及該第二標準元件設計的一間距，以及依據該間距來界定該第一標誌的一第一長度及該第二標誌的一第二長度。
- 如請求項2之佈線設計系統，其中該位移模組界定該第一長度及該第二長度中的每一者為該間距之1/2。
- 如請求項1之佈線設計系統，其進一步包含：一產生模組，其和該處理器共同操作、組態以從該儲存單元接收該中間設計，進一步組態以修改該中間設計，其係藉由產生具有該第一寬度的一第一延伸主動區且將該第一長度從該第一邊界延伸至由該填料設計所界定的填料區之內，以及藉由產生具有該第二寬度的一第二延伸主動區且將該第二長度從該第二邊界延伸至該填料區之內以與該第一延伸主動區會合，以及進一步組態以根據該修改的中間設計來產生該晶片設計，及提供該晶片設計給能夠儲存該晶片設計之該電路。
- 如請求項4之佈線設計系統，其中該位移模組進一步組態以產生具有一正常閘極區的該中間設計，該正常閘極區係佈置於該第一區及該第二區中的一者內，以及該產生模組進一步組態以產生具有一虛擬閘極區的該晶片設計，該虛擬閘極區係佈置於該填料區之內及與該正常閘極區平行地配置。
- 如請求項4之佈線設計系統，其中該位移模組及該產生模組中的至少一者藉由使用該處理器以執行軟體而被實施，以及該軟體係儲存於該儲存單元內。
- 如請求項4之佈線設計系統，其中該儲存單元儲存複數個候選填料設計，其包含主動區及具有不同形狀的延伸主動區，以及該產生模組進一步組態以藉由選擇儲存於該儲存單元內的該等複數個候選填料設計中的一者，來修改該填料設計。
- 一種佈線設計系統，其接收晶片設計需求及提供對應的晶片設計給能夠儲存該晶片設計之電路，該佈線設計系統包含：一處理器；一儲存單元，其儲存一第一標準元件設計與一第二標準元件設計，該第一標準元件設計界定具有第一寬度的一第一主動區，該第二標準元件設計界定具有第二寬度的一第二主動區，該第二寬度和該第一寬度是不同的；以及一位移模組，其和該處理器共同操作，且組態以將該第一標準元件設計配置於第一區內及該第二標準元件配置於第二區內，以依據該晶片設計需求來產生中間設計，其中該中間設計中之該第一區及該第二區係由一填料設計予以分隔開，該填料設計沒有主動區，其中該位移模組進一步組態以根據該第一主動區的該第一寬度，在和該填料設計的第一邊界上產生一第一標誌，以及根據該第二主動區的該第二寬度，在和該填料設計的第二邊界上產生一第二標誌，並且該中間設計內要包括該第一標誌及該第二標誌。
- 如請求項8之佈線設計系統，其中該位移模組進一步組態以測量橫越該填料設計、且分隔該第一標準元件設計及該第二標準元件設計的一間距，以及依據該間距來界定該第一標誌的一第一長度及該第二標誌的一第二長度。
- 如請求項9之佈線設計系統，其中該位移模組界定該第一長度及該第二長度中的每一者為該間距之1/2。
- 如請求項8之佈線設計系統，其進一步包含：一產生模組，其和該處理器共同操作、組態以從該位移模組接收該中間設計，進一步組態以修改該中間設計，其係藉由產生具有該第一寬度的一第一延伸主動區且將該第一長度從該第一邊界延伸至由該填料設計所界定的填料區之內，以及藉由產生具有該第二寬度的一第二延伸主動區且將該第二長度從該第二邊界延伸至該填料區之內以與該第一延伸主動區會合，以及進一步組態以根據該修改的中間設計來產生該晶片設計，及提供該晶片設計給能夠儲存該晶片設計之一電路。
- 如請求項11之佈線設計系統，其中該位移模組進一步組態以產生具有一正常閘極區的該中間設計，該正常閘極區係佈置於該第一區及該第二區中的一者內，以及該產生模組進一步組態以產生具有一虛擬閘極區的該晶片設計，該虛擬閘極區係佈置於該填料區之內及與該正常閘極區平行地配置。
- 如請求項11之佈線設計系統，其中該位移模組及該產生模組通常由一個單一的整合模組來提供，該整合模組係由該處理器進行存取。
- 如請求項11之佈線設計系統，其中該儲存單元儲存複數個候選填料設計，其包含主動區及具有不同形狀的延伸主動區，以及該產生模組進一步組態以藉由選擇儲存於該儲存單元內的該等複數個候選填料設計中的一者，來修改該填料設計。
- 一種半導體裝置，其包含：一第一區，其包括第一主動基極，其係由第一深溝槽隔離(DTI)分隔開及朝一第一方向延伸；一第一正常閘極，其形成於該第一主動基極之上及朝一第二方向延伸，該第二方向與該第一方向交叉；一第二區，其包括第二主動基極，其係由第二DTI分隔開及朝該第一方向延伸；一第二正常閘極，其形成於該第二主動基極之上及朝該第二方向延伸；一第三區，其包括第三主動基極，其係配置於該第一區及該第二區之間，由該第一DTI及該第二DTI分隔開，及朝該第一方向延伸；以及一虛擬閘極，其形成於該第三主動基極之上及朝該第二方向延伸，其中該第三區內之該第三主動基極於該第一方向上的寬度彼此不同。
- 如請求項15之半導體裝置，其進一步包含：主動鰭片，其形成於該第一至該第三主動基極上且朝該第一方向延伸，其中該主動鰭片係由淺溝槽隔離(STI)分隔開。
- 如請求項16之半導體裝置，其中該STI的深度比該DTI的深度更淺。
- 如請求項15之半導體裝置，其中於該第一區及該第三區之間的邊界，該第一主動基極於該第一方向上的一寬度和該第三主動基極於該第一方向上的一寬度是彼此相等的，以及於該第二區及該第三區之間的邊界，該第二主動基極於該第一方向上的一寬度和該第三主動基極於該第一方向上的一寬度是彼此相等的。
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