TWI625861B - 半導體裝置及用於製造其之方法 - Google Patents

半導體裝置及用於製造其之方法 Download PDF

Info

Publication number
TWI625861B
TWI625861B TW103120059A TW103120059A TWI625861B TW I625861 B TWI625861 B TW I625861B TW 103120059 A TW103120059 A TW 103120059A TW 103120059 A TW103120059 A TW 103120059A TW I625861 B TWI625861 B TW I625861B
Authority
TW
Taiwan
Prior art keywords
active
semiconductor device
memory cell
transistor
active fins
Prior art date
Application number
TW103120059A
Other languages
English (en)
Other versions
TW201511279A (zh
Inventor
宋泰中
朴在浩
白康鉉
Original Assignee
三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三星電子股份有限公司 filed Critical 三星電子股份有限公司
Publication of TW201511279A publication Critical patent/TW201511279A/zh
Application granted granted Critical
Publication of TWI625861B publication Critical patent/TWI625861B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體裝置包括位於一基體上之彼此相鄰的第一與第二記憶體胞元區域。至少一個主動鰭片和一淺溝渠隔離結構是可以被連續地層疊在一個在該等第一與第二記憶體胞元區域之間的邊界。第一和第二主動鰭片是形成在該淺溝渠隔離結構的對應側，而且該等第一和第二主動鰭片是從該主動基部突伸出來。至少一個深溝渠隔離結構是形成在該主動基部的一側。

Description

半導體裝置及用於製造其之方法 相關申請案之交互參照
於2013年6月21日提出申請之名稱為”Semiconductor Device and Method For Fabricating The Same”的韓國專利申請案第10-2013-0071803號是全部被併入作為參考。
發明領域
於此中所述的一個或多個實施例係有關於一種半導體裝置。
發明背景
半導體裝置業已被研究發展俾以相對較快的速度與較低的電壓來運作俾可符合各種程式、應用、與功能的運作要求。而且，用於製造這些裝置的製程業已被研究發展俾改進可靠性與完整性(integrity)。
在一些例子中，改進的完整性會致使在一場效電晶體(FET)中之短通道效應的發生。在克服這效應的企圖中，所謂的鰭式場效電晶體(FinFET)業已被研究發展。這些類型的電晶體有具有三維(3D)空間結構的通道。
發明概要
根據一個或多個實施例，一半導體裝置包括位於一基體上之彼此相鄰的第一和第二記憶體胞元區域；連續地被層疊在一個在該第一與第二記憶體胞元區域之間之邊界的至少一個主動基部和一淺溝渠隔離結構；在該淺溝渠隔離結構之對應側的第一和第二主動鰭片，該第一和第二主動鰭片是從該主動基部突出；及位在該主動基部之一側的至少一個深溝渠隔離結構。該主動基部的寬度會比該第一和第二主動鰭片中之每一者的寬度大。
該半導體裝置可以包括數個主動基部，其中，該等第一和第二主動鰭片可以由該淺溝渠隔離結構分隔且其中，該數個主動基部中之至少兩個主動基部可以由該深溝渠隔離結構分隔。
該半導體裝置可以包括一閘極電極，其中該第一和第二主動鰭片可以在一個沿著該在第一與第二記憶體胞元區域之間之邊界的第一方向上延伸，且其中，該閘極電極可以在一個與該第一方向相交的第二方向上從該第一和第二主動鰭片延伸出來。
一閘極絕緣薄膜可以是在該閘極電極與該第一和第二主動鰭片之間，而一間隔件可以是位於該閘極電極的至少一側，其中，該閘極絕緣薄膜可以沿著該間隔件的一側壁延伸。該閘極電極可以包括一閘極金屬和一功函數金屬(work function metal)。
該半導體裝置可以包括分別形成在該第一和第二主動鰭片上相鄰於該閘極電極的一源極區域和一汲極區域，其中，該源極區域與該汲極區域的上表面可以是比該閘極絕緣薄膜的下表面高。該源極區域或者該汲極區域中之至少一者的一部份可以延伸至該間隔件的下部份內。
該基體可以是一絕緣基體。相同類型的記憶體裝置可以被包括在該第一記憶體胞元區域與該第二記憶體胞元區域內。該記憶體裝置可以包括一靜態隨機存取記憶體。
根據另一實施例，一半導體裝置包括彼此相鄰地配置在一基體上的第一和第二記憶體胞元區域；奇數個分別形成於該第一和第二記憶體胞元區域中的主動鰭片；及數個在該基體上位於該奇數個主動鰭片之下部的主動基部，該等主動基部中之每一者具有一個比該奇數個主動鰭片中之每一者之寬度大的寬度，其中，該第一記憶體胞元區域與該第二記憶體胞元區域共享該等主動基部中之至少一者。
該半導體裝置可以包括一個位在一個在該第一與第二記憶體胞元區域之間之邊界的淺溝渠隔離結構和一個被配置在該等位於第一和第二記憶體胞元區域中之主動基部中之至少兩者的深溝渠隔離結構。該奇數個主動鰭片可以是藉著該淺溝渠隔離結構來彼此分隔，而且該等主動基部中之相鄰者是可以藉著該深溝渠隔離結構來彼此分隔。
靜態隨機存取記憶體(SRAM)裝置可以是在該第一和第二記憶體胞元區域中。該等SRAM裝置可以包括八個電晶體。被配置相鄰於一在該第一與第二記憶體胞元區域之間之邊界的電晶體可以包括至少兩個主動鰭片。相鄰於一在該第一與第二記憶體胞元區域之間之邊界之第一電晶體的尺寸可以是比一個相較於該第一電晶體與該邊界相距更遠之第二電晶體的尺寸大。
一第一電晶體可以包括該奇數個主動鰭片中之一者，一第二電晶體可以包括該奇數個主動鰭片中之兩者，而一第三電晶體可以包括該奇數個主動鰭片中之三者。該第三電晶體可以是相鄰於一在該第一與第二記憶體胞元區域之間的邊界。
該第一電晶體可以包括一拉升電晶體(pull-up transistor)，該第二電晶體可以包括一下拉電晶體(pull-down transistor)和一選擇電晶體(selection transistor)，而該第三電晶體可以包括一驅動電晶體(drive transistor)和一通過電晶體(pass transistor)。
該半導體裝置可以包括數個位於該奇數個主動鰭片上俾與該奇數個主動鰭片交叉的閘極電極，其中，該奇數個主動鰭片可以包括九個主動鰭片且其中，該數個閘極電極可以包括五個閘極電極。
根據另一實施例，一種製造半導體裝置的方法包括提供一個包括彼此相鄰之第一與第二記憶體胞元區域的基體；形成一個偽結構在一個在該基體上之第一與第二記 憶體胞元區域之間的邊界；形成偽間隔件在該偽結構的對應側；藉由移除該偽結構來露出該基體的上表面；及利用該等偽間隔件作為光罩經由該基體的蝕刻來形成一第一主動鰭片在該第一記憶體胞元區域中和一第二主動鰭片在該第二記憶體胞元區域中。
該方法可以包括形成一主動基部在該第一與第二主動鰭片的下部上，其中，形成該主動基部包括蝕刻在該第一記憶體胞元區域中之基體的一部份及在該第二記憶體胞元區域中之基體的一部份。該主動基部可以被配置在該在該第一與第二記憶體胞元區域之間的邊界。
根據另一實施例，一半導體裝置包括一主動基部；至少一個溝渠隔離結構；在該基部上的一第一主動鰭片；及在該基部上之與該第一主動鰭片相鄰的一第二主動鰭片，其中，該第一主動鰭片是位在一第一記憶體胞元區域中而該第二主動鰭片是位在一與該第一記憶體胞元區域相鄰的第二記憶體胞元區域中，其中，一個在該第一與第二記憶體胞元區域之間的邊界是在該第一與第二主動鰭片之間，且其中，該該主動鰭片與至少一個溝渠隔離結構是被層疊在一個在該第一與第二記憶體胞元區域之間的邊界。
該主動基部的寬度可以是比該第一與第二主動鰭片中之每一者的寬度大。該至少一個溝渠隔離結構可以是在該第一與第二主動鰭片之間。另一個溝渠隔離結構可以是相鄰於該主動基部的一側。該第一主動鰭片可以包括一第一電晶體的通道，而該第二主動鰭片可以包括一第二 電晶體的通道。
1、2、3、4、5、6‧‧‧半導體裝置
99‧‧‧半導體裝置
100‧‧‧基體
102‧‧‧氧化物薄膜
110‧‧‧主動基部
112‧‧‧偽結構
114‧‧‧偽間隔件
120‧‧‧主動鰭片
130‧‧‧閘極絕緣薄膜
140、142‧‧‧閘極電極
142a‧‧‧功函數金屬
142b‧‧‧閘極金屬
150‧‧‧深溝渠隔離結構
160‧‧‧淺溝渠隔離結構
170‧‧‧間隔件
182‧‧‧源極區域
184‧‧‧汲極區域
194‧‧‧中間層絕緣薄膜
200‧‧‧基體
210‧‧‧主動基部
220‧‧‧主動鰭片
222‧‧‧偽主動鰭片
230‧‧‧閘極絕緣薄膜
240‧‧‧閘極電極
250‧‧‧深溝渠隔離結構
260‧‧‧淺溝渠隔離結構
300、302、304、306、308、310、 312、314、316、318、320、322、324、326‧‧‧接點
360‧‧‧主動基部
372‧‧‧深溝渠隔離結構
374‧‧‧淺溝渠隔離結構
410‧‧‧邏輯區域
420‧‧‧SRAM形成區域
900‧‧‧無線通信裝置
910‧‧‧顯示器
911‧‧‧天線
913‧‧‧接收器
915‧‧‧傳輸器
920‧‧‧數位部份
922‧‧‧視頻處理器
924‧‧‧應用處理器
926‧‧‧控制器/多核心處理器
928‧‧‧顯示處理器
930‧‧‧中央處理單元
932‧‧‧外部匯流排界面
934‧‧‧數據處理器
1000‧‧‧電腦系統
1002‧‧‧中央處理單元
1004‧‧‧系統記憶體
1006‧‧‧顯示器
1010‧‧‧圖形系統
1011‧‧‧圖形處理單元
1012‧‧‧圖形記憶體
1013‧‧‧顯示控制器
1014‧‧‧圖形界面
1015‧‧‧圖形記憶體控制器
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出裝置
1130‧‧‧記憶體
1140‧‧‧界面
1150‧‧‧匯流排
1200‧‧‧平板PC
1300‧‧‧筆記本型電腦
1400‧‧‧智慧型電話
BL‧‧‧位元線
BLb‧‧‧互補位元線
DT‧‧‧驅動電晶體
F1、F2、F3、F4、F5、F6、F7、F8、F9‧‧‧主動鰭片
G1、G2、G3、G4、G5‧‧‧閘極電極
INV1‧‧‧第一反相器
INV2‧‧‧第二反相器
MC1、MC2、MCa、MCb‧‧‧記憶體胞元區域
MR‧‧‧記憶體胞元陣列區域
PD1‧‧‧第一下拉電晶體
PD2‧‧‧第二下拉電晶體
PR‧‧‧週邊電路區域
PS1‧‧‧第一選擇電晶體
PS2‧‧‧第二選擇電晶體
PT‧‧‧通過電晶體
PU1‧‧‧第一拉升電晶體
PU2‧‧‧第二拉升電晶體
RBL‧‧‧讀取位元線
RWL‧‧‧讀取字線
SMC1、SMC2‧‧‧SRAM記憶體胞元區域
TR‧‧‧電晶體
Vcc‧‧‧電源供應節點
Vss‧‧‧地接點
WWL‧‧‧寫入字線
特徵對於熟知此項技術之人仕來說藉由配合該等附圖詳細地描述範例實施例而會變得顯而易見，在該等圖式中：圖1描繪一半導體裝置的實施例；圖2描繪在圖1中之記憶體胞元陣列區域的部份；圖3描繪一沿著在圖2中之剖面線A-A的圖示；圖4描繪一沿著在圖2中之剖面線B-B的圖示；圖5至8描繪被包括在一用於製造半導體裝置之方法之一實施例內的運作；圖9和10描繪另一半導體裝置；圖11和12描繪一半導體裝置的另一實施例；圖13描繪一半導體裝置的另一實施例；圖14描繪一半導體裝置的另一實施例；圖15描繪一半導體裝置的另一實施例；圖16描繪在圖15中之第一記憶體胞元的範例；圖17描繪在圖15中之第一記憶體胞元的佈局；圖18描繪一沿著在圖17中之剖面線D-D的圖示；圖19描繪一半導體裝置的另一實施例；圖20描繪一個包括一半導體裝置之任一前述實施例的無線通信裝置； 圖21描繪一個包括一半導體裝置之任一前述實施例的電腦系統；圖22描繪一個包括一半導體裝置之任一前述實施例的電子系統；及圖23至25描繪可以包括一半導體裝置之任一前述實施例之半導體系統的範例。
較佳實施例之詳細說明
範例實施例於此後配合該等附圖更完整地作描述；然後，它們能夠以不同的形態來實施而且不應被構築為於此中所陳述之實施例的限制。更確切地說，這些實施例是被提供以致於這揭示會是徹底與完整，而且會充分傳達範例實施給熟知此項技術的人仕。
在該等圖式中，層與區域的尺寸為了描繪的清晰而會被誇大。也會被理解到的是當一個層或者元件是被指出為”在”另一個層或者基體上時，它可以是直接位在該另一個層或者基體上，或者中介層也是可以存在。此外，會理解到的是當一個層是被指出”在”另一個層”下面”時，它可以是直接在該另一個層下面，且一個或多個中介層也是可以存在。此外，也會理解到的是當一個層是被指出為”在”兩個層”之間”時，它可以是為在該兩個層之間的唯一的層，或者一個或多個中介層也是可以存在。相同的標號從頭到尾標示相同的元件。
圖1描繪一半導體裝置1的實施例。圖2描繪在圖1 中之記憶體胞元陣列區域的一部份。圖3描繪在圖2中之記憶體胞元區域之沿著線A-A的橫截面圖。圖4描繪在圖2中之記憶體胞元區域之沿著線B-B的橫截面圖。
請參閱圖1所示，半導體裝置1包括一記憶體胞元陣列區域MR和一在一基體100上的週邊電路區域PR。一個或多個記憶體裝置可以被配置在該記憶體胞元陣列區域MR中。這些記憶體裝置的範例包括SRAM(靜態隨機存取記憶體)、DRAM(動態隨機存取記憶體)、NAND或NOR快閃記憶體、MRAM(磁性隨機存取記憶體)、PRAM(相位改變隨機記憶體)、和RRAM(電阻隨機存取記憶體)。
用於驅動在記憶體胞元陣列區域MR中之記憶體裝置的一個或多個裝置可以被配置在該週邊電路區域PR中。該等驅動裝置的範例包括輸入/輸出(I/O)緩衝器、讀取電路、和寫入電路。
請參閱圖2至4所示，數個記憶體胞元區域MC1和MC2可以被配置在該記憶體胞元陣列區域MR中。該等記憶體胞元區域MC1和MC2能夠排成晶格形狀而且是以陣列的形態排列。
在這情況中，相同的記憶體裝置可以被配置在該第一記憶體胞元區域MC1和該第二記憶體胞元區域MC2。該第二記憶體胞元區域MC2可以是相鄰於該第一記憶體胞元區域MC1。此外，該第一和第二記憶體胞元區域MC1和MC2可以是對稱地排列。具體地，相同的記憶體裝置可以被形成在該第一記憶體胞元區域MC1和該第二記憶體胞元 區域MC2中，而且形成在該第一記憶體胞元區域MC1與該第二記憶體胞元區域MC2中的記憶體裝置可以是以在它們之間的邊界為基礎來被對稱地排列。
於此後，該第一記憶體胞元區域MC1與該第二記憶體胞元區域MC2將會被詳細地描述。後面的描述能夠以相同的形式被應用到其他的記憶體胞元區域。
在該第一記憶體胞元區域MC1與該第二記憶體胞元區域MC2中之記憶體裝置中之每一者可以包括配置於該基體100上的主動基部110、配置在該主動基部110上的主動鰭片120、一閘極絕緣薄膜130、及一配置在該等主動鰭片120上的閘極電極140。這些特徵部件中之兩個或多個可以被連續地層疊。
該基體100可以是，例如，一個由，例如，Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs、或者InP中之一者或多者製成的半導體基體。
該等主動基部110可以被配置在該基體100上。該等主動基部110可以是與該基體100一體地形成且是由與該基體100相同的材料製成。在其他的實施例中，該等主動基部可以是形成在基體100上及/或由與基體100不同的材料製成。
該等主動基部110可以是，例如，藉著深溝渠隔離結構(DTI)150來彼此分隔。該深溝渠隔離結構150的深度可以是比將在下面作說明的淺溝渠隔離結構(STI)160的深度大。
主動鰭片120對是形成在該等主動基部110中之對應的一者上。該等主動鰭片120可以被配置來在一第一方向上(例如，Y方向)延伸。
每一主動鰭片120可以具有一個錐形的橫截面形狀，因此該主動鰭片120的寬度變成從上部到下部越來越寬。在其他實施例中，該主動鰭片可以具有不同形狀。例如，該主動鰭片120的橫截面形狀可以具有一長方形或者圓形。在這後面的情況中，該主動鰭片120的一個或者多個角部可以是被磨圓。
在一實施例中，該主動鰭片120的寬度W1可以是比對應於該主動鰭片120之下部之該主動基部110的寬度W2小。在一些實施例中，該等主動鰭片120可以被分組成對。該等主動鰭片120可以被分組成對俾允許兩個主動鰭片120在稍後作描述的製造過程中自一個偽結構112(在圖5中)形成。
在這實施例中，奇數個主動鰭片120可以被配置在該第一與第二記憶體胞元區域MC1與MC2中之每一者中。圖2描繪的是三個主動鰭片120被配置在該第一與第二記憶體胞元區域MC1與MC2中之每一者中。然而，在其他實施例中不同數目的主動鰭片120(例如，5,9,11等等)是可以被配置在該等記憶體胞元區域中之每一者中。
在每一對中的該等主動鰭片120可以藉由該淺溝渠隔離結構160來彼此分隔。該淺溝渠隔離結構160可以被形成俾圍繞該等主動鰭片120的部份。在一個實施例中，該 淺溝渠隔離結構160可以被配置來圍繞該等主動鰭片120的下部。
在一些實施例中，該等淺溝渠隔離結構160可以包括與該深溝渠隔離結構150之材料相同的材料。具體地，該淺溝渠隔離結構160與該深溝渠隔離結構150可以是由一絕緣薄膜製成。更具體地，該淺溝渠隔離結構160與該深溝渠隔離結構150可以是由氧化物、氮化物、氮氧化物、或其之組合製成。形成淺溝渠隔離結構160和深溝渠隔離結構150之材料的範例可以包括氧化矽(SiO2)、氮化矽(SiN)、和氮氧化矽(SiON)。
在一些實施例中，該等主動鰭片120可以是與該基體100一體地形成。具體地，該等主動鰭片120可以經由該由半導體材料製成之基體100的蝕刻來被形成。
在一些實施例中，該主動鰭片120可以被使用作為一電晶體TR(在圖4中)的通道。例如，通道可以是沿著該主動鰭片120的三個邊形成。在其他實施例中，該電晶體TR(在圖4中)的通道可以是形成在該主動鰭片120的兩相對側。
在該主動鰭片120上，一閘極絕緣薄膜130和一閘極電極140可以被連續地層疊並且是沿著一個與一第一方向(例如，Y方向)交叉的第二方向(例如，X方向)配置。
如在圖3中所示，該閘極絕緣薄膜130可以在該第二方向上(例如，X方向)延伸而且可以被配置俾覆蓋該主動鰭片120之上部的部份。此外，該閘極絕緣薄膜130可以被 配置俾沿著被配置在閘極電極140之對應側之間隔件170的側壁延伸至該上部，如在圖4中所示。
在這實施例中，該閘極絕緣薄膜130可以具有上述的形狀因為該閘極絕緣薄膜130可以透過一替換製程(replacement process)(或者一後閘極製程(gate last process))來被形成。在其他實施例中，該閘極絕緣薄膜130可以具有不同的形狀。例如，在一些實施例中，由於前閘極製程(gate first process)的結果，該閘極絕緣薄膜130不會沿著該等間隔件170的側壁延伸到該上部，卻是可以被配置在該閘極電極140的下部上，如在圖4中所示。
該閘極絕緣薄膜130可以是由，例如，一高-k材料製成。在一些實施例中，該閘極絕緣薄膜130可以是由，例如，HfO2、Al2O3、ZrO2、或TaO2製成。
一界面薄膜可以被包括在該閘極絕緣薄膜130與該主動鰭片120之間俾可防止一劣質界面形成在該閘極絕緣薄膜130與該主動鰭片120之間。該界面薄膜可以包括一具有一相等於或者低於9之介電常數k的低-k材料層。例如，該界面薄膜可以是或者包括一氧化矽薄膜(其中，k是大約為4)或者一氮氧化矽薄膜(其中，端視氧原子和氮原子的含量而定，k是大約為4至8)。此外，該界面薄膜可以是由矽酸鹽(silicate)製成，或者可以是由前述之薄膜的組合製成。
該閘極電極140可以是沿著該第二方向(例如，X方向)與該閘極絕緣薄膜130平行地排列。該閘極電極140可以包括一導電材料。在一些實施例中，該閘極電極140可以 包括一具有高導電性的金屬，但這不是必要的。
該間隔件170可以被配置在該閘極電極140的至少一側。如在圖4中所示，在一個實施例中間隔件170可以被配置在閘極電極140的對應側。圖4描繪該間隔件170的一側表面是弧形。然而，在其他實施例中，該間隔件170的形狀可以是不同的。例如，在一些實施例中，該間隔件170可以具有一個”I”或者一個”L”形狀。
如在圖4中所示，源極區域182與汲極區域164被配置在位於主動鰭片120上之閘極電極140的對應側上。而且，源極區域182和汲極區域184的上表面可以被形成在與該主動鰭片120之上表面相同的高度。在一些實施例中，該源極區域182和該汲極區域184的上表面可以具有一個與該主動鰭片120之上表面之高度不同的高度。
一中間層絕緣薄膜194可以被配置在該源極區域182與該汲極區域184上。該中間層絕緣薄膜194可以是為一氧化物薄膜、一氮化物薄膜、一氮氧化物薄膜、或者其之組合。形成該中間層絕緣薄膜194之材料的範例可以包括氧化矽(SiO2)、氮化矽(SiN)、和氮氧化矽(SiON)。
在一個實施例中，該等主動鰭片120、該閘極絕緣薄膜130、和該覆蓋該等主動鰭片120之上部份之部份的閘極電極140、該配置在閘極電極140之對應側的間隔件170、該等源極區域182、和該等汲極區域184會形成電晶體TR。該等電晶體TR可以執行在對應之記憶體胞元區域MC1和MC2內之記憶體裝置中的特定功能。例如，該等電晶體TR 中之一些可以被使用作為資料儲存裝置，而該等電晶體TR的另一些可以被使用作為控制該等記憶體裝置之運作的控制裝置。
在一個實施例中，該主動基部110與淺溝渠隔離結構160可以是連續地被層疊與被配置在該第一記憶體胞元區域MC1與該第二記憶體胞元區域MC2的邊界上，如在圖3中所示。換句話說，該第一記憶體胞元區域MC1與該第二記憶體胞元區域MC2可以共享該等主動基部110中之任一者。根據這結構，該半導體裝置1的尺寸可以被縮減或者被微型化。
圖5至8描繪被包括在一用於製造半導體裝置之方法之一個實施例中的運作。請參閱圖5所示，偽結構112和偽間隔件114是形成在一基體100上。具體地，一第一絕緣薄膜是利用一CVD或PECVD製程來被形成在該基體100上。然後，形成在基體100上的該第一絕緣薄膜是被定以圖案來形成該等偽結構112。在一個實施例中，該偽結構112可以被形成於該在該第一記憶體胞元區域MC1與該第二記憶體胞元區域MC2之間的邊界上。該偽結構112可以是為，例如，一氧化物薄膜、一氮化物薄膜、一氮氧化物薄膜、或者其之組合。
然後，一第二絕緣薄膜是形成在該等偽結構112上俾可覆蓋該等偽結構112。然後，透過在該等偽結構112上之第二絕緣薄膜的圖案化，偽間隔件114是形成在該等偽結構112的對應側。形成該等偽間隔件114可以是利用，例 如，各向異性蝕刻來被執行。
在一個實施例中，該等偽間隔件114可以被形成在該第一記憶體胞元區域MC1與該第二記憶體胞元區域MC2內。該偽間隔件114可以是由一種比偽結構112之材料硬的材料製成。例如，如果該偽結構112是由一氧化物薄膜製成的話，該偽間隔件114可以是由一氮氧化物薄膜或者另一材料薄膜製成。
請參閱圖6所示，該偽結構112是被移除俾可露出該基體100的上表面。然後，該等主動鰭片120是利用該等偽間隔件114作為光罩透過露出之基體100的蝕刻來被形成。蝕刻該基體100可以，例如，藉著像是反應離子蝕刻般的各向異性蝕刻來被執行。
透過上述製程，該等主動鰭片120是形成在該等偽間隔件114的下部上。據此，該等主動鰭片120是以與偽間隔件114相同的形式形成在該第一記憶體胞元區域MC1和該第二記憶體胞元區域MC2內。然而，該等主動鰭片可以不形成於該在該第一記憶體胞元區域MC1與該第二記比體胞元區域MC2之間的邊界上。
請參閱圖7所示，一保護薄膜155可以被形成來覆蓋該等主動鰭片120和該等偽間隔件114。然後，部份的保護薄膜155、主動鰭片120、和偽間隔件114是被蝕刻俾形成該主動基部110在該在第一記憶體胞元區域MC1與第二記憶體胞元區域MC2之間的邊界上。透過上述製程，該第一記憶體胞元區域MC1與該第二記憶體胞元區域MC2可以共 享該等主動基部110中之至少一者。
請參閱圖8所示，一淺溝渠隔離結構160被形成在該等主動鰭片120之間，而一深溝渠隔離結構150被形成在該等主動基部150之間。該淺溝渠隔離結構160與深溝渠隔離結構150可以包括相同的材料。具體地，該淺溝渠隔離結構160與深溝渠隔離結構150可以由一絕緣薄膜形成。更具體地，該淺溝渠隔離結構160與該深溝渠隔離結構150可以是由一氧化物薄膜、一氮化物薄膜、一氮氧化物薄膜或其之組合形成。形成淺溝渠隔離結構160與深溝渠隔離結構150之材料的範例可以包括氧化矽(SiO2)、氮化矽(SiN)、和氮氧化矽(SiON)。
透過上述製程，該淺溝渠隔離結構160可以被配置在該在第一記憶體胞元區域MC1與第二記憶體胞元區域MC2之間的邊界上。而且，該深溝渠隔離結構150可以被配置在該第一記憶體胞元區域MC1與第二記憶體胞元區域MC2內部。
接著，請參閱圖3所示，一閘極絕緣薄膜130和該閘極電極140，其覆蓋該等主動鰭片120之上部的部份，是被形成在該淺溝渠隔離結構160和該深溝渠隔離結構150上。在一些實施例中，該閘極絕緣薄膜130和該閘極電極140可以是透過，例如，後閘極製程來被形成。
雖然該等主動基部110可以是在該等主動鰭片120之後被形成，這不是必要的。在另一實施例中，該等主動基部110可以首先被形成，而然後該等主動鰭片120可以 被形成在該等主動基部110上。
圖9和10描繪另一半導體裝置的效果。更具體地，圖9描繪一個與在圖1至4中所示之半導體裝置1不同的半導體裝置99。圖10是為沿著圖9之線C-C的橫截面圖。
請參閱圖9和10所示，主動基部210可以被配置在一半導體裝置99的基體200上。該等主動基部210不被配置在一在一第一記憶體胞元區域MCa與一第二記憶體胞元區域MCb之間的邊界上。即，在該半導體裝置99中，該第一記憶體胞元區域MCa和該第二記憶體胞元區域MCb不共享一主動基部210。據此，一深溝渠隔離結構250可以被配置在該在該第一記憶體胞元區域MCa與該第二記憶體胞元區域MCb之間的邊界上。
而且，在該半導體裝置99中，主動鰭片220和偽主動鰭片222可以被配置在該等主動基部210上。此外，該主動鰭片220和該偽主動鰭片222可以藉著淺溝渠隔離結構260來彼此分隔。該閘極絕緣薄膜230與一閘極電極240可以被連續地層疊在該等主動鰭片220和該等偽主動鰭片222上。
該主動鰭片220可以是一被使用作為一記憶體裝置之一部份的鰭片，而該偽主動鰭片222可以是為一不被使用作為該記憶體裝置之一部份的鰭片。該等偽主動鰭片222可以存在於半導體裝置99中因為兩個主動鰭片220是自一個偽結構112形成，例如，如在圖5中所示。
更具體地，如果奇數個主動鰭片220被設置在一 個記憶體胞元區域內(例如，第一記憶體胞元區域MCa)，兩個主動鰭片220是如上所述自一個偽結構112(在圖5中)形成。因此，被形成之主動鰭片220中之任一者變成一個不被使用作為一記憶體裝置的偽主動鰭片222。在這情況中，一個在它那裡是形成有偽主動鰭片222的區域仍然是在該等記憶體胞元區域MCa和MCb內的一不必要區域。
然而，在圖1至4中之半導體裝置1的情況中，該第一記憶體胞元區域MC1和該第二記憶體胞元區域MC2共享一個或多個主動基部110。因此，在圖9和10中所示的偽主動鰭片222不存在於該第一記憶體胞元區域MC1和該第二記憶體胞元區域MC2內。據此，在圖9和10中所示的不必要區域(例如，以長度L標示的區域)是被清除。而且，對應之記憶體胞元區域MC1和MC2的面積是被減小。據此，半導體裝置1的微型化變成是有可能的。
圖11和12描繪一半導體裝置2的另一實施例，其包括一可包括一功函數金屬142a與一閘極金屬142b的閘極電極142。該功函數金屬142a可以作用來調整一功函數，而閘極金屬142b可以作用來填充一個由該功函數金屬142a形成的空間。
該功函數金屬142a可以具有一個包括金屬的單層結構或者一個包括一金屬氮化物薄膜和金屬的多層結構。形成功函數金屬142a之金屬的範例可以包括，例如，Al、W、Ti、或者其之組合。該金屬氮化物薄膜可以包括，例如，TiN、TaN、或者其之組合。
該功函數金屬142a可以沿著閘極金屬142b和被配置在閘極絕緣薄膜130之對應側之間隔件170的側壁來向上地延伸。該閘極金屬142b可以包括具有高導電性的金屬。如此之金屬的範例包括W和Al。
圖13描繪一半導體裝置3的另一實施例，其包括一SOI(矽在絕緣體上(Silicon On Insulator))基體。具體地，主動鰭片120和主動基部110可以是藉由形成單晶矽在一埋藏氧化物薄膜102上並把該單晶矽定以圖案來被形成。換句話說，在該半導體裝置3中，該主動鰭片120與該主動基部110可以是一磊晶層。使用一SOI基體可以縮減在半導體裝置3之運作過程中的延伸時間。
圖14描繪一半導體裝置4的另一實施例，其包括具有隆起形狀(elevated shape)的一源極區域182和一汲極區域184。即，該源極區域182和該汲極區域184的上表面可以被形成成比一閘極絕緣薄膜130的下表面高。此外，在一些實施例中，該源極區域182和該汲極區域184的上表面可以被形成比一功函數金屬142a的下表面高。
而且，該源極區域182和該汲極區域184的部份可以被形成與間隔件170重疊。即，該源極區域182與該汲極區域184的部份可以是成為一個被推至間隔件170之下部內之船尾突出物(tuck)的形狀。
圖15描繪一半導體裝置5的另一實施例。圖16描繪在圖15中之第一SRAM記憶體胞元的電路圖。圖17描繪圖15之第一SRAM記憶體胞元的佈局圖。圖18描繪一沿著在圖 17中之線D-D的橫截面圖。該等SRAM裝置可以被配置在對應的記憶體胞元陣列區域MR內。此外，每一SRAM裝置可以是自8個電晶體形成。
請參閱圖15所示，數個SRAM記憶體胞元區域SMC1和SMC2可以被配置在一半導體裝置5的記憶體胞元陣列區域MR內。該數個SRAM記憶體胞元區域SMC1和SMC2可以是排成晶格形狀及以一陣列的形式排列。
請參閱圖16所示，該SRAM記憶體胞元區域(例如，該第一SRAM記憶體胞元區域SMC1)可以包括並聯地連接在一電源供應節點Vcc與一地節點Vss之間的第一和第二反相器INV1和INV2、被連接到對應之反相器INV1和INV2之輸出節點的一第一選擇電晶體PS1和一第二選擇電晶體PS2、一由該第一反相器INV1之輸出控制的驅動電晶體DT、及一連接到該驅動電晶體DT之輸出節點的通過電晶體PT。即，該SRAM記憶體胞元區域(例如，該第一SRAM記憶體胞元區域SMC1)可以包括一個包括8個電晶體的SRAM裝置。
該第一選擇電晶體PS1和該第二選擇電晶體PS2可以分別被連接到一位元線BL和一互補位元線BLb。該第一選擇電晶體PS1和該第二選擇電晶體PS2的閘極可以被連接至一寫入字線WWL。
該第一反相器INV1包括串聯地連接的一第一拉升電晶體PU1和一第一下拉電晶體PD1。該第二反相器INV2包括一第二拉升電晶體PU2和一第二下拉電晶體PD2。該第一拉升電晶體PU1和第二拉升電晶體PU2可以是PFET電晶 體。該第一下拉電晶體PD1和第二下拉電晶體PD2可以是NFET電晶體。
此外，該第一反相器INV1和該第二反相器INV2可以構成一個閂電路。在這閂電路中，該第一反相器INV1的輸入節點可以被連接到該第二反相器INV2的輸出節點，而該第二反相器INV2的輸入節點是可以被連接至該第一反相器INV1的輸出節點。
該驅動電晶體DT和該通過電晶體PT可以被使用來讀取被儲存於該包括該第一反相器INV1和該第二反相器INV2之閂電路內的資料。該驅動電晶體DT的閘極可以被連接至該第一反相器INV1的輸出節點，而該通過電晶體PT的閘極可以被連接至一讀取字線RWL。該驅動電晶體DT的輸出可以被連接至該地節點Vss，而該通過電晶體PT的輸出可以被連接至一讀取位元線RBL。
透過上述電路結構，被儲存於該SRAM裝置內的資料能夠經由兩個埠(例如，雙埠(double port))來被存取。首先，透過該寫入字線WWL、該位元線BL、與該互補位元線BLb的選擇，資料能夠被寫入或者能夠從該包括該第一反相器INV1和該第二反相器INV2的閂電路讀取。此外，透過該讀取字線RWL和該讀取位元線RBL的選擇，被儲存於該包括該第一反相器INV1和該第二反相器INV2之閂電路的資料能夠被讀取。即，這路徑可以被使用作為一第二埠。
在上述的SRAM裝置中，依據該第二埠來讀取的資料能夠與依據該第一埠的運作無關地被執行。該資料讀 取運作，因此，會對被儲存於該閂電路內的資料無影響。換句話說，被儲存於該閂電路內之資料的讀取和在該閂電路內之資料的寫入能夠被獨立地執行。
請參閱圖17和18所示，該SRAM記憶體胞元區域(例如，該SRAM記憶體胞元區域SMC1)可以包括九個主動鰭片F1至F9、五個閘極電極G1至G5、和數個接點300,302,304,306,308,310,312,314,316,318,320,322,324，和326。該第一至第九主動鰭片F1至F9可以被配置俾在該第一方向上(例如，Y方向)延伸。
該第一閘極電極G1可以與該第一至第三主動鰭片F1至F3重疊，而且可以被配置來在該第二方向上(例如，X方向)延伸。該第一下拉電晶體PD1可以被形成於一個在它那裡該第一和第二主動鰭片F1和F2是與該第一閘極電極交叉的區域內。該第一拉升電晶體PU1可以被形成在一個在它那裡該第三主動鰭片F3是與該第一閘極電極G1交叉的區域內。
該第一下拉電晶體PD1的源極可以被連接至該第二接點302。該第二接點302可以被連接至該地節點VSS。該第一拉升電晶體PU1的源極可以被連接至該第五接點308。該第五接點308可以被連接至該電源供應節點VDD。該第一下拉電晶體PD1的汲極和該第一拉升電晶體PU1的汲極可以被連接至該第一接點300。即，該第一下拉電晶體PD1和該第一拉升電晶體PU1可以共享該第一接點300。
該第一選擇電晶體PS1可以被形成在一個在它那 裡該第一和第二主動鰭片F1和F2是與該第二閘極電極G2交叉的區域內。該第一選擇電晶體PS1的汲極可以被連接至該第一接點300。即，該第一下拉電晶體PD1、該第一拉升電晶體PU1、和該第一選擇電晶體PS1可以共享該第一接點300。該第一選擇電晶體PS1的源極可以被連接至該第四接點306。該第四接點306可以被連接至該位元線BL。該第二閘極電極G2可以被連接至該第三接點304。該第三接點304可以被連接至該寫入字線WWL。
該第一下拉電晶體PD1和該第一選擇電晶體PS1可以是利用兩個主動鰭片F1和F2來形成。該第一拉升電晶體PU1可以是利用一個主動鰭片F3來形成。據此，該第一下拉電晶體PD1和該第一選擇電晶體PS1的尺寸可以是比該第一拉升電晶體PU1的尺寸大。
該第六接點310可以經由該第三主動鰭片F3來被連接至該第一接點300。該第六接點310可以被連接至該第五閘極電極G5。該第五閘極電極G5可以被配置俾在該第二方向上(例如，X方向)延伸來與該第四至第九主動鰭片F4至F9交叉。
該第二拉升電晶體PU2可以被形成在一個在它那裡該第四主動鰭片F4和該第二閘極電極G5是彼此交叉的區域內。該第二下拉電晶體PD2可以被形成於一個在它那裡該第五和第六主動鰭片F5和F6是與該第五閘極電極G5交叉的區域內。該驅動電晶體DT可以被形成在一個在它那裡該第七至第九主動鰭片F7至F9是與該第五閘極電極G5交 叉的區域內。
如先前所述，因為該第一接點300是經由該第三主動鰭片F3和該第六接點310來連接到該第五閘極電極G5，該第一拉升電晶體PU1、該第一下拉電晶體PD1、和該第一選擇電晶體PS1的輸出可以被施加到該第二拉升電晶體PU2、該第二下拉電晶體PD2、和該驅動電晶體DT的閘極。
該第二拉升電晶體PU2的汲極和該第二下拉電晶體PD2的汲極是可以被連接至該第七接點312和該第十四接點326。該第七接點307可以被連接至該第一閘極電極G1。據此，該第二拉升電晶體PU2的輸出和該第二下拉電晶體PD2的輸出可以被施加到該第一拉升電晶體PU1和該第一下拉電晶體PD1的閘極。
該第二拉升電晶體PU2的源極可以被連接至該第八接點314。該第八接點314可以被連接至該電源供應節點VDD。該第二下拉電晶體PD2的源極和該驅動電晶體DT的源極是可以被連接至該第十三接點324。此外，該第十三接點324可以被連接至該地節點VSS。
該第二選擇電晶體PS2可以被形成於一個在它那裡該第五和第六主動鰭片F5和F6是與該第三閘極電極G3交叉的區域內，而該通過電晶體PT是可以被形成於一個在它那裡該第七至第九主動鰭片F7至F9是與該第四閘極電極G4交叉的區域內。
該第二選擇電晶體PS2的源極是可以被連接至該第九接點316。該第九接點316可以被連接至該互補位元線 BLb。該第二選擇電晶體PS2的汲極是可以被連接至該第十四接點326。如先前所述，因為該第十四接點326是透過該第四主動鰭片F4來被連接至該第七接點312，該第二選擇電晶體PS2的輸出是可以被施加到該第一拉升電晶體PU1和該第一下拉電晶體PD1的閘極。
該第三閘極電極G3是可以被連接至該第十接點318。該第十接點318是可以被連接至該寫入字線WWL。換句話說，該第十接點318和第四接點306是可以彼此電氣連接。
該通過電晶體PT的源極是可以被連接至該第十一接點320。該第十一接點320可以被連接至該讀取位元線RBL。該通過電晶體PT的汲極是可以被連接至該驅動電晶體DT的汲極。
該第四閘極電極G4是可以被連接至該第十二接點322。該第十二接點322是可以被連接至該讀取字線RWL。在這實施例中，該第一SRAM記憶體胞元區域SMC1和該第二SRAM記憶體胞元區域SMC2可以共享該第十二接點322和該第十三接點324。在其他實施例中，該第一SRAM記憶體胞元區域SMC1和該第二SRAM記憶體胞元區域SMC2可以不共享任何接點，但是可以透過單獨的節點來被連接至該寫入字線WWL和該地節點VSS。
亥驅動電晶體DT和該通過電晶體PT可以使用三個主動鰭片F7至F9來被形成。該第二下拉電晶體PD2和該第二選擇電晶體PS2可以是使用兩個主動鰭片F5和F6來被 形成。該第二拉升電晶體PU2可以是使用一個主動鰭片F4來被形成。據此，該驅動電晶體DT和該通過電晶體PT的尺寸是可以比該第二下拉電晶體PD2和該第二選擇電晶體PS2的尺寸大。而且，該第二下拉電晶體PD2和該第二選擇電晶體PS2的尺寸是可以比該第二拉升電晶體PU2的尺寸大。
換句話說，根據一個實施例，被配置在該在第一SRAM記憶體胞元區域SMC1與第二SRAM記憶體胞元區域SMC2之間之邊界上之該電晶體的尺寸是可以比遠離該在第一SRAM記憶體胞元區域SMC1與第二SRAM記憶體胞元區域SMC2之間之邊界之該電晶體的尺寸大。
縱使在半導體裝置5中，該第一SRAM記憶體胞元區域SMC1和該第二SRAM記憶體胞元區域SMC2可以共享一個或者多個主動基部360。換句話說，一主動基部360可以被形成於該在第一SRAM記憶體胞元區域SMC1與該第二SRAM記憶體胞元區域SMC2之間的邊界上。
該第十主動鰭片F10可以被配置在該相鄰於該在SRAM記憶體胞元區域SMC1與第二SRAM記憶體胞元區域SMC2之間之邊界的第二SRAM記憶體胞元區域SMC2內俾可在該第一方向上(例如，Y方向)延伸。一個分隔該第九主動鰭片F9和該第十主動鰭片F10的淺溝渠隔離結構374可以被配置在該在SRAM記憶體胞元區域SMC1與第二SRAM記憶體胞元區域SMC2之間的邊界上。一個使主動基部360彼此分隔的深溝渠隔離結構372是可以被配置在該SRAM記憶 體胞元區域SMC1與該第二SRAM記憶體胞元區域SMC2內。
如先前所述，如果該SRAM記憶體胞元區域(例如，該第一SRAM記憶體胞元區域SMC1)包括九個主動鰭片F1至F9且相鄰的SRAM記憶體胞元區域(例如，SRAM記憶體胞元區域SMC1與第二SRAM記憶體胞元區域SMC2)共享該主動基部360的話，該SRAM裝置能夠被微型化。據此，半導體裝置5的整體尺寸能夠被縮減。
圖19描繪一半導體裝置6的實施例，其包括一邏輯區域410和一SRAM形成區域420。半導體裝置6之運作用的邏輯裝置可以被形成於該邏輯區域410內。一SRAM裝置可以被形成於該SRAM形成區域420內。半導體裝置1至5之前述實施例中之任一者可以被配置在該SRAM形成區域420內。在其他實施例中，前述半導體裝置1至5中之兩者或者多者的組合是可以被配置在SRAM形成區域420內。在其他實施例中，一個與一SRAM裝置不同的裝置是可以被包括在區域420內。這些裝置包括，例如，DRAM、MRAM、RRAM、或者PRAM。在這情況中，邏輯區域410可以包括對應於這些不同類型之記憶體的電路。
圖20描繪一個可包括前述實施例中之任一者之半導體裝置的無線通信裝置900。該通信裝置900，例如，可以是一胞元電話、一智慧型電話終端機、一手機、一個人數位助理(PDA)、一膝上型電腦、一視述遊戲單元、或者其他類型的裝置。該裝置900可以使用，例如，分碼多重存 取(CDMA)，分時多重存取(TDMA)，諸如行動通信用的全球系統GSM般，或者包括短-範圍、中-範圍、與長範圍標準之其他類型的無線通信標準。
該裝置900可以透過一接收路徑與一發射路徑來提供雙向通信。在該接收路徑上之由一個或多個基地台發射的訊號可以透過天線911來被接收或者可以被提供至一接收器(RCVR)913。該接收器913可以執行一被接收訊號的調理和數位化並且把樣品供應到一數位部份920以供額外處理用。在該傳輸路徑上，一傳輸器(TMTR)915可以接收從該數位部份920傳輸出來的資料、執行該資料的處理和調理、並且產生一調制訊號。該調制訊號可以透過天線911傳送到一個或多個基地台。
該數位部份920可以由一個或多個數位訊號處理器(DSP)、一個微處理器、和一個精簡指令集電腦(RISC)實現。此外，該數位部份920可以被製作在一個或多個特定應用積體電路(ASIC)或者其他類型的積體電路(IC)上。
該數位部份920可以包括，例如，各種處理和界面單元，諸如數據處理器934、視頻處理器922、應用處理器924、顯示處理器928、控制器/多核心處理器926、中央處理單元930、及/或外部匯流排界面(EBI)932般。
該視頻處理器922可以是為或者包括一圖形應用處理器。例如，該視頻處理器922可以包括若干數目的處理單元或者模組以供若干組圖形運作用。該視頻處理器922的一特定部份可以由韌體及/或軟體實現。例如，該控制單元 可以由用於執行上述功能的韌體及/或軟體模組(例如，程序或功能)實現。韌體及/或軟體碼可以被儲存於一記憶體內，或者可以由一處理器(例如，多核心處理器926)執行。該記憶體可以被實施在該處理器之內或者在該處理器外部。
該視頻處理器922可以實現一軟體界面，諸如，例如，開放圖形庫(OpenGL)或者Direct3D般。該中央處理單元930可以與該視頻處理器922一起執行一連串的圖形處理運作。該控制器/多-核心處理器926可以包括至少兩個核心並且分派工作量(workload)到兩個核心(端視，例如，要由該控制器/多核心處理器926處理的工作量而定)以供同時處理。
該應用處理器924是被描繪作為在該數位部份920內的一個構成元件。在其他實施例中，該數位部份920可以被實現俾被整合至一個應用處理器924或者一應用晶片內。
該數據處理器934在一在該數位部份920與該接收器913或該傳輸器915之間的資料轉移程序中可以執行必要的運作。該顯示處理器928可以執行運作俾驅動該顯示器910。
上述之實施例的半導體裝置1至6可以被使用作為用於該等處理器922,924,926,928,930，和934之運作的快取記憶體或者緩衝記憶體。
圖21描繪一電腦系統1000，其包括一個或多個前述實施例的半導體裝置。請參閱圖21所示，電腦系統1000 包括一中央處理單元(CPU)1002、一系統記憶體1004、一圖形系統1010、和一顯示器1006。
該中央處理單元1002可以執行運作俾驅動該電腦系統1000。該系統記憶體1004可以被構築來儲存資料。該系統記憶體1004可以儲存由該中央處理單元1002所處理的資料。該系統記憶體1004可以作為該中央處理單元1002的運作記憶體。該系統記憶體1004可以包括一個或者多個諸如DDR SDRAM(雙資料速率靜態DRAM)或者SDR SDRAM(單資料速率SDRAM)般的揮發性記憶體，及/或一個或者多個諸如EEPROM(電氣可抹除可程式規劃ROM)，或快閃記憶體般的非揮性記憶體。上述實施例之半導體裝置1至6中之任一者可以被採用作為該系統記憶體1004的構成元件。
該圖形系統1010可以包括一圖形處理單元(GPU)1011、一圖形記憶體1012、一顯示控制器1013、一圖形界面1014、及一圖形記憶體控制器1015。該圖形處理單元1011可以執行該電腦系統1000所需的圖形運作。例如，該圖形處理單元1011可以組合包括至少一個頂點(vertex)的基元(primitives)，並且可以利用經組合的基元執行翻譯。
該圖形記憶體1012可以儲存由該圖形處理單元1011所處理的圖形資料或者被提供到該圖形處理單元1011的圖形資料。該圖形記憶體1012可以作為該圖形處理單元1011的運作記憶體。上述實施例之半導體裝置1至6中之任一者可以被採用作為該圖形記憶體1012的構成元件。
該顯示控制器1013可以控制該顯示器1006來顯示經翻譯的影像圖框。該圖形界面1014可以執行在該中央處理單元1002與該圖形處理單元1011之間的界接。該圖形記憶體控制器1015可以提供在該系統記憶體1004與該圖形處理單元1011之間的記憶體存取。
該電腦系統1000可以更包括一個或多個輸入裝置(諸如接鈕、觸控螢幕、及/或麥克風般)及/或一個或多個諸如揚聲器般的輸出裝置。該電腦系統1000可以更包括一用於以有線或無線地與一外部裝置交換資料的界面裝置。該界面裝置可以包括，例如，一天線或者一有線/無線收發器。
根據一個實施例，該電腦系統1000可以是某種電腦系統，諸如行動電話、智慧型電話、個人數位助理(PDA)、桌上型電腦、筆記本型電腦、或者平板電腦般。
圖22描繪一種電子系統，其包括前述實施例中之一者或多者的半導體裝置。請參閱圖22所示，電子系統1100包括一控制器1110、一輸入/輸出(I/O)裝置1120、一記憶體1130、一界面1140、及一匯流排1150。該控制器1110、該I/O裝置1120、該記憶體1130、及/或該界面1140可以是透過該匯流排1150來彼此耦合。該匯流排1150相當於傳送資料的路徑。
該控制器1110可以包括一微處理器、一數位訊號處理器、一微控制器、與執行類似功能之邏輯元件中之至少一者。該I/O裝置1120可以包括一鍵墊、一鍵盤、和一顯 示器裝置。該記憶體1130可以儲存資料及/或命令。該界面1140可以作用來把資料傳輸到一通信網絡或者從該通信網絡接收資料。該界面1140可以是有線或無線型式。例如，該界面1140可以包括一天線或者一有線/無線收發器。
該電子系統1100可以包括高速DRAM及/或SRAM作為用於改進控制器1110之運作的運作記憶體。該等半導體裝置1至6中之任一者是可以被採用作為該運作記憶體。此外，該等半導體裝置1至6中之任一者可以被設置在該記憶體1130內，或者可以被設置作為該控制器1110或該I/O裝置1120的一部份。
該電子系統1100可以被應用到PDA(個人數位助理)、攜帶型電腦、平板電腦、無線電話、行動電話、數位音樂播放器、記憶體卡、或者所有能夠在無線環境下傳輸及/或接收資訊的電子裝置。
圖23至25描繪可包括前述實施例中之一者或多者之半導體裝置之半導體系統的不同實施例。圖23描繪一平板PC 1200，圖24描繪一筆記本型電腦1300，而圖25描繪一智慧型電話1400。該等半導體裝置1至6中之至少一者可以被使用在該平板PC 1200、該筆記本型電腦1300、或者該智慧型電話1400內。
該半導體裝置也可以被應用到未於此中具體鈙述之其他類型的積體電路裝置。例如，在一些實施例中，該半導體系統可以被實現為一電腦、UMPC(超移動PC)、工作站、小筆電(net-book)、PDA(個人數位助理)、攜帶型電 腦、無線電話、行動電話、電子書(e-book)、PMP(攜帶型多媒體播放器)、攜帶型遊戲機、導航裝置、黑盒子(black box)、數位相機、3D電視機、數位音頻記錄器、數位音頻播放器、數位相片記錄器、數位相片播放器、數位視頻記錄器、或者數位視頻播放器。
前述實施例中之一者或多者提供一能夠達成微型化的半導體裝置。前述實施例中之一者或多者也提供一種用於製造能夠達成微型化之半導體裝置的方法。在一個或多個實施例中，由於該第一記憶體胞元區域與該第二記憶體胞元區域共享一主動基部，一偽主動基部在一個或多個實施例中是不必要的，允許該半導體裝置的微型化。
範例實施例業已於此被揭露，而且雖然特定名詞被使用，它們是被使用且是要僅以通用和描述性的意義來理解而不是作為限制的目的。在一些例子中，對於熟知此項技術的人仕而言會是很顯而易知的是，與一特定實施例有關的特徵、特性、及/或元件可以被單獨地使用或者可以和與其他實施例有關的特徵、特性、及/或元件組合使用，除非另有明確說明。據此，對於熟知此項技術之人仕而言可以理解的是在形態和細節上的各種改變在沒有離開在後面申請專利範圍中所陳述之本發明的精神與範圍之下是能夠被完成的。

Claims (19)

  1. 一種半導體裝置，包含：於一基體上之彼此相鄰而不具有中介記憶體胞元的第一和第二記憶體胞元，其中該等第一和第二記憶體胞元之各者具有奇數個主動鰭片；序列地層疊於在該等第一和第二記憶體胞元之間之一邊界的至少一個主動基部和一淺溝渠隔離結構；在該淺溝渠隔離結構之各別側的第一和第二主動鰭片，該等第一和第二主動鰭片從該主動基部突伸出來；一閘極電極；以及在該主動基部之一側的至少一個深溝渠隔離結構，其中該第一主動鰭片係在該第一記憶體胞元中且該第二主動鰭片係在該第二記憶體胞元中，其中該等第一和第二主動鰭片以一第一方向沿著在該等第一和第二記憶體胞元之間的該邊界延伸，且其中該閘極電極以與該第一方向交叉的一第二方向從該等第一和第二主動鰭片延伸，其中該等第一和第二記憶體胞元係就彼此而言相對於該邊界對稱地配置。
  2. 如請求項1之半導體裝置，其中，該主動基部的寬度是比該等第一和第二主動鰭片中之每一者的寬度大。
  3. 如請求項2之半導體裝置，更包含：數個主動基部，其中，該等第一和第二主動鰭片是由該淺溝渠隔離結構所分隔，且其中，該等數個主動基部中之至少兩者是由該深溝渠隔離結構所分隔。
  4. 如請求項1之半導體裝置，更包含：在該閘極電極與該等第一和第二主動鰭片之間的一閘極絕緣薄膜；以及在該閘極電極之至少一側的一間隔件，其中，該閘極絕緣薄膜是沿著該間隔件的側壁延伸。
  5. 如請求項4之半導體裝置，其中，該閘極電極包括一閘極金屬和一功函數金屬。
  6. 如請求項4之半導體裝置，更包含：相鄰於該閘極電極之分別形成在該等第一和第二主動鰭片上的一源極區域和一汲極區域，其中，該源極區域和該汲極區域的上表面是比該閘極絕緣薄膜的下表面高。
  7. 如請求項6之半導體裝置，其中，該源極區域或該汲極區域中之至少一者的一部份係相鄰於該間隔件的下部。
  8. 如請求項1之半導體裝置，其中，該基體是為一絕緣基體。
  9. 如請求項1之半導體裝置，其中，相同類型的記憶體裝置是被包括在該第一記憶體胞元內和在該第二記憶體胞元內。
  10. 如請求項9之半導體裝置，其中，該記憶體裝置包括一靜態隨機存取記憶體。
  11. 一種半導體裝置，包含：於一基體上之彼此相鄰地配置而不具有中介記憶體胞元的第一和第二記憶體胞元；分別形成在該等第一和第二記憶體胞元內的奇數個主動鰭片；以及在該基體上位於該等奇數個主動鰭片之下部的數個主動基部，該等主動基部中之每一者具有比該等奇數個主動鰭片中之每一者之寬度大的一寬度，其中，該第一記憶體胞元與該第二記憶體胞元共享該等主動基部中之至少一者，且其中在該第一記憶體胞元中之該等奇數個主動鰭片中之至少一者係在經共享之該等主動基部中之至少一者上相鄰於在該第二記憶體胞元中之該等奇數個主動鰭片中之至少一者。
  12. 如請求項11之半導體裝置，更包含：位於在該等第一和第二記憶體胞元之間之一邊界的一淺溝渠隔離結構；以及被配置在該等第一和第二記憶體胞元內之該等主動基部中之至少兩者的一深溝渠隔離結構。
  13. 如請求項12之半導體裝置，其中：相鄰之該等奇數個主動鰭片是藉著該淺溝渠隔離結構來彼此分隔，且該等主動基部中之相鄰者是藉著該深溝渠隔離結構來彼此分隔。
  14. 如請求項11之半導體裝置，其中，靜態隨機存取記憶體(SRAM)裝置是在該等第一和第二記憶體胞元內。
  15. 如請求項14之半導體裝置，其中，該等SRAM裝置包括八個電晶體。
  16. 如請求項15之半導體裝置，其中，被配置相鄰於在該等第一和第二記憶體胞元之間之一邊界的電晶體包括至少兩個主動鰭片。
  17. 如請求項15之半導體裝置，其中：相鄰於在該等第一和第二記憶體胞元之間的一邊界之一第一電晶體的尺寸是比與該邊界相距得比該第一電晶體遠之一第二電晶體的尺寸大。
  18. 如請求項15之半導體裝置，其中：一第一電晶體包括該等奇數個主動鰭片中之一者，一第二電晶體包括該等奇數個主動鰭片中之兩者，且一第三電晶體包括該等奇數個主動鰭片中之三者。
  19. 如請求項18之半導體裝置，其中，該第三電晶體是相鄰於在該等第一和第二記憶體胞元之間的一邊界。
TW103120059A 2013-06-21 2014-06-10 半導體裝置及用於製造其之方法 TWI625861B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2013-0071803 2013-06-21
KR1020130071803A KR102054302B1 (ko) 2013-06-21 2013-06-21 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
TW201511279A TW201511279A (zh) 2015-03-16
TWI625861B true TWI625861B (zh) 2018-06-01

Family

ID=52110196

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103120059A TWI625861B (zh) 2013-06-21 2014-06-10 半導體裝置及用於製造其之方法

Country Status (5)

Country Link
US (1) US9627376B2 (zh)
JP (1) JP2015005746A (zh)
KR (1) KR102054302B1 (zh)
CN (1) CN104241287B (zh)
TW (1) TWI625861B (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9424889B1 (en) * 2015-02-04 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-port SRAM device
KR102320820B1 (ko) * 2015-02-24 2021-11-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102316119B1 (ko) * 2015-04-02 2021-10-21 삼성전자주식회사 반도체 장치
KR102310076B1 (ko) * 2015-04-23 2021-10-08 삼성전자주식회사 비대칭 소스/드레인 포함하는 반도체 소자
KR102393321B1 (ko) * 2015-06-25 2022-04-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9887210B2 (en) * 2015-08-28 2018-02-06 Samsung Electronics Co., Ltd. Semiconductor device
KR102476356B1 (ko) 2015-10-07 2022-12-09 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102427326B1 (ko) * 2015-10-26 2022-08-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
JP6591291B2 (ja) 2016-01-07 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9735156B1 (en) * 2016-01-26 2017-08-15 Samsung Electronics Co., Ltd. Semiconductor device and a fabricating method thereof
US9847425B2 (en) 2016-03-24 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with a semiconductor strip as a base
US10181526B2 (en) 2016-06-02 2019-01-15 Samsung Electronics Co., Ltd. Field effect transistor including multiple aspect ratio trapping structures
KR102589730B1 (ko) * 2016-06-02 2023-10-17 삼성전자주식회사 전계효과 트랜지스터 및 그 제조 방법
US10269784B2 (en) 2016-07-01 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit layout and method of configuring the same
CN106328651B (zh) * 2016-09-19 2019-12-06 中国电子科技集团公司第五十八研究所 一种用于soi工艺的介质隔离结构及其方法
KR102330087B1 (ko) * 2017-04-03 2021-11-22 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10014297B1 (en) * 2017-05-08 2018-07-03 Globalfoundries Inc. Methods of forming integrated circuit structure using extreme ultraviolet photolithography technique and related integrated circuit structure
US10515952B2 (en) * 2017-08-04 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10777466B2 (en) 2017-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin cutting process and structures formed thereby
KR102544153B1 (ko) * 2017-12-18 2023-06-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102458311B1 (ko) * 2018-04-11 2022-10-24 삼성전자주식회사 집적회로 소자
KR102593758B1 (ko) * 2018-10-10 2023-10-25 삼성전자주식회사 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110220980A1 (en) * 2010-03-10 2011-09-15 Micron Technology, Inc. Memory having buried digit lines and methods of making the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7145191B1 (en) * 2000-03-31 2006-12-05 National Semiconductor Corporation P-channel field-effect transistor with reduced junction capacitance
US7084461B2 (en) 2004-06-11 2006-08-01 International Business Machines Corporation Back gate FinFET SRAM
US7894256B1 (en) * 2005-06-22 2011-02-22 T-Ram Semiconductor, Inc. Thyristor based memory cell
US7939889B2 (en) * 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
US8866254B2 (en) * 2008-02-19 2014-10-21 Micron Technology, Inc. Devices including fin transistors robust to gate shorts and methods of making the same
US7829951B2 (en) 2008-11-06 2010-11-09 Qualcomm Incorporated Method of fabricating a fin field effect transistor (FinFET) device
US9362290B2 (en) 2010-02-08 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell layout
US9865330B2 (en) 2010-11-04 2018-01-09 Qualcomm Incorporated Stable SRAM bitcell design utilizing independent gate FinFET
US9553193B2 (en) * 2010-11-19 2017-01-24 Micron Technology, Inc. Double gated fin transistors and methods of fabricating and operating the same
US8653596B2 (en) * 2012-01-06 2014-02-18 International Business Machines Corporation Integrated circuit including DRAM and SRAM/logic
US20140315371A1 (en) * 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110220980A1 (en) * 2010-03-10 2011-09-15 Micron Technology, Inc. Memory having buried digit lines and methods of making the same

Also Published As

Publication number Publication date
US9627376B2 (en) 2017-04-18
CN104241287A (zh) 2014-12-24
CN104241287B (zh) 2018-12-14
KR102054302B1 (ko) 2019-12-10
US20140374828A1 (en) 2014-12-25
JP2015005746A (ja) 2015-01-08
KR20140148188A (ko) 2014-12-31
TW201511279A (zh) 2015-03-16

Similar Documents

Publication Publication Date Title
TWI625861B (zh) 半導體裝置及用於製造其之方法
US10020231B2 (en) Semiconductor device and method for fabricating the same
US10128246B2 (en) Semiconductor devices including an isolation layer on a fin and methods of forming semiconductor devices including an isolation layer on a fin
TWI634444B (zh) 佈線設計系統與使用該系統製造之半導體裝置
TWI692813B (zh) 半導體裝置的製造方法
TWI624061B (zh) 半導體裝置及其製造方法
US9306070B2 (en) Semiconductor device and method of fabricating the same
JP6420079B2 (ja) 半導体装置及びその製造方法
US9324850B2 (en) Integrated circuit devices and fabricating method thereof
KR102307467B1 (ko) 액티브 핀을 포함하는 반도체 장치
US9923058B2 (en) Semiconductor device having a fin
US9698268B2 (en) Methods of forming semiconductor devices, including forming a semiconductor material on a fin, and related semiconductor devices
US9659130B2 (en) Layout design system for generating layout design of semiconductor device
US9875791B2 (en) Semiconductor device
US20160204264A1 (en) Semiconductor devices having gate structures with skirt regions
KR102238439B1 (ko) 반도체 장치 및 그 제조 방법