KR102330087B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

테이퍼진(tapered) 핀형 패턴과 액티브 영역의 경계에 얕은 트렌치를 형성함으로써, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 방향으로 연장되는 제1 장변과, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 단변을 포함하는 제1 핀형 패턴, 상기 제1 핀형 패턴과 나란하게 배치되고, 상기 제1 방향으로 연장되는 제2 장변을 포함하는 제2 핀형 패턴으로, 상기 제2 핀형 패턴의 제2 장변은 상기 제1 핀형 패턴의 제1 장변과 마주보는 제2 핀형 패턴, 및 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 제1 게이트 전극을 포함하고, 상기 제2 핀형 패턴은 상기 제1 핀형 패턴의 제1 단변보다 상기 제1 방향으로 더 돌출된 부분을 포함하고, 상기 제1 게이트 전극은 상기 제1 핀형 패턴의 제1 단변을 포함하는 제1 핀형 패턴의 종단과 중첩되고, 상기 제1 핀형 패턴의 제1 단변을 정의하는 상기 제1 핀형 패턴의 제1 측벽의 적어도 일부는 제1 깊이의 제1 트렌치에 의해 정의되고, 상기 제1 트렌치는 상기 제1 깊이보다 큰 제2 깊이의 제2 트렌치와 바로 인접한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 테이퍼진(tapered) 핀형 패턴과 액티브 영역의 경계에 얕은 트렌치를 형성함으로써, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 테이퍼진 핀형 패턴과 액티브 영역의 경계에 얕은 트렌치를 형성함으로써, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 방향으로 연장되는 제1 장변과, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 단변을 포함하는 제1 핀형 패턴; 상기 제1 핀형 패턴과 나란하게 배치되고, 상기 제1 방향으로 연장되는 제2 장변을 포함하는 제2 핀형 패턴으로, 상기 제2 핀형 패턴의 제2 장변은 상기 제1 핀형 패턴의 제1 장변과 마주보는 제2 핀형 패턴; 및 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 제1 게이트 전극을 포함하고, 상기 제2 핀형 패턴은 상기 제1 핀형 패턴의 제1 단변보다 상기 제1 방향으로 더 돌출된 부분을 포함하고, 상기 제1 게이트 전극은 상기 제1 핀형 패턴의 제1 단변을 포함하는 제1 핀형 패턴의 종단과 중첩되고, 상기 제1 핀형 패턴의 제1 단변을 정의하는 상기 제1 핀형 패턴의 제1 측벽의 적어도 일부는 제1 깊이의 제1 트렌치에 의해 정의되고, 상기 제1 트렌치는 상기 제1 깊이보다 큰 제2 깊이의 제2 트렌치와 바로 인접한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 방향으로 연장되는 제1 장변과, 상기 제1 방향과 다른 제2 방향으로 연장되는 단변을 포함하는 제1 핀형 패턴; 상기 제1 핀형 패턴과 나란하게 배치되고, 상기 제1 방향으로 연장되는 제2 장변을 포함하는 제2 핀형 패턴으로, 상기 제2 핀형 패턴의 제2 장변은 상기 제1 핀형 패턴의 제1 장변과 마주보는 제2 핀형 패턴; 및 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부를 감싸는 필드 절연막을 포함하고, 상기 제2 핀형 패턴은 상기 제1 핀형 패턴의 단변보다 상기 제1 방향으로 더 돌출된 부분을 포함하고, 상기 제1 핀형 패턴의 단변을 정의하는 상기 제1 핀형 패턴의 측벽은 제1 깊이의 제1 트렌치에 의해 정의되고, 상기 제1 트렌치의 측벽은 상기 제1 깊이보다 큰 제2 깊이의 제2 트렌치의 측벽과 연결되고, 상기 제1 핀형 패턴의 상면을 기준으로, 상기 제1 트렌치의 측벽과 상기 제2 트렌치의 측벽이 연결되는 지점은 상기 필드 절연막의 상면보다 낮게 위치한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 깊이의 제1 트렌치에 의해 정의되는 액티브 영역; 상기 액티브 영역 내에, 제1 방향으로 연장되는 제1 장변과, 상기 제1 방향과 다른 제2 방향으로 연장되는 단변을 포함하는 제1 핀형 패턴; 상기 액티브 영역 내에, 상기 제1 핀형 패턴과 나란하게 배치되고, 상기 제1 방향으로 연장되는 제2 장변을 포함하는 제2 핀형 패턴으로, 상기 제2 핀형 패턴의 제2 장변은 상기 제1 핀형 패턴의 제1 장변과 마주보는 제2 핀형 패턴; 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부를 감싸는 필드 절연막; 및 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 게이트 전극을 포함하고, 상기 제2 핀형 패턴은 상기 제1 핀형 패턴의 단변보다 상기 제1 방향으로 더 돌출된 부분을 포함하고, 상기 게이트 전극은 상기 제1 핀형 패턴의 단변을 포함하는 제1 핀형 패턴의 종단과 중첩되고, 상기 제1 핀형 패턴의 제1 장변 및 상기 제2 핀형 패턴의 제2 장변은 상기 제1 깊이보다 작은 제2 깊이의 제2 트렌치에 의해 정의되고, 상기 제1 핀형 패턴의 단변을 정의하는 상기 제1 핀형 패턴의 측벽의 적어도 일부는 제3 깊이의 제3 트렌치에 의해 정의되고, 상기 제3 트렌치의 측벽은 상기 제1 트렌치의 측벽과 연결되고, 상기 제3 깊이는 상기 제1 깊이보다 작고, 상기 제2 깊이와 같거나 작다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에, 제1 방향으로 길게 연장되고, 상기 제1 방향과 다른 제2 방향으로 배열되는 제1 핀 마스크 패턴 및 제2 핀 마스크 패턴을 형성하고, 상기 제1 핀 마스크 패턴의 일부를 제거하여, 상기 제2 방향으로 연장되는 단변을 포함하는 테이퍼진 핀 마스크 패턴을 형성하되, 상기 제2 핀 마스크 패턴은 상기 테이퍼진 핀 마스크 패턴의 단변보다 상기 제1 방향으로 돌출된 부분을 포함하고, 상기 테이퍼진 핀 마스크 패턴을 이용하여 제1 프리 핀형 패턴을 형성하고, 상기 제2 핀 마스크 패턴을 이용하여 제2 프리 핀형 패턴을 형성하되, 상기 제1 프리 핀형 패턴의 단변은 제1 깊이의 제1 트렌치에 의해 정의되고, 상기 제1 트렌치의 일부, 상기 제1 프리 핀형 패턴 및 상기 제2 프리 핀형 패턴과 중첩되는 활성 영역 마스크 패턴을 형성하고, 상기 활성 영역 마스크 패턴을 이용하여, 제1 깊이보다 깊은 제2 깊이의 제2 트렌치를 형성하는 것을 포함하고, 상기 제2 트렌치를 형성하는 것은 상기 제2 프리 핀형 패턴의 일부와, 상기 제1 프리 핀형 패턴의 일부를 식각하는 것을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 다른 태양은 기판 상에, 제1 방향으로 길게 연장되고, 상기 제1 방향과 다른 제2 방향으로 배열되는 제1 핀 마스크 패턴 및 제2 핀 마스크 패턴을 형성하고, 상기 제1 핀 마스크 패턴의 일부를 제거하여, 상기 제2 방향으로 연장되는 단변을 포함하는 테이퍼진 핀 마스크 패턴을 형성하되, 상기 제2 핀 마스크 패턴은 상기 테이퍼진 핀 마스크 패턴의 단변보다 상기 제1 방향으로 돌출된 부분을 포함하고, 상기 테이퍼진 핀 마스크 패턴을 이용하여 제1 프리 핀형 패턴을 형성하고, 상기 제2 핀 마스크 패턴을 이용하여 제2 프리 핀형 패턴을 형성하되, 상기 제1 프리 핀형 패턴의 단변은 제1 깊이의 제1 트렌치에 의해 정의되고, 상기 제1 트렌치의 일부, 상기 제1 프리 핀형 패턴 및 상기 제2 프리 핀형 패턴과 중첩되는 활성 영역 마스크 패턴을 형성하고, 상기 활성 영역 마스크 패턴을 이용하여, 제1 깊이보다 깊은 제2 깊이의 제2 트렌치를 형성하는 것을 포함하고, 상기 제2 트렌치를 형성하는 것은 상기 제2 프리 핀형 패턴의 일부를 식각하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2 내지 도 5는 각각 도 1의 A - A, B - B, C - C 및 D - D를 따라서 절단한 단면도이다.
도 6 내지 도 8은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9a 및 도 9b는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11은 도 10의 A - A를 따라서 절단한 단면도이다.
도 12 내지 도 14는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15 및 도 16은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 18은 도 17의 E - E를 따라 절단한 단면도이다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 21은 도 20의 F - F를 따라 절단한 단면도이다.
도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 23은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 24는 도 23의 F - F를 따라서 절단한 단면도이다.
도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 26은 도 25의 A - A를 따라서 절단한 단면도이다.
도 27은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 28 내지 도 35는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2 내지 도 5는 각각 도 1의 A - A, B - B, C - C 및 D - D를 따라서 절단한 단면도이다.
도 1 내지 도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 테이퍼진(tapered) 핀형 패턴(110)과, 제1 노말(normal) 핀형 패턴(210)과, 노말 게이트 전극(120)과, 종단(terminal) 게이트 전극(160_1, 160_2, 160_3)과, 더미 게이트 전극(140)을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있지만, 이에 제한되는 것은 아니다.
제1 테이퍼진 핀형 패턴(110)은 액티브 영역(ACT) 내에 형성될 수 있다. 제1 테이퍼진 핀형 패턴(110)은 제1 방향(X)으로 연장되는 장변(112)과, 제2 방향(Y)으로 연장되는 단변(111a, 111b)을 포함할 수 있다. 제1 테이퍼진 핀형 패턴의 장변(112)은 제1 테이퍼진 핀형 패턴의 제1 단변(111a)과, 제1 테이퍼진 핀형 패턴의 제2 단변(111b)을 연결할 수 있다. 제1 테이퍼진 핀형 패턴의 제1 단변(111a)은 제1 테이퍼진 핀형 패턴의 제2 단변(111b)과 마주본다.
제1 노말 핀형 패턴(210)은 액티브 영역(ACT) 내에 형성될 수 있다. 액티브 영역(ACT) 내에, 제1 노말 핀형 패턴(210)은 적어도 하나 이상이 형성될 수 있다. 제1 노말 핀형 패턴(210)은 제1 방향(X)으로 연장되는 장변(212)과, 제2 방향(Y)으로 연장되는 단변(211a, 211b)을 포함할 수 있다. 제1 노말 핀형 패턴의 장변(212)은 제1 노말 핀형 패턴의 제1 단변(211a)과, 제1 노말 핀형 패턴의 제2 단변(211b)을 연결할 수 있다. 제1 노말 핀형 패턴의 제1 단변(211a)은 제1 노말 핀형 패턴의 제2 단변(211b)과 마주본다.
제1 노말 핀형 패턴(210)은 제1 테이퍼진 핀형 패턴(110)과 나란하게 배치될 수 있다. 예를 들어, 제1 노말 핀형 패턴의 장변(212)은 제1 테이퍼진 핀형 패턴의 장변(112)과 마주보고 있을 수 있다. 즉, 제1 테이퍼진 핀형 패턴(110)과 제1 노말 핀형 패턴(210)은 제2 방향(Y)으로 배열되어 있을 수 있다.
제1 노말 핀형 패턴(210)은 제1 테이퍼진 핀형 패턴의 제1 단변(111a)보다 제1 방향(X)으로 돌출된 부분을 포함한다. 즉, 제2 방향(Y)에서 바라볼 때, 제1 노말 핀형 패턴(210)의 일부는 제1 테이퍼진 핀형 패턴(110)과 중첩되고, 제1 노말 핀형 패턴(210)의 나머지는 제1 테이퍼진 핀형 패턴(110)과 중첩되지 않는다.
예를 들어, 제1 노말 핀형 패턴의 제2 단변(211b) 및 제1 테이퍼진 핀형 패턴의 제2 단변(111b)은 제2 방향(Y)으로 정렬되어 있을 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 노말 핀형 패턴(210)과, 제1 테이퍼진 핀형 패턴(110) 사이에, 추가적인 테이퍼진 핀형 패턴은 형성되지 않을 수 있다.
제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)은 서로 동일한 물질을 포함할 수 있다. 각각의 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 각각의 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 각각의 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)이 형성되는 액티브 영역(ACT)은 제1 깊이(D1)의 깊은 트렌치(deep trench)(DT)에 의해 정의될 수 있다.
제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)은 제3 깊이(D3)의 핀 트렌치(FT)에 의해 정의될 수 있다. 핀 트렌치(FT)의 깊이(D3)는 깊은 트렌치(DT)의 깊이(D1)보다 작다. 예를 들어, 제1 테이퍼진 핀형 패턴의 장변(112) 및 제1 노말 핀형 패턴의 장변(212)은 핀 트렌치(FT)에 의해 정의될 수 있다. 제1 테이퍼진 핀형 패턴의 장변(112)을 정의하는 제1 테이퍼진 핀형 패턴의 장측벽(112s)과, 제1 노말 핀형 패턴의 장변(212)을 정의하는 제1 노말 핀형 패턴의 장측벽(212s)은 핀 트렌치(FT)에 의해 정의될 수 있다.
제1 테이퍼진 핀형 패턴의 제1 단측벽(111as)은 제1 테이퍼진 핀형 패턴의 제1 단변(111a)을 정의할 수 있다. 제1 테이퍼진 핀형 패턴의 제1 단측벽(111as)의 적어도 일부는 제2 깊이(D2)의 제1 얕은 트렌치(shallow trench)(ST1)에 의해 정의될 수 있다. 제1 테이퍼진 핀형 패턴의 제1 단측벽(111as)은 제1 얕은 트렌치(ST1)의 측벽을 포함할 수 있다.
제1 얕은 트렌치(ST1)의 깊이(D2)는 깊은 트렌치(DT)의 깊이(D1)보다 작다. 제1 얕은 트렌치(ST1)의 깊이(D2)는 핀 트렌치(FT)의 깊이(D3)와 동일하거나, 작을 수 있다. 예를 들어, 깊은 트렌치(DT)의 깊이(D1), 제1 얕은 트렌치(ST1)의 깊이(D2) 및 핀 트렌치(FT)의 깊이(D3)는 제1 테이퍼진 핀형 패턴(110)의 상면을 기준으로 정의될 수 있다.
도 2 및 도 5에서, 제1 얕은 트렌치(ST1)의 깊이(D2) 및 핀 트렌치(FT)의 깊이(D3)는 동일할 수 있다.
제1 테이퍼진 핀형 패턴의 제1 단측벽(111as)을 정의하는 제1 얕은 트렌치(ST1)는 깊은 트렌치(DT)와 바로 인접할 수 있다. 여기서, 바로 인접한다는 의미는, 깊은 트렌치(DT)와 제1 얕은 트렌치(ST1) 사이에, 다른 제2 깊이(D2)의 트렌치(즉, shallow trench)가 배치되지 않는다는 것을 의미이다.
깊은 트렌치(DT)의 측벽과, 제1 얕은 트렌치(ST1)의 측벽은 서로 연결될 수 있다. 깊은 트렌치(DT)의 측벽과, 제1 얕은 트렌치(ST1)의 측벽 사이에, 제1 연결 부분(TCP1)이 배치될 수 있다. 깊은 트렌치(DT)의 측벽과, 제1 얕은 트렌치(ST1)의 측벽은 제1 연결 부분(TCP1)을 매개로 연결될 수 있다. 제1 연결 부분(TCP1)은 제1 테이퍼진 핀형 패턴의 제1 단측벽(111as)과, 깊은 트렌치(DT)의 측벽을 연결할 수 있다.
깊은 트렌치(DT)의 측벽과, 제1 얕은 트렌치(ST1)의 측벽이 연결되는 지점에, 제1 연결 부분(TCP1)이 형성될 수 있다. 제1 연결 부분(TCP1)은 제1 얕은 트렌치(ST1)에 의해 정의될 수 있다. 제1 연결 부분(TCP1)은 제1 얕은 트렌치(ST1)의 바닥면을 포함할 수 있다. 도 2 및 도 5에서, 제1 연결 부분(TCP1)의 깊이(D2) 및 핀 트렌치(FT)의 깊이(D3)는 동일할 수 있다.
예를 들어, 제1 연결 부분(TCP1)과 깊은 트렌치(DT)의 측벽이 연결되는 부분은 각진 형상을 가질 수 있다. 제1 얕은 트렌치(ST1)의 바닥면과 깊은 트렌치(DT)의 측벽이 연결되는 부분은 라운딩되어 있지 않을 수 있다.
깊은 트렌치(DT)의 바닥면을 기준으로, 제1 연결 부분(TCP1)의 높이는 D1 - D2일 수 있다. 깊은 트렌치(DT)의 측벽과, 제1 얕은 트렌치(ST1)의 측벽이 연결되는 지점의 높이는 D1 - D2일 수 있다.
깊은 트렌치(DT)의 측벽의 기울기는 제1 얕은 트렌치(ST1)의 측벽의 기울기와 동일할 수도 있고, 서로 다를 수도 있다.
제1 테이퍼진 핀형 패턴의 제2 단측벽(111bs)은 제1 테이퍼진 핀형 패턴의 제2 단변(111b)을 정의할 수 있다. 제1 테이퍼진 핀형 패턴의 제2 단측벽(111bs)은 깊은 트렌치(DT)에 의해 정의될 수 있다. 제1 테이퍼진 핀형 패턴의 제2 단측벽(111bs)은 깊은 트렌치(DT)의 측벽을 포함할 수 있다.
제1 노말 핀형 패턴의 제2 단변(211b)을 정의하는 제1 노말 핀형 패턴의 단측벽(211bs)은 깊은 트렌치(DT)에 의해 정의될 수 있다. 제1 노말 핀형 패턴의 단측벽(211bs)은 깊은 트렌치(DT)의 측벽을 포함할 수 있다. 도시되지 않았지만, 제1 노말 핀형 패턴의 제1 단변(211a)을 정의하는 제1 노말 핀형 패턴(210)의 단측벽도 깊은 트렌치(DT)에 의해 정의될 수 있다.
도 4 및 도 5에서, 제1 테이퍼진 핀형 패턴(110)이 위치할 영역에 깊은 트렌치(DT)가 형성될 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 깊은 트렌치(DT)의 일부, 제1 얕은 트렌치(ST1)의 일부 및 핀 트렌치(FT)의 일부를 채울 수 있다. 필드 절연막(105)은 제1 테이퍼진 핀형 패턴(110)의 일부 및 제1 노말 핀형 패턴(210)의 일부를 감쌀 수 있다. 필드 절연막(105)은 제1 테이퍼진 핀형 패턴의 장측벽(112s)의 일부, 제1 테이퍼진 핀형 패턴의 제1 단측벽(111as)의 일부, 제1 테이퍼진 핀형 패턴의 제2 단측벽(111bs)의 일부, 제1 노말 핀형 패턴의 장측벽(212s)의 일부 및 제1 노말 핀형 패턴의 단측벽(211bs)의 일부를 덮을 수 있다.
제1 테이퍼진 핀형 패턴(110)의 상면과, 제1 노말 핀형 패턴(210)의 상면은 제1 테이퍼진 핀형 패턴의 장측벽(112s) 및 제1 노말 핀형 패턴의 장측벽(212s) 상에 형성된 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)은 필드 절연막(105)에 의해 정의될 수 있다.
제1 테이퍼진 핀형 패턴(110)의 상면을 기준으로, 필드 절연막(105)의 상면은 깊은 트렌치(DT)의 측벽과, 제1 얕은 트렌치(ST1)의 측벽이 연결되는 지점보다 높게 위치한다. 예를 들어, 제1 테이퍼진 핀형 패턴(110)의 상면으로부터 필드 절연막(105)의 상면까지의 거리는 제1 얕은 트렌치(ST1)의 깊이(D2)보다 작을 수 있다.
제1 테이퍼진 핀형 패턴의 제1 단측벽(111as)에 포함된 제1 연결 부분(TCP1)은 필드 절연막(105)에 의해 덮여 있을 수 있다.
필드 절연막(105)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
필드 절연막(105)은 제1 테이퍼진 핀형 패턴(110) 및 필드 절연막(105) 사이와, 제1 노말 핀형 패턴(210) 및 필드 절연막(105)에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다. 필드 절연막(105)이 필드 라이너막을 더 포함할 경우, 필드 라이너막은 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
도 2 및 도 4에서, 깊은 트렌치(DT)의 일부를 채우는 필드 절연막(105)은 제1 얕은 트렌치(ST1)의 일부 및 핀 트렌치(FT)의 일부를 채우는 필드 절연막(105)과 동일한 물질인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 깊은 트렌치(DT)의 일부를 채우는 필드 절연막(105)은 제1 얕은 트렌치(ST1)의 일부 및 핀 트렌치(FT)의 일부를 채우는 필드 절연막(105)과 다른 물질을 포함할 수 있다.
노말 게이트 전극(120)은 필드 절연막(105) 상에서 제2 방향(Y)으로 연장될 수 있다. 노말 게이트 전극(120)은 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210) 상에, 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)과 교차하도록 형성될 수 있다. 또는, 노말 게이트 전극(120)은 제1 노말 핀형 패턴(210) 상에 제1 노말 핀형 패턴(210)과 교차하도록 형성될 수 있다.
노말 게이트 전극(120)은 제1 테이퍼진 핀형 패턴의 장변(112) 및/또는 제1 노말 핀형 패턴의 장변(212)과 중첩될 수 있다. 노말 게이트 전극(120)은 제1 테이퍼진 핀형 패턴의 제1 단변(111a) 및 제2 단변(111b)과 중첩되지 않고, 제1 노말 핀형 패턴의 제1 단변(211a) 및 제2 단변(211b)과 중첩되지 않는다.
종단 게이트 전극(160_1, 160_2, 160_3)은 필드 절연막(105) 상에서 제2 방향(Y)으로 연장될 수 있다. 제1 종단 게이트 전극(160_1) 및 제2 종단 게이트 전극(160_2)은 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210) 상에, 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)과 교차하도록 형성될 수 있다. 제3 종단 게이트 전극(160_3)은 제1 노말 핀형 패턴(210) 상에 제1 노말 핀형 패턴(210)과 교차하도록 형성될 수 있다.
제1 종단 게이트 전극(160_1)은 제1 테이퍼진 핀형 패턴의 제1 단변(111a)을 포함하는 제1 테이퍼진 핀형 패턴(110)의 제1 종단과 중첩될 수 있다. 제2 종단 게이트 전극(160_2)은 제1 테이퍼진 핀형 패턴의 제2 단변(111b)을 포함하는 제1 테이퍼진 핀형 패턴(110)의 제2 종단과 중첩될 수 있다. 제1 노말 핀형 패턴의 제2 단변(211b) 및 제1 테이퍼진 핀형 패턴의 제2 단변(111b)이 제2 방향(Y)으로 정렬되어 있을 때, 제2 종단 게이트 전극(160_2)은 제1 노말 핀형 패턴의 제2 단변(211b)을 포함하는 제1 노말 핀형 패턴(210)의 제2 종단과 중첩될 수 있다. 제3 종단 게이트 전극(160_3)은 제1 노말 핀형 패턴의 제1 단변(211a)을 포함하는 제1 노말 핀형 패턴(210)의 제1 종단과 중첩될 수 있다.
도 2 및 도 3에서, 제1 종단 게이트 전극(160_1)은 제1 테이퍼진 핀형 패턴(110)의 제1 종단을 감싸고, 제2 종단 게이트 전극(160_2)은 제1 테이퍼진 핀형 패턴(110)의 제2 종단 및 제1 노말 핀형 패턴(210)의 제2 종단을 감싸고, 제3 종단 게이트 전극(160_3)은 제1 노말 핀형 패턴(210)의 제1 종단을 감싸는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 종단 게이트 전극(160_1, 160_2, 160_3)의 적어도 일부는 제1 테이퍼진 핀형 패턴(110)의 상면 및/또는 제1 노말 핀형 패턴(210)의 상면과 중첩되면 충분하다.
평면도에서, 제1 종단 게이트 전극(160_1)은 제1 얕은 트렌치(ST1)의 측벽 및 깊은 트렌치(DT)의 측벽이 연결되는 지점과 중첩될 수 있다. 예를 들어, 평면도에서, 제1 종단 게이트 전극(160_1)은 제1 연결 부분(TCP1)의 적어도 일부와 중첩될 수 있다. 평면도에서, 제1 종단 게이트 전극(160_1)은 제1 연결 부분(TCP1) 전체와 중첩되고, 깊은 트렌치(DT)의 측벽의 적어도 일부와 중첩될 수도 있다.
제1 종단 게이트 전극(160_1) 및 제2 종단 게이트 전극(160_2) 사이에 하나의 노말 게이트 전극(120)이 형성되고, 제1 종단 게이트 전극(160_1) 및 제3 종단 게이트 전극(160_3) 사이에 8개의 노말 게이트 전극(120)이 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 인접하는 종단 게이트 전극 사이에, 노말 게이트 전극이 배치되지 않을 수도 있음은 물론이다.
더미 게이트 전극(140)은 필드 절연막(105) 상에서 제2 방향(Y)으로 연장될 수 있다. 더미 게이트 전극(140)은 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)과 교차하지 않을 수 있다.
노말 게이트 전극(120) 및 종단 게이트 전극(160_1, 160_2, 160_3)은 더미 게이트 전극(140) 사이에 배치될 수 있다. 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)은 더미 게이트 전극(140) 사이에 배치될 수 있다.
노말 게이트 전극(120), 종단 게이트 전극(160_1, 160_2, 160_3) 및 더미 게이트 전극(140)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
노말 게이트 전극(120), 종단 게이트 전극(160_1, 160_2, 160_3) 및 더미 게이트 전극(140)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
노말 스페이서(135)는 노말 게이트 전극(120)의 측벽 상에 형성될 수 있다. 노말 스페이서(135)는 노말 게이트 트렌치(135t)를 정의할 수 있다. 노말 게이트 전극(120)은 노말 게이트 트렌치(135t) 내에 형성된다. 종단 스페이서(175)는 종단 게이트 전극(160_1, 160_2, 160_3)의 측벽 상에 형성될 수 있다. 종단 스페이서(175)는 종단 게이트 트렌치(175t)를 정의할 수 있다. 각각의 종단 게이트 전극(160_1, 160_2, 160_3)은 종단 게이트 트렌치(175t) 내에 형성된다. 더미 스페이서(145)는 더미 게이트 전극(140)의 측벽 상에 형성될 수 있다. 더미 스페이서(145)는 더미 게이트 트렌치(145t)를 정의할 수 있다. 더미 게이트 전극(140)은 더미 게이트 트렌치(145t) 내에 형성된다. 각각의 노말 스페이서(135), 더미 스페이서(145) 및 종단 스페이서(175)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
경우에 따라, 평면도에서, 종단 스페이서(175)는 제1 연결 부분(TCP1)의 일부와 중첩될 수 있다. 또는, 종단 스페이서(175)는 깊은 트렌치(DT)의 측벽의 적어도 일부와 중첩될 수도 있다.
노말 게이트 절연막(130) 및 종단 게이트 절연막(170)은 제1 테이퍼진 핀형 패턴(110)과, 제1 노말 핀형 패턴(210)과, 필드 절연막(105) 상에 형성될 수 있다. 노말 게이트 절연막(130)은 노말 게이트 트렌치(135t)의 측벽 및 바닥면을 따라 형성될 수 있다. 종단 게이트 절연막(170)은 종단 게이트 트렌치(175t)의 측벽 및 바닥면을 따라 형성될 수 있다. 노말 게이트 절연막(130) 및 종단 게이트 절연막(170)은 각각 필드 절연막(105)보다 위로 돌출된 제1 테이퍼진 핀형 패턴(110)의 프로파일 및/또는 제1 노말 핀형 패턴(210)의 프로파일을 따라 형성될 수 있다. 노말 게이트 전극(120)은 노말 게이트 절연막(130) 상에 형성되고, 종단 게이트 전극(160_1, 160_2, 160_3)은 종단 게이트 절연막(170) 상에 형성될 수 있다. 더미 게이트 절연막(142)은 필드 절연막(105)의 상면을 따라 형성될 수 있다. 더미 게이트 절연막(142)은 더미 게이트 트렌치(145t)의 측벽 및 바닥면을 따라 형성될 수 있다.
도 2 및 도 3에서 도시한 것과 달리, 노말 게이트 절연막(130) 및 제1 테이퍼진 핀형 패턴(110) 사이와, 노말 게이트 절연막(130) 및 제1 노말 핀형 패턴(210) 사이와, 종단 게이트 절연막(170) 및 제1 테이퍼진 핀형 패턴(110) 사이와, 종단 게이트 절연막(170) 및 제1 노말 핀형 패턴(210) 사이에, 계면막(interfacial layer)이 더 형성될 수 있다. 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)이 실리콘 핀형 패턴일 경우, 계면막은 예를 들어, 실리콘 산화물을 포함할 수 있다.
노말 게이트 절연막(130), 더미 게이트 절연막(142) 및 종단 게이트 절연막(170)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전체 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 에피택셜 패턴(150)은 노말 게이트 전극(120)과 종단 게이트 전극(160_1, 160_2) 사이 또는 노말 게이트 전극(120) 사이에 형성될 수 있다. 제1 에피택셜 패턴(150)은 제1 테이퍼진 핀형 패턴(110) 상에 형성될 수 있다. 제2 에피택셜 패턴(250)은 노말 게이트 전극(120)과 종단 게이트 전극(160_1, 160_2) 사이 또는, 노말 게이트 전극(120) 사이에 형성될 수 있다. 제2 에피택셜 패턴(250)은 제1 노말 핀형 패턴(210) 상에 형성될 수 있다. 제1 에피택셜 패턴(150)은 제1 테이퍼진 핀형 패턴(110)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함되고, 제2 에피택셜 패턴(250)은 제1 노말 핀형 패턴(210)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 도 4에서, 인접하는 제1 노말 핀형 패턴(210) 상에 형성된 제2 에피택셜 패턴(250)은 서로 간에 접촉하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
층간 절연막(190)은 하부 층간 절연막(191)과 상부 층간 절연막(192)을 포함할 수 있다. 하부 층간 절연막(191)은 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)을 덮을 수 있다. 예를 들어, 하부 층간 절연막(191)의 상면은 노말 게이트 전극(120)의 상면, 더미 게이트 전극(140)의 상면 및 종단 게이트 전극(160_1, 160_2, 160_3)의 상면과 코플래너(coplanar)할 수 있다. 상부 층간 절연막(192)은 하부 층간 절연막(191) 상에 형성된다. 상부 층간 절연막(192)는 노말 게이트 전극(120)의 상면, 더미 게이트 전극(140)의 상면 및 종단 게이트 전극(160_1, 160_2, 160_3) 상에 형성된다.
하부 층간 절연막(191) 및 상부 층간 절연막(192)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 6 내지 도 8은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 6을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 테이퍼진 핀형 패턴의 제1 단측벽(111as)의 제1 연결 부분(TCP1)은 라운딩되어 있을 수 있다.
즉, 제1 연결 부분(TCP1)과 깊은 트렌치(DT)의 측벽이 연결되는 부분은 라운딩된 형상을 가질 수 있다. 제1 얕은 트렌치(ST1)의 바닥면과 깊은 트렌치(DT)의 측벽이 연결되는 부분은 라운딩되어 있을 수 있다.
도 7 및 도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 깊은 트렌치(DT)의 측벽은 제1 얕은 트렌치(ST1)의 측벽과 직접 연결될 수 있다.
서로 직접 연결된 깊은 트렌치(DT)의 측벽의 기울기(α1)와 제1 얕은 트렌치(ST1)의 측벽의 기울기(α2)는 서로 다르다.
깊은 트렌치(DT)의 측벽과 제1 얕은 트렌치(ST1)의 측벽 사이에, 제1 연결 부분(TCP1)은 형성되지 않는다. 깊은 트렌치(DT)의 측벽과 제1 얕은 트렌치(ST1)의 측벽 사이에 제1 연결 부분(TCP1)이 형성되지 않지만, 제1 테이퍼진 핀형 패턴(110)의 상면을 기준으로, 필드 절연막(105)의 상면은 깊은 트렌치(DT)의 측벽과, 제1 얕은 트렌치(ST1)의 측벽이 연결되는 지점보다 높게 위치한다.
도 5, 도 7 및 도 8에서, 제1 테이퍼진 핀형 패턴(110)의 상면을 기준으로, 깊은 트렌치(DT)의 측벽과 제1 얕은 트렌치(ST1)의 측벽이 직접 만나는 지점의 깊이는 핀 트렌치(FT)의 바닥면의 깊이(D3)보다 작을 수 있지만, 이에 제한되는 것은 아니다.
깊은 트렌치(DT)의 측벽과 제1 얕은 트렌치(ST1)의 측벽이 직접 만나는 지점이 핀 트렌치(FT)의 바닥면보다 높을 경우, 제1 테이퍼진 핀형 패턴의 제1 단측벽(111as)은 깊은 트렌치(DT)의 측벽의 일부와, 제1 얕은 트렌치(ST1)의 측벽을 포함할 수 있다.
도 7에서, 깊은 트렌치(DT)의 측벽의 기울기(α1)는 제1 얕은 트렌치(ST1)의 측벽의 기울기(α2)보다 크다. 도 8에서, 깊은 트렌치(DT)의 측벽의 기울기(α1)는 제1 얕은 트렌치(ST1)의 측벽의 기울기(α2)보다 작다.
도 9a 및 도 9b는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9a를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 테이퍼진 핀형 패턴의 제2 단변(111b)을 정의하는 제1 테이퍼진 핀형 패턴의 제2 단측벽(111bs)의 적어도 일부는 제4 깊이(D4)의 제2 얕은 트렌치(ST2)에 의해 정의될 수 있다. 제1 테이퍼진 핀형 패턴의 제2 단측벽(111bs)은 제2 얕은 트렌치(ST2)의 측벽을 포함할 수 있다. 제1 테이퍼진 핀형 패턴의 제2 단측벽(111bs)을 정의하는 제2 얕은 트렌치(ST2)는 깊은 트렌치(DT)와 바로 인접할 수 있다.
제2 얕은 트렌치(ST2)의 깊이(D4)는 깊은 트렌치(DT)의 깊이(D1)보다 작다. 제2 얕은 트렌치(ST2)의 깊이(D4)는 제1 테이퍼진 핀형 패턴(110)의 상면을 기준으로 정의될 수 있다.
제조 공정 중, 제2 얕은 트렌치(ST2)는 제1 얕은 트렌치(ST1)와 동시에 형성될 수 있다. 제2 얕은 트렌치(ST2)의 깊이(D4)는 제1 얕은 트렌치(ST1)의 깊이(D2)와 실질적으로 동일할 수 있다.
깊은 트렌치(DT)의 측벽과, 제2 얕은 트렌치(ST2)의 측벽은 서로 연결될 수 있다. 깊은 트렌치(DT)의 측벽과, 제2 얕은 트렌치(ST2)의 측벽 사이에, 제2 연결 부분(TCP2)이 배치될 수 있다. 깊은 트렌치(DT)의 측벽과, 제2 얕은 트렌치(ST2)의 측벽은 제2 연결 부분(TCP2)을 매개로 연결될 수 있다.
제2 연결 부분(TCP2)은 제1 테이퍼진 핀형 패턴의 제2 단측벽(111bs)과, 깊은 트렌치(DT)의 측벽을 연결할 수 있다. 깊은 트렌치(DT)의 측벽과, 제2 얕은 트렌치(ST2)의 측벽이 연결되는 지점에, 제2 연결 부분(TCP2)이 형성될 수 있다. 제2 연결 부분(TCP2)은 제2 얕은 트렌치(ST2)의 바닥면을 포함할 수 있다.
제1 방향(X)으로 제2 연결 부분(TCP2)의 폭은 제1 방향(X)으로 제1 연결 부분(TCP1)의 폭과 다를 수 있지만, 이에 제한되는 것은 아니다. 제2 연결 부분(TCP2)의 폭이 제1 연결 부분(TCP1)의 폭과 다를 때, 제1 방향(X)으로 제2 연결 부분(TCP2)의 폭은 제1 방향(X)으로 제1 연결 부분(TCP1)의 폭보다 클 수 있다.
평면도에서, 제2 종단 게이트 전극(160_2)은 제2 얕은 트렌치(ST2)의 측벽과 중첩될 수 있다. 평면도에서, 제2 종단 게이트 전극(160_2)은 제2 연결 부분(TCP2)의 일부와 중첩될 수 있다.
평면도에서, 제2 종단 게이트 전극(160_2)은 깊은 트렌치(DT)의 측벽과 중첩되지 않는다. 평면도에서, 깊은 트렌치(DT)의 측벽의 적어도 일부는 제1 테이퍼진 핀형 패턴의 제2 단변(111b)에 인접하는 더미 게이트 전극(140)과 중첩될 수 있다.
도 9a에서, 깊은 트렌치(DT)의 측벽과, 제2 얕은 트렌치(ST2)의 측벽을 연결하는 제2 연결 부분(TCP2)이 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 깊은 트렌치(DT)의 측벽과, 제2 얕은 트렌치(ST2)의 측벽이 직접 연결되어 형성될 수도 있다.
도시하지 않았지만, 제1 노말 핀형 패턴의 제2 단변(211b)을 정의하는 제1 노말 핀형 패턴의 단측벽도 제4 깊이(D4)의 제2 얕은 트렌치(ST2)에 의해 정의될 수 있다.
제1 테이퍼진 핀형 패턴(110)의 상면을 기준으로, 필드 절연막(105)의 상면은 깊은 트렌치(DT)의 측벽과, 제2 얕은 트렌치(ST2)의 측벽이 연결되는 지점보다 높게 위치한다. 제1 테이퍼진 핀형 패턴(110)의 상면으로부터 필드 절연막(105)의 상면까지의 거리는 제2 얕은 트렌치(ST2)의 깊이(D4)보다 작을 수 있다.
도 9b를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 얕은 트렌치(ST1)의 깊이(D2)는 핀 트렌치(FT)의 깊이(도 5의 D3)보다 작을 수 있다.
제1 테이퍼진 핀형 패턴의 제1 단측벽(111as)은 깊은 트렌치(DT)의 측벽과, 제1 얕은 트렌치(ST1)의 측벽을 포함할 수 있다. 제1 테이퍼진 핀형 패턴의 제1 단측벽(111as)은 깊은 트렌치(DT)의 측벽과, 제1 얕은 트렌치(ST1)의 측벽이 연결되어 형성될 수 있다.
깊은 트렌치(DT)의 측벽과, 제1 얕은 트렌치(ST1)의 측벽이 연결되는 지점인 제1 연결 부분(TCP1)의 깊이(D2)는 핀 트렌치(FT)의 깊이(D3) 및 깊은 트렌치(DT)의 깊이(D1)보다 작을 수 있다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 11은 도 10의 A - A를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10 및 도 11을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 방향(Y)으로 정렬된 제1 테이퍼진 핀형 패턴의 제2 단변(111b) 및 제1 노말 핀형 패턴의 제2 단변(211b)을 따라 깊은 트렌치(DT)가 형성되지 않을 수 있다.
제1 테이퍼진 핀형 패턴의 제2 단변(111b)을 정의하는 제1 테이퍼진 핀형 패턴의 제2 단측벽(111bs)은 제4 깊이(D4)의 제2 얕은 트렌치(ST2)에 의해 정의될 수 있다. 제1 테이퍼진 핀형 패턴의 제2 단측벽(111bs)은 제2 얕은 트렌치(ST2)의 측벽을 포함할 수 있다. 제1 노말 핀형 패턴의 제2 단변(211b)을 정의하는 제1 노말 핀형 패턴의 단측벽(211bs)은 제2 얕은 트렌치(ST2)에 의해 정의될 수 있다. 제1 노말 핀형 패턴의 단측벽(211bs)은 제2 얕은 트렌치(ST2)의 측벽을 포함할 수 있다.
제2 얕은 트렌치(ST2)의 깊이(D4)는 깊은 트렌치(DT)의 깊이(D1)보다 작다. 제조 공정 중, 제2 얕은 트렌치(ST2)는 제1 얕은 트렌치(ST1)와 동시에 형성될 수 있다. 제2 얕은 트렌치(ST2)의 깊이(D4)는 제1 얕은 트렌치(ST1)의 깊이(D2)와 실질적으로 동일할 수 있다.
도 12 내지 도 14는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 노말 게이트 캡핑 패턴(121)과, 더미 게이트 캡핑 패턴(141)과, 종단 게이트 캡핑 패턴(161)을 더 포함할 수 있다.
노말 게이트 전극(120)은 노말 게이트 트렌치(135t)의 일부를 채울 수 있다. 노말 게이트 캡핑 패턴(121)은 노말 게이트 전극(120) 상에 형성될 수 있다. 노말 게이트 캡핑 패턴(121)은 노말 게이트 트렌치(135t)의 나머지를 채울 수 있다. 종단 게이트 전극(160_1, 160_2)은 종단 게이트 트렌치(175t)의 일부를 채울 수 있다. 종단 게이트 캡핑 패턴(161)은 종단 게이트 전극(160_1, 160_2) 상에 형성될 수 있다. 종단 게이트 캡핑 패턴(161)은 종단 게이트 트렌치(175t)의 나머지를 채울 수 있다. 더미 게이트 캡핑 패턴(141)은 더미 게이트 트렌치(145t)의 일부를 채울 수 있다.
노말 게이트 절연막(130)은 노말 스페이서(135) 및 노말 게이트 캡핑 패턴(121) 사이에 형성되지 않고, 종단 게이트 절연막(170)은 종단 스페이서(175) 및 종단 게이트 캡핑 패턴(161) 사이에 형성되지 않는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
노말 게이트 캡핑 패턴(121)의 상면과, 종단 게이트 캡핑 패턴(161)의 상면과, 더미 게이트 캡핑 패턴(141)의 상면은 각각 하부 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다. 노말 게이트 캡핑 패턴(121)과 종단 게이트 캡핑 패턴(161)과, 더미 게이트 캡핑 패턴(141)은 예를 들어, 하부 층간 절연막(191)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 노말 게이트 캡핑 패턴(121)과, 더미 게이트 캡핑 패턴(141)과, 종단 게이트 캡핑 패턴(161)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 13을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 깊은 트렌치(DT)는 깊은 트렌치(DT)의 측벽 및 깊은 트렌치(DT)의 바닥면이 만나는 지점에 형성된 리세스된(recessed) 부분(DT_RP)을 포함할 수 있다.
리세스된 부분(DT_RP)은 제1 테이퍼진 핀형 패턴(110)의 상면을 기준으로 깊이가 증가했다가 감소할 수 있다.
도 14를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 돌출 구조(protrusion structure)(PRT)를 더 포함할 수 있다. 돌출 구조(PRT)는 제1 노말 핀형 패턴(210) 중 제1 테이퍼진 핀형 패턴(110)에서 더 멀리 떨어진 제1 노말 핀형 패턴(210)에 인접하여 형성될 수 있다.
돌출 구조(PRT)는 제1 방향(X)으로 연장되는 제1 노말 핀형 패턴(210)의 장변과 깊은 트렌치(DT) 사이에 형성될 수 있다. 돌출 구조(PRT)는 제1 노말 핀형 패턴(210)의 일측에 형성된 핀 트렌치(FT)와 깊은 트렌치(DT)의 경계에 위치할 수 있다. 돌출 구조(PRT)는 액티브 영역(ACT)의 경계 영역에 형성될 수 있다.
돌출 구조(PRT)는 핀 트렌치(FT)의 바닥에서 돌출되어 형성될 수 있다. 돌출 구조(PRT)는 필드 절연막(105)의 상면보다 낮게 형성될 수 있다.
도 15 및 도 16은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15 및 도 16을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 컨택(280)을 더 포함할 수 있다. 컨택(280)은 층간 절연막(190) 내에 형성될 수 있다. 컨택(280)은 제2 에피택셜 패턴(250)과 전기적으로 연결될 수 있다. 제2 에피택셜 패턴(250)의 일부가 식각된 상태에서, 제2 에피택셜 패턴(250)과 컨택(280)이 연결되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 15에서, 컨택(280)은 제2 에피택셜 패턴(250) 상에 형성될 수 있다. 컨택(280)은 필드 절연막(105)와 접촉하지 않을 수 있다. 컨택(280)은 제1 테이퍼진 핀형 패턴의 제1 단변(111a)과 제1 방향(X)으로 중첩되는 부분을 포함하지 않을 수 있다. 도 16에서, 컨택(280)의 일부는 필드 절연막(105)과 접촉할 수 있다. 즉, 컨택(280)은 제1 테이퍼진 핀형 패턴의 제1 단변(111a)과 제1 방향(X)으로 중첩되는 부분을 포함할 수 있다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 18은 도 17의 E - E를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17 및 도 18을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제2 테이퍼진 핀형 패턴(310)을 더 포함할 수 있다.
제2 테이퍼진 핀형 패턴(310)은 액티브 영역(ACT) 내에 형성될 수 있다. 제2 테이퍼진 핀형 패턴(310)은 제1 방향(X)으로 연장되는 장변(312)과, 제2 방향(Y)으로 연장되는 단변(311a, 311b)을 포함할 수 있다. 제2 테이퍼진 핀형 패턴의 장변(312)은 제2 테이퍼진 핀형 패턴의 제1 단변(311a)과, 제2 테이퍼진 핀형 패턴의 제2 단변(311b)을 연결할 수 있다. 제2 테이퍼진 핀형 패턴의 제1 단변(311a)은 제2 테이퍼진 핀형 패턴의 제2 단변(311b)과 마주본다.
제2 테이퍼진 핀형 패턴(310)은 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)과 나란하게 배치될 수 있다. 제2 테이퍼진 핀형 패턴의 장변(312)은 제1 테이퍼진 핀형 패턴의 장변(112) 및 제1 노말 핀형 패턴의 장변(212)과 마주보고 있을 수 있다. 제1 테이퍼진 핀형 패턴(110)은 제1 노말 핀형 패턴(210)과 제2 테이퍼진 핀형 패턴(310) 사이에 배치될 수 있다.
제1 노말 핀형 패턴(210)은 제2 테이퍼진 핀형 패턴의 제1 단변(311a)보다 제1 방향(X)으로 돌출된 부분을 포함한다. 즉, 제2 방향(Y)에서 바라볼 때, 제1 노말 핀형 패턴(210)의 일부는 제2 테이퍼진 핀형 패턴(310)과 중첩되고, 제1 노말 핀형 패턴(210)의 나머지는 제2 테이퍼진 핀형 패턴(310)과 중첩되지 않는다. 제2 테이퍼진 핀형 패턴의 장변(312)은 핀 트렌치(FT)에 의해 정의될 수 있다.
제2 테이퍼진 핀형 패턴의 제1 단측벽(311as)은 제2 테이퍼진 핀형 패턴의 제1 단변(311a)을 정의할 수 있다. 제2 테이퍼진 핀형 패턴의 제1 단측벽(311as)의 적어도 일부는 제2 깊이(D2)의 제1 얕은 트렌치(ST1)에 의해 정의될 수 있다.
제2 테이퍼진 핀형 패턴의 제1 단측벽(311as)은 제1 얕은 트렌치(ST1)의 측벽을 포함할 수 있다. 제2 테이퍼진 핀형 패턴의 제1 단측벽(311as)은 깊은 트렌치(DT)의 측벽과 연결될 수 있다. 제2 테이퍼진 핀형 패턴의 제1 단측벽(311as)을 정의하는 제1 얕은 트렌치(ST1)는 깊은 트렌치(DT)와 바로 인접할 수 있다.
깊은 트렌치(DT)의 측벽과, 제2 테이퍼진 핀형 패턴의 제1 단측벽(311as)을 정의하는 제1 얕은 트렌치(ST1)의 측벽 사이에, 제1 연결 부분(TCP1)이 형성될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 테이퍼진 핀형 패턴의 제1 단측벽(311as)은 제1 테이퍼진 핀형 패턴의 제1 단측벽(111as)과 동시에 형성될 수 있다.
제2 테이퍼진 핀형 패턴의 제2 단변(311b)을 정의하는 제2 테이퍼진 핀형 패턴의 제2 단측벽(311bs)은 깊은 트렌치(DT)에 의해 정의될 수 있다. 제2 테이퍼진 핀형 패턴의 제2 단측벽(311bs)은 깊은 트렌치(DT)의 측벽을 포함할 수 있다.
제1 종단 게이트 전극(160_1) 및 제2 종단 게이트 전극(160_2)은 제1 테이퍼진 핀형 패턴(110), 제2 테이퍼진 핀형 패턴(310) 및 제1 노말 핀형 패턴(210) 상에 형성될 수 있다. 제1 종단 게이트 전극(160_1) 및 제2 종단 게이트 전극(160_2)은 제1 테이퍼진 핀형 패턴(110), 제2 테이퍼진 핀형 패턴(310) 및 제1 노말 핀형 패턴(210)과 교차하도록 형성될 수 있다. 제1 종단 게이트 전극(160_1)은 제2 테이퍼진 핀형 패턴의 제1 단변(311a)을 포함하는 제2 테이퍼진 핀형 패턴(310)의 제1 종단과도 중첩될 수 있다. 제2 종단 게이트 전극(160_2)은 제2 테이퍼진 핀형 패턴의 제2 단변(311b)을 포함하는 제2 테이퍼진 핀형 패턴(310)의 제2 종단과도 중첩될 수 있다.
도 18에서, 제1 종단 게이트 전극(160_1)은 제2 테이퍼진 핀형 패턴(310)의 제1 종단을 감싸고, 제2 종단 게이트 전극(160_2)은 제2 테이퍼진 핀형 패턴(310)의 제2 종단을 감싸는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 종단 게이트 전극(160_1, 160_2)의 적어도 일부는 제2 테이퍼진 핀형 패턴(310)의 상면과 중첩되면 충분하다.
평면도에서, 제1 종단 게이트 전극(160_1)은 제2 테이퍼진 핀형 패턴의 제1 단측벽(311as)을 정의하는 제1 얕은 트렌치(ST1)의 측벽 및 깊은 트렌치(DT)의 측벽이 연결되는 지점과 중첩될 수 있다. 예를 들어, 평면도에서, 제1 종단 게이트 전극(160_1)은 제2 테이퍼진 핀형 패턴의 제1 단측벽(311as)과 연결되는 제1 연결 부분(TCP1)의 적어도 일부와 중첩될 수 있다. 평면도에서, 제1 종단 게이트 전극(160_1)은 제2 테이퍼진 핀형 패턴의 제1 단측벽(311as)과 연결되는 제1 연결 부분(TCP1) 전체와 중첩되고, 깊은 트렌치(DT)의 측벽의 적어도 일부와 중첩될 수도 있다.
더미 게이트 전극(140)은 제2 테이퍼진 핀형 패턴(310)과 교차하지 않을 수 있다. 제2 테이퍼진 핀형 패턴(310)은 더미 게이트 전극(140) 사이에 배치될 수 있다.
제3 에피택셜 패턴(350)은 노말 게이트 전극(120)과 종단 게이트 전극(160_1, 160_2) 사이 또는 노말 게이트 전극(120) 사이에 형성될 수 있다. 제3 에피택셜 패턴(350)은 제2 테이퍼진 핀형 패턴(310) 상에 형성될 수 있다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 17 및 도 18을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 19를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 테이퍼진 핀형 패턴의 제1 단변(311a)을 정의하는 제2 테이퍼진 핀형 패턴의 제1 단측벽(311as)은 깊은 트렌치(DT)에 의해 정의될 수 있다. 제2 테이퍼진 핀형 패턴의 제1 단측벽(311as)은 깊은 트렌치(DT)의 측벽을 포함할 수 있다.
제1 테이퍼진 핀형 패턴의 제1 단측벽(도 2의 111as)은 제1 얕은 트렌치(ST1)를 형성하는 공정 및 깊은 트렌치(DT)를 형성하는 공정에 의해 형성될 수 있다. 하지만, 제2 테이퍼진 핀형 패턴의 제1 단측벽(311as)은 제1 얕은 트렌치(ST1)를 형성하는 공정 없이, 깊은 트렌치(DT)를 형성하는 공정에 의해 형성될 수 있다.
도 17에서, 일 예로, 테이퍼진 핀형 패턴이 3개 이상일 경우, 제1 종단 게이트 전극(160_1)과 중첩되는 테이퍼진 핀형 패턴의 단측벽은 제1 얕은 트렌치(ST1)의 측벽에 의해 정의될 수 있다. 제1 종단 게이트 전극(160_1)과 중첩되는 테이퍼진 핀형 패턴의 단측벽은 깊은 트렌치(DT)의 측벽과 연결될 수 있다.
다른 예로, 제1 노말 핀형 패턴(210)에 인접하는 일부의 테이퍼진 핀형 패턴의 단측벽의 적어도 일부는 제1 얕은 트렌치(ST1)의 측벽에 의해 정의될 수 있다. 하지만, 제1 노말 핀형 패턴(210)에서 멀리 떨어진 나머지의 테이퍼진 핀형 패턴의 단측벽은 깊은 트렌치(DT)에 의해 정의될 수 있다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 21은 도 20의 F - F를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 20 및 도 21을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제3 테이퍼진 핀형 패턴(410)과 제4 종단 게이트 전극(160_4)을 더 포함할 수 있다.
제3 테이퍼진 핀형 패턴(410)은 액티브 영역(ACT) 내에 형성될 수 있다. 제3 테이퍼진 핀형 패턴(410)은 제1 방향(X)으로 연장되는 장변(412)과, 제2 방향(Y)으로 연장되는 단변(411a, 411b)을 포함할 수 있다. 제3 테이퍼진 핀형 패턴의 장변(412)은 제3 테이퍼진 핀형 패턴의 제1 단변(411a)과, 제3 테이퍼진 핀형 패턴의 제2 단변(411b)을 연결할 수 있다. 제3 테이퍼진 핀형 패턴의 제1 단변(411a)은 제3 테이퍼진 핀형 패턴의 제2 단변(411b)과 마주본다. 제3 테이퍼진 핀형 패턴의 장변(412)은 제1 노말 핀형 패턴의 장변(212)과 마주볼 수 있다. 제3 테이퍼진 핀형 패턴의 제1 단변(411a)은 제1 테이퍼진 핀형 패턴의 제1 단변(111a)과 마주볼 수 있다.
제1 노말 핀형 패턴(210)은 제3 테이퍼진 핀형 패턴의 제1 단변(411a)보다 제1 방향(X)으로 돌출된 부분을 포함한다. 즉, 제2 방향(Y)에서 바라볼 때, 제1 노말 핀형 패턴(210)의 일부는 제3 테이퍼진 핀형 패턴(410)과 중첩되고, 제1 노말 핀형 패턴(210)의 나머지는 제3 테이퍼진 핀형 패턴(410)과 중첩되지 않는다.
도 20에서, 제1 노말 핀형 패턴의 제1 단변(211a) 및 제3 테이퍼진 핀형 패턴의 제2 단변(411b)은 제2 방향(Y)으로 정렬되어 있을 수 있다. 제3 테이퍼진 핀형 패턴의 장변(412)은 핀 트렌치(FT)에 의해 정의될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 노말 핀형 패턴(210)과, 제3 테이퍼진 핀형 패턴(410) 사이에, 추가적인 테이퍼진 핀형 패턴은 형성되지 않을 수 있다.
제3 테이퍼진 핀형 패턴의 제1 단측벽(411as)은 제3 테이퍼진 핀형 패턴의 제1 단변(411a)을 정의할 수 있다. 제3 테이퍼진 핀형 패턴의 제1 단측벽(411as)의 적어도 일부는 제5 깊이(D5)의 제3 얕은 트렌치(ST3)에 의해 정의될 수 있다. 제3 테이퍼진 핀형 패턴의 제1 단측벽(411as)은 제3 얕은 트렌치(ST3)의 측벽을 포함할 수 있다.
제3 얕은 트렌치(ST3)의 깊이(D5)는 깊은 트렌치(DT)의 깊이(D1)보다 작다. 제3 얕은 트렌치(ST3)의 깊이(D5)는 제3 테이퍼진 핀형 패턴(410)의 상면을 기준으로 정의될 수 있다.
제3 테이퍼진 핀형 패턴의 제1 단측벽(411as)을 정의하는 제3 얕은 트렌치(ST3)는 깊은 트렌치(DT)와 바로 인접할 수 있다. 제조 공정 중, 제3 얕은 트렌치(ST3)는 제1 얕은 트렌치(ST1)와 동시에 형성될 수 있다. 제3 얕은 트렌치(ST3)의 깊이(D5)는 제1 얕은 트렌치(ST1)의 깊이(D2)와 실질적으로 동일할 수 있다.
깊은 트렌치(DT)의 측벽과, 제3 얕은 트렌치(ST3)의 측벽은 서로 연결될 수 있다. 깊은 트렌치(DT)의 측벽과, 제3 얕은 트렌치(ST3)의 측벽 사이에, 제3 연결 부분(TCP3)이 배치될 수 있다. 깊은 트렌치(DT)의 측벽과, 제3 얕은 트렌치(ST3)의 측벽은 제3 연결 부분(TCP3)을 매개로 연결될 수 있다. 제3 연결 부분(TCP3)은 제3 테이퍼진 핀형 패턴의 제1 단측벽(411as)과, 깊은 트렌치(DT)의 측벽을 연결할 수 있다.
도시된 것과 달리, 제3 테이퍼진 핀형 패턴의 제1 단측벽(411as)을 정의하는 제3 옅은 트렌치(ST3)의 측벽은 깊은 트렌치(DT)의 측벽과 직접 연결될 수도 있다.
제3 옅은 트렌치(ST3)의 측벽과 깊은 트렌치(DT)의 측벽 사이에 제3 연결 부분(TCP3)이 형성될 때, 제3 연결 부분(TCP3)은 깊은 트렌치(DT)의 측벽과, 제3 얕은 트렌치(ST3)의 측벽이 연결되는 지점에 형성될 수 있다. 제3 연결 부분(TCP3)은 제3 얕은 트렌치(ST3)의 바닥면을 포함할 수 있다. 제3 테이퍼진 핀형 패턴의 제2 단변(411b)을 정의하는 제3 테이퍼진 핀형 패턴의 제2 단측벽(411bs)은 깊은 트렌치(DT)에 의해 정의될 수 있다. 제3 테이퍼진 핀형 패턴의 제2 단측벽(411bs)은 깊은 트렌치(DT)의 측벽을 포함할 수 있다.
필드 절연막(105)은 깊은 트렌치(DT)의 일부, 제3 얕은 트렌치(ST3)의 일부를 채울 수 있다. 필드 절연막(105)은 제3 테이퍼진 핀형 패턴(410)의 일부를 감쌀 수 있다. 제3 테이퍼진 핀형 패턴(410)의 상면을 기준으로, 필드 절연막(105)의 상면은 깊은 트렌치(DT)의 측벽과, 제3 얕은 트렌치(ST3)의 측벽이 연결되는 지점보다 높게 위치한다. 예를 들어, 제3 연결 부분(TCP3)은 필드 절연막(105)에 의해 덮여 있을 수 있다.
제3 종단 게이트 전극(160_3) 및 제4 종단 게이트 전극(160_4)은 제3 테이퍼진 핀형 패턴(410) 및 제1 노말 핀형 패턴(210) 상에, 제3 테이퍼진 핀형 패턴(410) 및 제1 노말 핀형 패턴(210)과 교차하도록 형성될 수 있다. 제3 종단 게이트 전극(160_3)은 제3 테이퍼진 핀형 패턴의 제2 단변(411b)을 포함하는 제3 테이퍼진 핀형 패턴(410)의 제1 종단과 중첩될 수 있다. 제4 종단 게이트 전극(160_4)은 제3 테이퍼진 핀형 패턴의 제1 단변(411a)을 포함하는 제3 테이퍼진 핀형 패턴(410)의 제2 종단과 중첩될 수 있다.
평면도에서, 제4 종단 게이트 전극(160_4)은 제3 얕은 트렌치(ST3)의 측벽 및 깊은 트렌치(DT)의 측벽이 연결되는 지점과 중첩될 수 있다. 예를 들어, 평면도에서, 제4 종단 게이트 전극(160_4)은 제3 연결 부분(TCP3)의 적어도 일부와 중첩될 수 있다. 평면도에서, 제4 종단 게이트 전극(160_4)은 제3 연결 부분(TCP3) 전체와 중첩되고, 깊은 트렌치(DT)의 측벽의 적어도 일부와 중첩될 수도 있다.
더미 게이트 전극(140)은 제3 테이퍼진 핀형 패턴(410)과 교차하지 않을 수 있다.
제4 에피택셜 패턴(450)은 노말 게이트 전극(120)과 종단 게이트 전극(160_3, 160_4) 사이 또는 노말 게이트 전극(120) 사이에 형성될 수 있다. 제4 에피택셜 패턴(450)은 제3 테이퍼진 핀형 패턴(410) 상에 형성될 수 있다.
도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 20 및 도 21을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 22를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제2 노말 핀형 패턴(260)과, 제5 종단 게이트 전극(160_5)과, 제6 종단 게이트 전극(160_6)을 더 포함할 수 있다.
제2 노말 핀형 패턴(260)은 액티브 영역(ACT) 내에 적어도 하나 이상 형성될 수 있다. 제2 노말 핀형 패턴(260)은 제1 방향(X)으로 연장되는 장변(262)과, 제2 방향(Y)으로 연장되는 단변(261a, 261b)을 포함할 수 있다. 제3 테이퍼진 핀형 패턴(410)은 제2 노말 핀형 패턴(260)과 나란하게 배치될 수 있다. 제2 노말 핀형 패턴의 장변(262)은 제3 테이퍼진 핀형 패턴의 장변(412)과 마주볼 수 있다.
제2 노말 핀형 패턴의 제1 단변(261a)은 제1 노말 핀형 패턴의 제1 단변(211a)과 마주볼 수 있다. 제1 노말 핀형 패턴(210)과 제2 노말 핀형 패턴(260) 사이에, 제4 얕은 트렌치(ST4)가 형성될 수 있다. 즉, 제1 노말 핀형 패턴(210)과 제2 노말 핀형 패턴(260)은 제4 얕은 트렌치(ST4)에 의해 분리될 수 있다.
제조 공정 중, 제4 얕은 트렌치(ST4)는 제1 얕은 트렌치(ST1) 및 제3 얕은 트렌치(ST3)와 동시에 형성될 수 있다. 제1 노말 핀형 패턴의 제1 단변(211a)을 정의하는 제1 노말 핀형 패턴(210)의 측벽은 제3 얕은 트렌치(ST3)의 깊이와 같은 제4 얕은 트렌치(ST4)에 의해 정의될 수 있다. 제2 노말 핀형 패턴의 제1 단변(261a)을 정의하는 제2 노말 핀형 패턴(260)의 측벽은 제3 얕은 트렌치(ST3)의 깊이와 같은 제4 얕은 트렌치(ST4)에 의해 정의될 수 있다.
제3 종단 게이트 전극(160_3)은 제3 테이퍼진 핀형 패턴의 제2 단변(411b)을 포함하는 제3 테이퍼진 핀형 패턴(410)의 제1 종단과, 제2 노말 핀형 패턴의 제2 단변(261b)을 포함하는 제2 노말 핀형 패턴(260)의 제1 종단과 중첩될 수 있다. 제4 종단 게이트 전극(160_4)은 제2 노말 핀형 패턴(260)과 교차할 수 있다.
제5 종단 게이트 전극(160_5)은 제1 노말 핀형 패턴의 제1 단변(211a)을 포함하는 제1 노말 핀형 패턴(210)의 제1 종단과 중첩될 수 있다. 제6 종단 게이트 전극(160_6)은 제2 노말 핀형 패턴의 제1 단변(261a)을 포함하는 제2 노말 핀형 패턴(260)의 제2 종단과 중첩될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제4 종단 게이트 전극(160_4) 및 제6 종단 게이트 전극(160_6) 사이와, 제1 종단 게이트 전극(160_1) 및 제5 종단 게이트 전극(160_5) 사이에, 적어도 2개 이상의 노말 게이트 전극(120)이 형성될 수 있다.
하나의 마스크를 이용하여, 제1 얕은 트렌치(ST1), 제3 얕은 트렌치(ST3) 및 제4 얕은 트렌치(ST4)가 동시에 형성되기 위해, 제4 종단 게이트 전극(160_4) 및 제6 종단 게이트 전극(160_6) 사이와, 제1 종단 게이트 전극(160_1) 및 제5 종단 게이트 전극(160_5) 사이에, 적어도 2개 이상의 노말 게이트 전극(120)이 형성될 필요가 있다.
도 22에서, 제1 노말 핀형 패턴(210), 제2 노말 핀형 패턴(260), 제1 테이퍼진 핀형 패턴(110) 및 제3 테이퍼진 핀형 패턴(410)은 동일한 액티브 영역(ACT) 내에 배치되는 것으로 설명하였지만, 이에 제한되는 것은 아니다. 즉, 제1 노말 핀형 패턴(210) 및 제1 테이퍼진 핀형 패턴(110)이 형성되는 액티브 영역과, 제2 노말 핀형 패턴(260) 및 제3 테이퍼진 핀형 패턴(410)이 형성되는 액티브 영역이 서로 달라도 무방하다. 이와 같은 경우, 서로 마주보는 제1 노말 핀형 패턴의 제1 단변(211a)와 제2 노말 핀형 패턴의 제1 단변(261a) 사이에 깊은 트렌치가 형성될 수 있다.
도 23은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 24는 도 23의 F - F를 따라서 절단한 단면도이다. 설명의 편의상, 도 20 내지 도 22를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 23 및 도 24를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제4 종단 게이트 전극(160_4) 및 제6 종단 게이트 전극(160_6) 사이에 하나의 노말 게이트 전극(120)이 형성될 수 있다.
제4 종단 게이트 전극(160_4) 및 제6 종단 게이트 전극(160_6) 사이에 하나의 노말 게이트 전극(120)이 있는 레이아웃에서는, 하나의 마스크를 이용하여 제3 얕은 트렌치(ST3) 및 제4 얕은 트렌치(ST4)가 동시에 형성되기 어렵다. 즉, 제3 얕은 트렌치(ST3) 및 제4 얕은 트렌치(ST4) 중 하나는 형성될 수 없다.
도 23에서, 제3 얕은 트렌치(ST3)가 형성되지 않는 것으로 설명한다. 제3 테이퍼진 핀형 패턴의 제1 단측벽(411as)은 얕은 트렌치를 형성하는 공정 없이, 깊은 트렌치(DT)를 형성하는 공정에 의해 형성될 수 있다.
도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 26은 도 25의 A - A를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 25 및 도 26을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 종단 에피택셜 패턴(155)을 더 포함할 수 있다.
제1 테이퍼진 핀형 패턴의 제1 단변(111a)은 종단 게이트 전극(160_2, 160_3)과 중첩되지 않을 수 있다. 평면도에서, 제1 테이퍼진 핀형 패턴의 제1 단변(111a)은 인접하는 노말 게이트 전극(120) 사이에 위치할 수 있다.
종단 에피택셜 패턴(155)은 제1 테이퍼진 핀형 패턴(110) 상에 형성된다. 종단 에피택셜 패턴(155)은 제1 테이퍼진 핀형 패턴의 제1 단변(111a)을 포함하는 제1 테이퍼진 핀형 패턴(110)의 제1 종단에 형성될 수 있다.
도 27은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 27을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 얕은 트렌치(ST1)에 의해 정의되는 제1 연결 지점(TCP1)은 제2 방향(Y)으로의 폭이 줄어드는 부분을 포함할 수 있다.
제1 연결 지점(TCP1)의 제2 방향(Y)으로의 폭은 제1 테이퍼진 핀형 패턴의 제1 단변(111a)에서 멀어짐에 따라 줄어든다.
도 28 내지 도 35는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 32은 도 31의 G - G를 따라 절단한 단면도이다. 도 35는 도 33의 H - H를 따라 절단한 단면도이다.
도 28을 참고하면, 기판(100) 상에, 제1 프리(pre) 핀 마스크 패턴(PF_MASK1) 및 제2 프리 핀 마스크 패턴(PF_MASK2)이 형성될 수 있다.
제1 프리 핀 마스크 패턴(PF_MASK1) 및 제2 프리 핀 마스크 패턴(PF_MASK2)은 제1 방향(X)으로 길게 연장될 수 있다. 제1 프리 핀 마스크 패턴(PF_MASK1) 및 제2 프리 핀 마스크 패턴(PF_MASK2)은 제2 방향(Y)으로 배열될 수 있다. 제1 프리 핀 마스크 패턴(PF_MASK1)의 장변은 제2 프리 핀 마스크 패턴(PF_MASK2)의 장변과 마주볼 수 있다.
도 29a 내지 도 29c를 참고하면, 기판(100) 상에, 제1 개구부(M_OA)를 포함하는 제1 마스크(MASK1)가 형성될 수 있다.
제1 개구부(M_OA)는 제1 프리 핀 마스크 패턴(PF_MASK1)의 일부를 노출시킬 수 있다. 하지만, 제1 개구부(M_OA)는 제2 프리 핀 마스크 패턴(PF_MASK2)을 노출시키지 않을 수 있다.
도 29a 및 제29b에서, 제1 마스크(MASK1)는 제1 프리 핀 마스크 패턴(PF_MASK1)의 일부를 노출시키는 제1 개구부(M_OA)의 예시적인 모양을 나타낼 수 있다.
도 29c에서, 제1 마스크(MASK1)은 제1 개구부(M_OA)뿐만 아니라, 제1 프리 핀 마스크 패턴(PF_MASK1) 및 제2 프리 핀 마스크 패턴(PF_MASK2)의 일부를 노출시키는 제2 개구부(M_OB)를 포함할 수 있다.
이 후의 설명은 도 29a에서 도시되는 제1 마스크(MASK1)를 이용하는 것으로 설명한다.
도 30을 참고하면, 제1 마스크(MASK1)를 이용하여, 제1 프리 핀 마스크 패턴(PF_MASK1)의 일부가 제거될 수 있다.
제1 프리 핀 마스크 패턴(PF_MASK1)의 일부가 제거됨으로써, 기판(100) 상에, 제1 테이퍼진 핀 마스크 패턴(F_MASK1A) 및 제2 테이퍼진 핀 마스크 패턴(F_MASK1B)이 형성될 수 있다. 제1 마스크(MASK1)를 이용한 식각 공정을 통해, 서로 이격된 제1 테이퍼진 핀 마스크 패턴(F_MASK1A) 및 제2 테이퍼진 핀 마스크 패턴(F_MASK1B)이 형성될 수 있다.
덧붙여, 제2 프리 핀 마스크 패턴(PF_MASK2)은 제2 핀 마스크 패턴(F_MASK2)이 될 수 있다.
예를 들어, 제1 테이퍼진 핀 마스크 패턴(F_MASK1A)은 제2 방향(Y)으로 연장되는 단변(F_MASK1AA)을 포함할 수 있다. 제2 테이퍼진 핀 마스크 패턴(F_MASK1B)도 제1 테이퍼진 핀 마스크 패턴의 단변(F_MASK1AA)과 마주보는 단변을 포함할 수 있다.
제1 테이퍼진 핀 마스크 패턴(F_MASK1A) 및 제2 테이퍼진 핀 마스크 패턴(F_MASK1B)이 분리된 지점에 대응되는 제2 프리 핀 마스크 패턴(PF_MASK2)은 제1 마스크(MASK1)을 이용하여 제거되지 않는다. 따라서, 제2 핀 마스크 패턴(F_MASK2)은 제1 테이퍼진 핀 마스크 패턴의 단변(F_MASK1AA)보다 제1 방향(X)으로 돌출된 부분을 포함한다.
도 31 및 도 32를 참고하면, 제1 테이퍼진 핀 마스크 패턴(F_MASK1A) 및 제2 테이퍼진 핀 마스크 패턴(F_MASK1B)을 이용하여, 제1 프리 핀형 패턴(PF1_1, PF1_2)이 형성될 수 있다. 제2 핀 마스크 패턴(F_MASK2)을 이용하여, 제2 프리 핀형 패턴(도 32의 PF2)이 형성될 수 있다.
제1 프리 핀형 패턴(PF1_1, PF1_2)은 제6 깊이(D21)의 제1 얕은 트렌치(ST1)에 의해 분리되는 제1 프리 핀형 패턴의 제1 부분(PF1_1)과, 제1 프리 핀형 패턴의 제2 부분(PF1_2)을 포함할 수 있다. 제1 얕은 트렌치(ST1)의 깊이(D21)은 도 2의 제2 깊이(D2)와 동일할 수 있지만, 이에 제한되는 것은 아니다. 채널 영역으로 사용하기 위해 프리 핀형 패턴(PF1_1, PF1_2, PF2)의 모양을 변경(modify)하는 과정에서, 제6 깊이(D21)가 도 2의 제2 깊이(D2)와 동일해 질 수 있기 때문이다.
제1 프리 핀형 패턴의 제1 부분(PF1_1)의 단변 및 제1 프리 핀형 패턴의 제2 부분(PF1_2)의 단변은 제1 얕은 트렌치(ST1)에 의해 정의될 수 있다.
제1 프리 핀형 패턴의 제1 부분(PF1_1)의 장변 및 제2 프리 핀형 패턴(PF2)의 장변 사이와, 제1 프리 핀형 패턴의 제2 부분(PF1_2)의 장변 및 제2 프리 핀형 패턴(PF2)의 장변 사이에, 핀 트렌치(FT)가 형성될 수 있다.
도 33을 참고하면, 기판(100) 상에, 제1 얕은 트렌치(ST1)의 일부, 제1 프리 핀형 패턴의 제1 부분(PF1_1)의 일부 및 제2 프리 핀형 패턴(PF2)의 일부와 중첩되는 제2 마스크(MASK2)가 형성될 수 있다. 제2 마스크(MASK2)는 도 1의 액티브 영역(ACT)을 정의하는데 사용되는 마스크일 수 있다.
제2 마스크(MASK2)를 형성하기 전에, 기판(100) 상에 제1 얕은 트렌치(ST1) 및 핀 트렌치(FT)를 채우는 필드 절연막의 제1 부분(105_1)이 형성될 수 있다. 또한, 제1 테이퍼진 핀 마스크 패턴(F_MASK1A), 제2 테이퍼진 핀 마스크 패턴(F_MASK1B) 및 제2 핀 마스크 패턴(F_MASK2)이 제거될 수 있다.
도 34 및 도 35를 참고하면, 제2 마스크(MASK2)를 이용하여, 제1 얕은 트렌치(ST1)의 깊이(D21)보다 깊은 제7 깊이(D11)의 깊은 트렌치(DT)가 형성될 수 있다. 깊은 트렌치(DT)의 깊이(D11)은 제1 얕은 트렌치(ST1)의 깊이(D21)보다 깊다.
깊은 트렌치(DT)의 깊이(D11)은 도 2의 제1 깊이(D1)와 동일할 수 있지만, 이에 제한되는 것은 아니다.
제2 마스크(MASK2)를 이용하여 깊은 트렌치(DT)가 형성되는 동안, 제2 프리 핀형 패턴(PF2)의 일부와, 제1 프리 핀형 패턴의 제2 부분(PF1_2)의 적어도 일부와, 제1 프리 핀형 패턴의 제1 부분(PF1_1)의 일부가 식각될 수 있다.
이를 통해, 제1 테이퍼진 핀형 패턴(110) 및 제1 노말 핀형 패턴(210)이 형성될 수 있다.
또한, 제1 얕은 트렌치(ST1) 및 핀 트렌치(FT)를 채우는 필드 절연막의 제1 부분(105_1)의 일부가 식각되어 제거될 수 있다.
이어서, 깊은 트렌치(DT)를 채우는 필드 절연막의 제2 부분(105_2)이 형성될 수 있다. 필드 절연막(105)는 깊은 트렌치(DT)를 채우는 필드 절연막의 제2 부분(105_2)과 제1 얕은 트렌치(ST1) 및 핀 트렌치(FT)를 채우는 필드 절연막의 제1 부분(105_1)을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210, 310, 410: 핀형 패턴 120, 140, 160: 게이트 전극
150, 250, 350, 450: 에피택셜 패턴 ACT: 액티브 영역
DT: 깊은 트렌치 ST1, ST2, ST3, ST4: 얕은 트렌치

Claims (20)

  1. 제1 방향으로 연장되는 제1 장변과, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 단변을 포함하고, 상기 제1 방향으로 연장되는 제1 핀형 패턴;
    상기 제1 핀형 패턴과 나란하게 배치되고, 상기 제1 방향으로 연장되는 제2 장변을 포함하는 제2 핀형 패턴으로, 상기 제2 핀형 패턴의 제2 장변은 상기 제1 핀형 패턴의 제1 장변과 마주보는 제2 핀형 패턴; 및
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하고, 상기 제2 방향으로 연장되고, 금속을 포함하는 제1 게이트 전극을 포함하고,
    상기 제2 핀형 패턴은 상기 제1 핀형 패턴의 제1 단변보다 상기 제1 방향으로 더 돌출된 부분을 포함하고,
    상기 제1 게이트 전극은 상기 제1 핀형 패턴의 제1 단변을 포함하는 제1 핀형 패턴의 종단과 상기 제1 방향으로 중첩되고,
    상기 제1 핀형 패턴의 제1 단변을 정의하는 상기 제1 핀형 패턴의 제1 측벽의 적어도 일부는, 상기 제1 방향 및 상기 제2 방향과 수직인 제3 방향으로 제1 깊이의 제1 트렌치에 의해 정의되고,
    상기 제1 트렌치는, 상기 제3 방향으로 상기 제1 깊이보다 큰 제2 깊이의 제2 트렌치와 바로 인접하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 핀형 패턴의 제1 장변 및 상기 제2 핀형 패턴의 제2 장변은 제3 깊이의 제3 트렌치에 의해 정의되고,
    상기 제3 깊이는 상기 제1 깊이보다 크거나 같고, 상기 제2 깊이보다 작은 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 트렌치의 측벽은 상기 제2 트렌치의 측벽과 직접 연결되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 트렌치의 측벽과, 상기 제2 트렌치의 측벽을 연결하는 연결 부분을 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막을 더 포함하고,
    상기 제1 핀형 패턴의 상면으로부터 상기 필드 절연막의 상면까지의 거리는 상기 제2 깊이보다 작은 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 장변을 마주보는 제3 장변과, 상기 제2 방향으로 연장되는 제2 단변을 포함하는 제3 핀형 패턴을 더 포함하고,
    상기 제1 핀형 패턴은 상기 제2 핀형 패턴과 상기 제3 핀형 패턴 사이에 배치되고,
    상기 제2 핀형 패턴은 상기 제3 핀형 패턴의 제2 단변보다 상기 제1 방향으로 더 돌출된 부분을 포함하고,
    상기 제1 게이트 전극은 상기 제3 핀형 패턴의 제2 단변을 포함하는 제3 핀형 패턴의 종단과 중첩되는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제3 핀형 패턴의 제2 단변을 정의하는 상기 제3 핀형 패턴의 측벽은 상기 제2 트렌치에 의해 정의되는 반도체 장치.
  8. 제6 항에 있어서,
    상기 제3 핀형 패턴의 제2 단변을 정의하는 상기 제3 핀형 패턴의 측벽의 적어도 일부는 상기 제1 트렌치에 의해 정의되는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 핀형 패턴은 상기 제1 단변과 마주보는 제2 단변을 포함하고,
    상기 제1 핀형 패턴의 제2 단변을 정의하는 상기 제1 핀형 패턴의 제2 측벽의 적어도 일부는 제3 깊이의 제3 트렌치에 의해 정의되고,
    상기 제3 깊이는 상기 제1 깊이와 실질적으로 동일하고,
    상기 제3 트렌치는 상기 제2 트렌치와 바로 인접하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 트렌치의 측벽 및 상기 제2 트렌치의 측벽을 연결하는 제1 연결 부분과, 상기 제3 트렌치의 측벽 및 상기 제2 트렌치의 측벽을 연결하는 제2 연결 부분을 더 포함하고,
    상기 제1 방향으로 상기 제1 연결 부분의 폭은 상기 제1 방향으로 상기 제2 연결 부분의 폭보다 작은 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 핀형 패턴은 상기 제1 단변과 마주보는 제2 단변을 포함하고,
    상기 제1 핀형 패턴의 제2 단변을 정의하는 상기 제1 핀형 패턴의 제2 측벽은 상기 제2 트렌치에 의해 정의되는 반도체 장치.
  12. 제1 항에 있어서,
    상기 제1 방향으로 연장되는 제3 장변과, 상기 제2 방향으로 연장되는 제2 단변을 포함하는 제3 핀형 패턴을 더 포함하고,
    상기 제3 핀형 패턴의 제2 단변은 상기 제1 핀형 패턴의 제1 단변과 마주보고,
    상기 제3 핀형 패턴의 제2 단변을 정의하는 상기 제3 핀형 패턴의 제2 측벽의 적어도 일부는 상기 제2 깊이보다 얕은 제3 깊이의 제3 트렌치에 의해 정의되고,
    상기 제3 깊이는 상기 제1 깊이와 실질적으로 동일한 반도체 장치.
  13. 제1 항에 있어서,
    상기 제1 방향으로 연장되는 제3 장변과, 상기 제2 방향으로 연장되는 제2 단변을 포함하는 제3 핀형 패턴을 더 포함하고,
    상기 제3 핀형 패턴의 제2 단변은 상기 제1 핀형 패턴의 제1 단변과 마주보고,
    상기 제3 핀형 패턴의 제2 단변을 정의하는 상기 제3 핀형 패턴의 제2 측벽은 상기 제2 트렌치에 의해 정의되는 반도체 장치.
  14. 기판;
    상기 기판 상에 배치되고, 제1 핀 및 제2 핀을 포함하는 복수의 핀;
    제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극을 포함하는 복수의 게이트 전극으로, 상기 제2 게이트 전극은 상기 제1 게이트 전극과 상기 제3 게이트 전극 사이에 배치되는 복수의 게이트 전극;
    상기 기판 상에 배치되고, 상기 제1 게이트 전극 및 상기 제1 핀과 접촉하는 제1 필드 절연막;
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 배치된 제1 에피택셜 패턴; 및
    상기 제1 에피택셜 패턴 상에 배치되고, 상기 제1 에피택셜 패턴과 전기적으로 연결된 컨택 패턴을 포함하고,
    상기 제1 게이트 전극은, 상기 제1 핀 및 상기 제2 핀 상에 배치되고 상기 제1 핀 및 상기 제2 핀과 접촉하고,
    상기 제2 게이트 전극은, 상기 제1 핀 및 상기 제2 핀 상에 배치되고 상기 제1 핀 및 상기 제2 핀과 접촉하고,
    상기 제3 게이트 전극은, 상기 제2 핀 상에 배치되고 상기 제2 핀과 접촉하며, 상기 제1 핀 상에 배치되지 않고 상기 제1 핀과 접촉하지 않고,
    상기 제1 핀의 제1 측벽은, 제1 깊이를 갖는 제1 트렌치에 의해 정의되고,
    제2 트렌치는, 상기 제1 트렌치에 인접하고 상기 제1 깊이보다 깊은 제2 깊이를 갖고,
    상기 제1 필드 절연막은, 상기 제1 트렌치의 적어도 일부를 채우고 상기 제2 트렌치의 적어도 일부를 채우고,
    상기 컨택 패턴은, 상기 제1 필드 절연막과 접촉하는 반도체 장치.
  15. 제14 항에 있어서,
    상기 제2 게이트 전극과 상기 제3 게이트 전극 사이에 배치되고, 상기 제1 에피택셜 패턴과 접촉하는 제2 에피택셜 패턴을 더 포함하는 반도체 장치.
  16. 제14 항에 있어서,
    상기 제1 에피택셜 패턴은, 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 접촉하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제2 트렌치는, 상기 제2 트렌치의 밑면과 상기 제2 트렌치의 측벽과 만나는 부분에 리세스를 포함하는 반도체 장치.
  18. 제16 항에 있어서,
    상기 제1 핀의 제2 측벽은, 제3 트렌치에 의해 정의되는 반도체 장치.
  19. 제16 항에 있어서,
    상기 제1 핀의 수평 길이는, 상기 제2 핀의 수평 길이보다 작은 반도체 장치.
  20. 기판;
    상기 기판 상에 배치되고, 제1 핀 및 제2 핀을 포함하는 복수의 핀;
    제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극을 포함하는 복수의 게이트 전극으로, 상기 제2 게이트 전극은 상기 제1 게이트 전극과 상기 제3 게이트 전극 사이에 배치되는 복수의 게이트 전극;
    상기 기판 상에 배치되고, 상기 제1 게이트 전극 및 상기 제1 핀과 접촉하는 제1 필드 절연막; 및
    상기 기판 상에 배치되고, 상기 제2 게이트 전극 및 상기 제1 핀과 접촉하는 제2 필드 절연막을 포함하고,
    상기 제1 게이트 전극은, 상기 제1 핀 및 상기 제2 핀 상에 배치되고 상기 제1 핀 및 상기 제2 핀과 접촉하고,
    상기 제2 게이트 전극은, 상기 제1 핀 및 상기 제2 핀 상에 배치되고 상기 제1 핀 및 상기 제2 핀과 접촉하고,
    상기 제3 게이트 전극은, 상기 제2 핀 상에 배치되고 상기 제2 핀과 접촉하되, 상기 제1 핀 상에 배치되지 않고 상기 제1 핀과 접촉하지 않고,
    상기 제1 핀의 제1 측벽은, 상기 제1 필드 절연막과 접촉하고,
    상기 제1 핀의 제2 측벽은, 상기 제2 필드 절연막과 접촉하고, 상부, 하부, 및 상기 상부와 상기 하부 사이에 배치되는 연결 부분을 포함하고,
    상기 제1 핀의 상기 제2 측벽의 상기 연결 부분의 기울기는, 상기 제1 핀의 상기 제2 측벽의 상기 상부의 기울기와 다르고, 상기 제1 핀의 상기 제2 측벽의 상기 하부의 기울기와 다르고,
    상기 제1 필드 절연막의 모양은, 상기 제2 필드 절연막의 모양과 다른 반도체 장치.
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