KR102109793B1 - 반도체 소자 - Google Patents

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Abstract

반도체 소자 및 이를 제조하는 방법을 제공한다. 반도체 소자는 기판, 기판에 제1 높이의 상부면을 갖는 소자 분리막, 소자 분리막에 의해 한정되며, 제1 방향으로 연장하고, 제1 높이보다 높은 제2 높이의 상부면을 갖는 핀형 액티브 패턴, 핀형 액티브 패턴의 단부와, 핀형 액티브 패턴의 단부와 인접한 소자 분리막 상에 배치되는 제1 도전 라인 및 핀형 액티브 패턴과 제1 도전 라인 사이에 배치되는 절연 박막을 포함한다. 제1 도전 라인은 쓰기 전압이 인가되는 게이트 전극으로 사용된다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 이를 제조하는 방법에 관련된 것으로, 더욱 상세하게는 원 타임 프로그래머블(one time programmable) 소자를 포함하는 반도체 소자 및 이를 제조하는 방법에 관련된 것이다.
비 휘발성(Non-Volatile) 저장 장치는 가능한 프로그래밍 동작의 횟수에 따라 원 타임 프로그래머블(One-Time Programmable, 이하 OTP)과 멀티 타임 프로그래머블(Multi-Time Programmable, 이하 MTP)로 분류된다. OTP 소자는 회로 상에서 단 한 번의 프로그래밍만이 가능하고 추가 프로그래밍이 안 되는 소자를 지칭하며, 여기에는 퓨즈(Fuse), 안티 퓨즈(Anti-Fuse), 전기 퓨즈(Electrically Programmable fuse, e-Fuse) 등이 있다. 이들 소자는 별도의 추가적인 장치가 없다면 프로그래밍된 내용을 지우는 것이 불가능하기에 단지 한번의 프로그래밍 동작만 허용된다.
이러한 특성으로 OTP 소자는 보안의 기능으로 사용될 수 있으며, 최근 고성능의 OTP 소자의 요구가 많아지고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고성능의 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 기판; 상기 기판에 제1 높이의 상부면을 갖는 소자 분리막; 상기 소자 분리막에 의해 한정되며, 제1 방향으로 연장하고, 상기 제1 높이보다 높은 제2 높이의 상부면을 갖는 핀형 액티브 패턴; 상기 핀형 액티브 패턴의 단부 및 상기 핀형 액티브 패턴의 단부와 인접한 소자 분리막 상에 배치되는 제1 도전 라인 패턴; 및 상기 핀형 액티브 패턴과 상기 제1 도전 라인 패턴 사이에 배치되는 절연 박막을 포함하되, 상기 제1 도전 라인 패턴은 쓰기 전압이 인가되는 게이트 전극으로 사용된다.
본 발명의 일 실시예에 따르면, 상기 핀형 액티브 패턴은 양 단부들 사이의 중앙부를 더 포함하되, 상기 반도체 소자는, 상기 핀형 액티브 패턴의 중앙부 상에 배치되는 제2 도전 라인 패턴을 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 도전 라인 패턴은 읽기 동작이 수행되는 게이트 전극으로 사용될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는, 상기 제1 및 제2 도전 라인 패턴들에 의해 노출된 핀형 액티브 패턴에 형성된 불순물 영역들; 및 상기 제2 도전 라인 패턴에 인접한 불순물 영역에 전기적으로 연결되는 비트 라인(bit line)을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 기판 및 상기 비트 라인은 접지 상태이고, 상기 제1 도전 라인 패턴에 제1 전압이 인가되고, 상기 제2 도전 라인 패턴에 상기 제1 전압보다 낮은 제2 전압이 인가될 때, 상기 제1 도전 라인 패턴 하부의 절연 박막이 깨짐(breakdown)으로써, 상기 제1 도전 라인 패턴과 상기 핀형 액티브 패턴의 단부가 안티 퓨즈(anti fuse)될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 핀형 액티브 패턴은 다수 개이며, 상기 핀형 액티브 패턴들은 상기 제1 방향으로 서로 이격되고, 상기 제1 방향과 수직인 제2 방향으로 서로 이격될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 소자 분리막은, 상기 제1 방향으로 인접한 핀형 액티브 패턴들 사이를 절연하는 제1 소자 분리 영역과, 상기 제2 방향으로 인접한 핀형 액티브 패턴들 사이를 절연하는 제2 소자 분리 영역을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 도전 라인 패턴은 상기 핀형 액티브 패턴의 단부 및 상기 제1 소자 분리 영역을 가로지르며, 상기 반도체 소자는, 상기 핀형 액티브 패턴의 양 단부들 사이의 중앙부 및 상기 제2 소자 분리 영역을 가로지르는 제2 도전 라인 패턴을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 핀형 액티브 패턴은 상기 기판으로부터 제1 두께로 돌출된 제1 부분과, 상기 기판으로부터 상기 제1 두께보다 작은 제2 두께로 돌출된 제2 부분을 포함하며, 상기 핀형 액티브 패턴의 제1 부분 상에 상기 제1 도전 라인 패턴이 배치되고, 상기 반도체 소자는 상기 핀형 액티브 패턴의 제2 부분에 배치되는 불순물 패턴을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연 박막은 상기 제1 도전 라인 패턴의 하부면 및 측면들을 감쌀 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 기판 상에, 제1 방향으로 연장하며 상기 제1 방향으로 서로 이격되고 상기 제1 방향과 수직인 제2 방향으로 서로 이격되는 핀형 액티브 패턴들을 형성하는 단계; 상기 제1 방향으로 인접한 핀형 액티브 패턴들 사이를 절연하는 제1 소자 분리 영역 및 상기 제2 방향으로 인접한 핀형 액티브 패턴들 사이를 절연하는 제2 소자 분리 영역을 포함하는 소자 분리막을 형성하는 단계; 상기 핀형 액티브 패턴들 상에 절연 박막을 형성하는 단계; 및 상기 절연 박막 상에, 상기 핀형 액티브 패턴들의 단부들 및 상기 제1 소자 분리 영역을 가로지르며, 쓰기 전압이 인가되는 게이트 전극으로 사용되는 제1 도전 라인 패턴을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 핀형 액티브 패턴들의 양 단부들 사이의 중앙부들 및 상기 제2 소자 분리 영역을 가로지르는 제2 도전 라인 패턴을 형성하는 단계; 상기 제1 및 제2 도전 라인 패턴들에 의해 노출된 핀형 액티브 패턴에 불순물 영역들을 형성하는 단계; 및 상기 제2 도전 라인 패턴에 인접한 불순물 영역과 전기적으로 연결되는 비트 라인을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 제1 도전 라인 패턴에 의해 노출된 핀형 액티브 패턴을 식각하는 단계; 및 상기 식각된 핀형 액티브 패턴 부분에 선택적 에피택시얼 성장(selective epitaxial growth) 공정에 의해 불순물 영역을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 제1 도전 라인 패턴을 덮는 절연막을 형성하는 단계; 상기 제1 도전 라인 패턴 및 상기 절연 박막을 제거하여 상기 핀형 액티브 패턴을 노출시키는 개구를 형성하는 단계; 상기 개구 내에 게이트 절연막을 컨포멀하게 형성하는 단계; 및 상기 게이트 절연막이 형성된 개구를 도전물로 매립하여 게이트 라인 패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명의 개념에 따른 또 다른 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 제1 상부면들을 갖는 액티브 패턴들을 한정하며, 상기 제1 상부면들보다 낮은 제2 상부면을 갖는 소자 분리 패턴을 포함하는 기판; 상기 액티브 패턴들의 단부들 상에서 상기 액티브 패턴들을 가로지르고, 제1 전압이 인가되는 제1 트랜지스터(first transistor); 상기 액티브 패턴들의 중앙부들 상에서 상기 액티브 패턴들을 가로지고, 상기 제1 전압보다 낮은 제2 전압이 인가되는 제2 트랜지스터; 및 상기 제2 트랜지스터와 전기적으로 연결되며, 접지 상태인 비트 라인(bit line)을 포함하되, 상기 제1 트랜지스터는 상기 액티브 패턴들 상에 위치하는 제1 부분 및 상기 소자 분리 패턴 상에 위치하는 제2 부분을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 트랜지스터는 제1 도전 라인 패턴과, 상기 기판 및 상기 제1 도전 라인 패턴 사이에 배치되는 제1 절연막과, 상기 제1 도전 라인 패턴의 양측에 배치되는 제1 불순물 패턴들을 포함하며, 상기 제2 트랜지스터는 제2 도전 라인 패턴과, 상기 기판 및 상기 제2 도전 라인 패턴 사이에 배치되는 제2 절연막과, 상기 제2 도전 라인 패턴의 양측에 배치되는 제2 불순물 패턴들을 포함하되, 상기 제1 및 제2 전압이 상기 제1 및 제2 트렌지스터들로 각각 인가되면, 상기 제1 절연막이 브레이크다운(breakdown)되어 원 타임 프로그램될(one time programmable) 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 및 제2 불순물 패턴들은 상기 기판 내부로부터 상기 액티브 패턴들보다 높은 상부면들을 가질 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 쓰기 동작이 수행되는 트랜지스터의 게이트 전극이 핀형 액티브 패턴의 단부를 가로지르도록 형성됨에 따라, 보다 낮은 전압에서 게이트 산화막이 깨질 수 있다. 이로써, 충전 펌프의 크기를 감소시킬 수 있으며 이로 인하여 전체 칩 면적이 감소될 수 있다. 더불어, 더미 패턴이 형성된 위치에 쓰기 동작이 수행되는 트랜지스터를 형성함으로써 비트 어레이 면적을 감소시킬 수 있어, 더 많은 리던던트 비트를 확보할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 회로도들이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도, 평면도 및 단면도들이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 사시도, 평면도 및 단면도들이다.
도 4a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 4b 내지 도 8b는 도 4a 내지 도 8a의 반도체 소자의 평면도들이다.
도 4c 내지 도 8c는 도 4b 내지 도 8b의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 4d 내지 도 8d는 도 4b 내지 도 8b의 반도체 소자를 II-II'으로 절단한 단면도들이다.
도 9a 내지 도 13a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 9b 내지 도 13b는 도 9a 내지 도 13a의 반도체 소자의 평면도들이다.
도 9c 내지 도 13c는 도 9b 내지 도 13b의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 9d 내지 도 13d는 도 9b 내지 도 13b의 반도체 소자를 II-II'으로 절단한 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 회로도들이다.
도 1a를 참조하면, 본 실시예에서 반도체 소자는 다수의 트랜지스터들(transistors, TW, TR, TW', TR') 및 비트 라인(bit line, BL)을 포함할 수 있다. 예컨대, 하나의 비트 라인(BL)은 4개의 트랜지스터들(TW, TR, TW', TR')과 전기적으로 연결될 수 있다.
두 개의 트랜지스터(TW, TR)가 하나의 비트(bit)로 기능할 수 있다. 두 개의 트랜지스터 중 하나(TW)는 쓰기(write) 동작을 위한 것이며, 다른 하나(TR)는 읽기(read) 동작을 위한 것이다. 상기 읽기 동작을 위한 트랜지스터(TR)가 상기 비트 라인(BL)에 인접하게 배치될 수 있다.
예컨대, 4개의 트랜지스터들(TW, TR, TW', TR') 즉, 쓰기 동작을 위한 두 개의 트랜지스터들(TW, TW') 및 읽기 동작을 위한 두 개의 트랜지스터들(TR, TR')이 하나의 셀(cell)을 구성할 수 있다. 인접한 셀들 사이는 서로 절연될 수 있다.
도 1b는 본 발명의 일 실시예에 따른 반도체 소자가 프로그래밍된 상태를 설명하기 위한 회로도이다. 이하에서는 하나의 비트를 예시적으로 설명하기로 한다.
도 1b를 참조하면, 하나의 비트를 구성하는 두 개의 트랜지스터들(TR, TW)이 형성된 기판 및 비트 라인을 접지 상태로 하고, 읽기 동작을 위한 트랜지스터(TR)에 턴 온 전압(Vturn - on)을 인가하고, 쓰기 동작을 위한 트랜지스터(TW)에 상기 턴 온 전압보다 높은 전압(Vhigh)을 인가할 수 있다. 예컨대, 상기 읽기 동작을 위한 트랜지스터(TR)에 약 2V가 인가되고 상기 쓰기 동작을 위한 트랜지스터(TW)에 약 5V가 인가될 수 있다.
상기와 같은 전압이 인가될 때, 상기 고전압이 인가된 트랜지스터(TW)의 액티브 영역과 게이트 전극 사이 절연 박막 예컨대, 산화막이 깨지는(breakdown) 현상이 발생되어 상기 쓰기 동작을 위한 트랜지스터(TW)가 저항체로 변경되며, 상기 쓰기 동작을 위한 트랜지스터(TW)의 저항 차이로 프로그램밍될 수 있다.
(반도체 소자_제1 실시예 )
도 2a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이고, 도 2b는 도 2a의 반도체 소자의 평면도이다. 도 2c는 도 2b의 반도체 소자를 I-I'으로 절단한 단면도이고, 도 2d는 도 2b의 반도체 소자를 II-II'으로 절단한 단면도이다.
본 실시예에서는 이하 반도체 소자가 핀형 OTP 안티-퓨즈(fin-type one time programmable anti-fuse) 소자를 포함하는 것으로 설명하기로 한다.
도 2a 내지 도 2d를 참조하면, 반도체 소자는, 기판(100) 상에 핀형 액티브 패턴들(fin-type active patterns, 105) 및 도전 구조물들을 포함할 수 있다.
상기 기판(100)은 실리콘, 게르마늄 또는 실리콘/게르마늄을 포함하거나, SOI(silicon on isolation) 기판일 수 있다.
상기 핀형 액티브 패턴들(105)은 상기 기판(100) 상에 제1 방향으로 각각 연장할 수 있다. 예컨대, 상기 제1 방향은 x축 방향일 수 있다. 상기 핀형 액티브 패턴들(105)은 제1 방향으로 서로 이격될 수 있으며, 상기 제1 방향과 수직인 제2 방향으로도 서로 이격될 수 있다. 또한, 상기 핀형 액티브 패턴들(105) 각각은 상기 기판(100)으로부터 제3 방향으로 돌출될 수 있다. 예컨대, 상기 제3 방향은 z축 방향일 수 있다.
본 발명의 일 실시예에 따르면, 상기 핀형 액티브 패턴(105)은 단부(EG) 및 중앙부(CT)를 포함할 수 있다. 상기 핀형 액티브 패턴(105)의 단부(EG)는 제1 방향으로 인접한 다른 핀형 액티브 패턴(105)에 인접한 부분이며, 상기 핀형 액티브 패턴(105)의 중앙부(CT)는 상기 양 단부들(EG) 사이 부분이다.
일 예로, 상기 핀형 액티브 패턴들(105)은 벌크 기판을 식각하여 형성될 수 있다. 다른 예로, 상기 핀형 액티브 패턴들(105)은 기판(100) 상에 선택적 에피택시얼 성장(Selective Epitaxial Growth, SEG)을 통해 형성될 수 있다.
상기 핀형 액티브 패턴들(105)은 소자 분리막(110)에 의해 서로 전기적으로 절연될 수 있다. 소자 분리막(110)은 산화물, 질화물 또는 산질화물을 포함할 수 있다.
상기 소자 분리막(110)은 상기 핀형 액티브 패턴들(105) 사이에서, 상기 핀형 액티브 패턴들(105)의 상부 측면들이 노출되도록 배치될 수 있다. 즉, 상기 소자 분리막(110)의 상부면은 상기 핀형 액티브 패턴(105)의 상부면보다 낮을 수 있다.
상기 소자 분리막(110)은 상기 제1 방향으로 이격된 제1 핀형 액티브 패턴들(105) 사이를 절연하는 제1 소자 분리 영역(111a)과, 상기 제2 방향으로 이격된 제1 핀형 액티브 패턴들(105) 사이를 절연하는 제2 소자 분리 영역(111b)을 포함할 수 있다.
상기 도전 구조물은 절연 박막(120) 및 도전 라인 패턴(125)을 포함할 수 있다. 상기 도전 라인 패턴(125)은 상기 핀형 액티브 패턴들(105)을 가로지르며 연장할 수 있다. 예컨대, 상기 도전 라인 패턴(125)은 상기 제1 방향과 수직인 제2 방향으로 연장할 수 있다. 예컨대, 상기 제2 방향은 y축 방향일 수 있다. 상기 도전 라인 패턴(125)을 폴리실리콘(poly silicon)을 포함할 수 있다.
상기 도전 라인 패턴들(125)은, 핀형 액티브 패턴들(105)의 단부들(EG)을 가로지는 제1 도전 라인 패턴(123a)과, 상기 핀형 액티브 패턴들(105)의 중앙부들(CT)을 가로지르는 제2 도전 라인 패턴(123b)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 도전 라인 패턴(123a)의 일부는 상기 핀형 액티브 패턴들(105)의 단부들(EG)을 가로지르고, 다른 일부는 상기 제1 및 제2 소자 분리 영역(111a, 111b)들을 가로지를 수 있다. 상기 제2 도전 라인 패턴(123b)은 상기 핀형 액티브 패턴들(105)의 중앙부들(CT) 및 제2 소자 분리 영역(111b)을 번갈아 가며 가로지를 수 있다. 또한, 상기 제1 도전 라인 패턴(123a)의 상부면은 상기 제2 도전 라인 패턴(123b)의 상부면과 실질적으로 동일한 레벨(level)일 수 있다.
상기 도전 라인 패턴들(125)의 구조를 보다 상세하게 설명하기로 한다. 상기 제1 도전 라인 패턴(123a)은, 상기 핀형 액티브 패턴(105)의 단부(EG) 상에서 제1 두께(TK1)를 가지며, 상기 제1 및 제2 소자 분리 영역(111a, 111b)들 상에서 상기 제1 두께(TK1)보다 큰 제2 두께(TK2)를 가질 수 있다. 이러한 두께의 차이로 인하여, 상기 제1 도전 라인 패턴(123a)은, 상기 핀형 액티브 패턴(105)의 단부(EG)와 상기 제1 소자 분리 영역(111a) 사이에서 단차를 가지며, 상기 핀형 액티브 패턴(105) 단부(EG)와 상기 제2 소자 분리 영역(111b) 사이에서 단차를 가질 수 있다. 또한, 상기 제2 도전 라인 패턴(123b)은, 상기 핀형 액티브 패턴(105) 중앙부(CT) 상에서 상기 제1 두께(TK1)를 가지며, 상기 제2 소자 분리 영역(111b) 상에 상기 제2 두께(TK2)를 가질 수 있다. 이러한 두께의 차이로 상기 제2 도전 라인 패턴(123b)은 상기 핀형 액티브 패턴(105)의 중앙부(CT)와 상기 제2 소자 분리 영역(111b) 사이에서 단차를 가질 수 있다.
일 측면에 따르면, 상기 제1 도전 라인 패턴(123a)은 쓰기 동작을 위한 트랜지스터(TW, 도 1a 참조)의 게이트 전극으로 기능할 수 있다. 또한, 상기 제2 도전 라인 패턴(123b)은 읽기 동작을 위한 트랜지스터(TR, 도 1a 참조)의 게이트 전극으로 기능할 수 있다.
상기 절연 박막(120)은 상기 도전 라인 패턴들(125) 및 상기 핀형 액티브 패턴들(105) 사이에 배치될 수 있다. 상기 절연 박막(120)은 산화물을 포함할 수 있다.
일반적으로, 쓰기 동작을 위한 트랜지스터(TW, 도 1a 참조)의 게이트 전극으로 기능하는 제1 도전 라인 패턴(123a)과, 읽기 동작을 위한 트랜지스터(TR, 도 1a 참조)의 게이트 전극으로 기능하는 제2 도전 라인 패턴(123b) 모두가, 핀형 액티브 패턴들(105)의 중앙부들(CT)을 가로지르도록 배치되는 것이 통상적이다. 그러나 본 실시예와 같이 상기 제1 도전 라인 패턴(123a)이 일부가 핀형 액티브 패턴들(105)의 단부들(EG)을 가로지르면서 연장함으로써, 상기 제1 도전 라인 패턴(123a)이 절연 박막(120)과 접하는 면적이 감소되어, 쓰기 프로그램 시, 줄 히팅(Joule heating)에 의해 상기 절연 박막(120)이 깨지기(breakdown) 용이할 수 있다. 또한, 상기 제1 도전 라인 패턴(123a)이 절연 박막(120)과 접하는 면적이 감소됨으로써, 쓰기 동작을 위한 전압을 낮출 수 있다. 따라서, 저전압 쓰기 동작으로 충전 펌프(charge pump)의 크기가 감소하고, 인접한 셀의 부담이 감소될 수 있다. 예시적으로 더 낮은 전압의 쓰기 동작으로 약 5% 정도의 충전 펌프의 크기가 감소하고, 그로 인하여 전체 칩 면적의 약 5.5%을 감소시키는 효과를 나타낸다.
또한, 본 발명의 일 실시예에 따른 제1 도전 라인 패턴(123a)과 절연 박막(120) 사이에서의 접합 면적이, 일반적으로 사용되는 제1 도전 라인 패턴과 절연 박막 사이에서의 접합 면적이 더 작을 수 있다. 따라서, 절연 박막(120)과의 더 작은 접합 면적을 갖는 본 발명의 일 실시예에 따른 제1 도전 라인 패턴(123a)으로 고전압이 인가될 때, 줄 열(Joule heating)에 의해 상기 절연 박막(120)이 깨지는 현상이 용이하게 발생될 수 있다. 더욱이, 본 발명의 일 실시예에 따른 제1 도전 라인 패턴(123a)이 상기 핀형 액티브 패턴(105)의 단부(EG)와 상기 제1 소자 분리 영역(111a)에서의 두께 차이로 인하여 단차부가 발생하는데, 상기 절연 박막(120) 깨짐 현상은 상기 단차부의 모서리부분에서 더욱 효과적일 수 있다.
일반적으로, 본 실시예에서 제1 도전 라인 패턴(123a)이 배치된 위치에 더미 패턴(dummy pattern)이 배치되는 것이 통상적이다. 그러나, 본 실시예와 같이 일반적으로 사용되는 더미 패턴이 형성되지 않아, 비트 셀 어레이의 면적이 감소할 수 있다. 감소된 비트 셀 어레이 여유 공간에 리던던트 비트(redundant bit)를 더 확보할 수 있다. 예시적으로, 더미 패턴을 사용하지 않음으로써, 약 33%의 비트 셀 어레이 면적이 감소하고, 이로 인하여 약 33%의 리던던시(redundancy)를 확보할 수 있다.
상기 도전 구조물은 상기 도전 라인 패턴(125) 양측에 노출된 핀형 액티브 패턴(105) 표면에 형성된 불순물 영역들(127a, 127b)을 포함할 수 있다. 이로써, 상기 도전 구조물은 트랜지스터로 기능할 수 있다. 특히 본 실시예에 따르면, 상기 핀형 액티브 패턴들(105)에 의해 상기 도전 구조물은 3차원 채널 영역(channel region)을 갖는 트랜지스터일 수 있다.
선택적으로, 상기 도전 구조물은 상기 도전 라인 패턴(125) 상에 배치된 마스크 패턴(122)과, 상기 도전 라인 패턴(125) 및 마스크 패턴(122) 측벽 상에 배치된 스페이서(124)를 포함할 수 있다. 상기 마스크 패턴(122) 및 상기 스페이서(124)는 상기 제2 방향으로 연장할 수 있으며, 상기 마스크 패턴(122) 및 스페이서(124)는 질화물 또는 산질화물을 포함할 수 있다.
상기 반도체 소자는, 비트 라인(BL)과 상기 불순물 영역들(127a)을 전기적으로 연결하는 비트 라인 콘택 플러그(bit line contact plug, 135)를 더 포함할 수 있다. 본 실시예에서는 4개의 도전 구조물들을 하나의 셀로 예시적으로 설명하고 있다. 상기 4개의 도전 구조물들은 서로 제1 방향으로 이격될 수 있다. 2개의 도전 구조물들의 제1 도전 라인 패턴들(123a)은 상기 핀형 액티브 패턴들(105)의 양 단부들(EG)을 가로지르며 배치될 수 있으며, 상기 2개의 도전 구조물들의 제2 도전 라인 패턴들(123b)은 상기 핀형 액티브 패턴들(105)의 중앙부들(CT)을 가로지르며 배치될 수 있다. 상기 비트 라인 콘택 플러그(135)는 상기 핀형 액티브 패턴들(105)의 중앙부들(CT)을 가로지르며 배치된 두 개의 제2 도전 라인 패턴들(123b) 사이에 배치될 수 있다. 또한, 상기 비트 라인 콘택 플러그(135)는, 상기 인접한 두 개의 제2 도전 라인 패턴들(123b) 사이에, 상기 제2 방향으로 서로 이격되어 배치된 불순물 영역들(127a, 127b)과 전기적으로 연결될 수 있다. 상기 비트 라인 콘택 플러그(135)에 인접하게 배치된 두 개의 도전 구조물들은 각각 읽기 동작에 사용되는 트랜지스터들(TR, 도 1a 참조)로 기능할 수 있다.
상기 비트 라인(BL)은 상기 비트 라인 콘택 플러그(135)를 통해, 불순물 영역들(127a)과 전기적으로 연결될 수 있다. 또한, 상기 비트 라인(BL)은 상기 제1 방향으로 연장할 수 있다.
(반도체 소자_제2 실시예 )
도 3a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이고, 도 3b는 도 3a의 반도체 소자의 평면도이다. 도 3c는 도 3b의 반도체 소자를 I-I'으로 절단한 단면도이고, 도 3d는 도 3b의 반도체 소자를 II-II'으로 절단한 단면도이다.
도 3a 내지 도 3d를 참조하면, 반도체 소자는, 기판(100) 상에 핀형 액티브 패턴들(105) 및 게이트 구조물들을 포함할 수 있다.
상기 핀형 액티브 패턴들(105)은 제1 방향으로 각각 연장할 수 있다. 상기 제1 방향으로 연장하는 핀형 액티브 패턴(105) 각각은 제3 두께(TK3)를 갖는 제1 부분(104a) 및 상기 제3 두께(TK3)보다 작은 제4 두께(TK4)를 갖는 제2 부분(104b)을 포함할 수 있다. 또한, 상기 핀형 액티브 패턴들(105) 각각은 단부(EG) 및 중앙부(CT)를 포함할 수 있다.
상기 핀형 액티브 패턴들(105)은 소자 분리막(110)에 의해 절연될 수 있다. 상기 소자 분리막(110)은, 상기 제1 방향으로 인접한 핀형 액티브 패턴들(105) 사이를 절연하는 제1 소자 분리 영역(111a) 및 상기 제2 방향으로 인접한 핀형 액티브 패턴들(105) 사이를 절연하는 제2 소자 분리 영역(111b)을 포함할 수 있다.
상기 게이트 구조물들 각각은 게이트 절연막(150), 게이트 라인 패턴(155) 및 불순물 패턴들(145a, 145b)을 포함할 수 있다.
상기 게이트 라인 패턴들(155)은 상기 핀형 액티브 패턴들(105)의 제1 부분들을 가로지르도록 연장될 수 있다. 본 발명의 일 실시예에 따르면, 상기 게이트 라인 패턴들(155)은, 상기 핀형 액티브 패턴들(105)의 단부들(EG) 및 상기 제1 및 제2 소자 분리 영역(111a, 111b)을 가로지르는 제1 게이트 라인 패턴(153a)과, 상기 핀형 액티브 패턴들(105)의 중앙부들(CT) 및 상기 제2 소자 분리 영역(111b)을 가로지르는 제2 게이트 라인 패턴(153b)을 포함할 수 있다.
상기 게이트 라인 패턴들(155)은 금속 또는 금속 화합물을 포함할 수 있다. 예컨대, 상기 게이트 라인 패턴(155)은 티탄 질화물(TiN), 탄탈 질화물(TaN), 티탄 탄화물(TiC), 탄탈 탄화물(TaC), 텅스텐(W) 및/또는 알루미늄(Al)을 포함할 수 있다.
상기 게이트 절연막(150)은 상기 핀형 액티브 패턴들(105) 및 상기 게이트 라인 패턴들(155) 사이에 배치될 수 있다. 상기 게이트 절연막(150)은 실리콘 산화물 또는 상기 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들면, 상기 게이트 절연막(150)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
일 측면에 따르면, 상기 게이트 절연막(150)은 상기 게이트 라인 패턴(155)의 측면 및 하부면을 감싸는 구조를 가질 수 있다.
선택적으로, 상기 게이트 구조물은 상기 게이트 라인 패턴(155) 측벽에 배치된 스페이서(124)를 더 포함할 수 있다. 일 측면에 따르면, 상기 게이트 라인 패턴(155) 및 상기 스페이서(124) 사이에 상기 게이트 절연막(150)이 개재될 수 있다.
상기 게이트 라인 패턴들(155) 및 상기 게이트 절연막(150)은 도 1a 내지 도 1b의 도전 라인 패턴들(125) 및 절연 박막(120)을 제거한 후, 리플레이스먼트(replacement) 공정을 통해 형성될 수 있다. 이 경우, 도 2a 내지 도 2d에서 설명된 스페이서(124)는 제거되지 않을 수 있다. 상세한 설명은 후속하여 하기로 한다.
상기 불순물 패턴들(145a, 145b)은 상기 핀형 액티브 패턴들(105)의 제2 부분(104b) 상에 배치될 수 있다. 후속하여 상세하게 설명되겠지만, 상기 불순물 패턴들(145a, 145b)은 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 상기 불순물 패턴들(145a, 145b)의 상부면은 상기 핀형 액티브 패턴들(105)의 상부면보다 높을 수 있다. 또한, 상기 불순물 패턴들(145a, 145b) 각각의 단면은 다각형, 타원형 또는 원형을 가질 수 있다. 본 실시예에서는 상기 불순물 패턴들(145a, 145b)의 각각은 마름모 형상의 단면으로 도시되었지만 본 발명에서 상기 불순물 패턴들(145a, 145b)의 형상을 이것으로 한정하는 것은 아니다.
상기 불순물 패턴들(145a, 145b) 상에는 오믹막(ohmic layer, 146)을 더 포함할 수 있다. 예컨대, 상기 오믹막(146)은 금속 실리사이드(metal silicide)를 포함할 수 있다. 상기 불순물 패턴들(145a, 145b)은 기판으로부터 성장된 실리콘을 포함하고, 비트 라인 콘택 플러그(135)는 금속을 포함하고 있어, 상기 불순물 패턴들(145a, 145b) 및 비트 라인 콘택 플러그(135) 사이에는 오믹막(146)을 더 구비할 수 있다.
또한, 상기 반도체 소자는 비트 라인(BL)과 상기 불순물 패턴들(145a, 145b)을 전기적으로 연결하는 비트 라인 콘택 플러그(135)를 더 포함할 수 있다. 상기 비트 라인(BL)은 상기 비트 라인 콘택 플러그(135)를 통해, 불순물 패턴들(145a)과 전기적으로 연결될 수 있다. 또한, 상기 비트 라인(BL)은 상기 제1 방향으로 연장할 수 있다.
본 실시예의 핀형 액티브 패턴들(105), 게이트 구조물 및 비트 라인 콘택 플러그(135)는 도 2a 내지 도 2d에서 설명된 핀형 액티브 패턴들(105), 도전 구조물 및 비트 라인 콘택 플러그(135)에서 설명된 것들과 유사하여, 그 상세한 설명을 생략하기로 한다.
(반도체 소자의 제조 방법-제1 실시예 )
도 4a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 4b 내지 도 8b는 도 4a 내지 도 8a의 반도체 소자의 평면도들이고, 도 4c 내지 도 8c는 도 4b 내지 도 8b의 반도체 소자를 I-I'으로 절단한 단면도들이며, 도 4d 내지 도 8d는 도 4b 내지 도 8b의 반도체 소자를 II-II'으로 절단한 단면도들이다.
도 4a 내지 도 4d를 참조하면, 기판(100) 상에 핀형 액티브 패턴들(105)을 형성할 수 있다.
일 측면에 따르면, 기판(100)을 식각하여, 핀형 액티브 패턴들(105)을 한정하는 트렌치(trench, 102)를 형성할 수 있다. 다른 측면에 따르면, 상기 기판(100) 상에 선택적 에피택시얼 성장 공정을 이용하여 z축 방향으로 돌출된 핀형 액티브 패턴들(105)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 핀형 액티브 패턴들(105)은 제1 방향으로 연장하는 라인 형태를 가질 수 있다. 예컨대, 상기 제1 방향은 x축 방향일 수 있다. 또한, 상기 핀형 액티브 패턴들(105)은 상기 제1 방향으로 서로 이격될 수 있다. 상기 핀형 액티브 패턴들(105)은 상기 제1 방향과 수직인 제2 방향으로 서로 이격될 수 있다. 예컨대, 상기 제2 방향은 y축 방향일 수 있다. 상기 핀형 액티브 패턴들(105) 각각은 상기 기판(100)으로부터 제3 방향으로 돌출될 수 있다. 상기 제3 방향은 z축 방향일 수 있다.
본 발명의 일 실시예에 따르면, 상기 핀형 액티브 패턴(105)은, 인접한 다른 핀형 액티브 패턴(105)에 인접한 단부(EG)와, 양 단부들(EG) 사이에 위치하는 중앙부(CT)를 포함할 수 있다.
도 5a 내지 도 5d를 참조하면, 상기 핀형 액티브 패턴들(105)을 한정하는 트렌치(102)에 소자 분리막(110)을 형성할 수 있다. 상기 소자 분리막(110)은 산화물, 질화물 또는 산질화물을 포함할 수 있다.
구체적으로, 상기 소자 분리막(110)은 상기 트렌치(102)를 완전하게 매립한 후, 연마 및 식각 공정에 의해 상기 핀형 액티브 패턴들(105)의 상부면이 노출되도록 상기 트렌치(102)의 하부를 채우도록 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 소자 분리막(110)은 상기 핀형 액티브 패턴들(105) 사이를 절연할 수 있다. 상기 소자 분리막(110)은 상기 제1 방향으로 이격된 핀형 액티브 패턴들(105) 사이를 절연하는 제1 소자 분리 영역(111a)과, 상기 제2 방향으로 이격된 핀형 액티브 패턴들(105) 사이를 절연하는 제2 소자 분리 영역(111b)을 포함할 수 있다.
도 6a 내지 도 6d를 참조하면, 상기 핀형 액티브 패턴들(105) 및 소자 분리막(110) 상에 컨포멀하게(conformally) 절연 박막(120)을 형성할 수 있다. 상기 절연 박막(120)은 산화물을 포함할 수 있다.
일 예로, 상기 절연 박막(120)은 증착(deposition) 공정에 의해 형성될 수 있다. 다른 예로, 상기 핀형 액티브 패턴들(105)이 실리콘을 포함할 때 상기 절연 박막(120)은 열산화(thermal oxidation) 공정에 의해 형성될 수 있다. 이 경우, 상기 절연 박막(120)은 실리콘 산화물을 포함할 수 있다.
도 7a 내지 도 7d를 참조하면, 상기 절연 박막(120) 상에, 상기 핀형 액티브 패턴들(105)을 가로지르는 도전 라인 패턴들(125)을 형성할 수 있다. 일 측면에 따르면, 상기 도전 라인 패턴들(125) 각각은 상기 제2 방향으로 연장할 수 있다.
구체적으로, 상기 절연 박막(120) 상에 도전막을 형성할 수 있다. 일 측면에 따르면, 상기 도전막은 폴리실리콘을 포함할 수 있다. 상기 도전막 상에 마스크 패턴(122)을 형성할 수 있다. 상기 마스크 패턴(122)을 이용하여 상기 도전막을 식각하여 도전 라인 패턴들(125)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 도전 라인 패턴들(125)은, 상기 핀형 액티브 패턴(105)의 단부(EG), 제1 및 제2 소자 분리 영역(111a, 111b)을 가로지르는 제1 도전 라인 패턴(123a)과, 상기 핀형 액티브 패턴들(105)의 중앙부(CT) 및 제2 소자 분리 영역(111b)을 가로지는 제2 도전 라인 패턴(123b)을 포함할 수 있다.
상기 도전 라인 패턴들(125)을 형성한 후, 상기 도전 라인 패턴(125) 및 마스크 패턴(122)의 측벽에 스페이서(124)를 형성할 수 있다.
선택적으로, 상기 도전 라인 패턴들(125)에 의해 노출된 핀형 액티브 패턴들(105)로 불순물을 주입하여, 불순물 영역들(127a, 127b)을 형성할 수 있다. 일 도전 라인 패턴(125) 양측의 불순물 영역들(127a, 127b)은 각각 소스/드레인 영역으로 기능할 수 있다.
이로써, 상기 핀형 액티브 패턴들(105) 상에 도전 구조물을 형성할 수 있다. 상기 도전 구조물은 절연 박막(120) 및 도전 라인 패턴들(125)을 포함할 수 있다. 상기 도전 구조물은 3차원 채널 영역을 갖는 트랜지스터로 기능할 수 있다. 일 측면에 따르면, 상기 절연 박막(120)은 트랜지스터의 게이트 절연막(150)으로, 상기 도전 라인 패턴들(125)은 트랜지스터의 게이트 전극으로 기능할 수 있다. 또한, 상기 불순물 영역들(127a, 127b)은 트랜지스터의 소스/드레인 영역으로 기능할 수 있다.
본 실시예에서, 상기 도전 라인 패턴(125)은 4개로 도시되었으며, 상기 핀형 액티브 패턴(105)의 중앙부(CT)를 가로지는 두 개의 제2 도전 라인 패턴들(123b)은 읽기 동작을 위한 트랜지스터(TR, 도 1a 참조)의 게이트 전극으로 기능할 수 있으며, 상기 핀형 액티브 패턴(105)의 양단부(EG)를 가로지르는 두 개의 제1 도전 라인 패턴들(123a)은 쓰기 동작을 위한 트랜지스터(TW, 도 1a 참조)의 게이트 전극으로 기능할 수 있다.
도 8a 내지 도 8d를 참조하면, 상기 핀형 액티브 패턴들(105)의 불순물 영역들(127a)과 전기적으로 연결되는 비트 라인 콘택 플러그(135)를 형성할 수 있다.
구체적으로, 상기 도전 구조물들 상에, 상기 도전 구조물들 사이를 채우는 층간 절연막(130)을 형성할 수 있다. 상기 층간 절연막(130)을 식각하여 상기 핀형 액티브 패턴들(105) 상부에 형성된 불순물 영역들(127a)을 노출시키는 콘택 홀(contact hole, 도시되지 않음)을 형성할 수 있다. 상기 식각 공정은 상기 핀형 액티브 패턴들(105) 상부에 형성된 불순물 영역들(127a) 및 제2 소자 분리 영역(111b)의 상부를 과식각할 수 있다.
상기 콘택 홀은 상기 핀형 액티브 패턴(105)의 중앙부(CT)에 형성된 두 개의 제2 도전 라인 패턴들(123b) 사이의 불순물 영역들(127a) 및 제2 소자 분리 영역(111b)을 노출시킬 수 있다. 이어서, 상기 콘택 홀을 도전물로 매립하여 비트 라인 콘택 플러그(135)를 형성할 수 있다. 상기 비트 라인 콘택 플러그(135)는 상기 핀형 액티브 패턴(105)의 불순물 영역들(127a)과 전기적으로 연결될 수 있다.
상세하게 도시되지는 않았으나, 상기 비트 라인 콘택 플러그(135) 상에 상기 제1 방향으로 연장하는 비트 라인(BL, 도 2a 내지 도 2d 참조)을 형성할 수 있다.
(반도체 소자의 제조 방법-제2 실시예 )
도 9a 내지 도 13a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 9b 내지 도 13b는 도 9a 내지 도 13a의 반도체 소자의 A부분의 사시도들이고, 도 9c 내지 도 13c는 도 9a 내지 도 13a의 반도체 소자를 I-I'으로 절단한 단면도들이며, 도 9d 내지 도 13d는 도 9a 내지 도 13a의 반도체 소자를 II-II'으로 절단한 단면도들이다.
도 9a 내지 도 9d를 참조하면, 기판(100) 상에, 핀형 액티브 패턴들(105), 절연 박막(120), 도전 라인 패턴들(125), 마스크 패턴들(122) 및 스페이서(124)를 포함하는 도전 구조물을 형성할 수 있다. 상기 핀형 액티브 패턴들(105)은 제3 두께(TK3)로 상기 기판(100)의 상부면으로부터 돌출될 수 있다.
상기 도전 구조물을 형성하는 공정은 도 3a 내지 도 6a, 도 3b 내지 도 6b, 도 3c 내지 도 6c 및 도 3d 내지 도 6d에서 설명된 것과 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
이어서, 상기 도전 라인 패턴들(125)에 의해 노출된 핀형 액티브 패턴들(105)을 부분적으로 식각하여, 상기 제3 두께(TK3)보다 작은 제4 두께(TK4)를 가질 수 있다. 설명의 용이함을 위하여, 상기 도전 라인 패턴들(125) 아래에서 상기 제3 두께(TK3)를 갖는 부분을 핀형 액티브 패턴들(105)의 제1 부분(104a)이라 하고, 상기 도전 라인 패턴들(125)에 의해 노출되고 상기 제4 두께(TK4)를 갖는 부분을 핀형 액티브 패턴들(105)의 제2 부분(104b)이라 한다.
도 10a 내지 도 10d를 참조하면, 상기 핀형 액티브 패턴들(105)의 제2 부분 상에 불순물 패턴들(145a, 145b)을 형성할 수 있다.
일 측면에 따르면, 상기 불순물 패턴들(145a, 145b)은 상기 핀형 액티브 패턴들(105)의 제2 부분(104b)에서 선택적 에피택시얼 성장 공정에 의해 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정을 수행하는 동안 인-시튜(in-situ)로 불순물을 주입하는 공정을 수행할 수 있다. 다른 예로, 상기 선택적 에피택시얼 성장 공정을 수행한 후, 불순물을 주입하는 공정을 수행할 수 있다.
이어서, 상기 불순물 패턴들(145a, 145b) 상에 오믹막(146)을 형성할 수 있다. 상기 오믹막(146)은 금속 실리사이드(metal silicide)를 포함할 수 있다.
도 11a 내지 도 11d를 참조하면, 상기 오믹막(146) 및 도전 구조물이 형성된 기판 상에 제1 층간 절연막(140)을 형성한 후, 상기 마스크 패턴들(122), 도전 라인 패턴들(125) 및 절연 박막(120)을 제거할 수 있다. 이로써, 상기 스페이서들(124) 사이에 핀형 액티브 패턴들(105)을 노출시키는 개구들(OP)을 형성할 수 있다.
도 12a 내지 도 12d를 참조하면, 상기 개구들(OP) 내에 게이트 절연막(150) 및 게이트 라인 패턴들(155)을 순차적으로 형성할 수 있다.
상기 게이트 절연막(150)은 개구들(OP)을 매립하지 않도록 노출된 핀형 액티브 패턴들(105) 및 스페이서(124)들 상에 컨포멀하게 형성될 수 있다. 상기 게이트 절연막(150)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 상기 게이트 절연막(150)이 형성된 개구(OP)를 매립하는 게이트 전극막(도시되지 않음)을 형성할 수 있다. 도시되지 있지는 않지만, 상기 게이트 전극막은 다층 구조를 가질 수 있다. 예컨대, 상기 게이트 전극막은, 일함수를 조절하고 TiN, TaN, TiC, 및/또는 TaC을 포함하는 하부 전극막과, W 및/또는 Al을 포함하는 상부 전극막을 포함할 수 있다.
도 13a 내지 도 13d를 참조하면, 상기 게이트 구조물을 덮는 제2 층간 절연막(130)을 형성한 후, 상기 오믹막(146)이 형성된 불순물 패턴들(145a)과 전기적으로 연결되는 비트 라인 콘택 플러그(135)를 형성할 수 있다.
상세하게 도시되지는 않았으나, 상기 비트 라인 콘택 플러그(135) 상에 상기 제1 방향으로 연장하는 비트 라인(BL, 도 2a 내지 도 2d 참조)을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
105: 핀형 액티브 패턴
110: 소자 분리막
111a: 제1 소자 분리 영역
111b: 제2 소자 분리 영역
20: 절연 박막
123a: 제1 도전 라인 패턴
123b: 제2 도전 라인 패턴
125: 도전 라인 패턴

Claims (10)

  1. 기판;
    상기 기판에 제1 높이의 상부면을 갖는 소자 분리막;
    상기 소자 분리막에 의해 한정되며, 제1 방향으로 연장하고, 상기 제1 높이보다 높은 제2 높이의 상부면을 갖는 핀형 액티브 패턴;
    상기 핀형 액티브 패턴의 단부 및 상기 핀형 액티브 패턴의 단부와 상기 제1 방향으로 인접한 소자 분리막의 일부 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 도전 라인 패턴; 및
    상기 핀형 액티브 패턴과 상기 제1 도전 라인 패턴 사이에 배치되는 절연 박막을 포함하되,
    상기 제1 도전 라인 패턴은 쓰기 전압이 인가되는 게이트 전극으로 사용되고,
    상기 제1 도전 라인 패턴은 상기 핀형 액티브 패턴의 상기 단부와 상기 소자 분리막의 상기 일부 사이에서 단차를 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 핀형 액티브 패턴은 양 단부들 사이의 중앙부를 더 포함하되,
    상기 핀형 액티브 패턴의 중앙부 상에 배치되는 제2 도전 라인 패턴을 더 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제2 도전 라인 패턴은 읽기 동작이 수행되는 게이트 전극으로 사용되는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 및 제2 도전 라인 패턴들에 의해 노출된 핀형 액티브 패턴에 형성된 불순물 영역들; 및
    상기 제2 도전 라인 패턴에 인접한 불순물 영역에 전기적으로 연결되는 비트 라인(bit line)을 더 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 기판 및 상기 비트 라인은 접지 상태이고,
    상기 제1 도전 라인 패턴에 제1 전압이 인가되고,
    상기 제2 도전 라인 패턴에 상기 제1 전압보다 낮은 제2 전압이 인가될 때,
    상기 제1 도전 라인 패턴 하부의 절연 박막이 깨짐(breakdown)으로써, 상기 제1 도전 라인 패턴과 상기 핀형 액티브 패턴의 단부가 안티 퓨즈(anti fuse)되는 반도체 소자.
  6. 제1항에 있어서,
    상기 핀형 액티브 패턴은 다수 개이며, 상기 핀형 액티브 패턴들은 상기 제1 방향으로 서로 이격되고, 상기 제1 방향과 수직인 제2 방향으로 서로 이격되는 반도체 소자.
  7. 제6항에 있어서,
    상기 소자 분리막은, 상기 제1 방향으로 인접한 핀형 액티브 패턴들 사이를 절연하는 제1 소자 분리 영역과, 상기 제2 방향으로 인접한 핀형 액티브 패턴들 사이를 절연하는 제2 소자 분리 영역을 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 도전 라인 패턴은 상기 핀형 액티브 패턴의 단부 및 상기 제1 소자 분리 영역을 가로지르며,
    상기 핀형 액티브 패턴의 양 단부들 사이의 중앙부 및 상기 제2 소자 분리 영역을 가로지르는 제2 도전 라인 패턴을 더 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 핀형 액티브 패턴은 상기 기판으로부터 제1 두께로 돌출된 제1 부분과, 상기 기판으로부터 상기 제1 두께보다 작은 제2 두께로 돌출된 제2 부분을 포함하며,
    상기 핀형 액티브 패턴의 제1 부분 상에 상기 제1 도전 라인 패턴이 배치되고,
    상기 핀형 액티브 패턴의 제2 부분에 배치되는 불순물 패턴을 더 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 절연 박막은 상기 제1 도전 라인 패턴의 하부면 및 측면들을 감싸는 반도체 소자.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165936B2 (en) 2014-01-14 2015-10-20 Broadcom Corporation Dummy end-gate based anti-fuse device for finFET technologies
KR20150087540A (ko) * 2014-01-22 2015-07-30 에스케이하이닉스 주식회사 안티 퓨즈 어레이 구조
US20150372107A1 (en) * 2014-06-18 2015-12-24 Stmicroelectronics, Inc. Semiconductor devices having fins, and methods of forming semiconductor devices having fins
KR102352153B1 (ko) 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
US9768276B2 (en) * 2015-04-23 2017-09-19 International Business Machines Corporation Method and structure of forming FinFET electrical fuse structure
US10014066B2 (en) * 2015-11-30 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-fuse cell structure including reading and programming devices with different gate dielectric thickness
KR102633049B1 (ko) * 2016-01-08 2024-02-06 삼성전자주식회사 반도체 소자
US9735165B1 (en) 2016-07-21 2017-08-15 International Business Machines Corporation Vertically stacked FinFET fuse
US9837407B1 (en) * 2016-09-06 2017-12-05 International Business Machines Corporation Semiconductor device with increased source/drain area
US9917053B1 (en) * 2016-09-08 2018-03-13 Kabushiki Kaisha Toshiba Semiconductor device
KR102330087B1 (ko) * 2017-04-03 2021-11-22 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9953990B1 (en) * 2017-08-01 2018-04-24 Synopsys, Inc. One-time programmable memory using rupturing of gate insulation
US10607999B2 (en) * 2017-11-03 2020-03-31 Varian Semiconductor Equipment Associates, Inc. Techniques and structure for forming dynamic random access device
US10622306B2 (en) * 2018-03-26 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure in semiconductor devices
KR102606814B1 (ko) * 2018-12-28 2023-11-29 에스케이하이닉스 주식회사 안티 퓨즈를 구비한 반도체장치 및 그 제조 방법
US11600626B2 (en) 2019-12-13 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including anti-fuse cell
CN111381640B (zh) * 2020-03-16 2021-06-18 黄河水利职业技术学院 一种计算机主机箱用多功能理线器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110195555A1 (en) * 2010-02-09 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for FinFET Doping

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5698902A (en) 1994-12-19 1997-12-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device having finely configured gate electrodes
US6130469A (en) 1998-04-24 2000-10-10 International Business Machines Corporation Electrically alterable antifuse using FET
US7087499B2 (en) 2002-12-20 2006-08-08 International Business Machines Corporation Integrated antifuse structure for FINFET and CMOS devices
US7456426B2 (en) 2004-10-08 2008-11-25 International Business Machines Corporation Fin-type antifuse
KR100645053B1 (ko) 2004-12-28 2006-11-10 삼성전자주식회사 증가된 활성영역 폭을 가지는 반도체 소자 및 그 제조 방법
US20070029576A1 (en) 2005-08-03 2007-02-08 International Business Machines Corporation Programmable semiconductor device containing a vertically notched fusible link region and methods of making and using same
US7723786B2 (en) 2007-04-11 2010-05-25 Ronald Kakoschke Apparatus of memory array using FinFETs
JP5537020B2 (ja) 2008-01-18 2014-07-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US8305790B2 (en) 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
US8030736B2 (en) 2009-08-10 2011-10-04 International Business Machines Corporation Fin anti-fuse with reduced programming voltage
US8324668B2 (en) 2009-12-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for isolating devices in integrated circuits
US8929122B2 (en) 2010-08-20 2015-01-06 Shine C. Chung Circuit and system of using a junction diode as program selector for resistive devices
US9431497B2 (en) * 2013-05-21 2016-08-30 Globalfoundries Singapore Pte. Ltd. Transistor devices having an anti-fuse configuration and methods of forming the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110195555A1 (en) * 2010-02-09 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for FinFET Doping

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