KR102606814B1 - 안티 퓨즈를 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 점유 면적을 감소시킬 수 있는 안티 퓨즈, 그를 구비하는 반도체 장치 및 그 제조방법에 관한 것으로, 본 기술에 따른 반도체장치는 기판; 상기 기판에 형성된 트렌치; 상기 트렌치에 의해 상기 기판에 정의된 활성영역; 상기 트렌치에 형성되며, 상기 활성영역의 에지와 접촉하는 파열부를 포함하는 트렌치 베이스 절연물질; 상기 파열부와 접촉하도록 상기 트렌치 베이스 절연물질 상에 형성된 도전성 플러그; 및 상기 활성영역 상에 형성된 게이트절연층 및 상기 게이트절연층 상의 게이트전극을 포함하는 게이트구조물을 포함할 수 있다.

Description

안티 퓨즈를 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH ANTI―FUSE ELEMENT AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 안티 퓨즈를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체 집적 회로 장치에서, 특정한 정보의 저장이나 리페어(repair) 기능을 수행하기 위해 전기적으로 프로그램이 가능한 퓨즈(electrical programmable Fuse, 이하 'e-fuse'라고 약칭)가 사용되고 있다. e-fuse는 게이트절연층 파열형 퓨즈소자(gate dielectric rupture fuse element)를 포함할 수 있다. 게이트절연층 파열형 퓨즈 소자는 안티 퓨즈(anti-fuse element)라고 지칭될 수 있다.
최근에, ARE(Array Rupture E fuse) 회로가 주로 사용되고 있다. ARE는 안티 퓨즈를 어레이 형태로 배열할 수 있다. 안티 퓨즈는 선택 트랜지스터(Select transistor) 및 프로그램 트랜지스터(Program transistor)를 포함할 수 있다. 안티 퓨즈의 프로그램 동작은 프로그램 트랜지스터의 게이트절연층을 파열(rupture)시키므로써 달성될 수 있다.
본 발명의 실시예들은 점유 면적을 감소시킬 수 있는 안티 퓨즈, 그를 구비하는 반도체 장치 및 그 제조방법을 제공할 수 있다.
본 발명의 실시예에 따른 반도체장치는 기판; 상기 기판에 형성된 트렌치; 상기 트렌치에 의해 상기 기판에 정의된 활성영역; 상기 트렌치에 형성되며, 상기 활성영역의 에지와 접촉하는 파열부를 포함하는 트렌치 베이스 절연물질; 상기 파열부와 접촉하도록 상기 트렌치 베이스 절연물질 상에 형성된 도전성 플러그; 및 상기 활성영역 상에 형성된 게이트절연층 및 상기 게이트절연층 상의 게이트전극을 포함하는 게이트구조물을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판에 활성영역을 정의하기 위한 트렌치를 형성하는 단계; 상기 트렌치에 절연물질을 채우는 단계; 상기 활성영역 상에 게이트절연층 및 게이트전극의 순서로 적층된 게이트구조물을 형성하는 단계; 상기 게이트구조물의 양측벽에 스페이서를 형성하는 단계; 상기 활성영역의 에지에 접촉되는 파열부를 형성하기 위해, 상기 스페이서의 측벽에 자기-정렬되도록 상기 절연물질의 일부를 식각하는 단계; 및 상기 파열부에 접촉되는 도전성 플러그를 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 파열부가 소자분리층 내에 위치하도록 하여 1개의 셀렉트트랜지스터로 구성하므로써 안티 퓨즈의 점유 면적을 감소시킬 수 있다.
본 기술은 콘택플러그를 통해 트렌치 베이스 절연물질의 파열부를 파열시키므로, 안티 퓨즈를 안정적으로 동작시킬 수 있다.
도 1은 일 실시예에 따른 반도체장치를 설명하기 위한 단면도이다.
도 2는 도 1의 A-A' 방향에 따른 평면도이다.
도 3은 다른 실시예에 따른 반도체장치를 설명하기 위한 단면도이다.
도 4는 도 3의 B-B' 방향에 따른 평면도이다.
도 5는 비교예에 따른 2T 베이스 안티 퓨즈 어레이를 설명하기 위한 도면이다.
도 6은 다른 실시예에 따른 안티 퓨즈를 도시한 도면이다.
도 7은 다른 실시예에 따른 안티 퓨즈를 도시한 도면이다.
도 8a 내지 도 8h는 일 실시예에 따른 반도체장치를 제조하는 방법의 일 예를 설명하기 위한 평면도이다.
도 9a 내지 도 9h는 도 8a 내지 도 8h의 C-C'선에 따른 단면도이다.
도 10a 내지 도 10e는 일 실시예에 따른 반도체장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다.
도 11a 내지 도 11d는 일 실시예에 따른 반도체장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
게이트절연층의 파열(또는 파괴)은 안티 퓨즈에서 이용되는 주류 기술로서, 선택 트랜지스터를 이용하여 프로그램 트랜지스터에 액세스하며, 프로그램 트랜지스터의 게이트절연층은 프로그램되기 위해 선택될 때 파열될 수 있다.
이와 같은 일반적인 안티 퓨즈는 2개의 트랜지스터(2T)를 필요로 한다.
이하 실시예들에 따르면, 1T 안티 퓨즈는 하나의 셀렉트트랜지스터, 트렌치 베이스 절연물질 및 도전성 플러그를 포함할 수 있다. 도전성 플러그를 통해 인가된 전압에 의해 트렌치 베이스 절연물질의 일부가 파열될 수 있다. 트렌치 베이스 절연물질은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
따라서, 본 실시예들에 따른 안티 퓨즈는 프로그래밍 메커니즘으로서 트렌치 베이스 절연물질의 파열을 이용하고, 파열을 위한 프로그램 트랜지스터를 필요로 하지 않는다. 본 실시예들에 따른 안티 퓨즈는 파열을 위해 도전성 플러그를 이용할 수 있다.
본 실시예들에 따른 안티 퓨즈는 표준 CMOS 프로세스들을 이용하여 제조될 수 있고, 도전성 플러그를 트렌치 베이스 절연물질에 랜딩시키는 것을 제외하고는, 트랜지스터 제조를 위한 프로세스와 거의 동일할 수 있다. 게이트절연층 대신에 파열을 위해 트렌치 베이스 절연물질을 이용하는 것은 안티 퓨즈의 집적도를 개선시킬 수 있다.
도 1은 일 실시예에 따른 반도체장치를 설명하기 위한 단면도이고, 도 2는 도 1의 A-A' 방향에 따른 평면도이다. 도 3은 다른 실시예에 따른 반도체장치를 설명하기 위한 단면도이고, 도 4는 도 3의 B-B' 방향에 따른 평면도이다. 도 1 및 도 2의 반도체장치(100)는 안티 퓨즈(1100)를 포함할 수 있고, 도 3 및 도 4의 반도체장치(200)는 안티 퓨즈 어레이(1200)를 포함할 수 있다. 안티 퓨즈 어레이(1200)는 도 1 및 도 2에 도시된 안티 퓨즈(1100)가 2개인 경우일 수 있으며, 안티 퓨즈 어레이(1200)의 각 안티 퓨즈는 동일한 구성일 수 있다.
도 1 및 도 2의 반도체장치(100)는 안티 퓨즈(1100)를 포함할 수 있다. 반도체장치(100)는 기판(101), 기판(101) 상에 형성된 게이트구조물(110), 기판(101) 내에 형성되며 파열(rupture)되는 절연물질을 포함하는 파열 구조물(120)을 포함할 수 있다. 파열 구조물(120)은 기판(101) 내에 형성된 트렌치(121), 트렌치(121)를 채우는 트렌치 베이스 절연물질(122), 트렌치 베이스 절연물질(122) 상에 형성된 제1콘택플러그(123) 및 제1콘택플러그(123) 상에 형성된 제1금속배선(124)을 포함할 수 있다. 다른 실시예에서, 제1금속배선(124)은 생략될 수도 있고, 이에 따라 제1콘택플러그(123)는 단독으로 형성될 수 있다.
트렌치 베이스 절연물질(122)은 갭필부(GP) 및 파열부(RP)를 포함할 수 있다. 갭필부(GP)는 트렌치(121)의 하부(Lower portion)를 채울 수 있고, 파열부(RP)는 트렌치(121)의 상부 측벽(Upper sidewall)을 커버링할 수 있다. 파열부(RP)의 높이는 갭필부(GP)보다 낮을 수 있다. 파열부(RP)의 폭은 갭필부(GP)보다 작을 수 있다. 파열부(RP)는 트렌치 베이스 절연물질(122)의 에지(122E, 이하 절연물질 에지라고 약칭함)에 정의될 수 있다.
트렌치 베이스 절연물질(122)은 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 트렌치 베이스 절연물질(122)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 트렌치 베이스 절연물질(122)은 고밀도플라즈마(HDP) 산화물을 포함할 수 있다. 트렌치 베이스 절연물질(122)은 STI(Shallow Trench Isolation) 공정에 의해 형성된 소자분리층일 수 있다. 따라서, STI 공정에 의해 형성된 소자분리층의 일부가 파열부(RP)로 정의될 수 있다.
제1콘택플러그(123) 및 제1금속배선(124)은 도전물질을 포함할 수 있다. 제1콘택플러그(123)는 도전성 플러그로서, 파열을 위한 프로그램전압이 인가될 수 있다. 제1콘택플러그(123) 및 제1금속배선(124)은 동일 물질이거나, 서로 다른 물질일 수 있다. 제1콘택플러그(123)는 폴리실리콘, 도프드 폴리실리콘, 금속, 금속질화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제1금속배선(124)은 금속, 금속질화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제1콘택플러그(123)의 저부는 트렌치 베이스 절연물질(122)의 내부로 확장될 수 있다. 제1콘택플러그(123)의 저부는 파열부(RP)에 직접 접촉할 수 있다. 제1콘택플러그(123)는 트렌치(121)보다 작은 폭을 갖고 트렌치 베이스 절연물질(122) 상에 형성될 수 있다.
기판(101)에 트렌치(121)에 의해 활성영역(102)이 정의될 수 있다. 활성영역(102)은 섬 형상(island shape)일 수 있다.
게이트구조물(110)은 기판(101)의 활성영역(102) 상에 형성된 게이트절연층(111) 및 게이트절연층(111) 상의 게이트전극(112)을 포함할 수 있다. 게이트절연층(111)은 실리콘산화물을 포함할 수 있다. 다른 실시예에서, 게이트절연층(111)은 고유전물질을 포함하거나, 실리콘산화물과 고유전물질의 스택을 포함할 수 있다. 게이트전극(112)은 폴리실리콘, 도프드 폴리실리콘, 금속, 금속질화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트전극(112)은 도프드 폴리실리콘, 티타늄질화물(TiN) 및 텅스텐(W)의 순서로 적층될 수 있다.
반도체장치(100)는 게이트구조물(110)의 양측벽에 형성된 스페이서(130)를 더 포함할 수 있다. 스페이서(130)는 절연물질을 포함할 수 있다. 스페이서(130)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 스페이서(130)는 제1콘택플러그(123)와 게이트구조물(110) 사이에 위치할 수 있다. 스페이서(130)의 일측은 제1콘택플러그(123)에 직접 접촉할 수 있고, 스페이서(130)의 타측은 게이트전극(112) 및 게이트절연층(111)에 직접 접촉할 수 있다.
다른 실시예에서, 스페이서(130)의 일측은 라운딩 프로파일(Rounding profile)을 가질 수 있고, 스페이서(130)의 타측은 버티컬 프로파일(Vertical profile)을 가질 수 있다. 이에 따라, 스페이서(130)의 일측은 제1콘택플러그(123)와 부분적으로 접촉될 수도 있다.
스페이서(130)의 저면은 트렌치 베이스 절연물질(122)의 파열부(RP)에 접촉될 수 있다. 스페이서(130)의 저면 일부는 트렌치 베이스 절연물질(122)의 파열부(RP)와 풀리-오버랩(Fully overlap)될 수 있다. 스페이서(130)의 저면 일부는 활성영역(101)의 에지에 접촉될 수 있다. 스페이서(130)의 폭은 제1콘택플러그(123)와 같거나, 제1콘택플러그(123)보다 작을 수 있다. 스페이서(130)의 높이는 게이트구조물(110)과 동일할 수 있다.
제1콘택플러그(123)는 스페이서(130)의 측벽에 자기-정렬되어 형성될 수 있다. 이에 따라, 제1콘택플러그(123)와 게이트구조물(110) 사이의 간격을 일정하게 유지할 수 있다.
아울러, 스페이서(130)에 자기-정렬되도록 제1콘택플러그(123)를 형성하므로써, 제1콘택플러그(123)와 활성영역(102) 사이의 간격을 일정하게 유지할 수 있다. 이로써, 안티 퓨즈(1100)의 안정적인 동작을 가능케 할 수 있다.
반도체장치(100)는 제2콘택플러그(141)를 더 포함할 수 있다. 제2콘택플러그(141) 상에 제2금속배선(142)이 형성될 수 있다. 제2콘택플러그(141) 및 제2금속배선(142)은 도전물질을 포함할 수 있다. 제2콘택플러그(141) 및 제2금속배선(142)은 동일 물질이거나, 서로 다른 물질일 수 있다. 제2콘택플러그(141)는 폴리실리콘, 도프드 폴리실리콘, 금속, 금속질화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제2금속배선(142)은 금속, 금속질화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제2콘택플러그(141)의 저부는 활성영역(102)의 내부로 확장될 수 있다. 제2콘택플러그(141)의 저부는 파열부(RP)로부터 이격되어 위치할 수 있다. 제2콘택플러그(141)는 스페이서(130)와 접촉할 수 있다.
반도체장치(100)는 기판(101)의 활성영역(102) 내에 형성된 제1불순물영역(103)과 제2불순물영역(104)을 더 포함할 수 있다. 제1불순물영역(103)은 트렌치 베이스 절연물질(120)의 파열부(RP)와 직접 접촉할 수 있다. 제2불순물영역(104)은 제2콘택플러그(141)와 접촉할 수 있다. 제1불순물영역(103)과 제2불순물영역(104)은 동일 도전형의 불순물을 포함할 수 있다. 제1불순물영역(103)과 제2불순물영역(104)은 포스포러스, 아세닉 등의 N형 불순물을 포함할 수 있다. 제1불순물영역(103)과 제2불순물영역(104)은 보론, 인듐 등의 P형 불순물을 포함할 수 있다. 제1불순물영역(103)과 제2불순물영역(104)은 서로 다른 깊이 및/또는 서로 다른 폭을 가질 수 있다. 이에 따라, 제1불순물영역(103)과 제2불순물영역(104)은 비대칭 형상일 수 있다. 예컨대, 제1불순물영역(103)의 폭은 제2불순물영역(104)보다 작은 폭을 가질 수 있다. 제1불순물영역(103)은 제2불순물영역(104)보다 얕은 깊이를 가질 수 있다. 제1불순물영역(103)과 제2불순물영역(104)은 소스/드레인영역이라고 지칭될 수 있다. 제2불순물영역(104)은 얕은 불순물영역(Shallow impurity region, 104E)과 깊은 불순물영역(Deep impurity region, 104D)을 포함할 수 있다. 얕은 불순물영역(104E)은 제1불순물영역(103)과 동일한 깊이를 가질 수 있다. 얕은 불순물영역(104E)과 제1불순물영역(103)은 LDD(Lightly Doped Drain) 또는 SDE(Source/Drain Extension)이라고 지칭될 수 있다.
제1불순물영역(103)은 제1깊이(D1)를 가질 수 있다. 제2불순물영역(104)의 얕은 영역(104E)은 제1불순물영역(103)과 동일하게 제1깊이(D1)를 가질 수 있다. 파열부(RP)는 제2깊이(D2)를 가질 수 있고, 제2깊이(D2)는 제1불순물영역(103)보다 깊을 수 있다(D2 > D1). 제2불순물영역(104)의 깊은 영역(104D)은 제1불순물영역(103)보다 깊을 수 있다(D3>D1). 다른 실시예에서, 제1불순물영역(103)과 파열부(RP)는 동일한 깊이일 수 있다.
파열부(RP)의 폭(도면부호 'W1' 참조)과 제1불순물영역(103)의 폭(도면부호 'W2' 참조)은 동일 폭(W1=W2)을 가질 수 있다. 게이트절연층(111)과 파열부(RP)는 서로 다른 두께를 가질 수 있다. 예컨대, 게이트절연층(111)의 두께는 파열부(RP)의 폭보다 두꺼울 수 있다(H > W1). 파열부(RP)를 얇게 형성함으로써 파열이 용이하도록 하고, 게이트절연층(111)은 두껍게 형성하여 트랜지스터 특성 열화를 방지할 수 있다. 일예로, 파열부(RP)의 폭(W1)은 10∼30Å일 수 있고, 게이트절연층(111)은 40∼60Å의 두께를 가질 수 있다.
제1불순물영역(103)은 활성영역(102)의 에지(102E, 이하, 활성영역 에지라고 약칭함)에 형성될 수 있다. 활성영역 에지(102E)는 파열부(RP) 및 스페이서(130)에 직접 접촉할 수 있다. 스페이서(130)는 활성영역 에지(102E)보다 더 큰 폭을 가질 수 있다.
제1불순물영역(103), 제2불순물영역(104) 및 게이트구조물(110)은 트랜지스터(Tr)를 구성할 수 있다. 트랜지스터(Tr)는 셀렉트트랜지스터(Select transistor)라고 지칭될 수 있다.
제1불순물영역(103)은 N형 불순물(예, 아세닉)을 포함할 수 있고, 제2불순물영역(104)은 N형 불순물(예, 아세닉)을 포함할 수 있다. 제1콘택플러그(123)은 N형 불순물(예, 아세닉)이 도핑된 폴리실리콘을 포함할 수 있다. 게이트전극(112)은 포스포러스가 도핑된 폴리실리콘을 포함할 수 있다. 채널영역(105) 및 기판(101)은 보론이 도핑되어 있을 수 있다.
파열부(RP) 및 제1콘택플러그(123)는 프로그램 트랜지스터의 역할을 수행할 수 있다. 예를 들어, 제1콘택플러그(123)는 파열부(RP)를 파열시키기 위한 프로그램게이트로 구동될 수 있고, 게이트구조물(110)은 셀렉트게이트로 구동될 수 있다.
도 3 및 도 4와 같은 안티 퓨즈 어레이의 동작을 설명하면 아래와 같다.
제1금속배선(124)을 통해 제1콘택플러그(123)로 제1전압(프로그램 전압)이 인가되면 파열부(RP)가 파열(도면부호 122R 참조)되어 프로그래밍 동작을 수행할 수 있다. 이후, 게이트구조물(110)의 게이트전극(112)에 제2전압이 인가되면, 제1불순물영역(103)과 제2불순물영역(104) 사이에 채널영역(105)이 형성된다. 채널영역(105)을 통해 전류 패스(도면부호 'I' 참조)가 생성되고, 생성된 전류패스(I)가 제2콘택플러그(141)로 전달된다. 이때, 선택되지 않은 다른 게이트구조물(110B)에는 제3전압이 인가되도록 한다. 제1전압은 제2전압 및 제3전압보다 높을 수 있고, 제2전압은 제3전압보다 높을 수 있다. 제3전압은 0V일 수 있고, 제1전압은 4.5V 이상일 수 있다.
상술한 바에 따르면, 일 실시예의 반도체장치(100)는 1T 베이스 안티 퓨즈 구조일 수 있다. 1T는 하나의 트랜지스터(Tr)를 지칭하는 것으로서, 1T 베이스 안티 퓨즈는 2T 베이스 안티 퓨즈와 차별화될 수 있다.
도 5는 비교예에 따른 2T 베이스 안티 퓨즈 어레이를 설명하기 위한 도면이다.
도 5를 참조하면, 비교예에 따른 2T 베이스 안티 퓨즈 어레이(300)는 프로그램트랜지스터(PTr1, PTr2)와 셀렉트트랜지스터(STr1, STr2)로 이루어질 수 있다.
예컨대, 어느 하나의 안티 퓨즈는 프로그램트랜지스터(PTr1)와 셀렉트트랜지스터(STr1)의 2개의 트랜지스터로 구성될 수 있다. 프로그램 트랜지스터(PTr1)의 게이트절연층은 브레이크다운(breakdown) 또는 파열(rupture)이 용이하도록 얇게 형성되어야 하고, 셀렉트 트랜지스터(STr1)의 게이트 절연층은 신뢰성을 위해 설정된 두께 이상으로 형성되어야 한다. 따라서, 프로그램 트랜지스터(PTr1)와 셀렉트 트랜지스터(STr1) 사이의 공간을 필요로 하게 된다. 결국, 프로그램 트랜지스터(PTr1)에 의해 안티 퓨즈 어레이(300)의 점유 면적(300R)이 증가될 수 밖에 없다.
이에 반해, 본 실시예의 안티퓨즈(1100)는 하나의 셀렉트트랜지스터(Tr)만으로 구성되므로, 안티 퓨즈(1100)의 점유 면적을 감소시킬 수 있다. 제1콘택플러그(123)는 2T 베이스 안티퓨즈의 프로그램트랜지스터(PTr1)보다 크기가 작으므로, 안티 퓨즈(1100)의 점유 면적을 더욱 감소시킬 수 있다. 제1콘택플러그(123)가 트렌치 베이스 절연물질(122) 상에 위치하므로, 제1콘택플러그(123)가 형성될 공간을 할당할 필요가 없다. 안티퓨즈어레이에 있어서도, 본 실시예의 안티퓨즈어레이(1200)의 점유면적(도면부호 200R 참조)은 비교예의 안티퓨즈어레이(300)의 점유면적(도면부호 300R 참조)보다 작을 수 있다.
또한, 파열부(RP)와 게이트절연층(111)을 각각 서로 다른 공정에 의해 형성할 수 있으므로, 파열부(RP)는 얇게 형성하여 브레이크다운이 용이하고, 게이트절연층(111)은 두껍게 형성하여 셀렉트 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, STI 공정에 의해 형성된 소자분리층을 이용하여 파열부(RP)를 형성하므로, 즉, 별도의 프로그램트랜지스터 제조 공정이 필요하지 않으므로, 공정이 단순해질 수 있다.
제1콘택플러그(123)가 랜딩될 활성영역을 생략할 수 있으므로, 활성영역(102)의 크기를 감소시킬 수 있다.
도 6은 다른 실시예에 따른 안티 퓨즈를 도시한 도면이다.
도 6을 참조하면, 반도체장치(400)는 안티 퓨즈(1300)를 포함할 수 있고, 안티 퓨즈(1300)는 파열구조물(120) 및 게이트구조물(110)을 포함할 수 있다. 파열구조물(120)의 트렌치 베이스 절연물질(122')을 제외한 나머지 구성요소들은 도 1 내지 도 4를 참조하기로 한다.
도 6을 참조하면, 트렌치 베이스 절연물질(122')은 트렌치(121)를 채우는 갭필부(GP') 및 갭필부(GP') 상의 파열부(RP')를 포함할 수 있다. 파열부(RP')는 트렌치(121)의 상부 측벽을 커버링할 수 있다. 파열부(RP')는 갭필부(GP')로부터 불연속될 수 있다. 즉, 갭필부(GP')와 파열부(RP') 사이에 계면이 존재할 수 있다. 갭필부(GP')와 파열부(RP')는 서로 다른 공정에 의해 각각 형성될 수 있다. 갭필부(GP')와 파열부(RP')는 서로 다른 물질이거나 동일 물질일 수 있다. 파열부(RP')는 제1불순물영역(103) 및 제1콘택플러그(123)에 접촉될 수 있다. 트렌치 베이스 절연물질(122')은 비-파열부(NRP)를 더 포함할 수 있고, 비-파열부(NRP)는 제1콘택플러그(123)의 타측에 접촉될 수 있다. 비-파열부(NRP) 및 파열부(RP')는 동일 물질일 수 있다.
도 7은 다른 실시예에 따른 안티 퓨즈를 도시한 도면이다.
도 7을 참조하면, 반도체장치(500)는 안티 퓨즈(1400)를 포함할 수 있고, 안티 퓨즈(1400)는 파열구조물(120) 및 게이트구조물(110)을 포함할 수 있다. 파열구조물(120)의 트렌치 베이스 절연물질(122")을 제외한 나머지 구성요소들은 도 1 내지 도 4를 참조하기로 한다.
도 7을 참조하면, 트렌치 베이스 절연물질(122")은 트렌치(121)의 표면 상에 형성된 라이너부(RPL) 및 라이너부(RPL) 상에 트렌치(121)를 채우는 갭필부(GP")를 포함할 수 있다. 라이너부(RPL)는 트렌치(121)의 저면 및 양측벽들을 커버링할 수 있다. 갭필부(GP")와 라이너부(RPL)는 서로 다른 물질이거나 동일 물질일 수 있다. 라이너부(RPL)의 일부는 파열부(RP")로 정의될 수 있다. 파열부(RP")는 라이너부(RPL) 중에서 제1불순물영역(103)과 접촉하는 부분일 수 있다. 파열부(RP")는 게이트절연층(111)보다 얇을 수 있고, 제1불순물영역(103)과 동일한 폭(W1=W2)을 가질 수 있다. 파열부(RP")는 제1불순물영역(103)보다 깊을 수 있다(D2 > D1). 다른 실시예에서, 파열부(RP")와 제1불순물영역(103)은 동일 깊이일 수 있다.
도 8a 내지 도 8h는 일 실시예에 따른 반도체장치를 제조하는 방법의 일 예를 설명하기 위한 평면도이다. 도 9a 내지 도 9h는 도 8a 내지 도 8h의 C-C'선에 따른 단면도이다. 도 8a 내지 도 9h는 도 1의 반도체장치를 제조하는 방법의 일예이다.
도 8a 및 도 9a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. 예컨대, 기판(11)의 일부를 식각하여 트렌치(13)를 형성한 후, 트렌치(13) 내에 절연물질을 채워 소자분리층(12)을 형성할 수 있다. 소자분리층(12)에 의해 기판(11)에 활성영역(14)이 정의될 수 있다. 활성영역(14)은 소자분리층(12)에 접촉하는 활성영역 에지(14E)를 포함할 수 있다. 소자분리층(12)은 활성영역 에지(14E)에 접촉하는 절연물질 에지(12E)를 포함할 수 있다.
도 8b 및 도 9b에 도시된 바와 같이, 기판(11)의 다른 표면 상에 게이트구조물(11G)이 형성될 수 있다. 게이트구조물(11G)은 게이트절연층(15) 및 게이트전극(16)의 순서로 적층될 수 있다. 기판(11)의 다른 표면은 활성영역(14)의 표면을 지칭할 수 있고, 게이트구조물(11G)은 활성영역 에지(14E) 및 소자분리층(12)에 비-오버랩될 수 있다.
도 8c 및 도 9c에 도시된 바와 같이, 게이트구조물(11G)을 배리어로 이용한 불순물 도핑 공정이 수행될 수 있다. 이러한 불순물 도핑 공정에 의해 제1불순물영역(17) 및 얕은 불순물영역(18E)이 형성될 수 있다. 제1불순물영역(17) 및 얕은 불순물영역(18E)은 동일 도전형의 불순물을 포함할 수 있다. 제1불순물영역(17) 및 얕은 불순물영역(18E)은 동일 깊이를 가질 수 있다. 제1불순물영역(17) 및 얕은 불순물영역(18E)은 서로 다른 폭을 갖는 비대칭 형상일 수 있다. 제1불순물영역(17)은 활성영역 에지(14E)에 형성될 수 있다. 제1불순물영역(17)은 절연물질 에지(12E)에 접촉할 수 있다.
도 8d 및 도 9d에 도시된 바와 같이, 게이트구조물(11G)의 양측벽에 스페이서(19)를 형성할 수 있다. 스페이서(19)를 형성하기 위해, 게이트구조물(11G) 상에 스페이서물질을 증착한 후 에치백 공정을 수행할 수 있다. 스페이서(19)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 스페이서(19)의 저면은 활성영역 에지(14E) 및 절연물질 에지(12E)에 접촉할 수 있다.
도 8e 및 도 9e에 도시된 바와 같이, 게이트구조물(11G) 및 스페이서(19)를 배리어로 이용한 불순물 도핑 공정이 수행될 수 있다. 이러한 불순물 도핑 공정에 의해 깊은 불순물영역(18D)이 형성될 수 있다. 깊은 불순물영역(18D)은 얕은 불순물영역(18E)과 동일 도전형의 불순물을 포함할 수 있다. 깊은 불순물영역(18D)은 제1불순물영역(17) 및 얕은 불순물영역(18E)보다 깊을 수 있다. 깊은 불순물영역(18D)은 절연물질 에지(12E) 및 활성영역 에지(14E)로부터 이격되어 형성될 수 있다.
깊은 불순물영역(18D)과 얕은 불순물영역(18E)은 제2불순물영역(18)을 구성할 수 있다. 제1불순물영역(17)과 제2불순물영역(18)은 서로 다른 폭을 갖는 비대칭 형상일 수 있다. 제1불순물영역(17)과 제2불순물영역(18)은 서로 다른 깊이를 갖는 비대칭 형상일 수 있다.
도 8f 및 도 9f에 도시된 바와 같이, 스페이서(19) 및 게이트구조물(11G) 상에 층간절연층(20)을 형성할 수 있다. 층간절연층(20)은 실리콘산화물을 포함할 수 있다.
다음으로, 층간절연층(20) 상에 콘택마스크층(도시 생략)이 형성될 수 있다. 콘택마스크층을 식각장벽으로 하여 층간절연층(20)을 식각할 수 있다. 이에 따라, 콘택홀(21, 22)이 형성될 수 있다. 콘택홀(21, 22)의 하향 확장을 위해, 콘택홀(21, 22) 아래의 소자분리층(12) 및 제2불순물영역(18)이 일부 식각될 수 있다.
콘택홀(21, 22)은 제1콘택홀(21)과 제2콘택홀(22)을 포함할 수 있다. 제1콘택홀(21)은 소자분리층(12)의 표면에 랜딩될 수 있고, 제2콘택홀(22)은 제2불순물영역(18)의 표면에 랜딩될 수 있다. 제1 및 제2콘택홀(21, 22)은 스페이서(19)에 자기-정렬되도록 형성할 수 있다. 제1콘택홀(21)의 저부는 기판(11)의 표면보다 아래에 위치하도록 리세스될 수 있다. 이에 따라, 제1콘택홀(21)의 저부는 소자분리층(12) 내부로 확장되는 형상일 수 있다. 제1콘택홀(21)은 소자분리층(12)을 관통하지 않을 수 있다. 제2콘택홀(22)의 저부는 기판(11)의 표면보다 아래에 위치할 수 있다. 제2콘택홀(22)의 저부는 제2불순물영역(18) 내부로 확장되는 형상일 수 있다. 제2콘택홀(22)은 제2불순물영역(18)을 관통하지 않을 수 있다. 이와 같이, 제1콘택홀(21) 형성시 소자분리층(12)의 표면이 리세스(R1)될 수 있고, 제2콘택홀(22) 형성시 제2불순물영역(18)의 표면이 리세스(R2)될 수 있다. 제1콘택홀(21)의 저부는 제2콘택홀(22)의 저부보다 깊은 레벨에 위치할 수 있다. 다른 실시예에서, 제1콘택홀(21)의 저부는 제2콘택홀(22)의 저부와 동일 레벨에 위치할 수 있다.
제1콘택홀(21)에 의해 트렌치 베이스 절연물질(12A)이 형성될 수 있고, 트렌치 베이스 절연물질(12A)은 갭필부(GP) 및 파열부(RP)를 포함할 수 있다. 파열부(RP)는 절연물질 에지(12E)에 위치할 수 있다. 파열부(RP)는 활성영역 에지(14E)에 접촉할 수 있다. 파열부(RP)는 제1불순물영역(17)에 접촉할 수 있다. 파열부(RP)와 제1불순물영역(17)은 동일 폭 및/또는 동일 깊이를 가질 수 있다. 파열부(RP)와 제1불순물영역(17)은 서로 다른 폭 및/또는 서로 다른 깊이를 가질 수 있다. 트렌치 베이스 절연물질(12A)은 소자분리층의 역할을 수행할 수 있다.
도 8g 및 도 9g에 도시된 바와 같이, 제1콘택홀(21)에 제1콘택플러그(23)가 형성될 수 있다. 제1콘택플러그(23)를 형성하는 동안에 제2콘택홀(22)에 제2콘택플러그(24)가 형성될 수 있다.
제1콘택플러그(23)는 트렌치 베이스 절연물질(12A)에 접촉할 수 있다. 제1콘택플러그(23)는 파열부(RP)에 접촉할 수 있고, 제2콘택플러그(24)는 제2불순물영역(18)에 접촉할 수 있다. 제1콘택플러그(23)는 스페이서(19)에 접촉할 수 있으며, 스페이서(19)의 측벽에 자기-정렬될 수 있다. 제2콘택플러그(24)는 스페이서(19)에 접촉할 수 있으며, 스페이서(19)의 측벽에 자기-정렬될 수 있다.
도 8h 및 도 9h에 도시된 바와 같이, 제1콘택플러그(23) 상에 제1금속배선(25)이 형성될 수 있다. 제2콘택플러그(24) 상에 제2금속배선(26)이 형성될 수 있다.
도 10a 내지 도 10e는 일 실시예에 따른 반도체장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다. 도 10a 내지 도 10e는 도 6의 반도체장치를 제조하는 방법의 일예이다.
도 10a에 도시된 바와 같이, 기판(11)에 하부 갭필물질(12G)이 형성될 수 있다. 하부 갭필물질(12G)은 STI 공정에 의해 형성될 수 있다. 예컨대, 기판(11)의 일부를 식각하여 트렌치(13)를 형성한 후, 트렌치(13) 내에 절연물질을 채워 하부 갭필물질(12G)을 형성할 수 있다. 하부 갭필물질(12G) 및 트렌치(13)에 의해 기판(11)에 활성영역(14)이 정의될 수 있다. 하부 갭필물질(12G)은 절연물질 에지(12E)에 위치할 수 있고, 활성영역 에지(14E)에 접촉할 수 있다.
다음으로, 하부 갭필물질(12G)이 활성영역(14)의 상부 표면보다 낮게 리세스(도면부호 12R 참조)될 수 있다. 하부 갭필물질(12G)을 리세스시키기 위해, 에치백 공정이 수행될 수 있다.
도 10b에 도시된 바와 같이, 상부 갭필물질(12U)이 형성될 수 있다. 상부 갭필물질(12U)은 하부 갭필물질(12G) 상에 형성될 수 있다. 상부 갭필물질(12U)을 형성하기 위해, 하부 갭필물질(12G) 상에 절연물질을 채운 후 평탄화할 수 있다.
소자분리층(12')은 하부 갭필물질(12G) 및 상부 갭필물질(12U)을 포함할 수 있다. 상부 갭필물질(12U)은 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 하부 갭필물질(12G)은 산화물을 포함할 수 있다. 하부 갭필물질(12G)은 트렌치(13)의 하부를 채울 수 있고, 상부 갭필물질(12U)은 하부 갭필물질(12G) 상에서 트렌치(13)의 상부를 채울 수 있다. 상부 갭필물질(12U)은 기판(11)의 표면과 동일 레벨일 수 있다.
도 10c에 도시된 바와 같이, 기판(11)의 다른 표면 상에 게이트구조물(11G)이 형성될 수 있다. 게이트구조물(11G)은 게이트절연층(15) 및 게이트전극(16)의 순서로 적층될 수 있다.
게이트구조물(11G)을 배리어로 이용한 불순물 도핑 공정이 수행될 수 있다. 이러한 불순물 도핑 공정에 의해 제1불순물영역(17) 및 얕은 불순물영역(18E)이 형성될 수 있다. 제1불순물영역(17) 및 얕은 불순물영역(18E)은 동일 도전형의 불순물을 포함할 수 있다. 제1불순물영역(17) 및 얕은 불순물영역(18E)은 동일 깊이를 가질 수 있다. 제1불순물영역(17) 및 얕은 불순물영역(18E)은 서로 다른 폭을 갖는 비대칭 형상일 수 있다. 제1불순물영역(17)은 활성영역 에지(14E)에 형성될 수 있다. 제1불순물영역(17)은 절연물질 에지(12E)에 접촉할 수 있다.
게이트구조물(11G)의 양측벽에 스페이서(19)를 형성할 수 있다. 스페이서(19)를 형성하기 위해, 게이트구조물(11G) 상에 스페이서물질을 증착한 후 에치백 공정을 수행할 수 있다. 스페이서(19)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 스페이서(19)의 저면은 활성영역 에지(14E) 및 절연물질 에지(12E)에 접촉할 수 있다. 스페이서(19)의 저부는 상부 갭필물질(12U)에 접촉될 수 있다.
게이트구조물(11G) 및 스페이서(19)를 배리어로 이용한 불순물 도핑 공정이 수행될 수 있다. 이러한 불순물 도핑 공정에 의해 깊은 불순물영역(18D)이 형성될 수 있다. 깊은 불순물영역(18D)은 얕은 불순물영역(18E)과 동일 도전형의 불순물을 포함할 수 있다. 깊은 불순물영역(18D)은 제1불순물영역(17) 및 얕은 불순물영역(18E)보다 깊을 수 있다. 깊은 불순물영역(18D)은 절연물질 에지(12E) 및 활성영역 에지(14E)로부터 이격되어 형성될 수 있다.
깊은 불순물영역(18D)과 얕은 불순물영역(18E)은 제2불순물영역(18)을 구성할 수 있다. 제1불순물영역(17)과 제2불순물영역(18)은 서로 다른 폭을 갖는 비대칭 형상일 수 있다. 제1불순물영역(17)과 제2불순물영역(18)은 서로 다른 깊이를 갖는 비대칭 형상일 수 있다.
도 10d에 도시된 바와 같이, 스페이서(19) 및 게이트구조물(11G) 상에 층간절연층(20)을 형성할 수 있다. 층간절연층(20)은 실리콘산화물을 포함할 수 있다.
다음으로, 층간절연층(20) 상에 콘택마스크층(도시 생략)이 형성될 수 있다. 콘택마스크층을 식각장벽으로 하여 층간절연층(20)을 식각할 수 있다. 이에 따라, 콘택홀(21, 22)이 형성될 수 있다. 콘택홀(21, 22)의 하향 확장을 위해, 콘택홀(21, 22) 아래의 소자분리층(12') 및 제2불순물영역(18)이 일부 식각될 수 있다.
콘택홀(21, 22)은 제1콘택홀(21)과 제2콘택홀(22)을 포함할 수 있다. 제1콘택홀(21)은 소자분리층(12')의 표면에 랜딩될 수 있고, 제2콘택홀(22)은 제2불순물영역(18)의 표면에 랜딩될 수 있다. 제1 및 제2콘택홀(21, 22)은 스페이서(19)에 자기-정렬되도록 형성할 수 있다. 제1콘택홀(21)의 저부는 기판(11)의 표면보다 아래에 위치하도록 리세스될 수 있다. 이에 따라, 제1콘택홀(21)의 저부는 소자분리층(12') 내부로 확장되는 형상일 수 있다. 제1콘택홀(21)은 소자분리층(12')을 관통하지 않을 수 있다. 제2콘택홀(22)의 저부는 기판(11)의 표면보다 아래에 위치할 수 있다. 제2콘택홀(22)의 저부는 제2불순물영역(18) 내부로 확장되는 형상일 수 있다. 제2콘택홀(22)은 제2불순물영역(18)을 관통하지 않을 수 있다. 이와 같이, 제1콘택홀(21) 형성시 소자분리층(12')의 표면이 리세스될 수 있고, 제2콘택홀(22) 형성시 제2불순물영역(18)의 표면이 리세스될 수 있다. 제1콘택홀(21)의 저부는 제2콘택홀(22)의 저부보다 깊은 레벨에 위치할 수 있다. 다른 실시예에서, 제1콘택홀(21)의 저부는 제2콘택홀(22)의 저부와 동일 레벨에 위치할 수 있다.
제1콘택홀(21)에 의해 트렌치 베이스 절연물질(12B)이 형성될 수 있고, 트렌치 베이스 절연물질(12B)은 갭필부(GP') 및 파열부(RP')를 포함할 수 있다. 파열부(RP')는 절연물질 에지(12E)에 위치할 수 있다. 파열부(RP')는 활성영역 에지(14E)에 접촉할 수 있다. 파열부(RP')는 제1불순물영역(17)에 접촉할 수 있다. 파열부(RP')와 제1불순물영역(17)은 동일 폭 및/또는 동일 깊이를 가질 수 있다. 파열부(RP')와 제1불순물영역(17)은 서로 다른 폭 및/또는 서로 다른 깊이를 가질 수 있다.
파열부(RP')는 상부 갭필물질(12U)의 식각에 의해 형성될 수 있다. 갭필부(GP')는 하부 갭필물질(12G)에 의해 정의될 수 있다. 트렌치 베이스 절연물질(12B)은 소자분리층의 역할을 수행할 수 있다. 트렌치 베이스 절연물질(12B)은 비-파열부(NRP)를 더 포함할 수 있다.
도 10e에 도시된 바와 같이, 제1콘택홀(21)에 제1콘택플러그(23)가 형성될 수 있다. 제1콘택플러그(23)를 형성하는 동안에 제2콘택홀(22)에 제2콘택플러그(24)가 형성될 수 있다.
제1콘택플러그(23)는 트렌치 베이스 절연물질(12B)에 접촉할 수 있다. 제1콘택플러그(23)는 파열부(RP')에 접촉할 수 있고, 제2콘택플러그(24)는 제2불순물영역(18)에 접촉할 수 있다. 제1콘택플러그(23)는 스페이서(19)에 접촉할 수 있으며, 스페이서(19)의 측벽에 자기-정렬될 수 있다. 제2콘택플러그(24)는 스페이서(19)에 접촉할 수 있으며, 스페이서(19)의 측벽에 자기-정렬될 수 있다.
제1콘택플러그(23) 상에 제1금속배선(25)이 형성될 수 있다. 제2콘택플러그(24) 상에 제2금속배선(26)이 형성될 수 있다.
도 11a 내지 도 11d는 일 실시예에 따른 반도체장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다. 도 11a 내지 도 11d는 도 7의 반도체장치를 제조하는 방법의 일예이다.
도 11a에 도시된 바와 같이, 기판(11)에 소자분리층(12")이 형성될 수 있다. 소자분리층(12")은 STI 공정에 의해 형성될 수 있다. 예컨대, 기판(11)의 일부를 식각하여 트렌치(13)를 형성한 후, 트렌치(13) 내에 절연물질을 채워 소자분리층(12")을 형성할 수 있다. 소자분리층(12"')에 의해 기판(11)에 활성영역(14)이 정의될 수 있다.
소자분리층(12")은 갭필물질(12G) 및 라이너(12L)를 포함할 수 있다. 라이너(12L)는 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 갭필물질(12G)은 산화물을 포함할 수 있다. 라이너(12L)는 절연물질 에지(12E)에 위치할 수 있고, 활성영역 에지(14E)에 접촉할 수 있다.
도 11b에 도시된 바와 같이, 기판(11)의 다른 표면 상에 게이트구조물(11G)이 형성될 수 있다. 게이트구조물(11G)은 게이트절연층(15) 및 게이트전극(16)의 순서로 적층될 수 있다.
게이트구조물(11G)을 배리어로 이용한 불순물 도핑 공정이 수행될 수 있다. 이러한 불순물 도핑 공정에 의해 제1불순물영역(17) 및 얕은 불순물영역(18E)이 형성될 수 있다. 제1불순물영역(17) 및 얕은 불순물영역(18E)은 동일 도전형의 불순물을 포함할 수 있다. 제1불순물영역(17) 및 얕은 불순물영역(18E)은 동일 깊이를 가질 수 있다. 제1불순물영역(17) 및 얕은 불순물영역(18E)은 서로 다른 폭을 갖는 비대칭 형상일 수 있다. 제1불순물영역(17)은 활성영역 에지(14E)에 형성될 수 있다. 제1불순물영역(17)은 절연물질 에지(12E)에 접촉할 수 있다.
게이트구조물(11G)의 양측벽에 스페이서(19)를 형성할 수 있다. 스페이서(19)를 형성하기 위해, 게이트구조물(11G) 상에 스페이서물질을 증착한 후 에치백 공정을 수행할 수 있다. 스페이서(19)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 스페이서(19)의 저면은 활성영역 에지(14E) 및 절연물질 에지(12E)에 접촉할 수 있다. 스페이서(19)의 저부는 라이너(12L)에 접촉될 수 있다.
게이트구조물(11G) 및 스페이서(19)를 배리어로 이용한 불순물 도핑 공정이 수행될 수 있다. 이러한 불순물 도핑 공정에 의해 깊은 불순물영역(18D)이 형성될 수 있다. 깊은 불순물영역(18D)은 얕은 불순물영역(18E)과 동일 도전형의 불순물을 포함할 수 있다. 깊은 불순물영역(18D)은 제1불순물영역(17) 및 얕은 불순물영역(18E)보다 깊을 수 있다. 깊은 불순물영역(18D)은 절연물질 에지(12E) 및 활성영역 에지(14E)로부터 이격되어 형성될 수 있다.
깊은 불순물영역(18D)과 얕은 불순물영역(18E)은 제2불순물영역(18)을 구성할 수 있다. 제1불순물영역(17)과 제2불순물영역(18)은 서로 다른 폭을 갖는 비대칭 형상일 수 있다. 제1불순물영역(17)과 제2불순물영역(18)은 서로 다른 깊이를 갖는 비대칭 형상일 수 있다.
도 11c에 도시된 바와 같이, 스페이서(19) 및 게이트구조물(11G) 상에 층간절연층(20)을 형성할 수 있다. 층간절연층(20)은 실리콘산화물을 포함할 수 있다.
다음으로, 층간절연층(20) 상에 콘택마스크층(도시 생략)이 형성될 수 있다. 콘택마스크층을 식각장벽으로 하여 층간절연층(20)을 식각할 수 있다. 이에 따라, 콘택홀(21, 22)이 형성될 수 있다. 콘택홀(21, 22)의 하향 확장을 위해, 콘택홀(21, 22) 아래의 소자분리층(12) 및 제2불순물영역(18)이 일부 식각될 수 있다.
콘택홀(21, 22)은 제1콘택홀(21)과 제2콘택홀(22)을 포함할 수 있다. 제1콘택홀(21)은 소자분리층(12)의 표면에 랜딩될 수 있고, 제2콘택홀(22)은 제2불순물영역(18)의 표면에 랜딩될 수 있다. 제1 및 제2콘택홀(21, 22)은 스페이서(19)에 자기-정렬되도록 형성할 수 있다. 제1콘택홀(21)의 저부는 기판(11)의 표면보다 아래에 위치하도록 리세스될 수 있다. 이에 따라, 제1콘택홀(21)의 저부는 소자분리층(12") 내부로 확장되는 형상일 수 있다. 제1콘택홀(21)은 소자분리층(12")을 관통하지 않을 수 있다. 제2콘택홀(22)의 저부는 기판(11)의 표면보다 아래에 위치할 수 있다. 제2콘택홀(22)의 저부는 제2불순물영역(18) 내부로 확장되는 형상일 수 있다. 제2콘택홀(22)은 제2불순물영역(18)을 관통하지 않을 수 있다. 이와 같이, 제1콘택홀(21) 형성시 소자분리층(12")의 표면이 리세스될 수 있고, 제2콘택홀(22) 형성시 제2불순물영역(18)의 표면이 리세스될 수 있다. 제1콘택홀(21)의 저부는 제2콘택홀(22)의 저부보다 깊은 레벨에 위치할 수 있다. 다른 실시예에서, 제1콘택홀(21)의 저부는 제2콘택홀(22)의 저부와 동일 레벨에 위치할 수 있다.
제1콘택홀(21)에 의해 트렌치 베이스 절연물질(12C)이 형성될 수 있고, 트렌치 베이스 절연물질(12C)은 라이너(12L), 갭필부(GP") 및 파열부(RP")를 포함할 수 있다. 파열부(RP")는 절연물질 에지(12E)에 위치할 수 있다. 파열부(RP")는 활성영역 에지(14E)에 접촉할 수 있다. 파열부(RP")는 제1불순물영역(17)에 접촉할 수 있다. 파열부(RP")와 제1불순물영역(17)은 동일 폭 및/또는 동일 깊이를 가질 수 있다. 파열부(RP")와 제1불순물영역(17)은 서로 다른 폭 및/또는 서로 다른 깊이를 가질 수 있다.
파열부(RP")는 라이너(12L)의 일부일 수 있다. 갭필부(GP")는 갭필물질(12G)의 리세싱에 의해 형성될 수 있다. 트렌치 베이스 절연물질(12C)은 소자분리층의 역할을 수행할 수 있다.
도 11d에 도시된 바와 같이, 제1콘택홀(21)에 제1콘택플러그(23)가 형성될 수 있다. 제1콘택플러그(23)를 형성하는 동안에 제2콘택홀(22)에 제2콘택플러그(24)가 형성될 수 있다.
제1콘택플러그(23)는 트렌치 베이스 절연물질(12B)에 접촉할 수 있다. 제1콘택플러그(23)는 파열부(RP)에 접촉할 수 있고, 제2콘택플러그(24)는 제2불순물영역(18)에 접촉할 수 있다. 제1콘택플러그(23)는 스페이서(19)에 접촉할 수 있으며, 스페이서(19)의 측벽에 자기-정렬될 수 있다. 제2콘택플러그(24)는 스페이서(19)에 접촉할 수 있으며, 스페이서(19)의 측벽에 자기-정렬될 수 있다.
제1콘택플러그(23) 상에 제1금속배선(25)이 형성될 수 있다. 제2콘택플러그(24) 상에 제2금속배선(26)이 형성될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 반도체장치 1100 : 안티 퓨즈
101 : 기판 102 : 활성영역
103 : 제1불순물영역 104 : 제2불순물영역
105 : 채널영역 111 : 게이트절연층
112 : 게이트전극 120 : 파열구조물
121 : 트렌치 122 : 트렌치 베이스 절연물질
123 : 제1콘택플러그 124 : 제1금속배선
130 : 스페이서 141 : 제2콘택플러그
142 : 제2금속배선 RP : 파열부
GP : 갭필부

Claims (32)

  1. 기판;
    상기 기판에 형성된 트렌치;
    상기 트렌치에 의해 상기 기판에 정의된 활성영역;
    상기 트렌치에 형성되며, 상기 활성영역의 에지와 접촉하는 파열부를 포함하는 트렌치 베이스 절연물질;
    상기 파열부와 접촉하도록 상기 트렌치 베이스 절연물질 상에 형성된 도전성 플러그; 및
    상기 활성영역 상에 형성된 게이트절연층 및 상기 게이트절연층 상의 게이트전극을 포함하는 게이트구조물을 포함하되,
    상기 도전성 플러그의 저부는 상기 트렌치 베이스 절연물질의 내부로 확장되고,
    상기 파열부의 양측벽은 상기 도전성 플러그 및 상기 활성영역의 에지에 각각 접하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 트렌치 베이스 절연물질의 파열부는,
    상기 게이트절연층보다 얇은 두께인 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 트렌치 베이스 절연물질은,
    상기 트렌치의 하부를 채우는 갭필물질을 더 포함하고,
    상기 파열부는 상기 갭필물질로부터 수직하게 상향된 형상을 갖는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 트렌치 베이스 절연물질은,
    상기 트렌치의 측벽 상에 형성된 라이너; 및
    상기 라이너 상에서 상기 트렌치를 채우는 갭필물질을 포함하고,
    상기 파열부는 상기 라이너의 일부를 포함하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 트렌치 베이스 절연물질의 파열부는,
    실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트구조물의 양측벽에 형성된 스페이서를 더 포함하고,
    상기 도전성 플러그는 상기 스페이서의 측벽에 자기-정렬되는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 스페이서의 저면은 상기 파열부의 상부 표면 및 활성영역의 에지의 상부 표면에 직접 접촉되는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 파열부와 접촉하도록 상기 활성영역의 에지에 형성된 제1불순물영역;
    상기 제1불순물영역으로부터 이격되어 상기 활성영역에 형성된 제2불순물영역; 및
    상기 제1불순물영역과 제2불순물영역 사이에 정의된 채널영역을 더 포함하고,
    상기 채널영역 상에 상기 게이트구조물이 위치하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1불순물영역과 제2불순물영역은 서로 다른 깊이를 갖는 비대칭 형상인 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1불순물영역과 제2불순물영역은 서로 다른 폭을 갖는 비대칭 형상인 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1불순물영역은 제1 얕은 영역을 포함하고,
    상기 제2불순물영역은 상기 제1 얕은 영역과 동일 깊이의 제2 얕은 불순물영역 및 상기 제1 및 제2 얕은 영역보다 깊은 깊은 불순물영역을 포함하는 반도체장치.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 파열부와 제1불순물영역은 서로 다른 깊이 또는 동일 깊이를 갖는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제2불순물영역에 접속된 다른 도전성 플러그를 더 포함하는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 파열부가 파열되면 상기 게이트절연층 하부에 채널이 형성되는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 도전성 플러그는 상기 파열부를 파열시키기 위한 프로그램게이트로 구동되고, 상기 게이트구조물은 셀렉트게이트로 구동되는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 도전성 플러그는 실리콘-베이스 물질, 금속-베이스 물질 또는 이들의 조합을 포함하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트구조물에서,
    상기 게이트전극은 폴리실리콘, 금속, 금속질화물, 금속탄화물, 금속실리사이드 또는 이들의 조합을 포함하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트구조물에서,
    상기 게이트절연층은, 실리콘산화물, 실리콘질화물, 고유전물질 또는 이들의 조합을 포함하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 도전성 플러그는 상기 트렌치보다 작은 폭을 갖고 상기 트렌치 베이스 절연물질 상에 위치하는 반도체장치.
  21. 기판에 활성영역을 정의하기 위한 트렌치를 형성하는 단계;
    상기 트렌치에 절연물질을 채우는 단계;
    상기 활성영역 상에 게이트절연층 및 게이트전극의 순서로 적층된 게이트구조물을 형성하는 단계;
    상기 게이트구조물의 양측벽에 스페이서를 형성하는 단계;
    상기 활성영역의 에지에 접촉되는 파열부를 형성하기 위해, 상기 스페이서의 측벽에 자기-정렬되도록 상기 절연물질의 일부를 식각하는 단계; 및
    상기 파열부에 접촉되는 도전성 플러그를 형성하는 단계를 포함하되,
    상기 도전성 플러그의 저부는 상기 절연물질의 내부로 확장되고,
    상기 파열부의 양측벽은 상기 도전성 플러그 및 상기 활성영역의 에지에 각각 접하는 반도체장치 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 활성영역은 상기 게이트구조물에 의해 비-오버랩되는 활성영역 에지를 포함하고,
    상기 절연물질은 상기 활성영역 에지에 접촉되는 절연물질 에지를 포함하는 반도체장치 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 스페이서를 형성하는 단계에서,
    상기 스페이서는 상기 활성영역 에지 및 상기 절연물질 에지를 오버랩하는 폭을 갖고 형성되는 반도체장치 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 활성영역의 에지에 접촉되는 파열부를 형성하기 위해, 상기 스페이서의 측벽에 자기-정렬되도록 상기 절연물질의 일부를 식각하는 단계는,
    상기 스페이서 및 게이트구조물이 형성된 기판의 전면에 층간절연층을 형성하는 단계;
    상기 스페이서의 측벽에 자기-정렬되도록 상기 층간절연층을 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀 아래의 상기 절연물질의 일부를 식각하여 상기 파열부를 형성하기 위한 리세스를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 파열부는 상기 게이트절연층보다 얇게 형성하는 반도체장치 제조 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 파열부는 상기 스페이서보다 작은 폭으로 형성하는 반도체장치 제조 방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 게이트구조물을 형성하는 단계 이후에,
    상기 파열부에 접촉하는 제1불순물영역과 상기 제1불순물영역으로부터 이격된 제2불순물영역을 형성하는 단계를 더 포함하고,
    상기 제1불순물영역과 제2불순물영역은 상기 활성영역에 형성되며, 상기 제1 불순물영역과 제2불순물영역 사이의 활성영역 상에 상기 게이트구조물이 위치하는
    반도체장치 제조 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 제1불순물영역과 파열부는 서로 다른 깊이 또는 동일한 깊이로 형성되는 반도체장치 제조 방법.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 제1불순물영역과 제2불순물영역은 서로 다른 폭 및 서로 다른 깊이를 갖는 비대칭 형상으로 형성되는 반도체장치 제조 방법.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 제2불순물영역을 형성하는 단계는,
    상기 제1불순물영역과 동일한 깊이를 갖는 얕은 불순물영역을 형성하는 단계; 및
    상기 얕은 불순물영역보다 깊은 깊은 불순물영역을 형성하는 단계를 포함하고,
    상기 얕은 불순물영역은 상기 스페이서 형성 단계 이전에 형성하고, 상기 깊은 불순물영역은 상기 스페이서 형성 단계 이후에 형성하는
    반도체장치 제조 방법.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제30항에 있어서,
    상기 깊은 불순물영역을 형성하는 단계 이후에,
    상기 제2불순물영역에 접촉되는 다른 도전성 플러그를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 트렌치에 절연물질을 채우는 단계는,
    상기 트렌치의 표면 상에 라이너를 형성하는 단계;
    상기 라이너 상에 상기 트렌치를 채우는 갭필물질을 형성하는 단계; 및
    상기 갭필물질을 평탄화하는 단계를 포함하고,
    상기 라이너의 일부는 상기 파열부가 되는 반도체장치 제조 방법.
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