CN112151552A - 垂直半导体装置 - Google Patents

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Abstract

一种垂直半导体装置，可以包括堆叠结构、沟道结构和下部连接结构。堆叠结构可以包括交替重复堆叠的绝缘层和栅电极。堆叠结构可以与衬底的上表面间隔开。沟道结构可以包括电荷存储结构和沟道。沟道结构可以穿过堆叠结构。下部连接结构可以形成在衬底上。下部连接结构可以与沟道和衬底电连接。下部连接结构的侧壁可以包括突出部，该突出部设置在从衬底的上表面开始的所述侧壁在竖直方向上的中心部分处。该垂直半导体装置可以具有高可靠性。

Description

垂直半导体装置
相关申请的交叉引用
本申请要求于2019年6月26日向韩国知识产权局(KIPO)提交的韩国专利申请No.10-2019-0076579的优先权，其全部内容通过引用合并于此。
技术领域
示例实施例涉及垂直半导体装置及其制造方法。
背景技术
垂直NAND闪存装置可以包括用于电连接沟道的下侧壁和衬底的下部连接结构。然而，下部连接结构可能难以具有稳定的结构。因此，垂直NAND闪存装置可能由于下部连接结构而具有较差的可靠性。
发明内容
示例实施例提供了一种包括优异的电特性的垂直半导体装置。
示例实施例提供了一种包括优异的电特性的垂直半导体装置的制造方法。
根据示例实施例，提供了一种垂直半导体装置，该垂直半导体装置可以包括堆叠结构、沟道结构和下部连接结构。堆叠结构可以包括交替重复堆叠的绝缘层和栅电极。堆叠结构可以与衬底的上表面间隔开。沟道结构可以包括电荷存储结构和沟道。沟道结构可以穿过堆叠结构。下部连接结构可以形成在衬底上。下部连接结构可以与沟道和衬底电连接。下部连接结构的侧壁可以包括突出部，突出部设置在从衬底的上表面开始的侧壁在竖直方向上的中心部分处。
根据示例实施例，提供了一种垂直半导体装置，该垂直半导体装置可以包括支撑层、堆叠结构、沟道结构和下部连接结构。支撑层可以与衬底的上表面间隔开。堆叠结构可以形成在支撑层上。堆叠结构可以包括交替地且重复地堆叠的绝缘层和栅电极。沟道结构可以穿过堆叠结构和支撑层，并且可以延伸到衬底的上表面。沟道结构可以包括电荷存储结构和沟道。下部连接结构可以形成在衬底上。下部连接结构可以与沟道和衬底电连接。下部连接结构的设置在从衬底的上表面开始在竖直方向上的中心部分处的端部，可从形成在支撑层的底部上的下部连接结构和形成在衬底的上表面上的下部连接结构中的每一个的端部突出。
根据示例实施例，提供了一种垂直半导体装置，该垂直半导体装置可以包括堆叠结构、沟道结构和下部连接结构。堆叠结构可以包括交替地且重复地堆叠的绝缘层和栅电极。堆叠结构可以与衬底的上表面间隔开。沟道结构可以穿过堆叠结构，并且可以延伸到衬底的上表面。沟道结构可以包括电荷存储结构和沟道。下部连接结构可以接触衬底以填充衬底的表面与堆叠结构之间的间隙。下部连接结构可以与沟道和衬底电连接。下部连接结构可以包括沟道连接图案和保护图案。在相同的蚀刻工艺中，保护图案可以包括其蚀刻速率低于沟道连接图案的蚀刻速率的材料。
根据示例实施例，提供了一种垂直半导体装置，该垂直半导体装置可以包括堆叠结构、沟道结构和下部连接结构。堆叠结构可以包括交替地且重复地堆叠的绝缘层和栅电极。堆叠结构可以与衬底的上表面间隔开。沟道结构可以穿过堆叠结构，并且可以延伸到衬底的上表面。沟道结构可以包括电荷存储结构和沟道。下部连接结构可以接触衬底以填充衬底的表面与堆叠结构之间的间隙。下部连接结构可以与沟道和衬底电连接。沟道可以包括上沟道和下沟道。上沟道和下沟道可在竖直方向上彼此间隔开。下部连接结构可以与上沟道和下沟道电连接。
根据示例实施例，提供了一种垂直半导体装置的制造方法。在该方法中，可以在衬底上形成第一牺牲层。可以在第一牺牲层上形成模塑结构。模塑结构可以包括交替地且重复地堆叠的绝缘层和第二牺牲层。可以形成沟道结构以穿过模塑结构，并且沟道结构可以延伸到衬底的上表面。沟道结构可以包括电荷存储结构和沟道。可以去除第一牺牲层以在衬底的表面和堆叠结构之间形成间隙。可以形成下部连接结构以填充间隙。下部连接结构可以与沟道和衬底电连接。下部连接结构可以包括沟道连接图案和保护图案。
在根据示例实施例的垂直半导体装置中，下部连接结构的侧壁可以包括突出部，并且突出部可以设置在下部连接结构的侧壁中的从衬底的上表面开始的在竖直方向上的中心部分处。填充衬底表面与堆叠结构之间的间隙的下部连接结构的接触界面部分(例如，接缝)可不被下部连接结构的侧壁暴露。
附图说明
从下面结合附图的详细描述中，将更清楚地理解示例实施例。
图1至图37表示如本文所述的非限制性示例实施例。
图1至图3是示出根据示例实施例的垂直半导体装置的截面图和平面图；
图4至图6分别是示出根据示例实施例的垂直半导体装置的部分的放大截面图；
图7至图24是示出根据示例实施例的垂直半导体装置的制造方法的截面图和平面图；
图25是示出根据示例实施例的垂直半导体装置的截面图；
图26和图27是示出根据示例实施例的垂直半导体装置的制造方法的阶段的截面图；
图28是示出根据示例实施例的垂直半导体装置的截面图；
图29至图33分别是根据示例实施例的垂直半导体装置的部分的放大截面图；
图34和图35是示出根据示例实施例的垂直半导体装置的制造方法的阶段的截面图；以及
图36和图37是示出根据示例实施例的垂直半导体装置的制造方法的阶段的截面图和平面图。
具体实施方式
在下文中，将基本上平行于衬底的上表面的方向定义为第一方向。将基本上平行于衬底的上表面并垂直于第一方向的方向定义为第二方向。将与衬底的上表面基本上垂直的方向定义为竖直方向。
图1至图3是示出根据示例实施例的垂直半导体装置的截面图和平面图。图4至图6分别是示出根据示例实施例的垂直半导体装置的部分的放大截面图。
特别地，图1包括沿图3的路径I-I'截取的截面图。图2包括沿图3的路径II-II'截取的截面图。图4至图6中的每一个是示出图1和图2的“A”部分的放大截面图。
参考图1至图3，垂直半导体装置可以包括形成在衬底100上的下部连接结构160、支撑层106、堆叠结构172和沟道结构190。垂直半导体装置还可以包括共源极图案182和绝缘间隔件180等。
衬底100可以包括半导体材料，例如硅、锗或锗化硅(silicon-germanium)，或者III-V族化合物，例如GaP、GaAs、GaSb等。在一些示例实施例中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
下部连接结构160可以与衬底100和包括在沟道结构190中的沟道136电连接。因此，下部连接结构160的底部可以直接接触衬底100。下部连接结构160将在后面详细描述。
支撑层106可以形成在下部连接结构160上。在示例实施例中，支撑层106的一部分可以覆盖下部连接结构160的侧壁的一部分。
当形成用作用于形成下部连接结构160的空间的第一间隙(156a，参考图15)时，支撑层106可以支撑形成在支撑层106上的结构。支撑层106可以包括例如多晶硅。
下绝缘层108可以形成在支撑层106上。下绝缘层108可以具有平坦的上表面。下绝缘层108可以包括氧化硅。
堆叠结构172可以形成在下绝缘层108上。堆叠结构172可以包括交替地且重复地堆叠的绝缘层120和栅电极170。绝缘层120中的一个可以形成在堆叠结构172的最上部上。
例如，包括在堆叠结构172中的栅电极170可以用作接地选择晶体管的栅电极、多个单元晶体管之中的一单元晶体管的栅电极和串选择晶体管的栅电极之一。
在示例实施例中，栅电极170可以包括阻挡层(未示出)和栅极导电层。栅极导电层可以包括具有优异的间隙填充特性和低电阻的金属。栅极导电层可以包括例如钨、钛、钽、铂等，并且阻挡层可以包括例如金属氮化物，诸如氮化钨、氮化钛、氮化钽等。
沟道结构190可以穿过堆叠结构172、下绝缘层108和支撑层106，并且沟道结构190可以延伸到衬底100的上部。沟道结构190可以形成在延伸穿过堆叠结构172、下绝缘层108和支撑层106到衬底100的上部的沟道孔126(参考图9)中。
在示例实施例中，沟道孔126可具有侧壁斜面，使得沟道孔126的宽度可从顶部到底部逐渐减小。因此，沟道结构190可以具有侧壁斜面，使得沟道结构190的宽度可以从顶部到底部逐渐减小。
沟道结构190可以包括电荷存储结构135、沟道136和填充图案138。沟道结构190还可以包括与沟道136接触的覆盖图案140。覆盖图案140可以形成在沟道孔126的上部中。
电荷存储结构135可以包括从沟道136的外壁顺序堆叠的隧道绝缘图案134、电荷存储图案132和阻挡图案130。隧道绝缘图案134和阻挡图案130可以包括氧化硅，并且电荷存储图案132可以包括氮化硅。
电荷存储结构135可以形成在沟道孔126的位于比支撑层106的底部高的上侧壁上。此外，电荷存储结构135可以部分地保留在衬底100中的沟道孔126的下部。也就是说，电荷存储结构135可以在与下部连接结构160相邻的部分处具有切割形状。
沟道136在沟道孔126中可具有圆柱形形状。沟道136可以接触电荷存储结构135和下部连接结构160。沟道136可以包括多晶硅。
填充图案138可以形成在沟道136上以填充沟道孔126的内部空间。填充图案138可以包括绝缘材料。绝缘材料可以包括例如氧化硅。
可以在填充图案138上形成覆盖图案140。覆盖图案140可以包括例如多晶硅。覆盖图案140可以用作用于接触上布线(未示出)的焊盘图案。
第一绝缘中间层146还可以形成在覆盖图案140和堆叠结构172上。
共源极图案182可以穿过第一层间绝缘层146、堆叠结构172、支撑层106和下绝缘层108。共源极图案182的底部可以接触衬底100的上表面。
在示例实施例中，共源极图案182可以具有在第一方向上延伸的线形状。在这种情况下，共源极图案182可以形成在穿过第一绝缘中间层146、堆叠结构172、下绝缘层108和支撑层106并暴露衬底100的沟槽148(参考图12)中。沟槽148可以在第一方向上延伸。
也就是说，下部连接结构160、支撑层106、下绝缘层108和堆叠结构172可以形成在共源极图案182之间。因此，下部连接结构160、支撑层106、下绝缘层108和堆叠结构172可以具有在第一方向上延伸的线形状。
共源极图案182可以包括例如阻挡金属层(未示出)和金属图案。阻挡金属层可以包括金属氮化物，例如氮化钨、氮化钛、氮化钽等。此外，金属图案可以包括例如具有低电阻的金属，例如钨、钛、钽、铂等。
绝缘间隔件180可以形成在共源极图案182的侧壁上。在示例实施例中，绝缘间隔件180可以包括氧化硅。也就是说，绝缘间隔件180可以形成在沟槽148的侧壁上。
堆叠结构172、下绝缘层108、支撑层106和下部连接结构160可以接触绝缘间隔件180。因此，栅电极170与共源极图案182、支撑层106与共源极图案182以及下部连接结构160与共源极图案182可以通过绝缘间隔件180彼此绝缘。
如图1所示，下部连接结构160的侧壁的一部分可以被支撑层106覆盖。下部连接结构160的侧壁可以不直接接触绝缘间隔件180。图2示出了下部连接结构160的其上未形成支撑层106的侧壁的部分。在该部分中，下部连接结构160的侧壁可以直接接触绝缘间隔件180。
在一些示例实施例中，共源极图案182可以具有接触插塞的形状。在这种情况下，共源极图案182可以形成在沿第一方向延伸的沟槽148(参考图12)的部分中。尽管未示出，但是还可以在接触插塞下方进一步形成共源极线。
第一间隙156a可由支撑层106的底部、衬底100的上表面和沟道136限定。第一间隙156a可与沟槽148的下部连通。此外，下部连接结构160可以形成在第一间隙156a中。下部连接结构160可以包括沟道连接图案160a和保护图案160b。
沟道连接图案160a可以共形地形成在支撑层106的底部、沟道136的下侧壁和衬底100的上表面上。在这种情况下，形成在支撑层106的底部上的沟道连接图案160a和形成在衬底100的上表面上的沟道连接图案160a可以在第一间隙156a的沿竖直方向的中心部分处不彼此接触。因此，沟道连接图案160a可以在所述中心部分处不包括接缝。
沟道连接图案160a可以具有导电性。也就是说，沟道连接图案160a可以包括导电材料。因此，衬底100和沟道136可以通过沟道连接图案160a电连接。
在示例实施例中，沟道连接图案160a可以包括掺杂有导电杂质的多晶硅。例如，沟道连接图案160a可以掺杂有诸如磷和砷的N型杂质。
在一些示例中，沟道连接图案160a可以掺杂有诸如硼的P型杂质。
保护图案160b可以形成在沟道连接图案160a上。保护图案160b可以填充形成在支撑层106上的沟道连接图案160a和形成在衬底100上的沟道连接图案160a之间的空间。
保护图案160b可以共形地形成在沟道连接图案160a的表面上。也就是说，形成在支撑层106上的沟道连接图案160a上的保护图案160b和形成在衬底100上的沟道连接图案160a上的保护图案160b可以在第一间隙的沿竖直方向的中心部分处彼此接触。因此，保护图案160b可以包括其中的接缝S。然而，接缝S可不暴露在下部连接结构160的侧壁上。
在下部连接结构160中，保护图案160b的端部可以在横向方向上从沟道连接图案160a的端部朝向沟槽(即，在第二方向上)突出。因此，保护图案160b的端部可以对应于下部连接结构160的突出部。
在蚀刻工艺中，保护图案160b可以包括蚀刻速率低于沟道连接图案160a的蚀刻速率的材料。在示例实施例中，在用于形成沟道连接图案160a的蚀刻工艺中，沟道连接图案160a的蚀刻速率可以高于保护图案160b的蚀刻速率的两倍。
在示例实施例中，保护图案160b可以包括可以在相同的蚀刻工艺中与沟道连接图案160a一起以不同的蚀刻速率被蚀刻的材料。例如，沟道连接图案160a可以包括掺杂有N型杂质的多晶硅。
在示例实施例中，保护图案160b可以包括未掺杂的多晶硅或掺杂有P型杂质的多晶硅。或者，保护图案160b可以包括掺杂有其浓度低于沟道连接层的掺杂浓度的N型杂质的多晶硅。
在一些示例实施例中，保护图案160b可以包括掺杂有非导电杂质的多晶硅。例如，非导电杂质可以包括C、O、N、Cl等。
在一些示例实施例中，保护图案160b可以包括可以在与沟道连接图案160a的蚀刻工艺不同的蚀刻工艺中被蚀刻的材料。
在示例实施例中，保护图案160b可以包括绝缘层。例如，保护图案160b可以包括氧化硅、SiOC、SiON等。
在示例实施例中，在第一间隙中，保护图案160b在竖直方向上的厚度可以小于沟道连接图案160a在竖直方向上的总厚度。
在示例实施例中，保护图案160b的颗粒尺寸可以小于沟道连接图案160a的颗粒尺寸。
因此，下部连接结构160可以包括沟道连接图案160a和插入在沟道连接图案160a之间的保护图案160b。
在下部连接结构160的侧壁的一部分的截面图中，沟道连接图案160a、保护图案160b和沟道连接图案160a可以堆叠。此外，保护图案160b可以在第二方向上从沟道连接图案160a突出。因此，保护图案160b的端部可以对应于突出部。
也就是说，在下部连接结构160的侧壁中，设置在竖直方向上的中心部分处的下部连接结构160的端部可以在第二方向上从下部连接结构160的与支撑层106的底部和衬底100的上表面中的每一个接触的端部突出。下部连接结构160的侧壁可以包括突出部。
在示例实施例中，如图4所示，保护图案160b的上表面和下表面可以具有斜面，使得保护图案160b具有在第二方向上朝向端部的尖锐的形状。因此，保护图案160b在竖直方向上的高度可以在第二方向上朝向保护图案160b的端部逐渐减小。
在示例实施例中，如图5所示，保护图案160b的端部可以具有圆形形状。
在示例实施例中，如图6所示，保护图案160b的上表面和下表面可以是平坦的，并且端部可以具有竖直斜面。因此，保护图案160b可以根据其位置在竖直方向上具有相同的高度。
在垂直半导体装置中，形成在第一间隙156a中的沟道连接图案160a可以不在第一间隙156a中形成接触界面(即，接缝)。另一方面，保护图案160b可以包括在第一间隙156a的沿竖直方向的中心部分处的接缝S。然而，接缝S可以设置在保护图案160b的内部，并且可以不被下部连接结构160的侧壁暴露。当由于暴露缝隙以及在缝隙和被蚀刻的部分中填充另一材料(例如，导电材料)而发生沟道连接图案160a的过度蚀刻时，可能产生电故障和可靠性故障。然而，该接缝可以不被下部连接结构160的侧壁暴露，从而可以减少电故障和可靠性故障。
图7至图24是示出根据示例实施例的垂直半导体装置的制造方法的截面图和平面图。
每个截面图都是沿图3的路径I-I'截取的。图17是图16的“A”部分的放大图，并且图19是图18的“A”部分的放大图。
参考图7和图8，第一牺牲图案104可以形成在衬底100上，并且支撑层106可以形成在第一牺牲图案104上。下绝缘层108可以形成在支撑层106上。模塑结构124可以形成在下绝缘层108上。
在示例实施例中，可以在衬底100的表面上进一步形成衬垫层(未示出)。例如，衬垫层可以包括氧化硅。
可以通过在衬底100上形成第一牺牲层并对第一牺牲层进行图案化来形成第一牺牲图案104。
第一牺牲图案104可以包括相对于形成在其上的支撑层106和绝缘层120具有高蚀刻选择性的材料。在示例实施例中，第一牺牲图案104可以包括相对于氧化硅和多晶硅具有高蚀刻选择性的材料。第一牺牲图案104可以包括例如氮化硅。
在示例实施例中，在第一牺牲层的图案化中，位于用于形成共源极图案182的沟槽的一部分上的第一牺牲层可以被蚀刻为形成包括第一开口112a的第一牺牲图案104。也就是说，第一开口112a可以形成在用于形成共源极图案182的沟槽的一部分中。衬底100的表面可被第一开口112a的底部暴露。
在一些示例实施例中，在形成第一牺牲层之后，可以不执行图案化工艺。因此，第一牺牲层可以不包括第一开口112a。在这种情况下，可以执行后续的相同工艺以形成具有图2所示的截面图的半导体装置。
在示例实施例中，支撑层106可以形成在第一牺牲图案104的上表面上，以填充第一开口112a。因此，支撑层106可以接触衬底100的表面和第一牺牲图案104的侧壁的一部分。
当通过后续工艺去除第一牺牲图案104时，支撑层106可以支撑下绝缘层108和其上的模塑结构124。在示例实施例中，支撑层106可以包括例如多晶硅。
下绝缘层108可以形成在支撑层106上。下绝缘层108可以形成为具有平坦的上表面。下绝缘层108可以包括氧化硅。
第二牺牲层122和绝缘层120可以交替地且重复地形成在下绝缘层108上以形成模塑结构124。绝缘层120中的一个可以形成在模塑结构124的最上部上。
在示例实施例中，下绝缘层108和绝缘层120可以包括氧化物，例如氧化硅，并且第二牺牲层122可以包括例如氮化硅。
参考图9，可以通过各向异性蚀刻工艺蚀刻绝缘层120、第二牺牲层122、下绝缘层108、支撑层106和第一牺牲图案104，以形成暴露衬底100的表面的沟道孔126。在示例实施例中，沟道孔126可以延伸到衬底100的上表面之下的部分。
电荷存储结构135、沟道136和填充图案138可以形成在每个沟道孔126中。
具体地，可以在沟道孔126的侧壁和底部以及模塑结构124的上表面上形成电荷存储结构层。电荷存储结构层可以包括顺序堆叠的阻挡层、电荷存储层和隧道绝缘层。例如，阻挡层、电荷存储层和隧道绝缘层可以分别包括氧化硅、氮化硅和氧化硅。
可以在电荷存储结构层上共形地形成沟道层。沟道层可以包括多晶硅。
此后，可以在沟道层上形成填充绝缘层，以填充沟道孔126的剩余部分。然后，填充绝缘层、沟道层和电荷存储结构层可以被平坦化，直到可以暴露模塑结构124的上表面。
通过平坦化工艺，电荷存储结构135和沟道136可以顺序地堆叠在沟道孔126的侧壁和衬底100的上表面上。填充图案138可以形成在沟道136上以填充沟道136的内部。电荷存储结构135可以包括阻挡图案130、电荷存储图案132和隧道绝缘图案134。
参考图10和图11，填充图案138和沟道136的上部可以被去除以形成凹陷，并且可以在凹陷中形成覆盖图案140。覆盖图案140可以包括例如多晶硅。因此，可以在每个沟道孔126中形成初步沟道结构188。此后，可以在模塑结构124和覆盖图案140上形成第一绝缘中间层146。
参考图12和图13，可以通过各向异性蚀刻工艺蚀刻第一绝缘中间层146、第二牺牲层122、绝缘层120和下绝缘层108，以形成暴露支撑层的上表面的初级沟槽。初级沟槽可以在第一方向上延伸。初级沟槽可以在第二方向上具有第一宽度。在示例实施例中，第一宽度可以大于形成在衬底100上的第一牺牲图案104的厚度。
可以在初级沟槽的侧壁和底部上以及第一绝缘中间层146上形成第一间隔件层。可各向异性地蚀刻第一间隔件层以形成第一间隔件150。第一间隔件150可以形成在初级沟槽的侧壁上。在示例实施例中，第一间隔件150可以包括多晶硅。
随后，可以各向异性地蚀刻被初级沟槽的底部暴露的支撑层106，以形成沟槽148。第一牺牲图案104可以被沟槽148的底部暴露。
第一间隔件150可以覆盖下绝缘层108的侧壁和被沟槽148暴露的模塑结构124。因此，绝缘层120、第二牺牲层122和下绝缘层108可以不被沟槽148暴露。
参考图14，可以通过去除被沟槽148的底部暴露的第一牺牲图案104来形成初始第一间隙156。去除工艺可以包括各向同性蚀刻工艺，例如，湿法蚀刻工艺。
在第一牺牲图案104的去除工艺中，除了第一牺牲图案104之外的其它层，例如氧化物、多晶硅等，可以不被去除。支撑层106的底部和阻挡图案130的侧壁的一部分可以被初始第一间隙156暴露。
参考图15，可以顺序地去除被初始第一间隙156暴露的阻挡图案130、电荷存储图案132和隧道绝缘图案134。因此，初始第一间隙156可以转变成第一间隙156a。此外，初步沟道结构188可以转变成沟道结构190。
第一间隙156a和沟槽148可以彼此连通。
沟道136的下外壁可被第一间隙156a暴露。此外，衬底100的上表面可以被第一间隙156a暴露。
在示例实施例中，衬垫层可以形成在衬底100上。在这种情况下，可以通过对被初始第一间隙156暴露的阻挡图案130和隧道绝缘图案134的蚀刻工艺来一起去除衬垫层。
当执行湿法蚀刻工艺时，可以蚀刻被初始第一间隙156直接暴露的电荷存储结构135的一部分，并且可以从初始第一间隙156在竖直方向上进一步蚀刻电荷存储结构135。
在第一间隙156a中，衬底100的上表面和支撑层106的底部之间的部分被称为第一部分，并且电荷存储结构135的被蚀刻的部分被称为第二部分。例如，第二部分在竖直方向上的第二高度可以大于第一部分在竖直方向上的第一高度。第一高度可以与第一牺牲图案104的厚度基本相同，从而第一高度可以小于第一宽度。
参考图16和图17，可以去除形成在沟槽148的侧壁上的第一间隔件150(参考图15)。第一间隔件150的去除工艺可以包括各向同性蚀刻工艺。
此后，可以在沟槽148的侧壁、第一间隙156a的表面(参考图15)、衬底100、和第一绝缘中间层146的上表面上共形地形成沟道连接层158a。
沟道连接层158a可以形成为不完全填充第一间隙156a的第一部分。也就是说，在第一间隙156a中，形成在支撑层106的底部上的沟道连接层158a和形成在衬底100上的沟道连接层158a可以在第一间隙156a的沿竖直方向的中心部分处不彼此接触。因此，沟道连接层158a在第一间隙156a中可不包括接触界面。此外，沟道连接层158a可被形成为不完全填充沟槽148。
沟道连接层158a可形成为完全填充第一间隙156a的第二部分。
也就是说，沟道连接层158a可以形成为具有小于第一高度的1/2的第一厚度。此外，第一厚度可以大于电荷存储结构在第二方向上的宽度的1/2。
沟道连接层158a可以填充第二部分，使得沟道136可以通过沟道连接层158a电连接到衬底100。
在示例实施例中，沟道连接层158a可以包括掺杂有导电杂质的多晶硅。例如，沟道连接层158a可以掺杂有N型杂质，例如磷和砷。
在一些示例实施例中，沟道连接层158a可以掺杂有诸如硼的P型杂质。
参考图18和图19，可以在沟道连接层158a上共形地形成保护层158b。
保护层158b可形成为完全填充第一间隙156a的第一部分。此外，保护层158b可以形成为不完全填充沟槽148。
也就是说，共形地形成在沟道连接层158a的上表面上的保护层158b可以在第一间隙156a的沿竖直方向的中心部分处接触其自身。因此，第一部分可以被保护层158b完全填充。此外，接缝S可以形成在保护层158b的接触部分处。保护层158b可沉积在沟槽148的底部上，使得第一间隙156a的入口部分可由保护层158b填充。因此，接缝S可以在保护层158b的内部被定位在第一间隙156a的沿竖直方向的中心部分处。
也就是说，保护层158b可以形成为具有大于在第一部分处形成的沟道连接层158a之间的间隙在竖直方向上的高度的1/2的厚度。此外，保护层158b可以形成为具有比在沟槽148的面对的侧壁上形成的沟道连接层158a之间的在第二方向上的宽度1/2小的厚度。
在示例实施例中，在沟道连接层158a的蚀刻工艺中，保护层158b可以使用其蚀刻速率低于沟道连接层158a的蚀刻速率的材料。例如，在蚀刻沟道连接层158a的工艺中，沟道连接层158a的蚀刻速率可以高于保护层158b的蚀刻速率的两倍。
在示例实施例中，沟道连接层158a和保护层158b可以分别包括在相同的蚀刻工艺中具有不同的蚀刻速率的材料。
例如，沟道连接层158a可以包括掺杂有N型杂质的多晶硅。
在示例实施例中，保护层158b可以包括未掺杂的多晶硅。或者，保护层158b可以包括掺杂有其浓度低于沟道连接层158a的掺杂浓度的N型杂质的多晶硅。在蚀刻工艺中，未掺杂的多晶硅或轻掺杂N型杂质的多晶硅的蚀刻速率可以低于沟道连接层158a的掺杂N型杂质的多晶硅的蚀刻速率。
在一些示例实施例中，保护层158b可以包括掺杂有P型杂质的多晶硅。在蚀刻工艺中，掺杂有具有不同导电类型的杂质的多晶硅可以具有彼此不同的蚀刻速率。
在一些示例实施例中，保护层158b可以包括掺杂有非导电杂质的多晶硅。例如，非导电杂质可以包括C、O、N、Cl等。在蚀刻工艺中，掺杂有导电杂质的多晶硅和掺杂有非导电杂质的多晶硅可以具有彼此不同的蚀刻速率。
在一些示例实施例中，沟道连接层158a和保护层158b可以分别包括可通过不同的蚀刻工艺被蚀刻的材料。当沟道连接层158a被蚀刻时，保护层158b可以比沟道连接层158a更少地被蚀刻。在示例实施例中，保护层158b可以包括绝缘层。例如，保护层158b可包括氧化硅、SiOC、SiON等。
参考图20和图21，可以顺序地去除形成在沟槽148的侧壁和底部以及第一绝缘中间层146上的保护层158b和沟道连接层158a，以形成填充第一间隙156a的下部连接结构160。下部连接结构160可以包括沟道连接图案160a和保护图案160b。此外，可以通过沟槽148的底部暴露衬底100。
首先，如图20所示，可以去除形成在沟槽148的侧壁和底部以及第一绝缘中间层146上的保护层158b。在这种情况下，保护层158b可以保留在第一间隙156a中。在示例实施例中，可以通过各向同性蚀刻工艺去除保护层158b。各向同性蚀刻工艺可以包括各向同性干法蚀刻工艺。
在蚀刻工艺中，保护层158b具有相对低的蚀刻速率，使得可以容易地控制蚀刻量。在蚀刻工艺中，位于保护层158b中的接缝可以不被暴露。
此后，如图21所示，可以去除在沟槽148的侧壁和底部以及第一绝缘中间层146上形成的沟道连接层158a(参考图20)。因此，绝缘层120和第二牺牲层122可以通过沟槽148的侧壁暴露。沟道连接层158a可以通过各向同性蚀刻工艺去除。各向同性蚀刻工艺可以包括各向同性干法蚀刻工艺。
在沟道连接层158a的去除工艺中，保护层158b可以被轻微地蚀刻或者可以被蚀刻为具有比沟道连接层158a的蚀刻速率低的蚀刻速率。也就是说，形成在第一间隙156a的第一部分处的沟道连接层158a可以比保护层158b更快地被蚀刻。
通过上述工艺，可以在第一间隙156a中形成下部连接结构160，并且下部连接结构160可以包括沟道连接图案160a和介于沟道连接图案160a的部分之间的保护图案160b。在这种情况下，在下部连接结构160的侧壁的一部分的截面图中，可以堆叠沟道连接图案160a、保护图案160b和沟道连接图案160a。此外，保护图案160b可以在第二方向上从沟道连接图案160a突出。
此外，在执行蚀刻工艺之后，包括在保护图案160b中的接缝S可以不被下部连接结构160的侧壁暴露。因此，可以减少由于接缝S的暴露而导致的缺陷。
在示例实施例中，沟道连接层158a的蚀刻工艺可以使用诸如HBr、Cl2、F2、HCl、ClF3等的气体。
根据蚀刻工艺，可以改变下部连接结构160的侧壁的形状。例如，下部连接结构160的侧壁可以具有如图4、图5和图6所示的形状之一。
当蚀刻沟道连接层158a时，可以部分地蚀刻保护层158b，以形成具有图4和图5所示的形状之一的下部连接结构160。在示例实施例中，如图4所示，保护图案160b的上表面和下表面可以具有斜面，使得保护图案160b具有在第二方向上朝向端部的尖锐的形状。在示例实施例中，如图5所示，保护图案160b的端部可以具有圆形形状。
当沟道连接层158a被蚀刻时，保护层158b可以被轻微地蚀刻以形成具有图6所示形状的下部连接结构160。在示例实施例中，如图6所示，保护图案160b的上表面和下表面可以是平坦的，并且端部可以具有竖直斜面。因此，保护图案160b可以在竖直方向上根据其位置具有相同的高度。
例如，沟道连接层158a可以包括掺杂有N型杂质的多晶硅，并且保护层158b可以包括未掺杂的多晶硅、掺杂有P型杂质的多晶硅、或者掺杂有浓度低于沟道连接层的掺杂浓度的N型杂质的多晶硅。在这种情况下，保护层158b和沟道连接层158a可以通过使用包括卤素气体的蚀刻气体的各向同性干法蚀刻工艺被去除。例如，蚀刻气体可以包括HBr、Cl2、F2、HCl、ClF3等。
沟道136可以通过下部连接结构160电连接到衬底100。
参考图22，去除被沟槽148的侧壁暴露的第二牺牲层122，以在绝缘层120之间形成第二间隙162。阻挡图案130的外壁的一部分可以通过第二间隙162暴露。第二牺牲层122的去除工艺可以包括湿法蚀刻工艺。
参考图23，可以在沟槽148和第二间隙162的表面上共形地形成第二阻挡层(未示出)，并且可以在第二阻挡层上形成栅电极层以填充第二间隙162。
在示例实施例中，栅电极层可以包括顺序堆叠的阻挡层(未示出)和栅极导电层。栅极导电层可以包括具有低电阻的金属，例如钨、钛、钽、铂等，并且阻挡层可以包括金属氮化物，例如氮化钨、氮化钛、氮化钽等。
其后，栅电极层可以被部分地去除以形成填充第二间隙162的栅电极170。在示例实施例中，可以去除形成在沟槽148中的栅电极层。去除工艺可以包括湿法蚀刻工艺。栅电极170可以在第一方向上延伸。
因此，可以形成包括交替地且重复地堆叠的绝缘层120和栅电极170的堆叠结构172，并且堆叠结构172可以在第一方向上延伸。
参考图24，可以在沟槽148的侧壁上形成绝缘间隔件层。绝缘间隔件层可以被各向异性地蚀刻，使得衬底可以被沟槽的底部暴露。因此，绝缘间隔件180可以形成在沟槽148的侧壁上。绝缘间隔件180可以包括氧化硅。
此后，可以在第一绝缘中间层146上形成导电层以填充沟槽148。导电层可以被平坦化，直到第一绝缘中间层146的上表面可以被暴露为形成共源极图案182。共源极图案182可以包括例如阻挡金属层和金属图案。阻挡金属层可以包括金属氮化物，例如氮化钨、氮化钛、氮化钽等。金属图案可以包括具有低电阻的金属，例如钨、钛、钽、铂等。
尽管未示出，但是可以在第一绝缘中间层146、共源极图案182和绝缘间隔件180上形成上绝缘中间层，然后可以形成上布线以电连接到覆盖图案140、共源极图案182和栅电极170中的每一个。
图25是示出根据示例实施例的垂直半导体装置的截面图。
垂直半导体装置可具有外围单元(COP)结构，其中外围电路可形成于存储器单元下方。也就是说，用于驱动存储器单元的外围电路可以形成在设置于存储器单元下方的衬底上。
参考图25，用作外围电路的电路图案可以形成在下衬底200上。下布线209可以形成为电连接到电路图案。可以形成下绝缘中间层210以覆盖电路图案。
下衬底200可以被划分为其中形成有装置隔离图案202的场区和其中没有形成装置隔离图案202的有源区。
电路图案可以包括晶体管204、电阻器、电容器等。晶体管204可以包括栅极和源极/漏极。
下布线209可以包括下接触插塞206和导线208。下布线209可以以多层形成。下绝缘中间层210可以包括氧化硅。
下布线209可以形成在下绝缘中间层210中。下绝缘中间层210的最上部分可以是平坦的。
可以在下绝缘中间层210上形成下导电图案212。在示例实施例中，下导电图案212可以用作共源极线。在示例实施例中，下导电图案212可以包括金属或金属硅化物。例如，下导电图案212可以包括钨、铜、铝、硅化钨、硅化钴等。
可以在下导电图案212上形成基底层216。基底层216可以包括例如多晶硅层或单晶硅层。
在示例实施例中，基底层216可以用作上衬底。
在基底层216上形成一结构，且该结构类似于图1至图3所示的半导体装置。除了共源极图案之外，形成于基底层216上的结构可与图1至图3所示的结构实质上相同。
在示例实施例中，共源极图案可以形成在基底层216下面，并且共源极图案可以具有线形状。因此，在这种情况下，绝缘间隔件和共源极图案可以不形成在沟槽148中。也就是说，绝缘图案186可以形成在沟槽148中。绝缘图案186可以包括氧化硅。在示例实施例中，可以在沟槽148中形成接触共源极图案的接触插塞。
图26和图27是示出根据示例实施例的垂直半导体装置的制造方法的阶段的截面图。
参考图26，构成外围电路的电路图案可以形成在下衬底200上。下布线209可以形成为电连接到电路图案，并且下绝缘中间层210可以形成为覆盖电路图案。下导电图案212和基底层216可以顺序地形成在下绝缘中间层210上。
在形成电路图案之前，可以在下衬底200上执行沟槽隔离工艺，以形成其中形成装置隔离图案202的场区和其中没有形成装置隔离图案202的有源区。
在示例实施例中，在形成下绝缘中间层210之后，可以平坦化下绝缘中间层210的上表面。
参考图27，可以在基底层216上执行与参考图6至图23所示的相同的工艺。因此，可以在基底层216上形成图23所示的结构。
再次参考图25，绝缘层可被形成为完全填充沟槽148，并且绝缘层可以被平坦化以在沟槽148中形成绝缘图案186。绝缘层可以包括氧化硅。因此，可以制造图25所示的半导体装置。
图28是示出根据示例实施例的垂直半导体装置的截面图。图29至图33分别是根据示例实施例的垂直半导体装置的部分的放大截面图。
图29至图33是下部连接结构和沟道结构部分的放大图。图29是图28的B部分的放大图。
除了下部连接结构和沟道之外，每个垂直半导体装置可以与参考图1描述的垂直半导体装置基本相同。
参考图28和图29，在垂直半导体装置中，下部连接结构160可以与包括在沟道结构190和衬底100中的沟道136a电连接。
在示例实施例中，沟道136a可具有圆柱形形状，该圆柱形形状在沟道孔126中具有部分切割部分(参考图9)。特别地，沟道136a可以在面对下部连接结构160的部分处具有切割部分。在示例实施例中，沟道136a的一部分可以保持在沟道孔126中的下部连接结构160的底部之下。也就是说，沟道136a可以包括上沟道和下沟道。上沟道和下沟道可以在竖直方向上彼此间隔开，并且下部连接结构可以电连接上沟道和下沟道。
在示例实施例中，上沟道的底部可以具有与电荷存储结构135的切割部分的顶部相同的高度，或者高于电荷存储结构135的切割部分的顶部。下沟道的顶表面可以具有与电荷存储结构135的切割部分的底部相同的高度，或者低于电荷存储结构135的切割部分的底部。
下部连接结构160可以分别接触上沟道的底部和下沟道的顶表面。下部连接结构160可以不接触沟道136a的外壁。因此，可以减小沟道136a和下部连接结构160之间的接触面积。沟道136a可以通过切割部分与其自身物理地分离，并且沟道136a可以通过下部连接结构160被电连接。
下部连接结构160的接触沟道的至少一部分可以包括掺杂有杂质的多晶硅。在示例实施例中，下部连接结构160可以包括掺杂有诸如磷、砷等的N型杂质的多晶硅。下部连接结构160的杂质可以扩散到与下部连接结构160相邻的沟道136a中。然而，沟道136a和下部连接结构160之间的接触面积可以减小，从而可以减小包括下部连接结构160的杂质的扩散源的面积。因此，可以减少杂质扩散到沟道136a的上部，并且可以容易地控制杂质的扩散。
在示例实施例中，栅极感应漏极泄漏(GIDL)晶体管可以形成在下部连接结构160上，以擦除垂直半导体装置中的单元的数据。当包括在下部连接结构160中的杂质过度扩散到沟道136a中或者不控制杂质的扩散时，可能难以保持GIDL晶体管的特性。然而，在示例实施例中，可以容易地控制杂质的扩散，从而可以均匀地保持GIDL晶体管的特性分布。
在一些示例实施例中，如图30所示，沟道136b在沟道孔126中可具有圆柱形形状，并且沟道136b的一部分可具有相对薄的宽度。特别地，沟道136b可以在面对下部连接结构160的部分处具有相对薄的宽度。
也就是说，沟道136b可以包括上沟道、下沟道和连接部分。连接部分可形成在上沟道和下沟道之间，连接部分可连接上沟道和下沟道。连接部分的宽度可以小于上沟道和下沟道中的每一个的宽度。当形成连接部分时，沟道136b可以具有不含切割部分的圆柱形形状。
下部连接结构160可以接触沟道136b中具有相对窄的宽度的部分，即沟道136b的连接部分的外壁。由于在沟道136b和下部连接结构160之间的接触部分处，沟道136b的宽度具有相对薄的宽度，因此下部连接结构160的杂质的扩散路径的宽度可被减小。因此，可以减少杂质扩散到沟道136b的上部，并且可以容易地控制杂质的扩散。
在示例实施例中，下部连接结构160可以是包括掺杂有杂质的多晶硅的一个沟道连接图案。
在一些示例实施例中，如图31和图32所示，下部连接结构160可以包括沟道连接图案160a和保护图案160b，如参考图1所示。
在一些示例实施例中，如图33所示，电荷存储结构135可以具有与下部连接结构160相邻的切割部分。此外，包括在电荷存储结构135中的隧道绝缘图案134、电荷存储图案132和阻挡图案130的切割部分的高度可以彼此不相同。在对包括在电荷存储结构135中的层的蚀刻工艺中，隧道绝缘层、电荷存储层和阻挡层的蚀刻速率可以不同。
在示例实施例中，如图33所示，电荷存储图案132可从隧道绝缘图案134和阻挡图案130突出。也就是说，电荷存储图案132的切割部分的上部可以从隧道绝缘图案134和阻挡图案130中的每一个的切割部分的上部向下突出。此外，电荷存储图案132的切割部分的下部可以从隧道绝缘图案134和阻挡图案130中的每一个的切割部分的下部向上突出。因此，电荷存储图案132的切割部分的顶部可以低于隧道绝缘图案134和阻挡图案130中的每一个的切割部分的顶部。此外，电荷存储图案132的切割部分的底部可以高于隧道绝缘图案134和阻挡图案130中的每一个的切割部分的底部。
在一些示例实施例中，尽管未示出，但是隧道绝缘图案134和阻挡图案130可以从电荷存储图案132突出。也就是说，电荷存储图案132的切割部分的顶部可以高于隧道绝缘图案134和阻挡图案130中的每一个的切割部分的顶部。此外，电荷存储图案132的切割部分的底部可以低于隧道绝缘图案134和阻挡图案130中的每一个的切割部分的底部。
图34和35是示出根据示例实施例的垂直半导体装置的制造方法的阶段的截面图。
图28、图29和图31中所示的垂直半导体装置的制造方法被描述。除了下部连接结构和沟道之外，可以通过与参考图7至图24所示的工艺基本相同的工艺来制造每个垂直半导体装置。
首先，执行与参考图7至图15所示的工艺相同的工艺以形成图15所示的结构。
参考图34，由第一间隙156a暴露的沟道的下部的外壁可被进一步蚀刻，使得沟道136a可具有由第一间隙156a形成的切割部分。因此，填充图案138的侧壁可以通过第一间隙156a暴露。在蚀刻工艺期间，绝缘层和牺牲层可以被轻微地蚀刻。也就是说，在蚀刻工艺中，可以选择性地蚀刻多晶硅，同时可以轻微地蚀刻氧化硅层和氮化硅层。蚀刻工艺可以包括各向同性蚀刻工艺。在蚀刻工艺中，蚀刻源可以使用蚀刻气体或蚀刻溶液。
参考图35，可以形成沟道连接层以完全填充第一间隙156a。沟道连接层可以形成为填充沟道136a的切割部分，使得沟道136a可以通过沟道连接层被电连接。
在示例实施例中，可以与对沟道136a的一部分的蚀刻工艺原位(in-situ)或异位(ex-situ)执行用于形成沟道连接层的工艺。
此后，可以去除形成在沟槽148的侧壁和底部以及第一绝缘中间层146上的沟道连接层，以形成填充第一间隙156a的下部连接结构160。
下部连接结构160的接触沟道136a的部分可以包括掺杂有杂质的多晶硅。在示例实施例中，下部连接结构160可以包括掺杂有诸如磷、砷等的N型杂质的多晶硅。
随后，通过执行参考图22至图24所示的工艺，可以制造包括如图28所示的结构的垂直半导体装置。
在一些示例实施例中，可以执行参考图34所示的工艺，然后可以执行与参考图16至图24所示的工艺相同的工艺。然而，当执行参考图16所示的工艺时，可以形成沟道连接层以填充沟道的切割部分。在这种情况下，可以制造包括具有图31所示形状的下部连接结构160的垂直半导体装置。
如上所述，当在形成沟道连接层之后执行后续工艺时，可以减少沟道连接层的杂质向沟道中的过度扩散。
图36和图37是示出根据示例实施例的垂直半导体装置的制造方法的阶段的截面图和平面图。
图30至图32中所示的垂直半导体装置的制造方法被描述。除了下部连接结构和沟道之外，每个垂直半导体装置可以通过与参考图7至图24所示的工艺基本相同的工艺来制造。
首先，执行与参考图7至图15所示的工艺相同的工艺以形成图15所示的结构。
接着，参考图36，由第一间隙156a暴露的沟道下部的外壁可以被进一步蚀刻，使得沟道136b在面对第一间隙156a的部分可以具有相对薄的厚度。
参考图37，可以形成沟道连接层以完全填充第一间隙156a。沟道连接层可以接触沟道136b中具有相对薄的厚度的部分。因此，沟道136b可以通过沟道连接层被电连接。
此后，可以执行参考图35所示的工艺，然后可以执行与参考图22至图24所示的工艺相同的工艺。在这种情况下，可以制造图30所示的垂直半导体装置。
在一些示例实施例中，可以执行参考图36所示的工艺，然后可以执行与参考图16至图24所示的工艺相同的工艺。在这种情况下，可以制造图32所示的垂直半导体装置。
如本领域传统的，可以按照执行所描述的一个或多个功能的块来描述并示出实施例。这些块在这里可以被称为单元或模块等，其物理上由模拟和/或数字电路实现，例如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等，并且可以可选地由固件和/或软件驱动。例如，电路可以在一个或多个半导体芯片中实现，或者在诸如印刷电路板等的衬底支撑上实现。构成一个块的电路可以由专用硬件、或由处理器(例如，一个或多个编程的微处理器和相关电路)、或由执行该块的一些功能的专用硬件和执行该块的其它功能的处理器的组合来实现。在不脱离本公开的范围的情况下，实施例的每个块可以物理地分成两个或更多个相互作用且离散的块。同样，在不脱离本公开的范围的情况下，实施例的块可以物理地组合成更复杂的块。实施例的一个方面可以通过存储在非暂时性存储介质内并且由处理器执行的指令来实现。
以上是示例性实施例的说明，而不应被解释为对其的限制。尽管已经描述了一些示例性实施例，但是本领域技术人员将容易地理解，在不实质上脱离本发明构思的新颖教导和优点的情况下，可以在示例性实施例中进行许多修改。因此，所有这些修改都旨在包括在如权利要求中限定的本发明构思的范围内。在权利要求中，装置加功能的语句旨在覆盖在本文中描述的执行所述功能的结构，并且不仅覆盖结构等同物而且覆盖等同结构。因此，应当理解，前述内容是对各种示例性实施例的说明，而不应被解释为限于所公开的特定示例性实施例，并且对所公开的示例性实施例的修改以及其他示例性实施例旨在被包括在所附权利要求的范围内。

Claims (25)

1.一种垂直半导体装置，包括：
堆叠结构，其包括交替重复堆叠的绝缘层和栅电极，所述堆叠结构与衬底的上表面间隔开；
沟道结构，其包括电荷存储结构和沟道，所述沟道结构穿过所述堆叠结构；以及
下部连接结构，其形成在所述衬底上，所述下部连接结构与所述沟道和所述衬底电连接，其中
所述下部连接结构的侧壁包括突出部，所述突出部设置在从所述衬底的所述上表面开始的所述侧壁在竖直方向上的中心部分处。
2.根据权利要求1所述的垂直半导体装置，其中，所述下部连接结构接触所述衬底的表面，并且所述下部连接结构填充所述衬底的所述上表面与所述堆叠结构之间的间隙。
3.根据权利要求2所述的垂直半导体装置，其中，所述下部连接结构包括保护图案和具有导电性的沟道连接图案，并且所述保护图案的端部对应于所述突出部。
4.根据权利要求3所述的垂直半导体装置，其中，所述沟道连接图案共形地形成在所述间隙的上表面、所述沟道的侧壁和所述间隙的下表面上，并且其中，所述保护图案被设置在形成在所述间隙的所述上表面上的所述沟道连接图案和形成在所述间隙的所述下表面上的所述沟道连接图案之间。
5.根据权利要求3所述的垂直半导体装置，其中，所述保护图案包括在相同的蚀刻工艺中其蚀刻速率低于所述沟道连接图案的蚀刻速率的材料。
6.根据权利要求3所述的垂直半导体装置，其中，所述沟道连接图案包括掺杂有导电杂质的多晶硅。
7.根据权利要求6所述的垂直半导体装置，其中，所述保护图案包括未掺杂的多晶硅。
8.根据权利要求6所述的垂直半导体装置，其中，所述保护图案包括绝缘材料或掺杂有非导电杂质的多晶硅。
9.根据权利要求3所述的垂直半导体装置，其中，所述保护图案的上表面和下表面具有斜面，并且所述保护图案具有在第二方向上朝向其端部的尖锐的形状。
10.根据权利要求3所述的垂直半导体装置，其中，接缝被包括在所述保护图案中。
11.根据权利要求1所述的垂直半导体装置，还包括在所述下部连接结构和所述堆叠结构之间的支撑层。
12.根据权利要求1所述的垂直半导体装置，还包括覆盖所述堆叠结构和所述下部连接结构的侧壁的绝缘间隔件，以及接触所述绝缘间隔件和所述衬底并在第一方向上延伸的共源极图案。
13.根据权利要求1所述的垂直半导体装置，其中：
所述沟道结构形成在沟道孔中，所述沟道孔延伸穿过所述堆叠结构到所述衬底的上部，并且
所述电荷存储结构形成在所述沟道孔的高于所述下部连接结构的上侧壁上，并且所述沟道接触所述电荷存储结构和所述下部连接结构并具有圆柱形形状。
14.根据权利要求1所述的垂直半导体装置，其中，所述沟道包括上沟道和下沟道，所述上沟道和所述下沟道在竖直方向上彼此间隔开，并且所述下部连接结构与所述上沟道和所述下沟道电连接。
15.根据权利要求1所述的垂直半导体装置，其中，所述沟道包括上沟道、下沟道和连接部分，其中，所述连接部分连接所述上沟道和所述下沟道，并且所述连接部分的宽度小于所述上沟道和所述下沟道中的每一个的宽度。
16.根据权利要求1所述的垂直半导体装置，还包括：
电路图案，其形成在下衬底上；
下绝缘中间层，其覆盖所述电路图案；以及
下导电图案，其形成在所述下绝缘中间层上，其中
所述衬底设置在所述下导电图案上。
17.根据权利要求1所述的垂直半导体装置，其中，所述突出部的上表面和下表面具有斜面，并且所述突出部具有在第二方向上朝向其端部的尖锐的形状。
18.一种垂直半导体装置，包括：
支撑层，其与衬底的上表面间隔开；
堆叠结构，其形成在所述支撑层上，所述堆叠结构包括交替地且重复地堆叠的绝缘层和栅电极；
沟道结构，其穿过所述堆叠结构和所述支撑层并延伸到所述衬底的所述上表面，所述沟道结构包括电荷存储结构和沟道；以及
下部连接结构，其形成在所述衬底上，所述下部连接结构与所述沟道和所述衬底电连接，其中
所述下连接结构的设置在从所述衬底的所述上表面开始在竖直方向上的中心部分处的端部，从形成在所述支撑层的底部上的所述下部连接结构和形成在所述衬底的所述上表面上的所述下部连接结构中的每一个的端部突出，以形成突出部。
19.根据权利要求18所述的垂直半导体装置，其中，所述下部连接结构包括沟道连接图案和保护图案，并且所述保护图案的所述端部对应于所述突出部。
20.一种垂直半导体装置，包括：
堆叠结构，其包括交替地且重复地堆叠的绝缘层和栅电极，所述堆叠结构与衬底的上表面间隔开；
沟道结构，其穿过所述堆叠结构并延伸到所述衬底的所述上表面，所述沟道结构包括电荷存储结构和沟道；以及
下部连接结构，其接触所述衬底以填充所述衬底的表面与所述堆叠结构之间的间隙，并且所述下部连接结构与所述沟道和所述衬底电连接，其中
所述下部连接结构包括沟道连接图案和保护图案，并且所述保护图案包括在相同的蚀刻工艺中其蚀刻速率低于所述沟道连接图案的蚀刻速率的材料。
21.根据权利要求20所述的垂直半导体装置，其中，所述保护图案的端部从所述下部连接结构中的所述沟道连接图案的端部突出。
22.根据权利要求20所述的垂直半导体装置，其中，所述沟道连接图案共形地形成在所述间隙的上表面、所述沟道的侧壁和所述间隙的下表面上，并且其中，所述保护图案介于形成在所述间隙的所述上表面上的所述沟道连接图案和形成在所述间隙的所述下表面上的所述沟道连接图案之间。
23.根据权利要求20所述的垂直半导体装置，其中，接缝被包括在所述保护图案中。
24.根据权利要求20所述的垂直半导体装置，其中，所述保护图案包括未掺杂的多晶硅。
25.根据权利要求20所述的垂直半导体装置，其中，所述沟道包括上沟道和下沟道，所述上沟道和所述下沟道在竖直方向上彼此间隔开，并且所述下部连接结构与所述上沟道和所述下沟道电连接。
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