KR102606822B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 장치 및 그 제조방법이 개시된다. 개시된 반도체 장치는 제1 소스막; 소스 영역을 사이에 두고 상기 제1 소스막으로부터 이격되어 상기 제1 소스막 상에 배치된 제2 소스막; 상기 제2 소스막을 관통하여 상기 제1 소스막 내부로 연장된 채널막들; 및 서로 이웃한 상기 채널막들 사이의 공간을 채우고 상기 제1 소스막 및 상기 제2 소스막으로부터 이격된 제1 영역과, 상기 제1 영역과 상기 제1 소스막 사이와 상기 제1 영역과 상기 제2 소스막 사이에서 상기 소스 영역을 채우는 제2 영역을 갖는 층간 소스막을 포함을 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함할 수 있다. 반도체 장치의 고집적화를 위해 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 장치가 제안된 바 있다.
3차원 반도체 메모리 장치의 메모리 셀들은 서로 상에 적층될 수 있다. 메모리 셀들은 채널막을 통해 메모리 스트링 단위로 직렬 연결될 수 있다. 채널막은 비트 라인과 소스막에 연결될 수 있다.
메모리 셀들의 적층 수가 증가할수록 채널막과 소스막을 연결하는 공정의 난이도의 높아지고 있다. 이로 인하여, 셀 전류 저하에 따른 반도체 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시예는 반도체 장치의 동작 신뢰성을 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 바람직한 일 실시예에 따르면, 제1 소스막; 소스 영역을 사이에 두고 상기 제1 소스막으로부터 이격되어 상기 제1 소스막 상에 배치된 제2 소스막; 상기 제2 소스막을 관통하여 상기 제1 소스막 내부로 연장된 채널막들; 및 서로 이웃한 상기 채널막들 사이의 공간을 채우고 상기 제1 소스막 및 상기 제2 소스막으로부터 이격된 제1 영역과, 상기 제1 영역과 상기 제1 소스막 사이와 상기 제1 영역과 상기 제2 소스막 사이에서 상기 소스 영역을 채우는 제2 영역을 갖는 층간 소스막을 포함하는 반도체 장치가 제공된다.
또한, 본 발명의 바람직한 일 실시예에 따르면, 순차로 적층된 제1 소스막, 제1 보호막, 희생막, 제2 보호막 및 제2 소스막을 포함하는 예비 소스 적층구조를 형성하는 단계; 상기 제2 소스막을 관통하여 상기 제1 소스막 내부로 연장되고, 각각이 다층막으로 둘러싸인 채널막들을 형성하는 단계; 상기 제2 소스막 및 상기 제2 보호막을 관통하고, 상기 희생막을 노출하는 소스 관통홀을 상기 채널막들 사이에 형성하는 단계; 상기 소스 관통홀을 통해 노출된 상기 희생막을 제거하여 상기 제1 및 제2 보호막 사이에 제1 개구부를 형성하는 단계; 상기 제1 개구부를 통해 노출된 상기 다층막을 제거하여 상기 채널막들을 노출하는 제2 개구부를 형성하는 단계; 및 상기 제2 개구부를 통해 노출된 상기 채널막으로부터 층간 소스막의 제1 영역을 성장시키는 단계를 포함하는 반도체 장치 제조방법이 제공된다.
본 발명에 따르면, 층간 소스막이 채널막으로부터 먼저 성장될 수 있도록 공정을 제어하여, 층간 소스막 내에 보이드 형성을 방지할 수 있다. 이로써, 본 발명은 채널막과 층간 소스막 간 계면 저항을 줄이고, 셀 전류를 안정적으로 확보할 수 있으므로 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 2a 내지 도 2n은 본 발명의 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 다층 소스막(SL), 적층구조(STA) 및 채널막들(CH)을 포함한다. 도면에 도시되진 않았으나, 본 발명의 실시예에 따른 반도체 장치의 다층 소스막(SL) 하부에 반도체 장치의 메모리 스트링을 구동하기 위한 회로를 구성하는 구동 트랜지스터들이 배치될 수 있다. 또한, 구동 트랜지스터들 중 일부와 다층 소스막(SL)은 그들 사이에 배치된 라우팅 배선 또는 콘택 플러그를 통해 전기적으로 연결될 수 있다.
도 1에 도시된 바와 같이, 다층 소스막(SL)은 제1 소스막(SS1), 층간 소스막(ILS), 및 제2 소스막(SS2)을 포함할 수 있다.
도 1을 참조하면, 제2 소스막(SS2)은 소스 영역을 사이에 두고 제1 소스막(SS1)으로부터 이격되어 제1 소스막(SS1) 상부에 배치된다. 층간 소스막(ILS)은 제1 소스막(SS1)과 제2 소스막(SS2) 사이의 소스 영역에 배치된다.
제1 소스막(SS1) 및 제2 소스막(SS2)은 층간 소스막(ILS)의 성장시드 역할이 가능한 물질로 형성될 수 있으며, 서로 동일한 물질로 형성될 수 있다. 예를 들어, 제1 소스막(SS1) 및 제2 소스막(SS2)은 실리콘을 포함할 수 있다. 또한, 제1 소스막(SS1) 및 제2 소스막(SS2)은 층간 소스막(ILS)에 불순물을 공급할 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 소스막(SS1) 및 제2 소스막(SS2)은 n타입 또는 p타입 불순물을 포함할 수 있다.
층간 소스막(ILS)은 채널막들(CH), 제1 소스막(SS1) 및 제2 소스막(SS2)으로부터 성장된 물질막으로서, 실리콘을 포함할 수 있다. 층간 소스막(ILS)은 제1 소스막(SS1) 및 제2 소스막(SS2)으로부터 공급된 불순물을 포함할 수 있다. 예를 들어, 층간 소스막(ILS)은 n타입 또는 p타입 불순물을 포함할 수 있다. 층간 소스막(ILS)은 채널막(CH)에 불순물을 공급할 수 있다.
제2 소스막(SS2)은 산화물에 대한 식각 선택비가 높은 폴리 실리콘으로 형성되므로 후술될 슬릿들(SA, SB)을 형성하는 과정에서 식각 정지막 역할을 할 수 있다.
도 1을 참조하면, 다층 소스막(SL)은 제1 소스막(SS1) 하부에 배치된 메탈 소스막(MS)을 더 포함할 수 있다. 메탈 소스막(MS)은 제1 소스막(SS1), 제2 소스막(SS2) 및 층간 소스막(ILS)보다 저항이 낮은 물질로 형성될 수 있다. 예를 들어, 메탈 소스막(MS)은 텅스텐을 포함할 수 있다.
메탈 소스막(MS)은 제1 소스 절연막(SD1)에 의해 관통되어 다수의 패턴으로 분리될 수 있다. 제1 소스막(SS1) 및 제2 소스막(SS2)은 제2 소스 절연막(SD2)에 의해 관통되어 다수의 패턴으로 분리될 수 있다. 제2 소스 절연막(SD2)은 제1 소스 절연막(SD1) 상에 배치될 수 있다.
제1 소스 절연막(SD1)의 측벽과 메탈 소스막(MS)의 측벽 사이 및 메탈 소스막(MS)의 바닥면을 따라 제1 베리어 메탈막(BM1)이 더 형성될 수 있다. 즉, 제1 베리어 메탈막(BM1)은 메탈 소스막(MS)의 측벽 및 바닥면을 감쌀 수 있다. 제1 소스막(SS1)과 메탈 소스막(MS) 사이에 제2 베리어 메탈막(BM2)이 더 형성될 수 있다. 제2 베리어 메탈막(BM2)은 제2 소스 절연막(SD2)에 의해 관통될 수 있다.
적층 구조(STA)는 다층 소스막(SL) 및 제2 소스 절연막(SD2) 상에 배치된다. 적층 구조(STA)는 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함한다. 도전 패턴들(CP)은 셀렉트 트랜지스터들 및 메모리 셀들의 게이트 전극들로 이용될 수 있다. 층간 절연막들(ILD)은 도전 패턴들(CP)을 절연시키기 위한 것이다. 도전 패턴들(CP)은 폴리 실리콘, 금속 또는 금속 실리사이드물 중 적어도 어느 하나를 포함할 수 있다. 층간 절연막들(ILD)은 산화물을 포함할 수 있다.
적층 구조(STA)는 슬릿들(SA, SB)에 의해 관통될 수 있다. 슬릿들(SA, SB)은 제1 슬릿(SA) 및 제2 슬릿(SB)을 포함할 수 있다. 제1 슬릿(SA)은 다층 소스막(SL)에 중첩되게 배치되고, 다층 소스막(SL)의 제2 소스막(SS2)을 관통하도록 형성될 수 있다. 제2 슬릿(SB)은 제2 소스 절연막(SD2)에 중첩되게 배치될 수 있다. 도면에 도시되지는 아니하였으나, 슬릿들(SA, SB) 각각의 내부에 측벽 절연막 및 슬릿 절연막이 형성될 수 있다. 측벽 절연막은 층간 절연막들(ILD), 도전 패턴들(CP) 및 제2 소스막(SS2)을 식각 공정으로부터 보호하기 위해 형성되는 것으로서, 층간 절연막들(ILD), 도전 패턴들(CP) 및 제2 소스막(SS2)과 다른 물질로 형성될 수 있다. 측벽 절연막은 슬릿들(SA, SB) 각각의 측벽 상에 형성되고, 슬릿 절연막은 측벽 절연막 상에서 슬릿들(SA, SB) 각각의 내부를 채우도록 형성될 수 있다.
채널막들(CH) 각각은 적층 구조(STA) 및 제2 소스막(SS2)을 관통하여 제1 소스막(SS1) 내부로 연장된 채널홀 내부에 배치된다. 채널막들(CH) 각각은 코어 절연막(CO)을 감싸는 튜브형으로 형성될 수 있다. 이 경우, 코어 절연막(CO)의 높이를 채널막들(CH)보다 낮게 형성할 수 있다. 코어 절연막(CO) 상부에 캡핑막(CAP)이 더 형성될 수 있다. 캡핑막(CAP)은 그에 대응하는 채널막들(CH) 중 어느 하나의 상단에 의해 둘러싸일 수 있다. 채널막들(CH) 및 캡핑막(CAP)은 반도체물로 형성될 수 있다. 캡핑막(CAP)은 채널막들(CH)에 비해 높은 농도의 불순물을 포함할 수 있다. 도면에 도시되진 않았으나, 캡핑막(CAP) 및 코어 절연막(CO)은 형성되지 않을 수 있다. 이 경우 채널막들(CH) 각각은 채널홀 내부를 완전히 채우는 매립형으로 형성될 수 있다. 채널막들(CH) 각각은 메모리 스트링의 채널로 이용될 수 있다. 서로 이웃한 채널막들(CH) 사이에 제1 슬릿(SA)이 배치될 수 있다.
채널막들(CH) 각각은 제1 내지 제3 부분(P1 내지 P3)으로 구분될 수 있다. 제1 부분(P1)은 적층 구조(STA) 및 제2 소스막(SS2)을 관통한다. 제2 부분(P2)은 제1 소스막(SS1)의 상부 일부를 관통한다. 제3 부분(P3)은 제1 부분(P1)과 제2 부분(P2) 사이에 배치된다. 채널막들(CH) 각각의 제3 부분(P3)은 층간 소스막(ILS)에 접촉된다.
층간 소스막(ILS)은 시차를 두고 형성되는 제1 영역(ILS1)과 제2 영역(ILS2)으로 구분된다. 제1 영역(ILS1)은 먼저 형성되기 시작하는 부분이고, 제2 영역(ILS2)은 제1 영역(ILS1) 형성 후 형성되는 부분이다. 제1 영역(ILS1) 및 제2 영역(ILS2)은 제1 소스막(SS1)과 제2 소스막(SS2) 사이의 소스 영역 내에 배치된다. 제1 영역(ILS1)은 채널막들(CH)로부터 성장되어 채널막들(CH) 사이의 공간을 채운다. 보다 구체적으로, 제1 영역(ILS1)은 채널막들(CH) 각각의 제3 부분(P3)으로부터 측부로 성장될 수 있다. 그리고, 나중에 형성되기 시작하는 제2 영역(ILS2)은 도포(deposition) 방식 또는 선택적 성장(selective growth) 방식 등의 다양한 방식을 통해 형성될 수 있다. 예를 들어, 선택적 성장 방식을 통해 형성되는 제2 영역(ILS2)은 제1 영역(ILS1), 제1 및 제2 소스막(SS1 및 SS2)을 성장 시드막으로 이용하여 제1 영역(ILS1), 제1 및 제2 소스막(SS1 및 SS2)으로부터 성장될 수 있다. 다양한 방식으로 형성되는 제2 영역(ILS2)은 제1 영역(ILS1)과 제1 소스막(SS1) 사이 및 제1 영역(ILS1)과 제2 소스막(SS2) 사이를 채우도록 형성된다. 이와 같이 채널막들(CH)에 가까운 제1 영역(ILS1)이 제2 영역(ILS2)보다 먼저 형성되면, 층간 소스막(ILS)의 성장 과정 동안 성장에 필요한 물질들의 이동 경로가 막히는 우려를 제거하여, 채널막들(CH) 주변에 보이드 없이 층간 소스막(ILS)을 형성하기 용이해진다. 이로써, 본 발명의 실시 예는 채널막들(CH)과 층간 소스막(ILS) 사이의 계면 저항을 낮출 수 있으며, 셀 전류를 높일 수 있다.
채널막들(CH) 각각의 제1 부분(P1)의 외벽은 제1 다층 패턴(ML1)으로 둘러싸일 수 있다. 제1 다층 패턴(ML1)은 제1 부분(P1)의 외벽을 감싸는 제1 터널 절연 패턴(TI1), 제1 터널 절연 패턴(TI1)을 감싸는 제1 데이터 저장 패턴(DS1), 및 제1 데이터 저장 패턴(DS1)을 감싸는 제1 블로킹 절연 패턴(BI1)을 포함할 수 있다. 채널막들(CH) 각각의 제2 부분(P2)의 외벽은 제2 다층 패턴(ML2)으로 둘러싸일 수 있다. 제2 다층 패턴(ML2)은 제2 부분(P2)의 외벽을 감싸는 제2 터널 절연 패턴(TI2), 제2 터널 절연 패턴(TI2)을 감싸는 제2 데이터 저장 패턴(DS2), 및 제2 데이터 저장 패턴(DS2)을 감싸는 제2 블로킹 절연 패턴(BI2)을 포함할 수 있다.
제1 다층 패턴(ML1) 및 제2 다층 패턴(ML2)은 층간 소스막(ILS)에 의해 분리될 수 있다. 제1 터널 절연 패턴(TI1)과 제2 터널 절연 패턴(TI2)은 층간 소스막(ILS)을 통해 분리된 터널 절연막의 부분들이다. 제1 데이터 저장 패턴(DS1) 및 제2 데이터 저장 패턴(DS2)은 층간 소스막(ILS)을 통해 분리된 데이터 저장막의 부분들이다. 제1 블로킹 절연 패턴(BI1) 및 제2 블로킹 절연 패턴(BI2)은 층간 소스막(ILS)을 통해 분리된 블로킹 절연막의 부분들이다. 데이터 저장막은 실리콘, 질화물, 상변화 물질, 나노닷 등을 포함할 수 있다. 터널 절연막은 터널링이 가능한 실리콘 산화막을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다.
상술한 본 발명의 실시예에 따르면, 도전 패턴들(CP) 중 셀렉트 라인과 채널막(CH)의 교차부에 셀렉트 트랜지스터가 형성되고, 도전 패턴들(CP) 중 워드 라인과 채널막(CH)의 교차부에 메모리 셀이 형성된다. 도전 패턴들(CP) 중 최상층 도전 패턴과 최하층 도전 패턴은 각각 상부 셀렉트 라인 및 하부 셀렉트 라인으로 이용될 수 있다. 도전 패턴들(CP) 중 최상층 도전 패턴과 최하층 도전 패턴 사이에 배치된 패턴들은 워드 라인들로 이용될 수 있다. 이러한 구조에 따르면, 채널막들(CH) 각각은 상부 셀렉트 라인에 연결된 상부 셀렉트 트랜지스터와, 하부 셀렉트 라인에 연결된 하부 셀렉트 트랜지스터와, 워드 라인들에 연결된 메모리 셀들을 직렬로 연결할 수 있다. 메모리 스트링은 직렬로 연결된 상부 셀렉트 트랜지스터, 메모리 셀들, 및 하부 셀렉트 트랜지스터를 포함한다.
도 2a 내지 도 2n은 본 발명의 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 2a 내지 도 2n은 도 1에 도시된 반도체 장치 제조방법을 설명하기 위한 단면도들이다.
먼저, 도 2a를 참조하면, 하부 구조를 포함하는 기판(미도시) 상에 메탈 소스막(113)을 형성할 수 있다. 도면에 도시되진 않았으나, 하부 구조는 반도체 장치의 메모리 스트링을 구동하기 위한 회로를 구성하는 구동 트랜지스터들, 및 구동 트랜지스터들에 연결된 라우팅 배선 및 콘택 플러그들을 포함할 수 있다.
메탈 소스막(113)은 후속에서 형성될 제1 및 제2 소스막들보다 저항이 낮은 금속으로 형성될 수 있다. 예를 들어, 메탈 소스막(113)은 텅스텐을 포함할 수 있다.
메탈 소스막(113)은 다마신 공정으로 형성될 수 있다. 예를 들어, 하부 구조를 포함하는 기판 상에 제1 소스 절연막(101)을 형성한다. 이어서, 제1 소스 절연막(101)을 식각하여 트렌치들(103)을 형성한다. 이 후, 트렌치들(103) 각각의 내부를 메탈 소스막(113)으로 채운다. 메탈 소스막(113) 형성 전 제1 베리어 메탈막(111)을 더 형성할 수 있다. 제1 베리어 메탈막(111)은 트렌치들(103) 각각의 표면 상에 형성될 수 있다. 메탈 소스막(113)은 제1 베리어 메탈막(111) 상에 배치되고, 트렌치들(103) 각각을 완전히 채운다. 제1 베리어 메탈막(111) 및 메탈 소스막(113)을 형성한 후, 제1 소스 절연막(101)이 노출될 때까지 메탈 소스막(113) 및 제1 베리어 메탈막(111)을 평탄화할 수 있다.
다음으로, 도 2b를 참조하면, 메탈 소스막(113)을 포함하는 제1 소스 절연막(101) 상에 예비 소스 적층구조(PS)를 형성할 수 있다. 예비 소스 적층구조(PS)를 형성하기 전, 메탈 소스막(113)으로부터의 금속 확산을 방지하기 위해, 메탈 소스막(113)을 포함하는 제1 소스 절연막(101) 상에 제2 베리어 메탈막(121)을 더 형성할 수 있다.
예비 소스 적층구조(PS)는 제1 소스막(123), 희생막(127) 및 제2 소스막(131)을 순차로 적층하여 형성될 수 있다. 제1 소스막(123) 및 제2 소스막(131)은 후속에서 층간 소스막의 성장 시드층으로 이용될 수 있으며, 서로 동일한 물질로 형성될 수 있다. 제1 소스막(123) 및 제2 소스막(131)은 후속에서 층간 소스막에 불순물을 공급할 수 있는 물질로 형성될 수 있다. 희생막(127)은 후속 공정에서 선택적으로 제거가능한 물질로 형성될 수 있다. 보다 구체적으로, 희생막(127)은 제1 소스막(123) 및 제2 소스막(131)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 제1 소스막(123) 및 제2 소스막(131)은 층간 소스막의 성장 시드층 역할을 할 수 있으며, 층간 소스막으로 불순물을 공급할 수 있는 도프트 실리콘막으로 형성될 수 있다. 도프트 실리콘막은 n타입 또는 p타입 불순물을 포함할 수 있다. 불순물은 제1 소스막(123) 및 제2 소스막(131) 각각을 증착한 후 임플란트 공정을 통해 추가될 수 있다. 희생막(127)은 언도프트 폴리 실리콘막으로 형성될 수 있다.
예비 소스 적층구조(PS)는 제1 및 제2 보호막들(125, 129)을 더 포함할 수 있다. 희생막(127)이 제1 보호막(125) 및 제2 보호막(129) 사이에 개재될 수 있도록, 제1 보호막(125)은 희생막(127)을 형성하기 전 증착되고, 제2 보호막(129)은 희생막(127)을 형성한 후 증착된다. 제1 보호막(125)은 희생막(127)과 제1 소스막(123) 사이에 배치되고, 제2 보호막(129)은 희생막(127)과 제2 소스막(131) 사이에 배치된다. 제1 보호막(125) 및 제2 보호막(129)은 제1 소스막(123), 희생막(127) 및 제2 소스막(131)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 또한, 제1 보호막(125) 및 제2 보호막(129)은 후속에서 형성될 다층막에 대한 식각 선택비를 고려하여 형성될 수 있다.
보다 상세하게, 도 2b에서 A영역을 확대한 단면도를 참고하면, 제1 보호막(125) 및 제2 보호막(129)은 다중막으로 형성될 수 있다. 보다 구체적으로, 제1 보호막(125)은 제1 소스막(123) 상에 순차로 배치된 제1 내지 제3 서브 보호막들(125A 내지 125C)를 포함할 수 있다. 제2 보호막(129)은 희생막(127) 상에 순차로 배치된 제1 내지 제3 서브 보호막들(129A 내지 129C)를 포함할 수 있다.
제1 보호막(125)의 최하부에 배치된 제1 서브 보호막(125A)은 도 1에서 상술한 터널 절연막과 다른 물질로 형성될 수 있다. 예를 들어, 제1 서브 보호막(125A)은 질화막으로 형성될 수 있다.
제1 보호막(125)의 최상부에 배치된 제3 서브 보호막(125C)은 도 1에서 상술한 블로킹 절연막과 다른 물질로 형성될 수 있다. 예를 들어, 제3 서브 보호막(125C)은 질화막으로 형성될 수 있다.
제1 서브 보호막(125A)과 제3 서브 보호막(125C)의 사이의 제2 서브 보호막(125B)은 도 1에서 상술한 데이터 저장막과 다른 물질로 형성될 수 있다. 예를 들어, 제2 서브 보호막(125B)은 산화막으로 형성될 수 있다.
그리고, 제2 보호막(129)의 최하부에 배치된 제1 서브 보호막(129A)은 도 1에서 상술한 블로킹 절연막과 다른 물질로 형성될 수 있다. 예를 들어, 제1 서브 보호막(129A)은 질화막으로 형성될 수 있다.
제2 보호막(129)의 최상부에 배치된 제3 서브 보호막(129C)은 도 1에서 상술한 터널 절연막과 다른 물질로 형성될 수 있다. 예를 들어, 제3 서브 보호막(129C)은 질화막으로 형성될 수 있다.
제1 서브 보호막(129A)과 제3 서브 보호막(129C)의 사이의 제2 서브 보호막(129B)은 도 1에서 상술한 데이터 저장막과 다른 물질로 형성될 수 있다. 예를 들어, 제2 서브 보호막(129B)은 산화막으로 형성될 수 있다.
상술한 물질들을 포함하는 다중의 제1 보호막(125) 및 제2 보호막(129)은 후속에서 채널막을 노출시키기 위해 블로킹 절연막, 데이터 저장막 및 터널 절연막을 식각하는 공정을 진행하는 동안, 보호막 역할을 할 수 있다. 제1 보호막(125) 및 제2 보호막(129) 각각은 상술한 질화막/산화막/질화막의 적층 구조 이외에도, 산화막/질화막/산화막/질화막의 적층 구조로 형성될 수 있다.
도 2b에 도시된 바와 같이, 예비 소스 적층구조(PS) 형성 후, 예비 소스 적층구조(PS)를 관통하여 제1 소스 절연막(101) 상에 접촉된 제2 소스 절연막(133)을 더 형성할 수 있다.
다음으로, 도 2c를 참조하면, 제2 소스막(131) 및 제2 소스 절연막(133) 상에 제1 물질막들(141) 및 제2 물질막들(143)을 교대로 적층한다.
제2 물질막들(143)은 제1 물질막들(141)과 다른 물질로 형성된다. 예를 들어, 제1 물질막들(141)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)은 도전 패턴용 도전물로 형성될 수 있다.
또는 제1 물질막들(141)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)은 희생막으로서 이용되며 제1 물질막들(141)과 다른 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(141)은 실리콘 산화막으로 형성되고, 제2 물질막들(143)은 실리콘 질화막으로 형성될 수 있다.
또는 제1 물질막들(141)은 희생막으로서 이용되며 제2 물질막들(143)과 다른 식각 선택비를 갖는 희생용 도전물로 형성되고, 제2 물질막들(143)은 도전 패턴용 도전물로 형성될 수 있다. 이 경우, 제1 물질막들(141)은 언도프트 폴리 실리콘막으로 형성되고, 제2 물질막들(143)은 도프트 폴리 실리콘막으로 형성될 수 있다.
다음으로, 도 2d를 참조하면, 제1 및 제2 물질막들(141, 143)과 예비 소스 적층 구조(PS)를 관통하는 채널홀들(H)을 형성한다. 채널홀들(H)은 예비 소스 적층 구조(PS)의 제2 소스막(131), 제2 보호막(129), 희생막(127) 및 제1 보호막(125)을 완전히 관통하도록 연장될 수 있다. 채널홀들(H)은 예비 소스 적층 구조(PS)의 제1 소스막(123)의 일부를 관통하도록 연장될 수 있다.
이어서, 채널홀들(H) 각각의 내부에 다층막(ML)으로 둘러싸인 채널막(CH)을 형성한다. 다층막(ML)은 블로킹 절연막(BI), 데이터 저장막(DL) 및 터널 절연막(TI)을 순차로 적층하여 형성될 수 있다. 블로킹 절연막(BI), 데이터 저장막(DL) 및 터널 절연막(TI)은 채널홀들(H) 각각의 표면 상에 형성될 수 있다. 채널막(CH)은 터널 절연막(TI) 상에 형성될 수 있다. 채널막(CH)은 채널홀들(H) 각각의 내부를 완전히 채우도록 형성되거나, 채널홀들(H) 각각의 중심영역을 개구하도록 형성될 수 있다. 채널막(CH)에 의해 채널홀들(H) 각각의 중심 영역이 개구된 경우, 채널홀들(H) 각각의 중심 영역을 코어 절연막(CO)으로 채울 수 있다. 코어 절연막(CO)은 채널홀들(H) 각각 보다 낮게 형성될 수 있다. 이 경우, 코어 절연막(CO) 상에 캡핑막(CAP)을 더 형성하여 채널홀들(H) 각각의 상단을 채울 수 있다.
계속하여, 도 2e를 참조하면, 제1 및 제2 물질막들(141, 143)을 식각하여 이들을 관통하는 슬릿들(SA, SB)을 형성한다. 슬릿들(SA, SB)은 채널막들(CH) 사이의 제1 및 제2 물질막들(141, 143)을 관통하는 제1 슬릿(SA)과, 제2 소스 절연막(133)에 중첩된 제1 및 제2 물질막들(141, 143)을 관통하는 제2 슬릿(SB)을 포함할 수 있다.
제1 물질막들(141)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)이 희생용 절연물로 형성된 경우, 도프트 실리콘등과 같은 도전물로 형성된 제2 소스막(131)과 절연물로 형성된 제1 및 제2 물질막들(141, 143) 간의 식각 선택비 차이를 이용할 수 있다. 보다 구체적으로, 절연물로 형성된 제1 및 제2 물질막들(141, 143)의 식각 공정 진행 시, 도전물로 형성된 제2 소스막(131)을 식각 정지막으로 이용할 수 있다. 이로써, 슬릿들(SA, SB)을 균일한 깊이로 형성할 수 있다.
이하의 도 2f 및 도 2g는 제1 물질막들(141)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)이 희생용 절연물로 형성된 경우를 예로 들어 후속 공정을 도시한 것이다.
먼저, 도 2f를 참조하면, 슬릿들(SA, SB)을 통해 제2 물질막들(143)을 선택적으로 제거하여 도전 패턴 영역들(CPA)을 개구한다. 이때, 채널막들(CH)은 예비 소스 적층 구조(PS)에 의해 지지되므로 그 구조를 안정적으로 유지할 수 있다.
그리고, 도 2g를 참조하면, 슬릿들(SA, SB)을 통해 도전 패턴 영역들(CPA) 각각을 제3 물질막으로 채울 수 있다. 제3 물질막은 도전물일 수 있다. 이로써, 도전 패턴 영역들(CPA) 내부에 도전 패턴들(CP)이 형성된다. 도전 패턴들(CP)은 텅스텐 등을 포함할 수 있다. 도면에 도시하진 않았으나, 도전 패턴들(CP)을 형성하기 전, 도전 패턴 영역들(CPA) 각각의 표면을 따라 베리어막 또는 블로킹 절연막 중 적어도 어느 하나가 더 형성될 수 있다.
도 2f 및 도 2g에서 상술한 바와 다르게, 제1 물질막들(141)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)이 도전 패턴용 도전물로 형성된 경우, 제2 물질막들(143)이 슬릿들(SA, SB)에 의해 도전 패턴들(CP)로 분리될 수 있다.
또는 제1 물질막들(141)이 희생용 도전물로 형성되고, 제2 물질막들(143)이 도전 패턴용 도전물로 형성된 경우, 슬릿들(SA, SB)을 통해 제1 물질막들(141) 각각을 절연물인 제3 물질막으로 대체할 수 있고, 제2 물질막들(143)이 슬릿들(SA, SB)을 통해 도전 패턴들(CP)로 분리될 수 있다.
계속하여, 도 2h를 참조하면, 제1 슬릿(SA)을 통해 노출된 제2 소스막(131)을 식각하여 제2 소스막(131)을 관통하는 제1 소스 관통홀(SH1)을 형성한다. 제2 소스막(131)을 관통하는 제1 소스 관통홀(SH1)에 의해 제2 보호막(129)이 노출된다. 이 때, 제2 소스막(131)과 제2 보호막(129)의 식각 선택비 차이를 이용하여 제2 보호막(129)을 식각 정지막으로 이용할 수 있다. 이로써, 희생막(127)의 불규칙적인 손실을 방지할 수 있다.
이후, 측벽 절연막(151)을 슬릿들(SA, SB)의 측벽들 상에 형성할 수 있다. 측벽 절연막(151)은 질화막의 단일층으로 형성되거나, 질화막 및 산화막을 포함하는 다중막 구조로 형성될 수 있다. 측벽 절연막은 희생막(127)을 제거하는 후속 공정을 진행하는 동안, 도전 패턴들(CP) 및 제2 소스막(131)을 보호할 수 있다. 측벽 절연막(151)은 제1 보호막(125) 또는 제2 보호막(129)과 동일한 물질막들로 형성될 수 있다. 예를 들어, 측벽 절연막(151)은 질화막/산화막/질화막의 다중층 또는 산화막/질화막/산화막/질화막의 다중층 구조로 형성될 수 있다.
계속하여, 도 2i를 참조하면, 제1 소스 관통홀(SH1)을 통해 노출된 제2 보호막(129)을 식각하는 단계 및 희생막(127)을 식각하는 단계를 순차로 실시하여 제2 소스 관통홀(SH2)을 형성한다. 제2 보호막(129) 및 희생막(127)을 관통하는 제2 소스 관통홀(SH2)에 의해 제1 보호막(125)이 노출된다. 희생막(127)을 식각하는 단계에서 희생막(127)과 제1 보호막(125)의 식각 선택비 차이를 이용하여 제1 보호막(125)을 식각 정지막으로 이용할 수 있다. 이로써, 제1 소스막(123)의 손실을 방지할 수 있다.
경우에 따라 희생막(127)을 수직으로 관통하는 제2 소스 관통홀(SH2)을 형성하는 식각 공정은 생략될 수 있다.
다음으로, 도 2j를 참조하면, 제1 및 제2 소스 관통홀(SH1 및 SH2)을 통해 노출된 희생막(127)을 제거하여 제1 보호막(125) 및 제2 보호막(129) 사이에 제1 개구부(OP1)를 형성한다. 희생막(127)을 제거하는 과정에서 희생막(127)과 제1 및 제2 보호막들(125 및 129) 사이의 식각 선택비 차이를 이용하여 제1 및 제2 보호막들(125 및 129)을 식각 정지막으로 이용할 수 있다. 이로써, 제1 소스막(123) 및 제2 소스막(131)의 손실을 방지할 수 있다.
희생막(127)을 제거하여 형성된 제1 개구부(OP1)를 통해 다층막(ML)의 일부가 노출될 수 있다.
계속하여, 도 2k를 참조하면, 제1 개구부(OP1)를 통해 노출된 다층막(ML)의 일부를 식각하여 채널막들(CH) 각각을 노출하는 제2 개구부(OP2)를 제1 보호막(125) 및 제2 보호막(129) 사이에서 개구한다. 제2 개구부는 앞서 설명한 제1 개구부와 후술할 제3 개구부와 함께 소스 영역(OPS)을 형성할 수 있다.
제2 개구부(OP2)를 형성하기 위한 식각 공정 동안, 블로킹 절연막(BI)이 식각되어 제1 및 제2 블로킹 절연 패턴들(BI1 및 BI2)로 분리될 수 있다. 이로써, 데이터 저장막(DS)이 노출될 수 있다. 제1 보호막(125) 및 제2 보호막(129)은 도 2b에서 상술한 물질들을 포함하는 다중막 구조로 형성되고, 제1 보호막(125)의 최상부에 형성된 제3 서브 보호막(도 2b의 125C)과 제2 보호막(129)의 최하부에 형성된 제1 서브 보호막(도 2b의 129A)은 블로킹 절연막(BI)에 대한 식각 선택비가 높은 물질로 형성될 수 있다. 예를 들어, 제1 보호막(125)의 제3 서브 보호막과 제2 보호막(129)의 제1 서브 보호막은 각각 질화막으로 형성될 수 있다. 이에 따라, 블로킹 절연막(BI)이 식각되는 동안 제1 보호막의 제3 서브 보호막과 제2 보호막의 제1 서브 보호막이 제거되지 않고 잔류하여 보호막 역할을 할 수 있다.
그리고, 제2 개구부(OP2)를 형성하기 위한 식각 공정 동안, 데이터 저장막(DS)이 식각되어 제1 및 제2 데이터 저장 패턴들(DS1 및 DS2)로 분리될 수 있고, 터널 절연막(TI)이 식각되어 제1 및 제2 터널 절연 패턴들(TI1 및 TI2)로 분리될 수 있다. 제1 보호막(125) 및 제2 보호막(129)이 도 2b에서 상술한 물질들을 포함하는 다중막 구조로 형성된 경우, 제1 보호막(125) 및 제2 보호막(129)은 각각 제1 내지 제3 서브 보호막들을 포함할 수 있다. 또한, 제1 및 제3 서브 보호막들 사이의 제2 서브 보호막(도 2b의 125B 및 129B)은 데이터 저장막(DS)에 대한 식각 선택비가 높은 물질로 형성될 수 있고, 제1 보호막(125)의 최하부에 형성된 제1 서브 보호막(도 2b의 125A)과 제2 보호막(129)의 최상부에 형성된 제3 서브 보호막(도 2b의 129C)은 터널 절연막(TI)에 대한 식각 선택비가 높은 물질로 형성될 수 있다. 예를 들어, 제1 보호막(125)의 제2 서브 보호막과 제2 보호막(129)의 제2 서브 보호막은 각각 산화막으로 형성될 수 있고, 제1 보호막(125)의 제1 서브 보호막과 제2 보호막(129)의 제3 서브 보호막은 각각 질화막으로 형성될 수 있다. 이에 따라, 데이터 저장막(DS)이 식각되는 동안 제1 보호막(125)의 제2 서브 보호막과 제2 보호막(129)의 제2 서브 보호막이 제거되지 않고 잔류하여 보호막 역할을 할 수 있고, 터널 절연막(TI)이 식각되는 동안 제1 보호막(125)의 제1 서브 보호막과 제2 보호막(129)의 제3 서브 보호막이 제거되지 않고 잔류하여 보호막 역할을 할 수 있다. 이와 같이, 다층막이 제2 개구부(OP2)에 의해 제1 다층 패턴(ML1) 및 제2 다층 패턴(ML2)로 분리될 수 있다. 상술한 제2 개구부(OP2)를 형성하는 동안, 제1 보호막(125) 및 제2 보호막(129)은 완전히 제거되지 않고 잔류한다. 또한, 측벽 절연막(151)은 제1 보호막(125) 또는 제2 보호막(129)과 동일한 다중막 구조로 형성되므로, 제2 개구부(OP2)를 형성하는 동안, 완전히 제거되지 않고 잔류한다. 그 결과, 제2 개구부(OP2)를 통해 채널막들(CH)이 노출되더라도, 제1 보호막(125)은 제1 소스막(123)을 차단하도록 잔류하고, 제2 보호막(129) 및 측벽 절연막(151)은 제2 소스막(131)을 차단하도록 잔류할 수 있다.
다음으로, 도 2l을 참조하면, 제1 및 제2 개구부들(OP1 및 OP2)를 통해 노출된 채널막들(CH)로부터 층간 소스막의 제1 영역(153A)을 성장시킨다. 즉, 층간 소스막을 성장시키되, 채널막들(CH)에 가까운 쪽부터 먼저 성장시킨다. 이때, 층간 소스막의 제1 영역(153A)이 채널막들(CH)로부터 성장됨에 따라, 제2 개구부(OP2)의 적어도 일부는 폐쇄될 수 있다. 층간 소스막의 제2 영역(153B)은 후술하는 제1 및 제2 보호막들(125 및 129)을 제거하는 단계 이후에 성장시킨다.
계속하여, 도 2m을 참조하면, 제1 개구부(OP1)를 통해 노출된 제1 보호막(125) 및 제2 보호막(129)을 제거한다. 이 때, 측벽 절연막(151)이 제거된다. 이로써, 제1 소스막(123)과 제2 소스막(131) 사이에 제3 개구부(OP3)가 형성된다. 상술한 제1 개구부(OP1)와 함께 제3 개구부(OP3)는 제1 및 제2 소스막들(123 및 131)을 노출시킨다. 또한, 측벽 절연막(151)이 제거됨에 따라, 제1 슬릿(SA)을 통해 제2 소스막(131)의 측벽이 노출된다. 제1 보호막(125)과 제2 보호막(129)을 제거하는 과정에서 제1 및 제2 보호막들(125 및 129)과 제1 및 제2 소스막들(123 및 131) 사이의 식각 선택비 차이를 이용하여 제1 및 제2 소스막들(123 및 131)을 식각 정지막으로 이용할 수 있다.
계속하여, 도 2n을 참조하면, 제1 및 제3 개구부들(OP1 및 OP3)을 층간 소스막(153)의 제2 영역(153B)으로 채운다. 층간 소스막(153)의 제2 영역(153B)은 도면에 도시된 바와 같이, 제1 및 제3 개구부들(OP1 및 OP3)을 통해 노출된 제1 소스막(123) 및 제2 소스막(131)과, 층간 소스막(153)의 제1 영역(153A)으로부터 선택적 성장 방법을 통해 성장될 수 있다. 또는, 층간 소스막(153)의 제2 영역(153B)은 도포 방식, 예를 들어, 다결정실리콘을 LP-CVD(Low Pressure-Chemical Vapor Deposition)하는 방식으로 형성될 수 있다.
이와 같이, 층간 소스막(153)의 제1 영역(153A)은 제1 소스막(123) 및 제2 소스막(131)이 차단된 상태에서 제2 영역(153B)이 형성되기 전에 채널막들(CH)로부터 성장된다. 이후, 제1 소스막(123) 및 제2 소스막(131)이 노출된 상태에서 층간 소스막(153)의 제2 영역(153B)이 성장된다.
층간 소스막(153)은 에피택시얼(epitaxial)을 통해 성장될 수 있으며, 층간 소스막(153)의 성장 시 필요한 물질들(일례로, H2 및 실리콘 소스 등)은 제1 슬릿(SA)을 통해서 제1 내지 제3 개구부들(OP1, OP2 및 OP3)로 이동할 수 있다. 이 때, 채널막들(CH), 제1 소스막(123) 및 제2 소스막(131)이 동시에 노출되었다면, 층간 소스막(153)은 채널막들(CH), 제1 소스막(123) 및 제2 소스막(131)으로부터 동시에 성장되어 채널막들(CH) 사이의 공간에 제1 영역(153A)이 채워지기 전에, 층간 소스막(153) 성장을 위한 물질들의 이동 경로가 막힐 수 있다. 선택적 다결정실리콘 성장(selective poly-Si growing, SPG)의 특성상 채널막들(CH)에 의해 차단되지 않고 제1 슬릿(SA1)에 인접한 소스 영역의 입구에서 층간 소스막(153)의 성장이 빠르기 때문이다. 층간 소스막(153)의 성장을 위한 물질들이 유입되는 입구가 막히면, 채널막들(CH)에 가까운 부분에서 다결정실리콘의 성장이 방해됨에 따라, 채널막들(CH) 주변으로 다수의 보이드가 발생될 수 있다. 이는 셀 전류 감소의 주요 원인이 된다.
그러나, 상술한 단계들을 통하여 층간 소스막(153)을 채널막들(CH)에 가까운 쪽부터 먼저 성장시킴으로써, 층간 소스막(153)의 성장 과정 동안 층간 소스막(153) 성장용 물질들의 이동을 위한 공간을 확보할 수 있다. 이에 따라, 채널막들(CH) 주변에서 보이드 없이 다결정실리콘을 성장시킬 수 있다. 또한, 채널막들(CH) 주변에 다결정실리콘이 성장된 후에, 제1 보호막(125) 및 제2 보호막(129)을 제거함으로써, 제1 소스막(123) 및 제2 소스막(131)을 성장 시드층으로 이용하여 신속하게 층간 소스막(153)의 제2 영역(153B)을 성장시킬 수 있다.
상기 과정을 통하여, 소스 영역(OPS) 내부가 층간 소스막(153)으로 채워질 수 있다.
이어서, 열 공정을 통해 제1 소스막(123) 및 제2 소스막(131)으로부터의 불순물을 층간 소스막(153)으로 확산시킬 수 있다. 이어서, 도 1에서 상술한 슬릿 절연막을 형성할 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 및 도 2에서 상술한 구조를 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 제1 소스막과 제2 소스막 사이에 샌드위치 구조로 배치된 층간 소스막으로서, 시차를 두고 형성되는 제1 영역과 제2 영역을 갖는 층간 소스막을 포함할 수 있다. 이때, 먼저 형성되기 시작하는 제1 영역은 채널막들에 각각 접촉되어 있고, 나중에 형성되기 시작하는 제2 영역은 제1 소스막과 제2 소스막에 접촉되어 있을 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 4는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 3을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
SS1, 123: 제1 소스막 SS2, 131: 제2 소스막
127: 희생막 ILS, 153: 층간 소스막
MS, 113: 메탈 소스막 BM1, BM2, 111, 121: 베리어 메탈막
125, 129: 제1 및 제2 보호막 151: 측벽 절연막
SA, SB: 슬릿 SH1, SH2: 소스 관통홀
OPS: 소스 영역 141: 제1 물질막
143: 제2 물질막 CP: 도전 패턴
ILD: 층간 절연막 CH: 채널막
ML1, ML2: 다층 패턴 ML: 다층막
TI: 터널 절연막 DS: 데이터 저장막
BI: 블로킹 절연막

Claims (20)

  1. 제1 소스막;
    소스 영역을 사이에 두고 상기 제1 소스막으로부터 이격되어 상기 제1 소스막 상에 배치된 제2 소스막;
    상기 제2 소스막을 관통하여 상기 제1 소스막 내부로 연장된 채널막들; 및
    상기 제1 소스막 및 상기 제2 소스막으로부터 이격된 제1 영역과, 상기 채널막들로부터 이격되고 상기 제1 소스막 및 상기 제2 소스막 각각에 접하는 제2 영역을 갖는 층간 소스막을 포함하고,
    상기 층간 소스막의 상기 제1 영역은 상기 제1 소스막 및 상기 제2 소스막으로부터 이격된 위치에서 상기 소스 영역의 일부를 채우도록 상기 채널막들로부터 연장되고,
    상기 층간 소스막의 상기 제2 영역은 상기 층간 소스막의 상기 제1 영역, 상기 제1 소스막 및 상기 제2 소스막에 접하여 상기 층간 소스막의 상기 제1 영역에 의해 개구된 상기 소스 영역의 다른 일부를 채우도록 연장된 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 소스막, 상기 제2 소스막 및 상기 층간 소스막은 실리콘을 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 소스막 상에 교대로 적층된 층간 절연막들 및 도전 패턴들을 더 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 채널막들은 상기 층간 절연막들 및 상기 도전 패턴들을 관통하도록 연장된 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 소스막을 관통하는 상기 채널막들 각각의 제1 부분의 외벽을 감싸는 제1 다층 패턴; 및
    상기 제1 소스막의 상부 일부를 관통하는 상기 채널막들 각각의 제2 부분의 외벽을 감싸는 제2 다층 패턴;을 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제1 다층 패턴과 상기 제2 다층 패턴은 상기 층간 소스막에 의해 분리되는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제1 다층 패턴 및 상기 제2 다층 패턴 각각은, 상기 채널막들 각각의 외벽을 감싸는 터널 절연막;
    상기 터널 절연막을 감싸는 데이터 저장막; 및
    상기 데이터 저장막을 감싸는 블로킹 절연막;을 포함하는 반도체 장치.
  8. 순차로 적층된 제1 소스막, 제1 보호막, 희생막, 제2 보호막 및 제2 소스막을 포함하는 예비 소스 적층구조를 형성하는 단계;
    상기 제2 소스막을 관통하여 상기 제1 소스막 내부로 연장되고, 각각이 다층막으로 둘러싸인 채널막들을 형성하는 단계;
    상기 제2 소스막 및 상기 제2 보호막을 관통하고, 상기 희생막을 노출하는 소스 관통홀을 상기 채널막들 사이에 형성하는 단계;
    상기 소스 관통홀을 통해 노출된 상기 희생막을 제거하여 상기 제1 및 제2 보호막 사이에 제1 개구부를 형성하는 단계;
    상기 제1 개구부를 통해 노출된 상기 다층막을 제거하여 상기 채널막들을 노출하는 제2 개구부를 형성하는 단계;
    상기 제1 소스막 및 상기 제2 소스막으로부터 이격된 위치에서 상기 제1 개구부의 일부가 채워지도록 상기 제2 개구부를 통해 노출된 상기 채널막으로부터 층간 소스막의 제1 영역을 성장시키는 단계;
    상기 제1 개구부를 통해 노출된 상기 제1 보호막 및 상기 제2 보호막을 제거하여 상기 제1 소스막 및 상기 제2 소스막 각각과 상기 층간 소스막의 제1 영역 사이에 제3 개구부를 형성하는 단계; 및
    상기 채널막으로부터 이격된 위치에서 상기 제3 개구부 내부에 상기 제1 소스막 및 상기 제2 소스막 각각에 접하는 층간 소스막의 제2 영역을 형성하는 단계를 포함하는 반도체 장치 제조방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 층간 소스막의 제2 영역을 형성하는 단계는,
    상기 제1 및 제3 개구부들을 통해 노출된 상기 제1 소스막 및 상기 제2 소스막과, 상기 층간 소스막의 제1 영역으로부터 상기 층간 소스막의 제2 영역을 성장시키는 단계를 포함하는 반도체 장치 제조방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 층간 소스막의 제2 영역을 형성하는 단계는, 도포 방식으로 수행되는 반도체 장치 제조방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 보호막 및 상기 제2 보호막은 상기 제2 개구부를 형성하는 동안 잔류하여, 상기 층간 소스막의 제1 영역을 형성하는 동안 상기 제1 소스막 및 상기 제2 소스막을 차단하는 반도체 장치 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 희생막은 상기 제1 소스막 및 상기 제2 소스막과 식각 선택비가 다른 물질로 형성되는 반도체 장치 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 다층막은 상기 채널막들 각각을 감싸는 터널 절연막, 상기 터널 절연막을 감싸는 데이터 저장막, 상기 데이터 저장막을 감싸는 블로킹 절연막을 포함하는 반도체 장치 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1 보호막 및 상기 제2 보호막 각각은
    상기 터널 절연막과 다른 식각 선택비를 갖는 제1 서브 보호막;
    상기 데이터 저장막과 다른 식각 선택비를 갖는 제2 서브 보호막; 및
    상기 블로킹 절연막과 다른 식각 선택비를 갖는 제3 서브 보호막을 포함하는 반도체 장치 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 보호막 및 상기 제2 보호막 각각은, 질화막을 포함하는 제1 서브 보호막, 상기 제1 서브 보호막 상에 배치되며 산화막을 포함하는 제2 서브 보호막, 및 상기 제2 서브 보호막 상에 배치되며 질화막을 포함하는 제3 서브 보호막을 갖는 다중막으로 형성되는 반도체 장치 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 보호막 및 상기 제2 보호막은 상기 제1 소스막, 상기 희생막 및 상기 제2 소스막과 다른 식각 선택비를 갖는 물질로 형성되며, 상기 층간 소스막의 제1 영역을 성장시키는 단계 후에 제거되는 반도체 장치 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 소스 관통홀의 측벽 상에 상기 제1 보호막 또는 상기 제2 보호막과 동일한 물질을 포함하는 측벽 절연막을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 측벽 절연막은 상기 층간 소스막의 제1 영역을 성장시키는 단계 이후 제거되는 반도체 장치 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 채널막들을 형성하는 단계 이전, 상기 제2 소스막 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계를 더 포함하고,
    상기 채널막들은 상기 제1 물질막들 및 상기 제2 물질막들을 관통하도록 형성되고,
    상기 소스 관통홀을 형성하는 단계 이전, 상기 채널막들 사이에서 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 슬릿을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 소스 관통홀을 형성하는 단계 이전,
    상기 슬릿을 통해 상기 제1 물질막들 또는 상기 제2 물질막들을 제3 물질막들로 대체하는 단계;를 더 포함하는 반도체 장치 제조방법.
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