KR20200076806A - 수직형 메모리 장치 - Google Patents

수직형 메모리 장치 Download PDF

Info

Publication number
KR20200076806A
KR20200076806A KR1020180165352A KR20180165352A KR20200076806A KR 20200076806 A KR20200076806 A KR 20200076806A KR 1020180165352 A KR1020180165352 A KR 1020180165352A KR 20180165352 A KR20180165352 A KR 20180165352A KR 20200076806 A KR20200076806 A KR 20200076806A
Authority
KR
South Korea
Prior art keywords
layers
layer
stacked structure
substrate
channel
Prior art date
Application number
KR1020180165352A
Other languages
English (en)
Inventor
이경환
김용석
임준희
코지 카나모리
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180165352A priority Critical patent/KR20200076806A/ko
Priority to US16/508,727 priority patent/US11024642B2/en
Publication of KR20200076806A publication Critical patent/KR20200076806A/ko

Links

Images

Classifications

    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 예시적인 실시예에 따른 수직형 메모리 장치는 기판 상에 적층된 복수의 게이트 전극층들을 포함하는 적층 구조물, 상기 적층 구조물의 일 측면 상에서 상기 기판의 상면에 수직한 방향으로 연장되며, 상기 기판의 상면에 수평한 방향에서 서로 이격된 복수의 채널층들, 및 상기 적층 구조물과 상기 기판 사이에 배치되고, 상기 채널층들에 접촉하는 공통 소스층을 포함할 수 있다.

Description

수직형 메모리 장치 {VERTICAL MEMORY DEVICE}
본 발명은 수직형 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 장치의 집적도를 증가시킬 필요가 있다. 반도체 메모리 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 셀들이 적층된 수직형 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도가 향상되고, 우수한 전기적인 특성을 가지는 수직형 메모리 장치를 제공하는 것이다
예시적인 실시예에 따른 수직형 메모리 장치는, 기판 상에 적층된 복수의 게이트 전극층들을 포함하는 적층 구조물, 상기 적층 구조물의 일 측면 상에서 상기 기판의 상면에 수직한 방향으로 연장되며, 상기 기판의 상면에 수평한 방향에서 서로 이격된 복수의 채널층들, 및 상기 적층 구조물과 상기 기판 사이에 배치되고, 상기 채널층들에 접촉하는 공통 소스층을 포함할 수 있다.
예시적인 실시예에 따른 수직형 메모리 장치는, 기판 상에 이격되고 기판의 상면에 평행한 제1 방향으로 연장되는 분리 패턴들, 상기 분리 패턴들 사이에 배치되고, 상기 제1 방향으로 연장되는 제1 적층 구조물 및 제2 적층 구조물들(상기 제1 적층 구조물 및 상기 제2 적층 구조물은 각각 복수의 게이트 전극층들을 포함함), 상기 제1 적층 구조물의 측면에 배치된 제1 채널층들, 상기 제2 적층 구조물의 측면에 배치되고 상기 제1 채널층들과 마주보는 제2 채널층들, 및 상기 제1 적층 구조물 및 상기 제2 적층 구조물 중 적어도 어느 하나와 상기 기판 사이에 배치되고, 상기 제1 채널층들 및 제2 채널층들에 전기적으로 연결되는 공통 소스층을 포함할 수 있다.
예시적인 실시예에 따른 수직형 메모리 장치는, 기판 상에 적층되고, 상기 기판의 상면에 평행한 방향으로 연장되는 복수의 도전층들을 포함하는 적층 구조물, 및 상기 기판의 상면에 수직한 방향으로 연장되며, 상기 적층 구조물의 측면에 이격되어 배치된 채널층들을 포함하고, 상기 복수의 도전층들 중 적어도 하나는 상기 채널층들에 접촉할 수 있다.
본 발명의 실시예들에 따르면, 집적도가 향상되고, 우수한 전기적인 특성을 가지는 수직형 메모리 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 사시도이다.
도 2 및 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치의 일부 구성을 나타내는 평면도들이다.
도 4 내지 도 8은 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 개략적인 사시도들이다.
도 9는 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 사시도이다.
도 10은 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 개략적인 사시도이다.
도 11은 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 사시도이다.
도 12는 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 개략적인 사시도이다.
도 13은 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 사시도이다.
도 14 내지 도 21은 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 개략적인 사시도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 예시적인 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 사시도이다.
도 1을 참조하면, 수직형 메모리 장치(10)는 기판(101) 상에 교대로 적층된 절연층들(120) 및 제1 도전층들(130)을 포함하는 적층 구조물들(GS), 적층 구조물들(GS)의 측면에 배치된 채널층들(154), 채널층들(154)와 적층 구조물들(GS) 사이에 배치된 게이트 절연층(152), 및 적층 구조물들(GS)과 기판(101) 사이에 배치되고 채널층들(154)에 접촉하는 제2 도전층들(135)을 포함할 수 있다. 제1 도전층들(130)은 게이트 전극층들로 지칭될 수 있고, 제2 도전층들(135)은 공통 소스층으로 지칭될 수 있다.
수직형 메모리 장치(10)는 채널층들(154) 사이의 공간을 채우는 갭필 절연층들(156), 갭필 절연층들(156) 상에 배치되고 채널층들(154)에 접촉하는 도전성 패드층들(158), 및 적층 구조물들(GS)의 측면에 갭필 절연층들(156)과 교대로 배치되며 채널층들(154)을 전기적으로 절연시키는 컷팅 절연층들(160)을 포함할 수 있다.
수직형 메모리 장치(10)는 적층 구조물들(GS) 사이에 배치된 분리 패턴들(SP)을 포함할 수 있다. 분리 패턴들(SP)은 제1 방향(x 방향)을 따라 특정 간격으로 배치될 수 있다. 분리 패턴들(SP) 사이에 한 쌍의 적층 구조물들(GS) 및 한 쌍의 제2 도전층들(135)이 배치될 수 있다. 각각의 분리 패턴들(SP)는 분리 절연층(172) 및 도전층(170)을 포함할 수 있다. 분리 절연층(172)은 적층 구조물들(GS)의 제1 도전층들(130)과 도전층(170)을 전기적으로 절연시킬 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 일 실시예에서, 기판(100)은 단결정 실리콘을 포함할 수 있다. 예를 들면, 기판(100)은 p형 불순물들을 포함할 수 있다.
적층 구조물들(GS)은 제1 방향(x 방향)을 따라 특정 간격으로 배치될 수 있다. 적층 구조물들(GS)은 제2 방향(y 방향)으로 연장될 수 있다. 적층 구조물(GS)는 제1 방향(x 방향)에서 서로 반대되는 측면들을 가지고, 상기 측면들은 평평한 면들일수 있다.
적층 구조물들(GS)의 절연층들(120) 및 제1 도전층들(130)은 기판(101)의 상면에 수직한 제3 방향(z 방향)으로 교대로 적층될 수 있다. 제1 도전층들(130)은 절연층들(120)에 의해 서로 전기적으로 절연될 수 있다. 절연층(120)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 산화물 실리콘 산탄화물(SiOC), 실리콘 산불화물(SiOF) 또는 이들의 조합을 포함할 수 있다. 제1 도전층(130)은 예를 들어, p형 다결정질 실리콘, 금속, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 도 1에 도시된 제1 도전층들(130)의 수는 단지 예시적인 것이며, 상기 수직형 메모리 장치의 메모리 용량 또는 집적도를 고려하여 제1 도전층들(130)은 수십 층 내지 수백 층으로 적층될 수도 있다.
적층 구조물(GS)의 일 측면에는 게이트 절연층(152) 및 채널층들(154)이 배치되고, 적층 구조물(GS)의 타 측면에는 분리 절연층(172) 및 도전층(170)이 배치될 수 있다. 게이트 절연층(152)은 적층 구조물(GS)의 일 측면을 따라 제2 방향(y 방향)에서 연속적으로 연장되고, 채널층들(154)은 적층 구조물(GS)의 일 측면을 따라 제2 방향(y 방향)에서 서로 이격되어 배치될 수 있다. 채널층들(154)은 적층 구조물(GS)의 상단부로부터 기판(101)을 향해 제3 방향(z 방향)으로 연장될 수 있다. 분리 패턴들(SP) 사이에 배치되고 서로 인접한 적층 구조물들(GS)의 측면들에 배치된 채널층들(154)은 제1 방향(x 방향)에서 서로 마주 볼 수 있다. 분리 절연층(172) 및 도전층(170)은 적층 구조물(GS)의 타 측면을 따라 제2 방향(y 방향)에서 연속적으로 연장될 수 있다. 분리 절연층(172) 및 도전층(170)은 기판(101)으로부터 제3 방향(z 방향)으로 연장될 수 있다. 분리 절연층(172)의 일부 및 도전층(170)의 일부는 기판(101)에 삽입될 수 있다. 게이트 절연층(152)은 터널링 절연층(152a), 전하 트랩층(152b) 및 블로킹 절연층(152c)을 포함할 수 있다. 터널링 절연층(152a)은 채널층(154)과 접촉하고, 블로킹 절연층(152c)는 절연층들(120) 및 제1 도전층들(130)과 접촉할 수 있다. 전하 트랩층(152b)는 터널링 절연층(152a)와 블로킹 절연층(152c) 사이에 배치될 수 있다. 터널링 절연층(152a)은 실리콘 산화물을 포함할 수 있다. 전하 트랩층(152b)은 실리콘 질화물을 포함할 수 있다. 블로킹 절연층(152c)은 실리콘 산화물, 고유전 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전 물질은 하프늄 산화물 또는 알루미늄 산화물 등의 고유전율을 가지는 금속 산화물을 포함할 수 있다. 채널층(154)은 도핑되지 않은 다결정질 실리콘을 포함할 수 있다. 분리 절연층(172)는 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 산화물 실리콘 산탄화물(SiOC), 실리콘 산불화물(SiOF) 또는 이들의 조합을 포함할 수 있다. 도전층(170)은 예를 들어, 텅스텐 등의 금속을 포함할 수 있다.
적층 구조물(GS)의 일 측면에는 제2 방향(y 방향)을 따라 채널층들(154)과 교대로 컷팅 절연층들(160)이 배치될 수 있다. 적층 구조물(GS)의 일 측면에는 제2 방향(y 방향)을 따라 갭필 절연층들(156)과 교대로 컷팅 절연층들(160)이 배치될 수 있다. 갭필 절연층(156) 및 컷팅 절연층(160)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 산화물 실리콘 산탄화물(SiOC), 실리콘 산불화물(SiOF) 또는 이들의 조합을 포함할 수 있다. 갭필 절연층(156) 상에 배치되고 채널층들(154)에 접촉하는 도전성 패드층들(158)도 제2 방향(y 방향)을 따라 컷팅 절연층들(160)과 교대로 배치될 수 있다. 도전성 패드층(158)은 예를 들어, 다결정질 실리콘을 포함할 수 있다. 도전성 패드층(158)은 예를 들어, n형 불순물들을 포함할 수 있다.
컷팅 절연층들(160)은 제1 방향(x 방향)을 따라 지그재그로 배치될 수 있다. 채널층들(154), 도전성 패드층들(158) 및 갭필 절연층들(156)도 제1 방향(x 방향)을 따라 지그재그로 배치될 수 있다.
모든 적층 구조물들(GS) 아래에 제2 도전층들(135)이 배치될 수 있다. 적층 구조물들(GS)과 기판(101) 사이에 배치된 제2 도전층들(135)은 기판(101)에 접촉할 수 있고, 절연층(120)에 의해 제1 도전층(130)과 절연될 수 있다. 제2 도전층들(135)에 의해 채널층들(154)이 기판(101)과 전기적으로 연결될 수 있다.
제2 도전층들(135)의 일측면은 채널층들(154) 및 컷팅 절연층들(160)에 접촉하고, 제2 도전층들(135)의 타측면은 분리 절연층(172)에 접촉할 수 있다. 제2 도전층(135)은 예를 들어, p형 다결정질 실리콘, n형 다결정질 실리콘, 금속, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 제2 도전층(135)은 제1 도전층(130)과 동일한 물질로 이루어질 수 있다. 예를 들어, 제2 도전층(135) 및 제1 도전층(130)은 p형 다결정질 실리콘을 포함할 수 있다. 일 실시예에서, 제2 도전층(135)은 제1 도전층(130)과 다른 물질로 이루어질 수 있다. 예를 들어, 제2 도전층(135)은 n형 다결정질 실리콘을 포함하고, 제1 도전층(130)은 p형 다결정질 실리콘을 포함할 수 있다.
그리고, 수직형 메모리 장치(10)은 적층 구조물들(GS) 상에 형성된 층간 절연층(175)을 관통하여 도전성 패드층(158)에 전기적으로 연결되는 비아들(180), 비아들(180)에 전기적으로 연결되는 비트 라인들(182) 및 비트 라인들(182)를 덮는 층간 절연층(185)을 포함할 수 있다. 비트 라인들(182)은 제1 방향(x 방향)으로 연장될 수 있다. 각각의 비트 라인들(182)은 제1 방향(x 방향)을 따라 동일한 선 상에 배치된 비아들(180)에 연결될 수 있다.
도 2 및 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치의 일부 구성을 나타내는 평면도들이다.
도 2를 참조하면, 제2 방향(y 방향)으로 특정 간격으로 배치된 컷팅 절연층들(160)에 의해 채널층들(154)과 도전성 패드층들(158)이 분리될 수 있다. 컷팅 절연층들(160)과 적층 구조물(GS) 사이에 게이트 절연층(152)의 적어도 일부가 배치될 수 있다.
도 3을 참조하면, 제2 방향(y 방향)으로 특정 간격으로 배치된 컷팅 절연층(160-1)에 의해 채널층들(154)과 도전성 패드층들(158) 뿐만 아니라 게이트 절연층들(152)도 분리될 수 있다. 컷팅 절연층(160-1)의 제1 방향(x 방향)의 폭이 도 2의 컷팅 절연층(160)의 제1 방향(x 방향)의 폭보다 더 크다. 컷팅 절연층들(160-1)의 측면들은 적층 구조물들(GS)에 접촉하고, 컷팅 절연층들(160-1)의 하단은 기판(101)에 접촉할 수 있다.
도 2 및 도 3에는 컷팅 절연층(160) 및 컷팅 절연층(160-1)의 평면적 형상은 사각형인 것으로 도시되었으나, 일 실시예에서, 컷팅 절연층(160) 및 컷팅 절연층(160-1)의 평면적 형상은 타원형일 수 있다.
도 4 내지 도 8은 예시적인 실시예에 따른 수직형 메모리 장치(10)의 제조 방법을 설명하기 위한 개략적인 사시도들이다.
도 4를 참조하면, 기판(101) 상에 기판(101)의 상면 전체를 덮는 희생층(115)를 형성한 후, 희생층(115) 상에 절연층들(120) 및 제1 도전층들(130)을 교대로 형성할 수 있다. 절연층들(120) 및 제1 도전층들(130)은 기판(101)의 상면에 수직한 제3 방향(z 방향)으로 교대로 적층될 수 있다. 제1 도전층들(130)은 절연층들(120)에 의해 서로 전기적으로 절연될 수 있다.
희생층(115)은 예를 들어, 실리콘 질화물, n형 다결정질 실리콘, 실리콘-게르마늄 화합물, 게르마늄, 알루미늄 산화물 또는 이들의 조합을 포함할 수 있다. 절연층(120)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 산화물 또는 이들의 조합을 포함할 수 있다. 제1 도전층(130)은 예를 들어, p형 다결정질 실리콘, 금속, 금속 질화물 또는 이들의 조합을 포함할 수 있다.
도 5를 참조하면, 절연층들(120), 제1 도전층들(130) 및 희생층(115)을 이방성 식각하여 기판(101)의 상면에 평행한 제2 방향(y 방향)으로 연장되는 제1 개구부들(OP1)을 형성할 수 있다.
기판(101)의 상면에 평행하며 상기 제2 방향(y 방향)과 수직으로 교차하는 제1 방향(x 방향)에서 제1 개구부들(OP1)은 서로 이격될 수 있다. 제1 개구부들(OP1)은 제1 방향(x 방향)을 따라 특정 간격으로 배치될 수 있다. 제1 개구부들(OP1)은 절연층들(120), 제1 도전층들(130) 및 희생층(115)을 관통하고, 제1 개구부들(OP1)에 의해 기판(101)이 노출될 수 있다. 기판(101)의 일부가 식각되어 기판(101)의 상부에 제1 개구부들(OP1)과 연결된 리세스들이 형성될 수 있다.
도 6을 참조하면, 제1 개구부들(OP1)의 내벽에 게이트 절연층(152) 및 채널층(154)을 콘포멀하게(conformally) 형성할 수 있다.
게이트 절연층(152)은 터널링 절연층(152a), 전하 트랩층(152b) 및 블로킹 절연층(152c)을 포함할 수 있다. 터널링 절연층(152a)은 채널층(154p)과 접촉하고, 블로킹 절연층(152c)는 절연층들(120) 및 도전층들(130)과 접촉할 수 있다. 전하 트랩층(152b)는 터널링 절연층(152a)와 블로킹 절연층(152c) 사이에 배치될 수 있다.
제1 개구부들(OP1)의 내벽 및 바닥에 블로킹 절연층(152c)을 콘포멀하게(conformally) 형성하고, 전하 트랩층(152b)을 콘포멀하게(conformally) 형성하고, 터널링 절연층(152a)을 콘포멀하게(conformally) 형성할 수 있다. 터널링 절연층(152a)를 형성한 다음, 채널층(154)을 형성할 수 있다.
터널링 절연층(152a)은 실리콘 산화물을 포함할 수 있다. 전하 트랩층(152b)은 실리콘 질화물을 포함할 수 있다. 블로킹 절연층(152c)은 실리콘 산화물, 고유전 물질 또는 이들의 조합을 포함할 수 있다. 채널층(154)은 도핑되지 않은 다결정질 실리콘을 포함할 수 있다.
제1 개구부들(OP1)의 나머지 공간을 갭필 절연층(156)으로 채울 수 있다. 갭필 절연층(156)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
화학적 기계적 연마(CMP) 공정에 의해 절연층(120) 상의 터널링 절연층(152a), 전하 트랩층(152b) 및 블로킹 절연층(152c)은 제거될 수 있다.
갭필 절연층(156)의 일부를 제거한 후, 도전성 패드층(158)을 형성할 수 있다. 도전성 패드층(158)은 채널층(154)과 접촉하고, 전기적으로 연결될 수 있다. 도전성 패드층(158)은 예를 들어, 다결정질 실리콘을 포함할 수 있다. 도전성 패드층(158)은 예를 들어, n형 불순물들을 포함할 수 있다.
도 7을 참조하면, 채널층(154)을 단위셀 크기로 절단하는 컷팅 절연층들(160)이 형성될 수 있다. 도전성 패드층(158) 및 갭필 절연층(156)도 컷팅 절연층들(160)에 의해 단위셀 크기로 절단될 수 있다. 컷팅 절연층들(160)은 제2 방향(y 방향)을 따라 특정 간격으로 배치될 수 있다. 채널층(154)은 컷팅 절연층들(160)에 의해 제2 방향(y 방향)에서 서로 이격된 복수의 채널층들(154)로 분리될 수 있다. 갭필 절연층(156) 및 도전성 패드층(158)도 컷팅 절연층들(160)에 의해 제2 방향(y 방향)에서 서로 이격된 복수의 갭필 절연층들(156) 및 복수의 도전성 패드층들(158)로 분리될 수 있다.
컷팅 절연층들(160)은 제1 방향(x 방향)을 따라 지그재그로 배치될 수 있다. 채널층들(154), 도전성 패드층들(158) 및 갭필 절연층들(156)도 제1 방향(x 방향)을 따라 지그재그로 배치될 수 있다.
복수의 홀 패턴들을 포함하는 식각 마스크를 이용한 식각 공정에 의해 도전성 패드층(158)의 일부, 갭필 절연층(156)의 일부 및 채널층(154)의 일부를 제거하여 복수의 컷팅 홀들 형성한 후, 절연 물질을 다시 채움으로써, 컷팅 절연층들(160)이 형성될 수 있다. 상기 식각 공정은 이방성 식각 공정, 등방성 식각 공정 또는 이들의 조합일 수 있다. 일 실시예에서, 상기 복수의 컷팅 홀들을 형성할 때, 게이트 절연층(152)의 일부도 제거될 수 있다. 상기 복수의 컷팅 홀들은 절연층(120), 제1 도전층(130) 및 기판(101)을 노출시킬 수 있다. 컷팅 절연층들(160)은 절연층(120), 제1 도전층(130) 및 기판(101)에 접촉할 수 있다.
컷팅 절연층(160)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
도 8을 참조하면, 절연층들(120), 제1 도전층들(130) 및 희생층(115)을 이방성 식각하여 기판(101)의 상면에 평행한 제2 방향(y 방향)으로 연장되는 제2 개구부들(OP2)을 형성할 수 있다.
제1 방향(x 방향)에서 제2 개구부들(OP2)은 서로 이격될 수 있다. 제2 개구부들(OP2)은 제1 방향(x 방향)을 따라 특정 간격으로 배치될 수 있다. 제2 개구부들(OP2)은 제1 방향(x 방향)을 따라 제1 개구부들(OP1)과 동일한 간격으로 배치될 수 있다. 제2 개구부들(OP2)을 제1 개구부들(OP1) 사이에 형성될 수 있다. 제2 개구부들(OP2)을 제1 방향(x 방향)에서 채널층들(154) 사이 및 컷팅 절연층들(160) 사이에 형성될 수 있다. 제2 개구부들(OP2)은 절연층들(120), 제1 도전층들(130) 및 희생층(115)을 관통하고, 제2 개구부들(OP2)에 의해 희생층(115)이 노출될 수 있다. 일 실시예에서 제2 개구부들(OP2)은 희생층(115)을 관통하지 않으나, 제2 개구부들(OP2)에 의해 희생층(115)이 노출될 수 있다.
노출된 희생층(115)를 제거함으로써, 게이트 절연층들(152)을 노출시키는 측면 개구부(LP)가 형성될 수 있다. 측면 개구부(LP)를 통해 노출된 게이트 절연층(152)를 제거할 수 있다. 일 실시예에서, 채널층(154)도 추가적으로 제거할 수 있다.
다시, 도 1을 참조하면, 측면 개구부(LP) 내에 제2 도전층(135)을 형성하고, 제2 개구부들(OP2) 내에 분리 절연층(172) 및 도전층(170)을 형성할 수 있다. 일 실시예에서, 도전층(170)은 형성되지 않을 수 있다.
그리고, 층간 절연층(175)을 관통하여 도전성 패드층(158)에 전기적으로 연결되는 비아들(180)을 형성하고, 비아들(180)에 전기적으로 연결되는 비트 라인들(182)를 형성할 수 있다. 비트 라인들(182)를 덮는 층간 절연층(185)를 형성할 수 있다.
도 9는 예시적인 실시예에 따른 수직형 메모리 장치를 나타내는 사시도이다. 도 9의 수직형 메모리 장치(10A)는 도 1의 수직형 메모리 장치(10)과 유사하므로, 이하에서 도 9를 참조하여 차이점 위주로 설명한다.
도 9를 참조하면, 적층 구조물들(GS)과 기판(101) 사이에 배치된 제2 도전층(135')는 스트라이프 형태로 배치될 수 있다.
모든 적층 구조물들(GS) 아래에 제2 도전층들(135')이 배치되는 것이 아니라, 일부 적층 구조물들(GS) 아래에만 제2 도전층들(135')이 배치될 수 있다.
분리 패턴들(SP) 사이에 배치된 한 쌍의 적층 구조물들(GS) 중 어느 하나의 적층 구조물(GS) 아래에만 제2 도전층(135')가 배치될 수 있다. 한 쌍의 적층 구조물들(GS) 중 나머지 하나의 적층 구조물(GS)는 기판(101) 상면에 직접 배치될 수 있다. 제2 도전층(135')에 의해 채널층들(154)이 기판(101)과 전기적으로 연결될 수 있다.
도 10은 예시적인 실시예에 따른 수직형 메모리 장치(10A)의 제조 방법을 설명하기 위한 개략적인 사시도이다.
도 10을 참조하면, 기판(101) 상에 스트라이프 형태의 희생층들(115')을 형성할 수 있다. 희생층들(115')은 기판(101)의 일부가 제거된 영역들에 배치되고, 희생층들(115')의 상면은 기판(101)의 상면과 동일한 평면을 이룰 수 있다.
도 4를 참조하면, 기판(101) 및 희생층(115') 상에 절연층들(120) 및 제1 도전층들(130)을 교대로 형성할 수 있다. 이어서, 도 5 내지 8을 참조하여 설명한 공정들을 수행할 수 있다.
다시, 도 9를 참조하면, 희생층(115')이 제거된 측면 개구부 내에 제2 도전층(135')을 형성하고, 제2 개구부들(OP2, 도 8 참조) 내에 분리 절연층(172) 및 도전층(170)을 형성할 수 있다. 일 실시예에서, 도전층(170)은 형성되지 않을 수 있다.
그리고, 층간 절연층(175)을 관통하여 도전성 패드층(158)에 전기적으로 연결되는 비아들(180)을 형성하고, 비아들(180)에 전기적으로 연결되는 비트 라인들(182)를 형성할 수 있다. 비트 라인들(182)를 덮는 층간 절연층(185)를 형성할 수 있다.
도 11은 예시적인 실시예에 따른 수직형 메모리 장치(10B)를 나타내는 사시도이다. 도 11의 수직형 메모리 장치(10B)는 도 1의 수직형 메모리 장치(10)과 유사하므로, 이하에서 도 11을 참조하여 차이점 위주로 설명한다.
도 11을 참조하면, 적층 구조물들(GS)과 기판(101) 사이에 배치된 제2 도전층(135")는 격자 형태 또는 피쉬 본 형태로 배치될 수 있다.
채널층들(154) 아래에 제2 방향(y 방향)으로 연장되는 제2 도전층들(135")의 제1 부분들(135a)이 각각 배치되고, 제2 도전층들(135")의 제1 부분들(135a)과 교차하도록 제1 방향(x 방향)으로 연장되는 제2 도전층들(135")의 제2 부분들(135b)이 배치될 수 있다.
제2 도전층(135")의 제1 부분들(135a)은 채널층들(154)의 하단과 접촉하고, 제2 도전층(135")에 의해 채널층들(154)이 기판(101)과 전기적으로 연결될 수 있다.
도 12는 예시적인 실시예에 따른 수직형 메모리 장치(10B)의 제조 방법을 설명하기 위한 개략적인 사시도이다.
도 12를 참조하면, 기판(101) 상에 격자 형태의 희생층들(115")을 형성할 수 있다. 희생층들(115")은 기판(101)의 일부가 제거된 영역들에 배치되고, 희생층들(115")의 상면은 기판(101)의 상면과 동일한 평면을 이룰 수 있다.
도 4를 참조하면, 기판(101) 및 희생층(115") 상에 절연층들(120) 및 제1 도전층들(130)을 교대로 형성할 수 있다. 이어서, 도 5 내지 8을 참조하여 설명한 공정들을 수행할 수 있다.
다시, 도 11을 참조하면, 희생층(115")이 제거된 측면 개구부 내에 제2 도전층(135")을 형성하고, 제2 개구부들(OP2, 도 8 참조) 내에 분리 절연층(172) 및 도전층(170)을 형성할 수 있다. 일 실시예에서, 도전층(170)은 형성되지 않을 수 있다.
그리고, 층간 절연층(175)을 관통하여 도전성 패드층(158)에 전기적으로 연결되는 비아들(180)을 형성하고, 비아들(180)에 전기적으로 연결되는 비트 라인들(182)를 형성할 수 있다. 비트 라인들(182)를 덮는 층간 절연층(185)를 형성할 수 있다.
도 13은 예시적인 실시예에 따른 수직형 메모리 장치(10C)를 나타내는 사시도이다.
도 13을 참조하면, 수직형 메모리 장치(10C)는 주변 회로 구조물(S3) 상에 적층된 하부 셀 구조물(S2) 및 상부 셀 구조물(S1)를 포함할 수 있다.
주변 회로 구조물(S3)은 베이스 기판(11), 트랜지스터들(20), 회로 배선들(50) 및 층간 절연층(30)을 포함할 수 있다.
하부 셀 구조물(S2)은 교대로 적층된 절연층들(120') 및 도전층들(130')을 포함하고, 제1 방향(x 방향)을 따라 특정 간격으로 배치되고 제2 방향(y 방향)으로 연장되는 하부 적층 구조물들(GS2), 하부 적층 구조물들(GS2)의 측면에 서로 이격 배치되고 제3 방향(z 방향)으로 연장되는 채널층들(154'), 하부 적층 구조물들(GS2)와 채널층들(154') 사이에 배치된 게이트 절연층들(152'), 서로 인접한 하부 적층 구조물들(GS2) 사이에 배치되며 제1 방향(x 방향)에서 서로 마주보는 채널층들(154') 사이에 배치된 갭필 절연층들(156'), 서로 인접한 하부 적층 구조물들(GS2) 사이에 제2 방향(y 방향)을 따라 갭필 절연층들(156')과 교대로 배치되는 컷팅 절연층들(160') 및 갭필 절연층들(156') 상에 배치되고 채널층들(154')에 접촉하는 도전성 패드층(158')을 포함할 수 있다. 하부 적층 구조물들(GS2)는 제1 방향(x 방향)을 따라 이격되어 배치될 수 있다. 그리고, 하부 셀 구조물(S2)는 층간 절연층(175')을 관통하여 도전성 패드층(158')에 전기적으로 연결되는 비트 라인들(182') 및 비트 라인들(182')를 덮는 층간 절연층(185')을 포함할 수 있다. 비트 라인들(182')과 도전성 패드층(158')은 비아들(180')에 의해 연결될 수 있다.
채널층들(154')은 하부 채널층들로 지칭되고, 게이트 절연층들(152')은 하부 게이트 절연층들로 지칭될 수 있다. 컷팅 절연층들(160')은 하부 컷팅 절연층들로 지칭되고, 갭필 절연층들(156')은 하부 갭필 절연층들로 지칭될 수 있다. 도전성 패드층(158')은 하부 도전성 패드층으로 지칭되고, 비트 라인들(182')은 하부 비트 라인들로 지칭될 수 있다.
상부 셀 구조물(S1)은 교대로 적층된 절연층들(120) 및 도전층들(130)을 포함하고, 제1 방향(x 방향)을 따라 특정 간격으로 배치되고 제2 방향(y 방향)으로 연장되는 상부 적층 구조물들(GS1), 상부 적층 구조물들(GS1)의 측면에 서로 이격 배치되고 제3 방향(z 방향)으로 연장되는 채널층들(154), 상부 적층 구조물들(GS1)와 채널층들(154) 사이에 배치된 게이트 절연층들(152), 서로 인접한 상부 적층 구조물들(GS2) 사이에 배치되며 제1 방향(x 방향)에서 서로 마주보는 채널층들(154) 사이에 배치된 갭필 절연층들(156), 서로 인접한 상부 적층 구조물들(GS1) 사이에 제2 방향(y 방향)을 따라 갭필 절연층들(156)과 교대로 배치되는 컷팅 절연층들(160) 및 갭필 절연층들(156) 상에 배치되고 채널층들(154)에 접촉하는 도전성 패드층(158)을 포함할 수 있다. 상부 적층 구조물들(GS1)는 제1 방향(x 방향)을 따라 이격되어 배치될 수 있다. 그리고, 상부 셀 구조물(S1)은 층간 절연층(175)을 관통하여 도전성 패드층(158)에 전기적으로 연결되는 비트 라인들(182) 및 비트 라인들(182)을 덮는 층간 절연층(185)을 포함할 수 있다. 비트 라인들(182)과 도전성 패드층(158)은 비아들(180)에 의해 연결될 수 있다.
채널층들(154)은 상부 채널층들로 지칭되고, 게이트 절연층들(152)은 상부 게이트 절연층들로 지칭될 수 있다. 컷팅 절연층들(160)은 상부 컷팅 절연층들로 지칭되고, 갭필 절연층들(156)은 상부 갭필 절연층들로 지칭될 수 있다. 도전성 패드층(158)은 상부 도전성 패드층으로 지칭되고, 비트 라인들(182)은 상부 비트 라인들로 지칭될 수 있다.
수직형 메모리 장치(10C)는 제1 방향(x 방향)을 따라 특정 간격으로 배치되는 분리 절연층들(174) 및 하부 적층 구조물들(GS1)과 상부 적층 구조물들(GS2) 사이에 배치된 도전층들(135)을 포함할 수 있다. 분리 절연층들(174) 사이에는 한 쌍의 하부 적층 구조물들(GS2), 한 쌍의 상부 적층 구조물들(GS1) 그리고, 한 쌍의 도전층들(135)이 배치될 수 있다. 일 실시예에서, 분리 절연층들(174) 사이에는 한 쌍의 하부 적층 구조물들(GS2), 한 쌍의 상부 적층 구조물들(GS1) 그리고, 하나의 도전층(135)이 배치될 수 있다.
하부 적층 구조물들(GS1)과 상부 적층 구조물들(GS2) 사이에 배치된 도전층들(135)은 게이트 절연층들(152, 152')을 관통하여 채널층들(154, 154')에 접촉할 수 있다. 도전층들(135)은 채널층들(154')의 상부와 채널층들(154)의 하부에 접촉할 수 있다. 도전층들(135)은 게이트 절연층들(152, 152')을 관통하여 컷팅 절연층들(160, 160')에 접촉할 수 있다.
도 14 내지 도 21은 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 개략적인 사시도들이다.
도 14를 참조하면, 기판(101)의 상면 전체를 덮는 희생층(115)를 형성한 후, 희생층(115) 상에 절연층들(120) 및 도전층들(130)을 교대로 형성할 수 있다. 절연층들(120), 도전층들(130) 및 희생층(115)을 이방성 식각하여 기판(101)의 상면에 평행한 제2 방향(y 방향)으로 연장되는 제1 개구부들(OP1)을 형성하고, 제1 개구부들(OP1)의 내벽 및 바닥에 게이트 절연층(152) 및 채널층(154)을 콘포멀하게(conformally) 형성할 수 있다. 그리고, 제1 개구부들(OP1)의 나머지 공간을 갭필 절연층(156)으로 채울 수 있다. 그리고, 채널층(154) 및 갭필 절연층(156)을 단위셀 크기로 절단하는 컷팅 절연층들(160)이 형성될 수 있다. 컷팅 절연층들(160)은 제2 방향(y 방향)을 따라 특정 간격으로 배치될 수 있다. 채널층(154)은 컷팅 절연층들(160)에 의해 제2 방향(y 방향)에서 서로 이격된 복수의 채널층들(154)로 분리될 수 있다. 갭필 절연층(156)도 컷팅 절연층들(160)에 의해 제2 방향(y 방향)에서 서로 이격된 복수의 갭필 절연층들(156)로 분리될 수 있다. 도 14에 도시된 구조물은 도 4 내지 도 7을 참조하여 설명한 공정들과 동일하거나 유사한 공정들을 수행함으로써, 형성될 수 있다. 다만, 도 14에 도시된 구조물의 경우, 도전성 패드층(158)이 형성되지 않는다.
도 15를 참조하면, 도 14에 도시된 구조물 상에 추가적으로 희생층(115')를 형성한 후, 희생층(115') 상에 절연층들(120') 및 도전층들(130')을 교대로 형성할 수 있다. 절연층들(120'), 도전층들(130') 및 희생층(115')을 이방성 식각하여 기판(101)의 상면에 평행한 제2 방향(y 방향)으로 연장되는 제2 개구부들(OP2)을 형성할 수 있다. 제2 개구부들(OP2)은 상기 제1 개구부들과 수직 정렬될 수 있다. 제2 개구부들(OP2)의 내벽 및 바닥에 게이트 절연층(152') 및 채널층(154')을 콘포멀하게(conformally) 형성할 수 있다. 그리고, 상기 제2 개구부들의 나머지 공간을 갭필 절연층(156')으로 채울 수 있다. 갭필 절연층(156')의 일부를 제거한 후, 도전성 패드층(158')을 형성할 수 있다. 그리고, 채널층(154'), 갭필 절연층(156') 및 도전성 패드층(158')을 단위셀 크기로 절단하는 컷팅 절연층들(160')이 형성될 수 있다. 컷팅 절연층들(160')은 제2 방향(y 방향)을 따라 특정 간격으로 배치될 수 있다. 채널층(154')은 컷팅 절연층들(160')에 의해 제2 방향(y 방향)에서 서로 이격된 복수의 채널층들(154')로 분리될 수 있다. 갭필 절연층(156') 및 도전성 패드층(158')도 컷팅 절연층들(160')에 의해 제2 방향(y 방향)에서 서로 이격된 복수의 갭필 절연층들(156') 및 복수의 도전성 패드층들(158')로 분리될 수 있다.
도 16을 참조하면, 도 15에 도시된 구조물 상에 층간 절연층(175')을 형성한 후, 층간 절연층(175')을 관통하여 도전성 패드층(158')에 전기적으로 연결되는 비아들(180')을 형성하고, 비아들(180')에 전기적으로 연결되는 비트 라인들(182')를 형성할 수 있다. 비트 라인들(182')를 덮는 층간 절연층(185')을 형성할 수 있다.
도 17을 참조하면, 도 16에 도시된 구조물 상에 캐리어 기판(102)을 부착한 후, 기판(101) 및 희생층(115)를 제거할 수 있다. 게이트 절연층(152)의 일부분이 절연층(120) 상으로 돌출될 수 있다. 채널층들(154)의 일부분, 갭필 절연층들(156)의 일부분 및 컷팅 절연층들(160)의 일부분도 절연층(120) 상으로 돌출될 수 있다.
도 18을 참조하면, 화학적 기계적 연마(CMP) 공정을 진행하여, 갭필 절연층들(156)을 노출시킬 수 있다. 노출된 갭필 절연층들(156)의 일부분을 제거한 후, 도전성 패드층들(158)을 형성할 수 있다.
도 19를 참조하면, 절연층들(120, 120'), 도전층들(130, 130'), 및 희생층(115')을 이방성 식각하여 제2 방향(y 방향)으로 연장되는 제3 개구부들(OP3)을 형성할 수 있다. 제3 개구부들(OP3)은 제1 방향(x 방향)을 따라 특정 간격으로 배치될 수 있다. 제3 개구부들(OP3)은 제1 방향(x 방향)을 따라 제2 개구부들(OP2)과 동일한 간격으로 배치될 수 있다. 제3 개구부들(OP3)은 제2 개구부들(OP2) 사이에 형성될 수 있다. 제3 개구부들(OP3)은 제1 방향(x 방향)에서 채널층들(154) 사이 및 컷팅 절연층들(160) 사이에 형성될 수 있다. 제3 개구부들(OP3)에 의해 희생층(115')이 노출될 수 있고, 노출된 희생층(115')을 제거하여 측면 개구부(LP)를 형성할 수 있다. 측면 개구부(LP)에 의해 노출된 게이트 절연층들(152, 152')의 일부분을 제거할 수 있다.
도 20을 참조하면, 측면 개구부(LP) 내에 도전층들(135)을 형성하고, 제3 개구부들(OP3)을 채우는 절연층들(174)을 형성할 수 있다. 도전층들(135)은 채널층들(152, 152')에 접촉할 수 있다.
도 21을 참조하면, 도 20에 도시된 구조물 상에 층간 절연층(175)을 형성한 후, 층간 절연층(175)을 관통하여 도전성 패드층(158)에 전기적으로 연결되는 비아들(180)을 형성하고, 비아들(180)에 전기적으로 연결되는 비트 라인들(182)를 형성할 수 있다. 비트 라인들(182)를 덮는 층간 절연층(185)을 형성할 수 있다.
다시 도 13을 참조하면, 캐리어 기판(102)를 제거한 후, 주변 회로를 제공하는 주변 회로 구조물(S3)을 접착할 수 있다. 주변 회로 구조물(S3)은 베이스 기판(11), 트랜지스터들(20), 회로 배선들(50) 및 층간 절연층(30)을 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판, 115: 희생층, 120: 절연층, 130: 제1 도전층, 152: 게이트 절연층, 154: 채널층, 156: 갭필 절연층, 158: 도전성 패드층, 160: 컷팅 절연층, 135: 제2 도전층, GS: 적층 구조물, 172: 분리 절연층, 170: 도전층, 180: 비아, 182: 비트 라인

Claims (20)

  1. 기판 상에 적층된 복수의 게이트 전극층들을 포함하는 적층 구조물;
    상기 적층 구조물의 일 측면 상에서 상기 기판의 상면에 수직한 방향으로 연장되며, 상기 기판의 상면에 수평한 방향에서 서로 이격된 복수의 채널층들; 및
    상기 적층 구조물과 상기 기판 사이에 배치되고, 상기 채널층들에 접촉하는 공통 소스층을 포함하는 수직형 메모리 장치.
  2. 제1 항에 있어서,
    상기 적층 구조물과 상기 채널층들 사이에 배치되고, 상기 적층 구조물의 일 측면을 덮는 게이트 절연층을 더 포함하고,
    상기 공통 소스층은 상기 게이트 절연층을 관통하여 상기 채널층들에 접촉하는 수직형 메모리 장치.
  3. 제1 항에 있어서,
    상기 적층 구조물과 상기 채널층들 사이에 각각 배치되는 게이트 절연층들을 더 포함하고,
    상기 공통 소스층은 상기 게이트 절연층들을 관통하여 상기 채널층들에 접촉하는 수직형 메모리 장치.
  4. 제3 항에 있어서,
    상기 게이트 절연층들은 상기 채널층들과 상기 기판 사이에도 배치되고,
    상기 공통 소스층에 의해 상기 채널층과 상기 기판은 전기적으로 연결되는 수직형 메모리 장치.
  5. 제1 항에 있어서,
    상기 적층 구조물의 상기 일 측면에 상기 채널층들과 교대로 배치된 컷팅 절연층들을 더 포함하는 수직형 메모리 장치.
  6. 제1 항에 있어서,
    상기 적층 구조물의 상기 일 측면과 반대 쪽에 위치한 상기 적층 구조물의 타 측면에는 절연층을 포함하는 분리 패턴이 배치되는 수직형 메모리 장치.
  7. 제1 항에 있어서,
    상기 공통 소스층은 상기 채널층들의 하단과 접촉하는 제1 부분과 상기 제1 부분과 교차하는 제2 부분들을 포함하는 수직형 메모리 장치.
  8. 제1 항에 있어서,
    상기 게이트 전극층들 및 상기 공통 소스층은 p형 다결정질 실리콘을 포함하는 수직형 메모리 장치.
  9. 제1 항에 있어서,
    상기 게이트 전극층들은 p형 다결정질 실리콘을 포함하고, 상기 공통 소스층은 n형 다결정질 실리콘을 포함하는 수직형 메모리 장치.
  10. 기판 상에 이격되고 기판의 상면에 평행한 제1 방향으로 연장되는 분리 패턴들;
    상기 분리 패턴들 사이에 배치되고, 상기 제1 방향으로 연장되는 제1 적층 구조물 및 제2 적층 구조물들, 상기 제1 적층 구조물 및 상기 제2 적층 구조물은 각각 복수의 게이트 전극층들을 포함함;
    상기 제1 적층 구조물의 측면에 배치된 제1 채널층들;
    상기 제2 적층 구조물의 측면에 배치되고 상기 제1 채널층들과 마주보는 제2 채널층들; 및
    상기 제1 적층 구조물 및 상기 제2 적층 구조물 중 적어도 어느 하나와 상기 기판 사이에 배치되고, 상기 제1 채널층들 및 제2 채널층들에 전기적으로 연결되는 공통 소스층을 포함하는 수직형 메모리 장치.
  11. 제10 항에 있어서,
    상기 공통 소스층은 상기 제1 적층 구조물과 상기 기판 사이에 배치된 제1 공통 소스층 및 상기 제2 적층 구조물과 상기 기판 사이에 배치된 제2 공통 소스층을 포함하는 수직형 메모리 장치.
  12. 제11 항에 있어서,
    상기 제1 적층 구조물과 상기 제1 채널층들 사이에 배치되고, 상기 제2 적층 구조물과 상기 제2 채널층들 사이에 배치되는 게이트 절연층들을 더 포함하고,
    상기 제1 공통 소스층 및 상기 제2 공통 소스층은 상기 게이트 절연층들을 관통하여 상기 제1 채널층들 및 상기 제2 채널층들에 각각 접촉하는 수직형 메모리 장치.
  13. 제10 항에 있어서,
    상기 제1 채널층들과 상기 제2 채널층들 사이에 배치된 갭필 절연층들; 및
    상기 제1 적층 구조물과 상기 제2 적층 구조물 사이에서 상기 제1 방향을 따라 상기 갭필 절연층들과 교대로 배치된 컷팅 절연층들;을 더 포함하는 수직형 메모리 장치.
  14. 제13 항에 있어서,
    상기 컷팅 절연층들은 상기 공통 소스층과 접촉하는 수직형 메모리 장치.
  15. 제10 항에 있어서,
    상기 게이트 전극층들 및 상기 공통 소스층은 p형 다결정질 실리콘을 포함하는 수직형 메모리 장치.
  16. 제10 항에 있어서,
    상기 게이트 전극층들은 p형 다결정질 실리콘을 포함하고, 상기 공통 소스층은 n형 다결정질 실리콘을 포함하는 수직형 메모리 장치.
  17. 기판 상에 적층되고, 상기 기판의 상면에 평행한 방향으로 연장되는 복수의 도전층들을 포함하는 적층 구조물; 및
    상기 기판의 상면에 수직한 방향으로 연장되며, 상기 적층 구조물의 측면에 이격되어 배치된 채널층들;을 포함하고,
    상기 복수의 도전층들 중 적어도 하나는 상기 채널층들에 접촉하는 수직형 메모리 장치.
  18. 제17 항에 있어서,
    상기 복수의 도전층들은 및 상기 채널층들과 절연되는 제1 도전층 및 상기 채널층들에 접촉하는 제2 도전층을 포함하고,
    상기 제2 도전층은 상기 기판에 접촉하는 수직형 메모리 장치.
  19. 제17 항에 있어서,
    상기 복수의 도전층들은 및 상기 채널층들과 절연되는 제1 도전층 및 상기 채널층들에 접촉하는 제2 도전층을 포함하고,
    상기 제2 도전층은 상기 채널층들의 하단과 접촉하는 제1 부분과 상기 제1 부분과 교차하는 제2 부분들을 포함하는 수직형 메모리 장치.
  20. 제17 항에 있어서,
    상기 복수의 도전층들은 중간 도전층, 상기 중간 도전층 상에 배치된 상부 도전층들, 및 상기 중간 도전층 아래에 배치된 하부 도전층들을 포함하고,
    상기 적층 구조물은 상기 상부 도전층들을 포함하는 상부 적층 구조물, 및 상기 하부 도전층들을 포함하는 하부 적층 구조물을 포함하고,
    상기 채널층들은 상기 상부 적층 구조물의 측면에 배치된 상부 채널층들 및 상기 하부 적층 구조물의 측면에 배치된 하부 채널층들을 포함하고,
    상기 상부 채널층들의 하부 및 상기 하부 채널층들의 상부가 상기 중간 도전층에 접촉하는 수직형 메모리 장치.
KR1020180165352A 2018-12-19 2018-12-19 수직형 메모리 장치 KR20200076806A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020180165352A KR20200076806A (ko) 2018-12-19 2018-12-19 수직형 메모리 장치
US16/508,727 US11024642B2 (en) 2018-12-19 2019-07-11 Vertical memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180165352A KR20200076806A (ko) 2018-12-19 2018-12-19 수직형 메모리 장치

Publications (1)

Publication Number Publication Date
KR20200076806A true KR20200076806A (ko) 2020-06-30

Family

ID=71098848

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180165352A KR20200076806A (ko) 2018-12-19 2018-12-19 수직형 메모리 장치

Country Status (2)

Country Link
US (1) US11024642B2 (ko)
KR (1) KR20200076806A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210148854A (ko) * 2020-05-28 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3d 강유전체 메모리
WO2021261915A1 (ko) 2020-06-23 2021-12-30 주식회사 티엠디랩 온도 기반 형상기억 고분자

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220028916A (ko) * 2020-08-31 2022-03-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094237A (ja) 2007-10-05 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
KR101481104B1 (ko) 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9721668B2 (en) 2015-08-06 2017-08-01 Macronix International Co., Ltd. 3D non-volatile memory array with sub-block erase architecture
US10541311B2 (en) 2016-02-18 2020-01-21 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
KR102608173B1 (ko) 2016-03-11 2023-12-01 에스케이하이닉스 주식회사 메모리 장치 및 이의 제조 방법
US9741737B1 (en) 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
KR102606822B1 (ko) 2016-06-30 2023-11-29 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102395563B1 (ko) * 2016-07-25 2022-05-06 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 제조 방법
US10186521B2 (en) 2016-09-16 2019-01-22 Toshiba Memory Corporation Semiconductor device and method for manufacturing semiconductor device
KR20180053918A (ko) 2016-11-14 2018-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10141328B2 (en) 2016-12-15 2018-11-27 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
KR102370618B1 (ko) * 2017-06-21 2022-03-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102658194B1 (ko) * 2018-12-21 2024-04-18 삼성전자주식회사 반도체 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210148854A (ko) * 2020-05-28 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3d 강유전체 메모리
WO2021261915A1 (ko) 2020-06-23 2021-12-30 주식회사 티엠디랩 온도 기반 형상기억 고분자

Also Published As

Publication number Publication date
US20200203369A1 (en) 2020-06-25
US11024642B2 (en) 2021-06-01

Similar Documents

Publication Publication Date Title
CN109346471B (zh) 形成三维存储器的方法以及三维存储器
KR102634947B1 (ko) 수직형 메모리 장치 및 그 제조 방법
US20230292515A1 (en) Vertical memory devices and methods of manufacturing the same
KR102541001B1 (ko) 수직형 메모리 장치
KR102184449B1 (ko) 반도체 소자
KR100843716B1 (ko) 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자
KR20180126210A (ko) 수직형 반도체 소자
KR102578579B1 (ko) 반도체 소자
KR20190016258A (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20200043941A1 (en) Semiconductor memory device
TW201939675A (zh) 半導體裝置及其製造方法
KR20110136351A (ko) 수직형 반도체 소자 및 그 제조 방법
CN110323224B (zh) 三维半导体存储器件
CN107591404A (zh) 包括电介质层的半导体器件
KR20200076806A (ko) 수직형 메모리 장치
CN103208415B (zh) 电容及其形成方法
KR20190123880A (ko) 수직형 메모리
KR20200145102A (ko) 수직형 반도체 소자
KR102344876B1 (ko) 반도체 소자 및 이의 제조 방법
JP2021097223A (ja) 半導体素子
KR20200137077A (ko) 3차원 반도체 메모리 소자
KR20200078779A (ko) 수직형 메모리 장치
KR101406225B1 (ko) 반도체 소자의 제조방법
KR20200040351A (ko) 3차원 반도체 메모리 소자
KR102465534B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal