KR20220028916A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 소스 셀렉트 라인을 관통하는 복수의 소스채널들; 상기 소스 셀렉트 라인에 중첩된 게이트 적층체; 상기 소스 셀렉트 라인과 상기 게이트 적층체 사이에 배치되고, 상기 복수의 소스채널들에 공통으로 접속되도록 연장된 연결패턴; 및 상기 게이트 적층체를 관통하고, 상기 연결패턴에 공통으로 접속된 복수의 수직채널들을 포함하는 반도체 메모리 장치 및 그 제조방법을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함함으로써, 기판의 단위 면적당 메모리 셀들이 점유하는 면적을 줄일 수 있다.
본 발명의 실시 예는 3차원 반도체 메모리 장치의 제조공정의 안정성을 향상시킬 수 있고, 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 소스 셀렉트 라인을 관통하는 복수의 소스채널들; 상기 소스 셀렉트 라인에 중첩된 게이트 적층체; 상기 소스 셀렉트 라인과 상기 게이트 적층체 사이에 배치되고, 상기 복수의 소스채널들에 공통으로 접속되도록 연장된 연결패턴; 및 상기 게이트 적층체를 관통하고, 상기 연결패턴에 공통으로 접속된 복수의 수직채널들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 서로 나란하게 연장된 제1 소스채널 및 제2 소스채널; 상기 제1 소스채널을 감싸는 제1 소스 셀렉트 라인; 상기 제2 소스채널을 감싸는 제2 소스 셀렉트 라인; 상기 제1 소스 셀렉트 라인에 중첩되고, 상기 제2 소스 셀렉트 라인에 중첩되도록 연장된 게이트 적층체; 상기 제1 소스 셀렉트 라인에 중첩된 상기 게이트 적층체의 제1 영역을 관통하는 제1 수직채널; 상기 제2 소스 셀렉트 라인에 중첩된 상기 게이트 적층체의 제2 영역을 관통하는 제2 수직채널; 상기 제1 소스 셀렉트 라인과 상기 게이트 적층체 사이에서, 상기 제1 소스채널과 상기 제1 수직채널을 연결하는 제1 연결패턴; 상기 제2 소스 셀렉트 라인과 상기 게이트 적층체 사이에서, 상기 제2 소스채널과 상기 제2 수직채널을 연결하는 제2 연결패턴; 및 상기 제1 소스 셀렉트 라인과 상기 제2 소스 셀렉트 라인 사이에 배치되고, 상기 제1 연결패턴과 상기 제2 연결패턴 사이로 연장된 소스측 슬릿을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 메모리막 및 복수의 수직채널들에 의해 관통되고, 제1 영역 및 제2 영역을 포함하는 희생기판의 상기 제1 영역 상에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 예비 게이트 적층체를 형성하는 단계; 상기 예비 게이트 적층체 상에 상기 복수의 수직채널들에 접속된 도전막을 형성하는 단계; 상기 도전막 상에 제1 절연막 및 셀렉트 게이트막을 형성하는 단계; 및 상기 셀렉트 게이트막이 소스 셀렉트 라인들로 분리되고, 상기 도전막이 연결패턴들로 분리되도록, 상기 제1 절연막, 상기 셀렉트 게이트막, 및 상기 도전막을 관통하는 소스측 슬릿을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 게이트 적층체와 소스 셀렉트 라인 사이에 배치된 연결패턴을 통해, 게이트 적층체를 관통하는 수직채널과 소스 셀렉트 라인을 관통하는 소스채널을 연결할 수 있다. 이로써, 본 기술은 수직채널과 소스채널간 정렬마진 확보를 위한 공정부담을 줄일 수 있다.
본 기술에 따르면, 소스채널들은 게이트 적층체에 나란하게 연장된 연결패턴에 정렬된다. 이에 따라, 소스채널들을 연결패턴에 정렬하는 공정의 안정성을 향상시킬 수 있고, 소스채널들의 배치 자유도를 향상시킬 수 있다.
본 기술에 따르면, 메모리 셀 스트링들이 소스측 슬릿에 의해 서로 분리된 소스 셀렉트 라인들 별로 동시에 개별적으로 선택가능한 그룹들로 구분될 수 있다. 이로써, 본 기술은 독출교란(read disturb)을 줄일 수 있으므로 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 회로도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도이다.
도 3a 내지 도 3c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소스 셀렉트 라인들, 게이트 적층체들 및 비트라인들의 레이아웃을 나타낸다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 게이트 적층체들 및 비트라인들의 레이아웃을 나타낸다.
도 5a 내지 도 5c는 소스채널들에 대한 다양한 실시 예들을 나타내는 평면도들이다.
도 6a 내지 도 6c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 수직채널의 횡단면 및 소스채널의 횡단면을 확대하여 나타내는 도면들이다.
도 8a 및 도 8b, 도 9a 및 도 9b, 도 10a 내지 도 10f, 도 11, 및 도 12a 내지 도 12c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 14는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 개념에 따른 권리범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 블록(BLK)을 나타내는 회로도이다.
반도체 메모리 장치는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 각각의 메모리 블록(BLK)은 공통소스막(CSL) 및 비트라인들(BL)에 접속된 복수의 메모리 셀 스트링들(MS1, MS2)을 포함할 수 있다.
복수의 메모리 셀 스트링들(MS1, MS2)은 소스 셀렉트 트랜지스터들(SST)을 경유하여 공통소스막(CSL)에 접속될 수 있다. 복수의 메모리 셀 스트링들(MS1, MS2)은 드레인 셀렉트 트랜지스터들(DST)을 경유하여 비트라인들(BL)에 접속될 수 있다. 메모리 셀 스트링들(MS1, MS2) 각각은 직렬로 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다.
소스 셀렉트 트랜지스터들(SST)의 게이트들은 서로 분리된 소스 셀렉트 라인들(SSL1, SSL2)에 연결될 수 있다. 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 서로 분리된 드레인 셀렉트 라인들(DSL1, DSL2)에 연결될 수 있다. 복수의 메모리 셀들(MC)의 게이트들은 복수의 워드라인들(WL)에 연결될 수 있다. 워드라인들(WL)은 서로 다른 레벨에 배치되고, 동일레벨에 배치된 메모리 셀들(MC)의 게이트들은 단일의 워드라인(WL)에 연결될 수 있다.
이하, 메모리 블록(BLK)이 서로 분리된 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2)을 포함하고, 서로 분리된 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 포함하는 실시 예 위주로 본 발명을 설명한다. 단, 본 발명은 이에 제한되지 않고, 메모리 블록(BLK)은 3개 이상의 서로 분리된 소스 셀렉트 라인들 및 3개 이상의 서로 분리된 드레인 셀렉트 라인들을 포함할 수 있다.
워드라인들(WL) 각각에 복수의 메모리 셀 스트링들(MS1, MS2)이 접속될 수 있다. 복수의 메모리 셀 스트링들(MS1, MS2)은 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2)에 의해 개별적으로 선택 가능한 제1 그룹 및 제2 그룹을 포함할 수 있다. 제1 그룹은 제1 메모리 셀 스트링들(MS1)을 포함할 수 있고, 제2 그룹은 제2 메모리 셀 스트링들(MS2)을 포함할 수 있다.
제1 메모리 셀 스트링들(MS1)은 제1 드레인 셀렉트 라인들(DSL1)에 접속된 드레인 셀렉트 트랜지스터들(DST)을 경유하여 비트라인들(BL)에 각각 접속될 수 있다. 제2 메모리 셀 스트링들(MS2)은 제2 드레인 셀렉트 라인들(DSL2)에 접속된 드레인 셀렉트 트랜지스터들(DST)을 경유하여 비트라인들(BL)에 각각 접속될 수 있다. 다시 말해, 제1 메모리 셀 스트링들(MS1) 및 제2 메모리 셀 스트링들(MS2)은 비트라인들(BL) 각각에 한 쌍씩 접속될 수 있다.
제1 메모리 셀 스트링들(MS1)은 제1 소스 셀렉트 라인(SSL1)에 연결된 소스 셀렉트 트랜지스터들(SST)의 제어에 의해 공통소스막(CSL)에 접속될 수 있고, 제2 메모리 셀 스트링들(MS2)은 제2 소스 셀렉트 라인(SSL2)에 연결된 소스 셀렉트 트랜지스터들(SST)의 제어에 의해 공통소스막(CSL)에 접속될 수 있다. 이에 따라, 복수의 메모리 셀 스트링들(MS1, MS2)이 독출동작(read operation) 또는 검증동작(verify operation) 시 소스 셀렉트 라인들(SSL1, SSL2) 별로 동시에 개별적으로 선택가능한 그룹들로 분리될 수 있다. 일 실시 예로서, 독출동작 또는 검증동작 시, 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2) 중 하나를 선택함으로써, 제1 메모리 셀 스트링들(MS1)의 제1 그룹 및 제2 메모리 셀 스트링들(MS2)의 제2 그룹 중 어느 하나의 그룹을 공통소스막(CSL)에 접속시킬 수 있다. 이에 따라, 본 발명은 독출동작 또는 검증동작 시, 제1 메모리 셀 스트링들(MS1) 및 제2 메모리 셀 스트링들(MS2)을 공통소스막(CSL)에 동시에 접속시키는 경우보다, 채널저항을 줄일 수 있다. 따라서, 본 발명은 독출교란(reasd disturb)을 줄일 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도이다.
도 2를 참조하면, 반도체 메모리 장치는 소스측 슬릿들(SS1, SS2)에 의해 서로 분리된 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B], SSL2[B]), 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B], SSL2[B])을 관통하는 소스채널들(SC1[A], SC2[A], SC1[B], SC2[B]), 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B], SSL2[B])에 각각 중첩된 연결패턴들(CP1[A], CP2[A], CP1[B], CP2[B]), 연결패턴들(CP1[A], CP2[A], CP1[B], CP2[B])에 접촉된 수직채널들(VC1[A], VC2[A], VC1[B], VC2[B]), 및 수직채널들(VC1[A], VC2[A], VC1[B], VC2[B])을 감싸는 게이트 적층체들(GST[A], GST[B])을 포함할 수 있다.
반도체 메모리 장치는 슬릿(SI)에 의해 서로 분리된 제1 게이트 적층체(GST[A]) 및 제2 게이트 적층체(GST[B])를 포함할 수 있다.
제1 게이트 적층체(GST[A])는 복수의 워드라인들(WL[A]), 및 복수의 워드라인들(WL[A])에 중첩되고 드레인측 슬릿(SD)에 의해 서로 분리된 드레인 셀렉트 라인들을 포함할 수 있다.
일 실시 예로서, 제1 게이트 적층체(GST[A])는 복수의 워드라인들(WL[A])의 제1 영역(R1)에 중첩된 제1 드레인 셀렉트 라인(DSL1[A]) 및 복수의 워드라인들(WL[A])의 제2 영역(R2)에 중첩된 제2 드레인 셀렉트 라인(DSL2[A])을 포함할 수 있다. 복수의 워드라인들(WL[A])은 제3 영역(R3)을 포함할 수 있다. 제3 영역(R3)은 제1 영역(R1)과 제2 영역(R2) 사이에 배치되고, 제1 영역(R1)과 제2 영역(R2)을 서로 연결할 수 있다. 드레인측 슬릿(SD)은 제1 드레인 셀렉트 라인(DSL1[A])과 제2 드레인 셀렉트 라인(DSL2[A]) 사이에 배치되고, 워드라인(WL[A])의 제3 영역(R3)에 중첩될 수 있다.
제1 드레인 셀렉트 라인(DSL1[A]) 및 워드라인(WL[A])의 제1 영역(R1)은 제1 방향(D1)으로 연장된 복수의 제1 수직채널들(VC1[A])에 의해 관통될 수 있다. 제2 드레인 셀렉트 라인(DSL2[A]) 및 워드라인(WL[A])의 제2 영역(R2)은 제1 방향(D1)으로 연장된 복수의 제2 수직채널들(VC2[A])에 의해 관통될 수 있다.
워드라인(WL[A]), 제1 드레인 셀렉트 라인(DSL1[A]), 및 제2 드레인 셀렉트 라인(DSL2[A]) 각각은 제1 방향(D1)에 교차하는 평면을 따라 연장될 수 있다. 일 실시 예로서, 워드라인(WL[A]), 제1 드레인 셀렉트 라인(DSL1[A]) 및 제2 드레인 셀렉트 라인(DSL2[A]) 각각은 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다. 슬릿(SI) 및 드레인측 슬릿(SD)은 제2 방향(D2)으로 연장될 수 있다. 제1 드레인 셀렉트 라인(DSL1[A]) 및 제2 드레인 셀렉트 라인(DSL2[A])은 제3 방향(D3)으로 서로 이웃할 수 있다. 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 XYZ좌표계의 X축, Y축 및 Z축이 향하는 방향들에 각각 대응될 수 있다.
워드라인(WL[A])의 제3 영역(R3)은 복수의 더미채널들(DVC[A])에 의해 관통될 수 있다. 더미채널들(DVC[A])은 제2 방향(D2)으로 일렬로 배열될 수 있다. 드레인측 슬릿(SD)은 더미채널들(DVC[A])에 중첩될 수 있다. 다른 실시 예로서, 더미채널들(DVC[A])은 생략될 수 있다. 제1 드레인 셀렉트 라인(DSL1[A])과 제2 드레인 셀렉트 라인(DSL2[B]) 사이에 정의된 제3 방향(D3)으로의 간격은 도 2에 도시된 실시 예보다 더미채널들(DVC[A])이 생략된 실시 예에서 좁힐 수 있다.
제2 게이트 적층체(GST[B])는 제1 게이트 적층체(GST[A])와 유사하게, 복수의 워드라인들(WL[B]), 드레인측 슬릿(SD)에 의해 서로 분리된 제1 드레인 셀렉트 라인(DSL1[B]) 및 제2 드레인 셀렉트 라인(DSL2[B])을 포함할 수 있다. 또한, 제2 게이트 적층체(GST[B])는 제1 게이트 적층체(GST[A])와 유사하게, 복수의 제1 수직채널들(VC1[B]), 복수의 제2 수직채널들(VC2[B]), 및 복수의 더미채널들(DVC[B])에 의해 관통될 수 있다.
제1 게이트 적층체(GST[A]) 및 제2 게이트 적층체(GST[B])는 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B], SSL2[B])에 중첩될 수 있다. 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B], SSL2[B])은 실질적으로 동일한 레벨에서 서로 분리될 수 있다. 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B], SSL2[B])은 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B], SSL2[B])은 제1 그룹의 제1 소스 셀렉트 라인(SSL1[A]) 및 제2 소스 셀렉트 라인(SSL2[A])과, 제2 그룹의 제1 소스 셀렉트 라인(SSL1[B]) 및 제2 소스 셀렉트 라인(SSL2[B])을 포함할 수 있다. 제1 그룹의 제1 소스 셀렉트 라인(SSL1[A]) 및 제2 소스 셀렉트 라인(SSL2[A])은 제1 게이트 적층체(GST[A])와 공통소스막(CSL) 사이에 배치될 수 있다. 제2 그룹의 제1 소스 셀렉트 라인(SSL1[B]) 및 제2 소스 셀렉트 라인(SSL2[B])은 제2 게이트 적층체(GST[B])와 공통소스막(CSL) 사이에 배치될 수 있다.
제1 게이트 적층체(GST[A])의 복수의 워드라인들(WL[A])은 제1 그룹의 제1 소스 셀렉트 라인(SSL1[A]) 및 제2 소스 셀렉트 라인(SSL2[A])에 중첩되도록 연장될 수 있다. 워드라인(WL[A])의 제1 영역(R1)은 제1 그룹의 제1 소스 셀렉트 라인(SSL1[A])에 중첩될 수 있고, 워드라인(WL[A])의 제2 영역(R2)은 제1 그룹의 제2 소스 셀렉트 라인(SSL2[A])에 중첩될 수 있다. 제1 그룹의 제1 소스 셀렉트 라인(SSL1[A])은 제2 방향(D2)으로 연장된 제1 소스측 슬릿(SS1)에 의해 제1 그룹의 제2 소스 셀렉트 라인(SSL2[A])으로부터 이격될 수 있다.
제1 게이트 적층체(GST[A])와 유사하게, 제2 게이트 적층체(GST[B])의 복수의 워드라인들(WL[B])은 서로 이격된 제2 그룹의 제1 소스 셀렉트 라인(SSL1[B]) 및 제2 소스 셀렉트 라인(SSL2[B])에 중첩될 수 있다. 제1 그룹의 제1 소스 셀렉트 라인(SSL1[A]) 및 제2 소스 셀렉트 라인(SSL2[A])은 제2 방향(D2)으로 연장된 제2 소스측 슬릿(SS2)에 의해 제2 그룹의 제1 소스 셀렉트 라인(SSL1[B]) 및 제2 소스 셀렉트 라인(SSL2[B])으로부터 이격될 수 있다.
소스채널들(SC1[A], SC2[A], SC1[B], SC2[B])은 제1 그룹의 소스채널들(SC1[A], SC2[A]) 및 제2 그룹의 소스채널들(SC1[B], SC2[B])을 포함할 수 있다.
제1 그룹의 소스채널들(SC1[A], SC2[A])은 복수의 제1 소스채널들(SC1[A])과 복수의 제2 소스채널들(SC2[A])을 포함할 수 있다. 복수의 제1 소스채널들(SC1[A])은 제1 그룹의 제1 소스 셀렉트 라인(SSL1[A])으로 둘러싸일 수 있다. 복수의 제2 소스채널들(SC2[A])은 제1 그룹의 제2 소스 셀렉트 라인(SSL2[A])으로 둘러싸일 수 있다.
제1 그룹의 소스채널들(SC1[A], SC2[A])과 유사하게, 제2 그룹의 소스채널들(SC1[B], SC2[B])은 제2 그룹의 제1 소스 셀렉트 라인(SSL1[B])으로 둘러싸인 복수의 제1 소스채널들(SC1[B])과 제2 그룹의 제2 소스 셀렉트 라인(SSL2[B])으로 둘러싸인 복수의 제2 소스채널들(SC2[B])을 포함할 수 있다.
제1 그룹 및 제2 그룹의 소스채널들(SC1[A], SC2[A], SC1[B], SC2[B])은 제1 방향(D1)으로 연장되어 공통소스막(CSL)에 공통으로 접속될 수 있다.
제1 및 제2 소스측 슬릿들(SS1, SS2)은 연결패턴들(CP1[A], CP2[A], CP1[B], CP2[B]) 사이로 연장될 수 있다. 연결패턴들(CP1[A], CP2[A], CP1[B], CP2[B])은 실질적으로 동일한 레벨에 배치될 수 있다. 연결패턴들(CP1[A], CP2[A], CP1[B], CP2[B])은 제1 그룹의 제1 연결패턴(CP1[A]) 및 제2 연결패턴(CP2[A])과, 제2 그룹의 제1 연결패턴(CP1[B]) 및 제2 연결패턴(CP2[B])을 포함할 수 있다.
제1 그룹의 제1 연결패턴(CP1[A])은 제1 그룹의 제1 소스 셀렉트 라인(SSL1[A])과 제1 게이트 적층체(GST[A]) 사이에 배치될 수 있다. 제1 그룹의 제2 연결패턴(CP2[A])은 제1 그룹의 제2 소스 셀렉트 라인(SSL2[A])과 제1 게이트 적층체(GST[A]) 사이에 배치될 수 있다. 제1 그룹의 제1 연결패턴(CP1[A]) 및 제2 연결패턴(CP2[A])은 제1 그룹의 제1 소스 셀렉트 라인(SSL1[A]) 및 제2 소스 셀렉트 라인(SSL2[A])에 나란하게 연장될 수 있다.
복수의 제1 소스채널들(SC1[A])은 제1 연결패턴(CP1[A])에 접촉되도록 연장될 수 있다. 복수의 제1 수직채널들(VC1[A])은 제1 연결패턴(CP1[A])에 공통으로 접속되고, 제1 연결패턴(CP1[A])을 경유하여 복수의 제1 소스채널들(SC1[A])에 접속될 수 있다. 복수의 제2 소스채널들(SC2[A])은 제2 연결패턴(CP2[A])에 접촉되도록 연장될 수 있다. 복수의 제2 수직채널들(VC2[A])은 제2 연결패턴(CP2[A])에 공통으로 접속되고, 제2 연결패턴(CP2[A])을 경유하여 복수의 제2 소스채널들(SC2[A])에 접속될 수 있다.
제2 그룹의 제1 연결패턴(CP1[B]) 및 제2 연결패턴(CP2[B])은 상술한 제1 그룹의 제1 연결패턴(CP1[A]) 및 제2 연결패턴(CP2[A])과 유사한 구조를 갖는다. 슬릿(SI)은 제1 그룹의 제1 연결패턴(CP1[A]) 및 제2 연결패턴(CP2[A])과 제2 그룹의 제1 연결패턴(CP1[B]) 및 제2 연결패턴(CP2[B]) 사이로 연장되고, 제2 소스측 슬릿(SS2)은 슬릿(SI)에 연결될 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소스 셀렉트 라인들, 게이트 적층체들 및 비트라인들의 레이아웃을 나타낸다.
도 3a는 제1 그룹의 제1 및 제2 소스 셀렉트 라인들(SSL1[A] 및 SSL2[A])과 제2 그룹의 제1 소스 셀렉트 라인(SSL1[B])에 대한 일 실시 예를 나타내는 평면도이다.
도 3a를 참조하면, 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B])은 제1 방향(D1)으로 연장된 소스채널들(SC1[A], SC2[A], SC1[B])을 각각 감쌀 수 있다. 소스채널들(SC1[A], SC2[A], SC1[B]) 각각의 측벽은 게이트 절연막(GI)으로 둘러싸일 수 있다. 다시 말해, 게이트 절연막(GI)은 소스 셀렉트 라인들(SSL1[A], SSL2[A], SSL1[B]) 각각과 소스채널들(SC1[A], SC2[A], SC1[B]) 각각의 사이에 배치될 수 있다.
제1 소스측 슬릿(SS1)과 제2 소스측 슬릿(SS2)은 제2 방향(D2)으로 연장될 수 있다. 제2 슬릿(SI2) 및 소스측 슬릿(SS) 각각의 형태는 웨이브형, 직선형등 다양할 수 있다.
도 3b는 도 3a에 도시된 제1 그룹의 제1 및 제2 소스 셀렉트 라인들(SSL1[A] 및 SSL2[A])에 중첩된 제1 게이트 적층체(GST[A]) 및 도 3a에 도시된 제2 그룹의 제1 소스 셀렉트 라인(SSL1[B])에 중첩된 제2 게이트 적층체(GST[B])를 나타내는 평면도이다.
도 3b를 참조하면, 제1 게이트 적층체(GST[A])의 복수의 워드라인들(WL[A])과 드레인 셀렉트 라인들(DSL1[A], DSL2[A])은 슬릿(SI)을 통해 제2 게이트 적층체(GST[B])의 복수의 워드라인들(WL[B]) 및 드레인 셀렉트 라인(DSL1[B])으로부터 이격될 수 있다. 워드라인(예를 들어, WL[A])에 중첩된 드레인측 슬릿(SD)은 더미채널들(예를 들어, DVC[A])에 중첩될 수 있다.
슬릿(SI) 및 드레인측 슬릿(SD) 각각의 형태는 웨이브형, 직선형등 다양할 수 있다. 일 실시 예로서, 슬릿(SI) 및 드레인측 슬릿(SD)은 직선형일 수 있다.
워드라인들(WL[A], WL[B]) 및 드레인 셀렉트 라인들(DSL1[A], DSL2[A], DSL1[B])은 수직채널들(VC1[A], VC2[A], VC1[B])을 감쌀 수 있다. 수직채널들(VC1[A], VC2[A], VC1[B]) 각각의 측벽은 메모리막(ML)으로 둘러싸일 수 있다. 다시 말해, 메모리막(ML)은 워드라인들(WL[A], WL[B]) 및 드레인 셀렉트 라인들(DSL1[A], DSL2[A], DSL1[B]) 각각과 수직채널들(VC1[A], VC2[A], VC1[B]) 각각의 사이에 배치될 수 있다.
소스채널들(SC1[A], SC2[A], SC1[B]) 각각의 횡단면의 면적은 수직채널들(VC1[A], VC2[A], VC1[B]) 각각의 횡단면의 면적보다 넓을 수 있다. 수직채널들(VC1[A], VC2[A], VC1[B]) 중 일부의 중심축은 소스채널들(SC1[A], SC2[A], SC1[B])의 중심축에 중첩되지 않고, 어긋날 수 있다. 수직채널들(VC1[A], VC2[A], VC1[B]) 중 일부는 소스채널들(SC1[A], SC2[A], SC1[B])에 비중첩될 수 있다. 소스채널들(SC1[A], SC2[A], SC1[B]) 중 일부에 수직채널들(VC1[A], VC2[A], VC1[B]) 중 2개 이상이 중첩될 수 있다.
더미채널들(DVC[A])은 소스채널들(SC1[A], SC2[A], SC1[B])에 비중첩된다. 더미채널들(DVC[A])은 드레인측 슬릿(SD)의 연장방향을 따라 일렬로 배열될 수 있다.
도 3c는 도 3b에 도시된 수직채널들(VC1[A], VC2[A], VC1[B])에 중첩된 비트라인들(BL)을 나타내는 평면도이다.
도 3c를 참조하면, 비트라인들(BL) 각각은 콘택플러그들(CT)을 경유하여 도 3b를 참조하여 설명한 수직채널들(VC1[A], VC2[A], VC1[B])에 접속될 수 있다. 단일의 비트라인에 접속된 수직채널들(VC1[A], VC2[A], VC1[B])은 도 3b에 도시된 바와 같이 서로 다른 드레인 셀렉트 라인들(DSL1[A], DSL2[A], DSL1[B])에 의해 개별적으로 제어될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 게이트 적층체들 및 비트라인들의 레이아웃을 나타낸다.
도 4a는 제1 게이트 적층체(GST[A]) 및 제2 게이트 적층체(GST[B])를 나타내는 평면도이다. 도 4a는 제1 게이트 적층체(GST[A])의 복수의 워드라인들(WL[A])및 드레인 셀렉트 라인들(DSL1[A], DSL2[A])과, 제2 게이트 적층체(GST[B])의 복수의 워드라인들(WL[B]) 및 드레인 셀렉트 라인(DSL1[B])의 레이아웃을 나타낸다.
도 4a를 참조하면, 복수의 워드라인들(예를 들어, WL[A])에 중첩된 드레인측 슬릿(SD)은 제1 게이트 적층체(GST[A])와 제2 게이트 적층체(GST[B]) 사이의 슬릿(SI)과 상이한 형상을 가질 수 있다. 일 실시 예로서, 슬릿(SI)은 제2 방향(D2)으로 직선형으로 연장될 수 있고, 드레인측 슬릿(SD)은 제2 방향(D2)으로 웨이브형으로 연장될 수 있다.
제1 게이트 적층체(GST[A]) 및 제2 게이트 적층체(GST[B])는 메모리막들(ML)로 둘러싸인 수직채널들(VC1[A], VC2[A], VC1[B])에 의해 관통될 수 있다. 수직채널들(VC1[A], VC2[A], VC1[B])은 지그재그로 배열될 수 있다. 드레인측 슬릿(SD)은 드레인측 슬릿(SD)을 사이에 두고 이웃한 수직채널들(예를 들어, VC1[A] 및 VC2[A])의 측벽 형상에 대응하는 웨이브형 측벽을 가질 수 있다.
도 4b는 도 4a에 도시된 수직채널들(VC1[A], VC2[A], VC1[B])에 중첩된 비트라인들(BL)을 나타내는 평면도이다.
도 4b를 참조하면, 비트라인들(BL) 각각은 콘택플러그들(CT)을 경유하여 도 4a를 참조하여 설명한 수직채널들(VC1[A], VC2[A], VC1[B])에 접속될 수 있다. 단일의 비트라인에 접속된 수직채널들(VC1[A], VC2[A], VC1[B])은 도 4a에 도시된 바와 같이 서로 다른 드레인 셀렉트 라인들(DSL1[A], DSL2[A], DSL1[B])에 의해 개별적으로 제어될 수 있다.
도 5a 내지 도 5c는 소스채널들(SC)에 대한 다양한 실시 예들을 나타내는 평면도들이다.
도 5a 내지 도 5c를 참조하면, 게이트 절연막(GI)을 사이에 두고 소스 셀렉트 라인(SSL)으로 둘러싸인 소스채널들(SC)의 레이아웃은 다양할 수 있다.
도 5a 내지 도 5c를 참조하면, 소스채널들(SC) 각각은 제1 방향(D1)으로 연장될 수 있고, 타원형의 횡단면 형상을 가질 수 있다. 소스채널들(SC) 각각의 횡단면 형상은 타원형에 제한되지 않으며, 원형 및 다각형 등 다양할 수 있다.
도 5a를 참조하면, 일 실시 예로서 타원형의 단축 및 장축은 도 5a에 도시된 바와 같이 제2 방향(D2)으로 연장된 축 및 제3 방향(D3)으로 연장된 축 각각에 나란할 수 있다. 도 5b 및 도 5c를 참조하면, 다른 실시 예로서 타원형의 단축 또는 장축은 제2 방향(D2)으로 연장된 축 및 제3 방향(D3)으로 연장된 축에 대한 대각방향을 향할 수 있다.
도 5a 내지 도 5c를 참조하면, 소스채널들(SC)은 제2 방향(D2)을 따라 배열된 채널열을 구성할 수 있다. 일 실시 예로서, 도 5a 및 도 5c에 도시된 바와 같이, 소스채널들(SC)은 1열의 채널열을 구성할 수 있다. 다른 실시 예로서, 도 5b에 도시된 바와 같이, 소스채널들(SC)은 2열의 채널열을 구성할 수 있다. 본 발명의 실시 예는 이에 제한되지 않고, 소스채널들(SC)은 3열 이상의 채널열을 구성할 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다. 도 6a 및 도 6c는 반도체 메모리 장치의 셀 어레이 영역을 나타내고, 도 6b는 반도체 메모리 장치의 연결영역을 나타낸다.
도 6a 내지 도 6c를 참조하면, 반도체 메모리 장치는 주변회로구조(10), 주변회로구조(10)에 중첩되고 복수의 수직채널들(VC1, VC2)을 감싸는 게이트 적층체(GST), 게이트 적층체(GST)와 주변회로구조(10) 사이에 배치된 공통소스막(CSL), 공통소스막(CSL)과 게이트 적층체(GST) 사이에서 실질적으로 동일한 레벨에 이격되어 배치된 소스 셀렉트 라인들(SSL1, SSL2), 소스 셀렉트 라인들(SSL1, SSL2)과 게이트 적층체(GST) 사이에서 실질적으로 동일한 레벨에 이격되어 배치된 연결패턴들(CP1, CP2), 및 게이트 적층체(GST)를 사이에 두고 연결패턴들(CP1, CP2)에 중첩된 비트라인들(BL)을 포함할 수 있다.
게이트 적층체(GST)는 수직채널들(VC1, VC2)이 연장된 제1 방향(D1)으로 교대로 적층된 층간 절연막들(51) 및 도전패턴들(53)을 포함할 수 있다. 도전패턴들(53)은 다양한 도전물로 형성될 수 있다. 도전패턴들(53)은 소스 셀렉트 라인들(SSL1, SSL2)에 각각 중첩된 드레인 셀렉트 라인들(DSL1, DSL2), 및 드레인 셀렉트 라인들(DSL1, DSL2)과 소스 셀렉트 라인들(SSL1, SSL2) 사이에 이격되어 배치된 워드라인들(WL)을 포함할 수 있다.
게이트 적층체(GST)는 수직채널들(VC1, VC2)에 의해 관통될 수 있다. 수직채널들(VC1, VC2) 각각은 수직코어절연막(43) 및 수직채널막(41)을 포함할 수 있다. 수직채널막(41)은 수직코어절연막(43)의 측벽을 따라 연장되고, 비트라인(BL)을 향하는 수직코어절연막(43)의 표면을 따라 연장될 수 있다. 수직채널막(41)은 메모리 셀 스트링의 채널로서 이용될 수 있는 반도체막을 포함할 수 있다. 일 실시 예로서, 수직채널막(41)은 실리콘을 포함할 수 있다.
수직채널들(VC1, VC2) 각각의 측벽은 메모리막(ML)으로 둘러싸일 수 있다. 수직채널들(VC1, VC2) 각각과 워드라인들(WL)의 교차부들에서 메모리막(ML)의 일부 영역들은 데이터 저장영역들로서 이용될 수 있다.
비트라인들(BL)은 다양한 도전물로 형성될 수 있다. 비트라인들(BL)은 게이트 적층체(GST)로부터 이격될 수 있다. 일 실시 예로서, 비트라인들(BL)은 제1 및 제2 상부 절연막들(83 및 87)에 의해 게이트 적층체(GST)로부터 절연될 수 있다. 제1 및 제2 상부 절연막들(83 및 87)은 비트라인들(BL)과 게이트 적층체(GST) 사이로 연장될 수 있다. 비트라인들(BL)은 도전물로 형성된 콘택플러그들(CT)을 경유하여 수직채널들(VC1, VC2)에 접속될 수 있다. 콘택플러그들(CT) 각각은 수직채널막(41) 및 비트라인(BL) 사이에서 상부 절연막들(83, 87) 및 메모리막(ML)을 관통하고, 수직채널막(41) 및 비트라인(BL)에 접촉될 수 있다.
연결패턴들(CP1, CP2) 각각은 도프트 반도체막(47)을 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(47)은 도프트 실리콘막을 포함할 수 있다. 도프트 반도체막(47)은 도전형의 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(47)은 인(phosphorus) 등의 n형 불순물을 포함할 수 있다. 도프트 반도체막(47)은 소스 셀렉트 라인들(SSL1, SSL2) 각각에 나란하게 연장된 라인부(47A) 및 라인부(47A)로부터 수직코어절연막(43)을 향하여 돌출된 돌출부(47B)를 포함할 수 있다. 도프트 반도체막(47)의 돌출부(47B)는 수직채널막(41)으로 둘러싸인 측벽을 가질 수 있다.
수직채널막(41)은 도프트 반도체막(47)의 돌출부(47B)의 측벽을 감쌀 수 있도록 수직코어절연막(43) 보다 도프트 반도체막(47)의 라인부(47A)를 향해 돌출될 수 있다. 수직채널막(41)은 도프트 반도체막(47)의 돌출부(47B)에 접촉될 수 있다. 돌출부(47B)는 도전형 도펀트를 포함하므로, 언도프트 반도체막에 비해 낮은 비저항을 갖는다. 수직채널막(41)은 비저항이 낮은 돌출부(47B)에 접촉되므로 수직채널막(41) 내 채널전류가 향상될 수 있다.
소스 셀렉트 라인들(SSL1, SSL2)은 다양한 도전물로 형성될 수 있다. 소스 셀렉트 라인들(SSL1, SSL2)은 연결패턴들(CP1, CP2) 및 공통소스막(CSL)으로부터 이격될 수 있다. 일 실시 예로서, 소스 셀렉트 라인들(SSL1, SSL2)은 제1 절연막(55)에 의해 연결패턴들(CP1, CP2)로부터 절연될 수 있고, 제2 절연막(59)에 의해 공통소스막(CSL)으로부터 절연될 수 있다. 제1 절연막(55)은 연결패턴들(CP1, CP2)과 소스 셀렉트 라인들(SSL1, SSL2) 사이로 연장될 수 있다. 제2 절연막(59)은 소스 셀렉트 라인들(SSL1, SSL2)과 공통소스막(CSL) 사이로 연장될 수 있다.
제1 절연막(55), 소스 셀렉트 라인들(SSL1, SSL2), 및 제2 절연막(59)은 소스채널들(SC1, SC2)에 의해 관통될 수 있다. 소스채널들(SC1, SC2) 각각은 소스코어절연막(63) 및 소스채널막(61)을 포함할 수 있다. 소스채널막(61)은 소스코어절연막(63)의 측벽을 따라 연장되고, 연결패턴들(CP1, CP2)을 향하는 소스코어절연막(63)의 표면을 따라 연장될 수 있다. 소스채널막(61)은 소스 셀렉트 트랜지스터의 채널로 이용될 수 있는 반도체막을 포함할 수 있다. 일 실시 예로서, 소스채널막(61)은 실리콘을 포함할 수 있다. 소스 셀렉트 라인들(SSL1, SSL2)을 향하는 소스채널들(SC1, SC2) 각각의 측벽은 게이트 절연막(GI)으로 둘러싸일 수 있다.
공통소스막(CSL)은 소스 셀렉트 라인들(SSL1, SSL2)에 나란하게 연장된 라인부(67A) 및 라인부(67A)로부터 소스코어절연막(63)을 향하여 돌출된 돌출부(67B)를 포함할 수 있다. 공통소스막(CSL)은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 공통소스막(CSL)은 도프트 실리콘막을 포함할 수 있다. 공통소스막(CSL)의 도프트 반도체막은 도전형의 불순물을 포함할 수 있다. 일 실시 예로서, 공통소스막(CSL)의 도프트 반도체막은 인(phosphorus) 등의 n형 불순물을 포함할 수 있다. 공통소스막(CSL)의 돌출부(67B)는 소스채널막(61)으로 둘러싸인 측벽을 가질 수 있다.
소스채널막(61)은 공통소스막(CSL)의 돌출부(67B)의 측벽을 감쌀 수 있도록 소스코어절연막(63) 보다 공통소스막(CSL)의 라인부(67A)를 향해 돌출될 수 있다. 소스채널막(61)은 공통소스막(CSL)의 돌출부(67B)에 접촉될 수 있다. 돌출부(67B)는 도전형 도펀트를 포함하므로, 언도프트 반도체막에 비해 낮은 비저항을 갖는다. 소스채널막(61)은 비저항이 낮은 돌출부(67B)에 접촉되므로 소스채널막(61) 내 채널전류가 향상될 수 있다.
공통소스막(CSL)과 주변회로구조(10) 사이에 제1 본딩절연막(71)이 배치될 수 있다. 제1 본딩절연막(71)은 도 6b에 도시된 바와 같이 게이트 적층체(GST), 소스 셀렉트 라인들(SSL1, SSL2), 및 공통소스라인(CSL) 각각보다 제2 방향(D2)으로 돌출될 수 있다. 공통소스라인(CSL)보다 제2 방향(D2)으로 돌출된 제1 본딩절연막(71)의 일부와 제1 상부 절연막(83) 사이의 공간은 도 6b에 도시된 바와 같이 제1 절연구조(90)로 채워질 수 있다.
주변회로구조(10)는 복수의 트랜지스터들(20)을 포함하는 기판(1), 기판(1)을 덮는 제2 절연구조(31), 복수의 트랜지스터들(20)에 접속되고 제2 절연구조(31) 내부에 매립되어 전기적인 신호를 전송하는 복수의 인터커넥션 구조들(29), 및 복수의 인터커넥션 구조들(29) 및 제2 절연구조(31)를 덮도록 연장된 제2 본딩절연막(33)을 포함할 수 있다.
기판(1)은 실리콘 기판, 게르마늄 기판 등의 반도체 기판을 포함할 수 있다. 기판(1)은 소자분리막들(3: isolation layers)에 의해 구획된 활성영역들을 포함할 수 있다. 트랜지스터들(20)은 활성영역들 상에 배치될 수 있다. 트랜지스터들(20) 각각은 기판(1)의 활성영역들 상에 적층된 게이트 절연막(11) 및 게이트 전극(13)과, 게이트 전극(13) 양측의 기판(1) 내에 정의된 접합영역들(15; junctions)을 포함할 수 있다. 접합영역들(15)은 p형 불순물 및 n형 불순물 중 적어도 하나가 기판(1)의 활성영역 내에 도핑되어 정의될 수 있다.
복수의 트랜지스터들(20)은 반도체 메모리 장치의 동작을 제어하기 위한 주변회로에 포함될 수 있다. 일 실시 예로서, 트랜지스터들(20) 중 적어도 하나는 소스 제어회로(5)에 포함될 수 있다. 소스 제어회로(5)는 인터커넥션 구조들(29) 중 일부에 의해 공통소스막(CSL)에 접속되고, 공통소스막(CSL)의 디스차지를 제어할 수 있다. 일 실시 예로서, 소스 제어회로(5)에 접속된 인터커넥션 구조(29)는 하부 콘택구조(21), 인터커넥션 배선(23), 및 상부 콘택구조(25)를 포함할 수 있다. 하부 콘택구조(21)는 도 6a에 도시된 소스 제어회로(5)의 접합영역(15)에 접속되고, 접합영역(15) 상에 순차로 적층된 패턴들(21A, 21B, 21C)을 포함할 수 있다. 상부 콘택구조(25)는 도 6b에 도시된 연결영역에 배치될 수 있다. 인터커넥션 배선(23)은 도 6a에 도시된 하부 콘택구조(21)에 접촉되고, 도 6b에 도시된 연결영역으로 연장되어 상부 콘택구조(25)에 접촉될 수 있다. 다시 말해, 하부 콘택구조(21)와 상부 콘택구조(25)는 인터커넥션 배선(23)에 의해 서로 연결될 수 있다.
제2 절연구조(31)는 2층 이상의 다중층 절연막들을 포함할 수 있다.
제1 본딩절연막(71) 및 제2 본딩절연막(33)은 서로 본딩되어 본딩구조(BS)를 구성할 수 있다.
도 6a는 반도체 메모리 장치를 비트라인들(BL)에 교차되는 절취선을 따라 절취한 단면도로서, 도 4b에 도시된 선 A-A'를 따라 절취한 단면도에 대응된다.
도 6a를 참조하면, 동일 면적내에서 소스채널들(SC1)은 수직채널들(VC1)보다 낮은 밀도로 연결패턴(CP1)에 접속될 수 있다. 이에 따라, 연결패턴(CP1)에 접속된 소스채널들(SC1)의 개수는 연결패턴(CP1)에 접속된 수직채널들(VC1)이 개수보다 작을 수 있다.
소스채널막(61)은 연결패턴에 접속된 콘택패턴(61A) 및 콘택패턴(61A)의 가장자리로부터 공통소스막(CSL)을 향해 제1 방향(D1)으로 연장된 기둥부(61B)를 포함하는 반도체막을 포함할 수 있다. 소스코어절연막(63)의 측벽은 콘택패턴(61A)과 공통소스막(CSL)사이에서 소스채널막(61)의 기둥부(61B)로 둘러싸일 수 있다. 소스채널막(61)의 기둥부(61B)는 공통소스막(CSL)의 돌출부(67B)를 감싸도록 연장될 수 있다.
도프트 반도체막(47)의 불순물은 콘택패턴(61A)에 확산될 수 있고, 공통소스막(CSL)의 불순물은 공통소스막(CSL)의 돌출부(67B)에 접촉된 기둥부(61B)의 일부에 확산될 수 있다. 기둥부(61B)는 도프트 반도체막(47)의 불순물과 공통소스막(CSL)의 불순물을 포함하지 않는 언도프트 영역(UA)을 포함할 수 있다. 보다 구체적으로, 연결패턴(CP1)과 공통소스막(CSL) 사이의 레벨에서 기둥부(61B)의 일부 영역은 언도프트 영역(UA)으로서 잔류될 수 있다. 일 실시 예로서, 기둥부(61B)의 언도프트 영역(UA)은 소스 셀렉트 라인(SSL1)이 배치된 레벨에 잔류될 수 있다. 기둥부(61B)의 언도프트 영역(UA)에 의해 소스 셀렉트 라인(SSL1)에 접속된 소스 셀렉트 트랜지스터의 오프특성을 향상시킬 수 있다.
수직코어절연막(43)은 서로 상반된 방향을 향하는 제1 면(SU1) 및 제2 면(SU2)을 포함할 수 있다. 제1 면(SU1)은 연결패턴(CP1)을 향할 수 있고, 제2 면(SU2)은 비트라인(BL)을 향할 수 있다. 수직채널막(41)은 수직코어절연막(43)의 제2 면을(SU2)을 따라 연장되고, 수직코어절연막(43)과 게이트 적층체(GST) 사이로 연장될 수 있다.
비트라인들(BL)은 제2 방향(D2)으로 수직채널들(VC1)보다 좁은 피치로 배열될 수 있다. 비트라인들(BL)은 제3 상부 절연막(99)을 관통하여 콘택플러그들(CT)에 접촉될 수 있다.
도 6b는 도 6a에 도시된 공통소스막(CSL) 및 소스 셀렉트 라인(SSL1)의 단부를 나타내며, 공통소스막(CSL) 및 소스 셀렉트 라인(SSL1)을 제2 방향(D2)에 나란한 절취선을 따라 절취한 단면도이다.
도 6b를 참조하면, 공통소스막(CSL) 및 소스 셀렉트 라인(SSL1)은 제2 방향(D2)으로 연장될 수 있다. 소스 셀렉트 라인(SSL1)의 단부와 공통소스막(CSL)의 단부는 계단구조를 형성할 수 있다. 보다 구체적으로, 공통소스막(CSL)은 소스 셀렉트 라인(SSL1)보다 제2 방향(D2)을 향해 돌출된 콘택영역(CTA)을 포함할 수 있다.
공통소스막(CSL)은 제1 수직콘택플러그(85A), 상부도전패턴(UCP), 및 제2 수직콘택플러그(85B)를 경유하여 인터커넥션 구조(29)에 접속될 수 있다. 제1 수직콘택플러그(85A)는 공통소스막(CSL)의 콘택영역(CTA)에 접촉되고, 제2 수직콘택플러그(85B)는 인터커넥션 구조(29)에 접촉될 수 있다. 상부도전패턴(UCP)은 제1 수직콘택플러그(85A) 및 제2 수직콘택플러그(85B)를 상호 연결할 수 있다.
제1 수직콘택플러그(85A) 및 제2 수직콘택플러그(85B)는 제1 절연구조(90) 및 제1 상부 절연막(83)을 관통하도록 서로 나란하게 연장될 수 있고, 다양한 도전물로 형성될 수 있다. 제1 절연구조(90)는 다층의 절연막들을 포함할 수 있다. 일 실시 예로서, 제1 절연구조(90)는 제1 충진 절연막(91), 제2 충진 절연막(95), 및 제3 충진 절연막(97)을 포함할 수 있다. 제1 충진 절연막(91)은 도 6a에 도시된 게이트 적층체(GST)와 동일레벨에 배치될 수 있고, 도프트 반도체막(47)의 라인부(47A)가 배치된 레벨로 연장될 수 있다. 제2 충진 절연막(95)은 소스 셀렉트 라인(SSL1) 및 제1 절연막(55)의 적층체와 동일레벨에 배치될 수 있다. 제3 충진 절연막(97)은 제2 절연막(59) 및 공통소스막(CSL)의 적층체와 동일레벨에 배치될 수 있다.
제1 수직콘택플러그(85A)는 제1 상부 절연막(83), 제1 충진 절연막(91), 제2 충진 절연막(95), 및 제2 절연막(59)을 관통하도록 제1 방향(D1)으로 연장될 수 있다. 제1 수직콘택플러그(85A)는 공통소스막(CSL)의 콘택영역(CTA)에 접촉된 면을 포함할 수 있다.
제2 수직콘택플러그(85B)는 제1 상부 절연막(83), 제1 충진 절연막(91), 제2 충진 절연막(95), 제3 충진 절연막(97), 및 본딩구조(BS)를 관통하도록 제1 방향(D1)으로 연장될 수 있다. 제2 수직콘택플러그(85B)는 인터커넥션 구조(29)의 상부 콘택구조(25)에 접촉된 면을 포함할 수 있다. 상부 콘택구조(25)는 도 6a에 도시된 소스 제어회로(5)에 접속된 인터커넥션 구조(29)의 일부이다. 상부 콘택구조(25)는 인터커넥션 배선(23)에 접촉된 비아플러그(25A) 및 비아플러그(25A)와 제2 수직콘택플러그(85B) 사이에 배치된 패드패턴(25B)을 포함할 수 있다.
상부 도전패턴(UCP)은 제1 및 제2 비아플러그들(89A 및 89B)을 경유하여 제1 및 제2 수직콘택플러그들(85A 및 85B)에 접속될 수 있다. 제1 및 제2 비아플러그들(89A 및 89B)은 도 6a에 도시된 콘택플러그들(CT)과 동일한 도전물로 형성될 수 있다. 제1 및 제2 비아플러그들(89A 및 89B)은 제2 상부 절연막(87)을 관통하여 제1 및 제2 수직콘택플러그들(85A 및 85B)에 각각 접촉될 수 있다. 상부 도전패턴(UCP)은 제3 상부 절연막(99)을 관통하고, 제1 비아플러그(89A)로부터 제2 비아플러그(89B)를 향해 연장될 수 있다.
도 6c는 반도체 메모리 장치를 비트라인(BL)에 나란한 절취선을 따라 절취한 단면도로서, 도 4b에 도시된 선 B-B'를 따라 절취한 단면도에 대응된다.
도 6c를 참조하면, 소스채널들(SC1, SC2)은 서로 나란하게 연장된 제1 소스채널(SC1) 및 제2 소스채널(SC2)을 포함할 수 있다.
소스 셀렉트 라인들(SSL1, SSL2)은 소스측 슬릿(SS)에 의해 서로 분리된 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2)을 포함할 수 있다. 제1 소스 셀렉트 라인(SSL1)은 제1 소스채널(SC1)의 측벽을 감쌀 수 있고, 제2 소스 셀렉트 라인(SSL2)은 제2 소스채널(SC2)의 측벽을 감쌀 수 있다.
수직채널들(VC1, VC2)은 제1 수직채널(VC1) 및 제2 수직채널(VC2)을 포함할 수 있다. 제1 수직채널(VC1)은 제1 소스 셀렉트 라인(SSL1)에 중첩될 수 있다. 제2 수직채널(VC2)은 제2 소스 셀렉트 라인(SSL2)에 중첩될 수 있다.
연결패턴들(CP1, CP2)은 소스측 슬릿(SS)에 의해 서로 분리된 제1 연결패턴(CP1) 및 제2 연결패턴(CP2)을 포함할 수 있다. 제1 연결패턴(CP1)은 제1 소스 셀렉트 라인(SSL1)과 게이트 적층체(GST) 사이에서, 제1 소스채널(SC1)과 제1 수직채널(VC1)을 연결할 수 있다. 제2 연결패턴(CP2)은 제2 소스 셀렉트 라인(SSL2)과 게이트 적층체(GST)사이에서, 제2 소스채널(SC2)과 제2 수직채널(VC2)을 연결할 수 있다.
제2 절연막(59)은 소스측 슬릿(SS)을 채우도록 연장될 수 있다. 일 실시 예로서, 제2 절연막(59)은 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2) 사이에 배치될 수 있다. 또한, 제2 절연막(59)은 제1 절연막(55)을 관통하고 제1 연결패턴(CP1) 및 제2 연결패턴(CP2) 사이로 연장될 수 있다.
드레인 셀렉트 라인들(DSL1, DSL2)은 드레인측 슬릿(SD)에 의해 서로 분리된 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 포함할 수 있다. 제1 드레인 셀렉트 라인(DSL1)은 제1 소스 셀렉트 라인(SSL1)에 중첩되고, 제1 수직채널(VC1)을 감쌀 수 있다. 제2 드레인 셀렉트 라인(DSL2)은 제2 소스 셀렉트 라인(SSL2)에 중첩되고, 제2 수직채널(VC2)을 감쌀 수 있다.
워드라인들(WL)로 이용되는 도전패턴들(53) 각각은 제1 드레인 셀렉트 라인(DSL1)과 제1 연결패턴(CP1) 사이에서 제1 수직채널(VC1)을 감쌀 수 있다. 워드라인들(WL)로 이용되는 도전패턴들(53) 각각은, 제2 수직채널(VC2)을 감싸도록 제2 드레인 셀렉트 라인(DSL2)과 제2 연결패턴(CP2) 사이로 연장될 수 있다.
제1 상부 절연막(83)은 드레인측 슬릿(SD)을 채우도록 연장될 수 있다. 일 실시 예로서, 제1 상부 절연막(83)은 층간 절연막들(51) 중 제1 상부 절연막(83)에 인접한 층간 절연막을 관통하고, 제1 드레인 셀렉트 라인(DSL1)과 제2 드레인 셀렉트 라인(DSL2) 사이로 연장될 수 있다. 제1 수직채널(VC1) 및 제2 수직채널(VC2)은 제1 상부 절연막(83) 내부로 연장될 수 있다.
비트라인(BL)은 제1 연결패턴(CP1) 및 제2 연결패턴(CP2)에 중첩되도록 제3 방향(D3)으로 연장될 수 있다. 비트라인(BL)은 콘택플러그들(CT)을 경유하여, 비트라인(BL)에 대응하는 한 쌍의 제1 수직채널(VC1) 및 제2 수직채널(VC2)에 접속될 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시 예에 따른 수직채널(VC)의 횡단면 및 소스채널(SC)의 횡단면을 확대하여 나타내는 도면들이다.
도 7a를 참조하면, 수직채널(VC)은 메모리막(ML)을 사이에 두고 도전패턴(53)에 의해 둘러싸일 수 있다. 메모리막(ML)은 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)을 포함할 수 있다.
터널 절연막(TI)은 수직채널막(41)의 표면을 따라 연장될 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 절연물을 포함할 수 있다. 일 실시 예로서, 터널 절연막(TI)은 실리콘 산화막을 포함할 수 있다.
데이터 저장막(DS)은 터널 절연막(TI)의 표면을 따라 연장될 수 있다. 데이터 저장막(DS)은 데이터를 저장할 수 있는 물질막을 포함할 수 있다. 일 실시 예로서, 데이터 저장막(DS)은 F-N 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 질화막을 포함할 수 있다.
블로킹 절연막(BI)은 데이터 저장막(DS)의 표면을 따라 연장될 수 있다. 블로킹 절연막(BI)은 산화막을 포함할 수 있다.
수직채널(VC)의 수직코어절연막(43)은 수직채널막(41)에 의해 메모리막(ML)으로부터 이격될 수 있다.
도 7b를 참조하면, 소스채널(SC)의 소스코어절연막(63)은 게이트 절연막(GI) 및 소스채널막(61)에 의해 소스 셀렉트 라인(SSL)으로부터 이격될 수 있다. 소스채널막(61)의 기둥부(61B)는 게이트 절연막(GI)을 사이에 두고 소스 셀렉트 라인(SSL)으로 둘러싸일 수 있다.
도 8a 및 도 8b, 도 9a 및 도 9b, 도 10a 내지 도 10f, 도 11, 및 도 12a 내지 도 12c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 8a 및 도 8b는 예비 게이트 적층체(110), 도전막(137), 및 셀렉트 게이트막(143)을 형성하는 공정을 나타내는 단면도들이다.
도 8a를 참조하면, 제1 영역(A1) 및 제2 영역(A2)을 포함하는 희생기판(101) 상에 메모리막(123) 및 복수의 수직채널들(130)에 의해 관통되는 예비 게이트 적층체(110)를 형성할 수 있다. 희생기판(101)은 실리콘 기판일 수 있다.
예비 게이트 적층체(110)는 희생기판(101)의 제1 영역(A1) 상에 형성될 수 있다. 예비 게이트 적층체(110)는 제1 방향(D1)으로 연장된 복수의 수직채널홀들(121)에 의해 관통될 수 있다. 복수의 수직채널홀들(121)은 희생기판(101)의 제1 영역(A1) 내부로 연장될 수 있다.
메모리막(123)은 수직채널홀들(121) 각각의 표면을 따라 연장될 수 있다. 메모리막(123)은 도 7a에 도시된 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI)을 포함할 수 있다.
수직채널들(130) 각각은 수직채널막(131) 및 수직코어절연막(133)을 포함할 수 있다. 수직채널막(131)은 메모리막(123)의 표면을 따라 연장될 수 있고, 수직채널홀(121)의 중심영역은 개구될 수 있다. 수직채널막(131)은 반도체막을 포함할 수 있다. 일 실시 예로서, 수직채널막(131)은 언도프트 실리콘을 포함할 수 있다. 수직코어절연막(133)은 수직채널막(131)에 의해 개구된 수직채널홀(121)의 중심영역에 배치될 수 있다.
예비 게이트 적층체(110)는 희생기판(101)의 제1 영역(A1) 상에 교대로 적층된 층간 절연막들(111) 및 도전패턴들(113)을 포함할 수 있다. 층간 절연막들(111) 및 도전패턴들(113)은 메모리막(123)을 사이에 두고 복수의 수직채널들(130)을 감쌀 수 있다. 복수의 수직채널들(130)은 제1 수직채널(130A) 및 제2 수직채널(130B)을 포함할 수 있다.
이어서, 예비 게이트 적층체(110) 상에 복수의 수직채널들(130)에 접속된 도전막(137)을 형성할 수 있다. 도전막(137)은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 도전막(137)은 도프트 실리콘막을 포함할 수 있고, 도프트 실리콘막은 n형 불순물을 포함할 수 있다. 도전막(137)은 수직채널홀들(121) 각각의 중심영역을 향해 연장될 수 있다.
일 실시 예로서, 도전막(137)을 형성하는 단계는 수직채널홀(121)의 중심영역에 제1 리세스 영역(135)이 정의되도록 수직코어절연막(133)의 일부를 식각하는 단계, 및 제1 리세스 영역(135)이 채워지도록 예비 게이트 적층체(110) 상에 도프트 반도체막을 형성하는 단계를 포함할 수 있다. 제1 리세스 영역(135)에 의해 수직채널막(131)의 내벽 일부가 노출될 수 있다. 도전막(137)은 노출된 수직채널막(131)의 내벽에 접촉될 수 있다.
도전막(137) 및 예비 게이트 적층체(110)는 희생기판(101)의 제2 영역(A2)에 비중첩되도록 패터닝될 수 있다. 제2 영역(A2)은 희생기판(101)의 제1 영역(A1)으로부터 연장된 영역일 수 있다. 일 실시 예로서, 제2 영역(A2)은 제1 영역(A1)으로부터 복수의 수직채널들(130)에 교차하는 제2 방향(D2)으로 연장될 수 있다.
이어서, 도전막(137) 및 예비 게이트 적층체(110)에 의해 개구된 희생기판(101)의 제2 영역(A2)을 덮는 제1 충진 절연막(115)을 형성할 수 있다. 제1 충진 절연막(115)은 도전막(137)이 배치된 레벨까지 연장될 수 있다.
도 8b를 참조하면, 도전막(137) 상에 제1 절연막(141) 및 셀렉트 게이트막(143)을 형성할 수 있다. 제1 절연막(141) 및 셀렉트 게이트막(143)은 제1 충진 절연막(115)을 덮도록 연장될 수 있다. 셀렉트 게이트막(143)은 다양한 도전물로 형성될 수 있다.
도 9a 및 도 9b는 도 8b를 참조하여 설명한 공정 이후 이어지는 소스 셀렉트 라인들(143S)을 형성하는 단계를 나타내는 단면도들이다. 도 9a는 소스 셀렉트 라인들(143S) 중 하나에 나란한 축을 따라 절취한 단면도이고, 도 9b는 소스 셀렉트 라인들(143S)에 교차되는 축을 따라 절취한 단면도이다.
도 9a 및 도 9b를 참조하면, 도 8b에 도시된 셀렉트 게이트막(143), 제1 절연막(141) 및 도전막(137)을 식각하여 이들을 관통하는 소스측 슬릿(145)을 형성할 수 있다. 이로써, 셀렉트 게이트막(143)은 복수의 소스 셀렉트 라인들(143S)로 분리되고, 도전막(137)은 복수의 연결패턴들(137CP)로 분리될 수 있다.
복수의 소스 셀렉트 라인들(143S)은 제1 소스 셀렉트 라인 및 제2 소스 셀렉트 라인을 포함할 수 있고, 복수의 연결패턴들(137CP)은 제1 연결패턴 및 제2 연결패턴을 포함할 수 있다. 제1 연결패턴은 제1 수직채널(130A)에 접촉되고, 제2 연결패턴은 제2 수직채널(130B)에 접촉될 수 있다. 도 9b에 도시된 바와 같이, 제1 소스 셀렉트 라인은 제1 수직채널(130A)에 중첩될 수 있고, 제2 소스 셀렉트 라인은 제2 수직채널(130B)에 중첩될 수 있다.
각각의 소스 셀렉트 라인(143S)은 제1 충진 절연막(115)에 중첩된 단부(EG[S])를 포함할 수 있다.
도 10a 내지 도 10f는 도 9a 및 도 9b를 참조하여 설명한 공정 이후, 이어지는 공정들을 나타내는 단면도들이다. 도 10a 내지 도 10f 각각은 소스 셀렉트 라인들(143S) 중 하나에 나란한 축을 따라 절취한 단면도이다.
도 10a를 참조하면, 소스 셀렉트 라인(143S)의 단부(EG[S])를 덮는 제2 충진 절연막(151)을 제1 충진 절연막(115) 상에 형성할 수 있다.
이어서, 소스 셀렉트 라인(143S)을 덮는 제2 절연막(153)을 형성할 수 있다. 제2 절연막(153)은 제2 충진 절연막(151)을 덮도록 연장될 수 있다.
이 후, 제2 절연막(153), 소스 셀렉트 라인(143S), 및 제1 절연막(141)을 관통하고, 연결패턴(137CP)을 노출하는 소스채널홀들(157)을 형성할 수 있다. 이어서, 각각의 소스채널홀(157)을 통해 노출된 소스 셀렉트 라인(143S)의 측벽 상에 게이트 절연막(155)을 형성할 수 있다.
일 실시 예로서, 게이트 절연막(155)은 산화공정을 통해 형성될 수 있다. 게이트 절연막(155)을 형성하는 산화공정 동안, 연결패턴(137CP)의 표면 상에 형성된 산화막은 에치-백 공정으로 제거될 수 있다.
도 10b를 참조하면, 도 10a에 도시된 소스채널홀들(157)을 소스채널들(160)로 각각 채울 수 있다. 소스채널들(160)은 연결패턴(137CP)에 접촉될 수 있다.
소스채널들(160)을 형성하는 단계는 도 10a에 도시된 소스채널홀들(157) 각각의 표면을 따라 언도프트 반도체막(161)을 형성하는 단계 및 언도프트 반도체막(161) 상에 소스코어절연막(163)을 형성하는 단계를 포함할 수 있다. 일 실시 예로서, 언도프트 반도체막(161)은 언도프트 실리콘을 포함할 수 있다. 언도프트 반도체막(161)은 게이트 절연막(155)에 의해 소스 셀렉트 라인(143S)으로부터 이격될 수 있다. 소스코어절연막(163)은 도 10a에 도시된 소스채널홀들(157) 각각의 중심영역을 채울수 있다.
이어서, 제2 리세스 영역(165)이 정의되도록 소스코어절연막(163)의 일부를 식각할 수 있다. 제2 리세스 영역(165)에 의해 언도프트 반도체막(161)의 내벽 일부가 노출될 수 있다.
도 10c를 참조하면, 도 10b에 도시된 제2 리세스 영역(165)이 채워지도록 제2 절연막(153) 상에 도프트 반도체막을 형성할 수 있다. 일 실시 예로서, 도프트 반도체막은 n형 불순물을 포함할 수 있고, 도프트 실리콘막을 포함할 수 있다.
이어서 도프트 반도체막 및 제2 절연막(153)을 식각할 수 있다. 이로써, 도프트 반도체막은 소스채널들(160)에 접속된 공통소스막(167L)으로서 잔류될 수 있다.
공통소스막(167L)은 제2 충진 절연막(151)에 중첩된 단부(EG[C])를 포함할 수 있다. 공통소스막(167L)의 단부(EG[C])는 소스 셀렉트 라인(143S)의 단부(EG[S]) 보다 제2 방향(D2)을 향하여 돌출될 수 있다.
공통소스막(167L)은 소스 셀렉트 라인(143S)에 나란한 라인부(167A) 및 라인부(167A)로부터 소스코어절연막(163)을 향하여 연장된 돌출부들(167B)을 포함할 수 있다. 도 10b에 도시된 제2 리세스 영역(165)은 제2 리세스 영역(165)에 대응되는 돌출부(167B)로 채워질 수 있다. 또한, 제2 리세스 영역(165)에 의해 노출된 언도프트 반도체막(161)의 내벽에 제2 리세스 영역(165)에 대응되는 돌출부(167B)가 접촉될 수 있다.
도 10d를 참조하면, 공통소스막(167L)의 단부(EG[C])를 덮는 제3 충진 절연막(169)을 제2 충진 절연막(151) 상에 형성할 수 있다.
이어서, 공통소스막(167L)을 덮는 제1 본딩절연막(171)을 형성할 수 있다. 제1 본딩절연막(171)은 제3 충진 절연막(169)을 덮도록 연장될 수 있다.
도 10e를 참조하면, 별도의 공정으로 형성된 주변회로구조(200)가 제공될 수 있다. 주변회로구조(200)는 도 6a 및 도 6b를 참조하여 설명한 바와 같이, 복수의 트랜지스터들(210)을 포함하는 기판(201), 기판(201)을 덮는 절연구조(231), 절연구조(231) 내부에 매립된 복수의 인터커넥션 구조들, 및 복수의 인터커넥션 구조들과 절연구조(231)를 덮도록 연장된 제2 본딩절연막(233)을 포함할 수 있다.
트랜지스터들(210)은 기판(201) 내부에 형성된 소자분리막들(203: isolation layers)에 의해 서로 절연될 수 있다. 트랜지스터들(210) 중 적어도 하나는 소스 제어회로(205)에 포함될 수 있다. 소스 제어회로(205)에 접속된 인터커넥션 구조는 소스 제어회로(205)의 트랜지스터(210)에 접속된 하부 콘택구조(221), 소스 제어회로(205)의 트랜지스터(210)와 비중첩된 상부 콘택구조(225), 하부 콘택구조(221)와 상부 콘택구조(225)를 연결하는 인터커넥션 배선(223)을 포함할 수 있다. 하부 콘택구조(221)은 소스 제어회로(205)의 트랜지스터(210)와 인터커넥션 배선(223) 사이에 순차로 적층된 패턴들(221A, 221B, 221C)을 포함할 수 있다. 소스 제어회로(205)의 트랜지스터(210)는 하부 콘택구조(221)에 의해 인터커넥션 배선(223)에 접속될 수 있다. 인터커넥션 배선(223)은 상부콘택구조(225)를 향해 제2 방향(D2)으로 연장될 수 잇다. 상부콘택구조(225)는 인터커넥션 배선(223)에 접촉된 비아플러그(225A) 및 비아플러그(225A) 상에 배치된 패드패턴(225B)을 포함할 수 있다.
상술한 주변회로구조(200)의 제2 본딩절연막(233)에 제1 본딩절연막(171)이 대면할 수 있도록 주변회로구조(200)에 희생기판(101)을 중첩시킬 수 있다. 이 후, 제1 본딩절연막(171) 및 제2 본딩절연막(233)을 상호본딩하는 공정을 수행할 수 있다.
도 10f를 참조하면, 도 10e에 도시된 희생기판(101)을 제거할 수 있다. 이로써, 예비 게이트 적층체(110)를 관통하는 메모리막(123)이 노출될 수 있다. 이 후, 수직채널들(130) 각각의 단부에 도전형 불순물을 주입할 수 있다. 일 실시 예로서, 수직채널들(130) 각각의 단부에 n형 불순물을 주입할 수 있다.
도 11은 도 10f를 참조하여 설명한 공정 이후 이어지는 드레인 셀렉트 라인들(113D)을 형성하는 공정을 나타내는 단면도이다. 도 11은 소스 셀렉트 라인들(143S)에 교차되는 축을 따라 절취한 단면도이다.
도 11을 참조하면, 도 10f에 도시된 예비 게이트 적층체(110)의 도전패턴들(113) 중 적어도 하나의 도전패턴이 소스 셀렉트 라인들(143S)에 각각 중첩된 드레인 셀렉트 라인들(113D)로 분리되도록, 도 10f에 도시된 예비 게이트 적층체(110)의 일부를 관통하는 드레인측 슬릿(181)을 형성할 수 있다. 이로써, 타겟으로 하는 게이트 적층체(110G)가 정의될 수 있다.
드레인측 슬릿(181)은 도 10f에 도시된 예비 게이트 적층체(110)의 도전패턴들(113) 중 적어도 하나의 도전패턴을 관통하도록 연장될 수 있다.
드레인 셀렉트 라인들(113D)과 소스 셀렉트 라인들(143S) 사이에서 이격되어 적층된 도전패턴들은 드레인측 슬릿(181)에 의해 관통되지 않고, 워드라인들(113W)로서 잔류될 수 있다. 드레인 셀렉트 라인들(113D)은 제1 수직채널(130A)을 감싸는 제1 드레인 셀렉트 라인 및 제2 수직채널(130B)을 감싸는 제2 드레인 셀렉트 라인을 포함할 수 있다.
도 12a 내지 도 12c는 도 11을 참조하여 설명한 공정을 수행한 이후 이어지는 공정들에 대한 일 실시 예를 나타내는 단면도들이다. 도 12a 내지 도 12c 각각은 소스 셀렉트 라인들(143S) 중 하나에 나란한 축을 따라 절취한 단면도이다.
도 12a를 참조하면, 게이트 적층체(110G) 및 메모리막(123)을 덮는 제1 상부 절연막(183)을 형성할 수 있다. 제1 상부 절연막(183)은 제1 충진 절연막(115), 제2 충진 절연막(151), 및 제3 충진 절연막(169)을 사이에 두고 주변회로구조(200)에 중첩되도록 연장될 수 있다.
이어서, 제2 상부 절연막(183), 제1 충진 절연막(115) 및 제2 충진 절연막(151)을 관통하는 수직콘택플러그들(185A. 185B)을 형성할 수 있다. 수직콘택플러그들(185A, 185B)은 공통소스막(167L)을 향해 연장된 제1 수직콘택플러그(185A) 및 소스 제어회로(205)에 접속된 패드패턴(225B)을 향해 연장된 제2 수직콘택플러그(185B)를 포함할 수 있다.
제1 수직콘택플러그(185A)는 공통소스막(167L)과 제2 충진 절연막(151) 사이에 배치된 제2 절연막(153)을 관통하도록 연장되고, 공통소스막(167L)에 접촉될 수 있다. 제2 수직콘택플러그(185B)는 패드패턴(225B)과 제2 충진 절연막(151) 사이에 배치된 제3 충진 절연막(169), 제1 본딩절연막(171) 및 제2 본딩절연막(233)을 관통하도록 연장되고, 패드패턴(225B)에 접촉될 수 있다.
도 12b를 참조하면, 제1 상부 절연막(183) 상에 제2 상부 절연막(187)을 형성할 수 있다. 제2 상부 절연막(187)은 제1 및 제2 수직콘택플러그들(185A, 185B)을 덮도록 연장될 수 있다.
이어서, 제2 상부 절연막(187)을 관통하는 콘택홀들(189A, 189B)을 형성할 수 있다. 콘택홀들(189A, 189B)은 제1 콘택홀들(189A) 및 제2 콘택홀들(189B)을 포함할 수 있다.
제1 콘택홀들(189A)은 수직채널들(130)을 향해 각각 연장될 수 있다. 제1 콘택홀들(189A) 각각은 수직채널막(131)과 제2 상부 절연막(187) 사이에 배치된 제1 상부 절연막(183) 및 메모리막(123)을 관통하도록 연장될 수 있다. 수직채널막(131)은 제1 콘택홀(189A)에 의해 노출될 수 있다.
제2 콘택홀들(189B)은 제1 수직콘택플러그(185A) 및 제2 수직플러그(185B)를 노출하도록 형성될 수 있다.
도 12c를 참조하면, 도 12a에 도시된 제1 콘택홀들(189A) 및 제2 콘택홀들(189B) 각각을 도전물로 채울 수 있다. 이로써, 콘택플러그들(191A) 및 비아플러그들(191B)이 형성될 수 있다.
콘택플러그들(191A) 각각은 도 12a에 도시된 제1 콘택홀(189A) 내부에 배치되고, 수직채널(130)의 채널막(131)에 접촉될 수 있다. 비아플러그들(191B)은 도 12a에 도시된 제2 콘택홀들(189B) 내부에 배치되고, 제1 수직콘택플러그들(185A)와 제2 수직콘택플러그(185B)에 각각 접촉될 수 있다.
이어서, 비트라인들 및 상부도전패턴들을 형성하는 후속 공정이 이어질 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 13을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 소스 셀렉트 라인을 관통하는 소스채널, 소스 셀렉트 라인에 중첩된 게이트 적층체, 소스 셀렉트 라인과 게이트 적층체 사이에 배치된 연결패턴, 연결패턴을 경유하여 소스채널에 접속되고 게이트 적층체를 관통하는 수직채널을 포함할 수 있다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성(1200)을 나타내는 블록도이다.
도 14를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)은 모바일 장치일 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 메모리 장치(1120)는 소스 셀렉트 라인을 관통하는 소스채널, 소스 셀렉트 라인에 중첩된 게이트 적층체, 소스 셀렉트 라인과 게이트 적층체 사이에 배치된 연결패턴, 연결패턴을 경유하여 소스채널에 접속되고 게이트 적층체를 관통하는 수직채널을 포함할 수 있다.
SSL1~2, SSL1[A], SSL2[A], SSL1[B], SSL2[B], SSL, 143S: 소스 셀렉트 라인
SC1, SC2, SC1[A], SC2[A], SC1[B], SC2[B], SC, 160: 소스채널
CSL, 167L: 공통소스막 CTA: 공통소스막의 콘택영역
61: 소스채널막 63, 163: 소스코어절연막
GI, 155: 게이트 절연막
GST, GST[A], GST[B], 110G; 게이트 적층체
51, 111: 층간 절연막 53, 113: 도전패턴
DSL1~2, DSL1[A], DSL2[A], DSL1[B], DSL2[B], 113D: 드레인 셀렉트 라인
WL, WL[A], WL[B], 113W: 워드라인
CP1, CP2, CP1[A], CP2[A], CP1[B], CP2[B], 137CP: 연결패턴
47: 도프트 반도체막 161: 언도프트 반도체막
VC1, VC2, VC1[A], VC2[A], VC1[B], VC2[B], VC, 130, 130A, 130B: 수직채널
ML, 123: 메모리막 43, 133: 수직코어절연막
41, 131: 수직채널막 SS1, SS2, 145: 소스측 슬릿
SD, 181: 드레인측 슬릿 DVC[A], DVC[B]: 더미채널
BL: 비트라인 10, 200: 주변회로구조
1, 201: 기판 20, 210: 트랜지스터
5, 205: 소스 제어회로 BS: 본딩구조
71, 33, 171, 233: 본딩절연막 CT, 191A: 콘택플러그
85A, 85B, 185A, 185B: 수직콘택플러그
25A, 25B, 191B: 비아플러그 UCP: 상부도전패턴
101: 희생기판 110: 예비 게이트 적층체
55, 59, 141, 153: 절연막 143: 셀렉트 게이트막
91, 95, 97, 115, 151, 169: 충진 절연막

Claims (34)

  1. 소스 셀렉트 라인을 관통하는 복수의 소스채널들;
    상기 소스 셀렉트 라인에 중첩된 게이트 적층체;
    상기 소스 셀렉트 라인과 상기 게이트 적층체 사이에 배치되고, 상기 복수의 소스채널들에 공통으로 접속되도록 연장된 연결패턴; 및
    상기 게이트 적층체를 관통하고, 상기 연결패턴에 공통으로 접속된 복수의 수직채널들을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 소스채널들 각각의 횡단면의 면적은 상기 수직채널들 각각의 횡단면의 면적보다 넓은 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 복수의 소스채널들은 상기 수직채널들 중 2개 이상의 수직채널들에 중첩된 적어도 하나의 소스채널을 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 복수의 수직채널들은 상기 복수의 소스채널들에 비중첩된 적어도 하나의 수직채널을 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 연결패턴에 접속된 상기 소스채널들의 개수는 상기 연결패턴에 접속된 상기 수직채널들의 개수보다 작은 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 복수의 소스채널들에 공통으로 접속되고, 상기 복수의 소스채널들을 사이에 두고 상기 연결패턴에 중첩된 공통소스막; 및
    상기 수직채널들에 각각 접속되고, 상기 복수의 수직채널들을 사이에 두고 상기 연결패턴에 중첩된 비트라인들을 더 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 게이트 적층체는,
    상기 복수의 수직채널들이 연장된 방향으로 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하고,
    상기 도전패턴들은,
    상기 소스 셀렉트 라인에 중첩된 드레인 셀렉트 라인; 및
    상기 드레인 셀렉트 라인과 상기 소스 셀렉트 라인 사이에 배치된 워드라인을 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 복수의 소스채널들에 공통으로 접속된 공통소스막;
    상기 공통소스막을 사이에 두고 상기 게이트 적층체에 중첩되고, 트랜지스터들을 포함하는 기판; 및
    상기 기판과 상기 공통소스막 사이에 배치된 본딩구조를 더 포함하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 연결패턴은 상기 소스 셀렉트 라인에 나란하게 연장된 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 복수의 소스채널들에 공통으로 접속된 공통소스막을 더 포함하고,
    상기 공통소스막은 상기 복수의 수직채널들에 교차하는 방향을 향해 상기 소스 셀렉트 라인보다 돌출된 콘택영역을 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 공통소스막의 상기 콘택영역에 접촉되고, 상기 복수의 수직채널들이 연장된 방향으로 연장된 제1 수직콘택플러그;
    상기 공통소스막을 사이에 두고 상기 게이트 적층체에 중첩되고, 트랜지스터를 포함하는 소스 제어회로;
    상기 소스 제어회로에 접속된 인터커넥션 구조;
    상기 인터커넥션 구조에 접속되고, 상기 제1 수직콘택플러그에 나란하게 연장된 제2 수직콘택플러그; 및
    상기 제1 수직콘택플러그와 상기 제2 수직콘택플러그를 연결하는 상부 도전패턴을 더 포함하는 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 소스채널들 각각과 상기 소스 셀렉트 라인 사이에 배치된 게이트 절연막; 및
    상기 수직채널들 각각과 상기 게이트 적층체 사이에 배치된 메모리막을 더 포함하는 반도체 메모리 장치.
  13. 제 1 항에 있어서,
    상기 복수의 소스채널들에 공통으로 접속된 공통소스막을 더 포함하고,
    상기 소스채널들 각각은,
    상기 연결패턴에 접촉된 콘택패턴, 및 상기 콘택패턴의 가장자리로부터 상기 공통소스막을 향해 연장된 기둥부를 포함하는 반도체막; 및
    상기 반도체막의 상기 콘택패턴과 상기 공통소스막 사이에서, 상기 반도체막의 상기 기둥부로 둘러싸인 소스코어절연막을 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 소스채널들 각각의 상기 기둥부는,
    상기 콘택패턴과 상기과 공통소스막 사이의 레벨에 정의된 언도프트 영역을 포함하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 공통소스막은 도프트 반도체막을 포함하고,
    상기 공통소스막의 상기 도프트 반도체막은,
    상기 소스 셀렉트 라인에 나란하게 연장된 라인부; 및
    상기 라인부와 상기 소스코어절연막 사이에서, 상기 반도체막의 상기 기둥부로 둘러싸인 돌출부를 포함하는 반도체 메모리 장치.
  16. 제 1 항에 있어서,
    상기 수직채널들 각각은,
    상기 연결패턴을 향하는 제1 면 및 상기 제1 면과 상반된 방향을 향하는 제2 면을 갖고, 상기 게이트 적층체를 관통하는 수직코어절연막; 및
    상기 수직코어절연막의 상기 제2 면을 따라 연장되고, 상기 게이트 적층체와 상기 수직코어절연막 사이로 연장된 반도체막을 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 연결패턴은 도프트 반도체막을 포함하고,
    상기 도프트 반도체막은,
    상기 소스 셀렉트 라인에 나란하게 연장된 라인부; 및
    상기 라인부로부터 상기 수직코어절연막을 향하여 연장되고, 상기 반도체막으로 둘러싸인 돌출부를 포함하는 반도체 메모리 장치.
  18. 서로 나란하게 연장된 제1 소스채널 및 제2 소스채널;
    상기 제1 소스채널을 감싸는 제1 소스 셀렉트 라인;
    상기 제2 소스채널을 감싸는 제2 소스 셀렉트 라인;
    상기 제1 소스 셀렉트 라인에 중첩되고, 상기 제2 소스 셀렉트 라인에 중첩되도록 연장된 게이트 적층체;
    상기 제1 소스 셀렉트 라인에 중첩된 상기 게이트 적층체의 제1 영역을 관통하는 제1 수직채널;
    상기 제2 소스 셀렉트 라인에 중첩된 상기 게이트 적층체의 제2 영역을 관통하는 제2 수직채널;
    상기 제1 소스 셀렉트 라인과 상기 게이트 적층체 사이에서, 상기 제1 소스채널과 상기 제1 수직채널을 연결하는 제1 연결패턴;
    상기 제2 소스 셀렉트 라인과 상기 게이트 적층체 사이에서, 상기 제2 소스채널과 상기 제2 수직채널을 연결하는 제2 연결패턴; 및
    상기 제1 소스 셀렉트 라인과 상기 제2 소스 셀렉트 라인 사이에 배치되고, 상기 제1 연결패턴과 상기 제2 연결패턴 사이로 연장된 소스측 슬릿을 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제1 소스 셀렉트 라인 및 상기 제2 소스 셀렉트 라인을 사이에 두고 상기 게이트 적층체에 중첩되고, 상기 제1 소스채널 및 상기 제2 소스채널에 접속된 공통소스막을 더 포함하는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 게이트 적층체를 사이에 두고 상기 제1 연결패턴 및 상기 제2 연결패턴에 중첩되고, 상기 제1 수직채널 및 상기 제2 수직채널에 접속된 비트라인을 더 포함하는 반도체 메모리 장치.
  21. 제 18 항에 있어서,
    상기 게이트 적층체는,
    상기 제1 및 제2 수직채널들이 연장된 방향으로 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하고,
    상기 도전패턴들은,
    상기 제1 연결패턴에 중첩되고, 상기 제1 수직채널을 감싸는 제1 드레인 셀렉트 라인;
    상기 제2 연결패턴에 중첩되고, 상기 제2 수직채널을 감싸는 제2 드레인 셀렉트 라인; 및
    상기 제1 드레인 셀렉트 라인과 상기 제1 연결패턴 사이에서 상기 제1 수직채널을 감싸고, 상기 제2 수직채널을 감싸도록 상기 제2 드레인 셀렉트 라인과 상기 제2 연결패턴 사이로 연장된 워드라인을 포함하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제1 드레인 셀렉트 라인과 상기 제2 드레인 셀렉트 라인 사이에서 상기 제1 수직채널 및 상기 제2 수직채널에 교차하는 방향으로 연장되고, 상기 워드라인에 중첩된 웨이브형 슬릿을 더 포함하는 반도체 메모리 장치.
  23. 제 21 항에 있어서,
    상기 제1 드레인 셀렉트 라인과 상기 제2 드레인 셀렉트 라인 사이에서 상기 제1 수직채널 및 상기 제2 수직채널에 교차하는 방향으로 연장된 드레인측 슬릿; 및
    상기 드레인측 슬릿에 중첩되고 상기 워드라인을 관통하는 더미채널을 더 포함하는 반도체 메모리 장치.
  24. 메모리막 및 복수의 수직채널들에 의해 관통되고, 제1 영역 및 제2 영역을 포함하는 희생기판의 상기 제1 영역 상에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 예비 게이트 적층체를 형성하는 단계;
    상기 예비 게이트 적층체 상에 상기 복수의 수직채널들에 접속된 도전막을 형성하는 단계;
    상기 도전막 상에 제1 절연막 및 셀렉트 게이트막을 형성하는 단계; 및
    상기 셀렉트 게이트막이 소스 셀렉트 라인들로 분리되고, 상기 도전막이 연결패턴들로 분리되도록, 상기 제1 절연막, 상기 셀렉트 게이트막, 및 상기 도전막을 관통하는 소스측 슬릿을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 소스 셀렉트 라인들을 각각 관통하고, 상기 연결패턴들에 각각 연결된 소스채널들을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 소스채널들을 형성하는 단계는,
    상기 소스 셀렉트 라인들을 덮도록 연장된 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 관통하고, 상기 연결패턴들을 각각 노출하도록 연장된 소스채널홀들을 형성하는 단계;
    상기 소스채널홀들 각각의 표면을 따라 언도프트 반도체막을 형성하는 단계; 및
    상기 언도프트 반도체막에 의해 개구된 상기 소스채널홀들 각각의 중심영역에 소스코어절연막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 언도프트 반도체막을 형성하기 전,
    상기 소스채널홀들을 통해 노출된 상기 소스 셀렉트 라인들 각각의 측벽 상에 게이트 절연막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  28. 제 26 항에 있어서,
    리세스 영역이 정의되도록 상기 소스코어절연막의 일부를 식각하는 단계; 및
    상기 리세스 영역을 채우고, 상기 소스채널들에 접속된 공통소스막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  29. 제 28 항에 있어서,
    상기 공통소스막을 형성하는 단계는,
    상기 리세스 영역을 채우고, 상기 제2 절연막을 덮도록 연장된 도프트 반도체막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  30. 제 25 항에 있어서,
    상기 제1 절연막 및 상기 셀렉트 게이트막을 형성하기 전, 상기 희생기판의 상기 제2 영역 상에 충진 절연막을 형성하는 단계; 및
    상기 소스채널들을 형성한 이후, 상기 소스채널들에 접속된 공통소스막을 형성하는 단계를 더 포함하고,
    상기 소스 셀렉트 라인들 각각은 상기 충진 절연막에 중첩되도록 연장되고,
    상기 공통소스막은 상기 수직채널들에 교차되는 방향을 향하여 상기 소스 셀렉트 라인들보다 돌출된 반도체 메모리 장치의 제조방법.
  31. 제 30 항에 있어서,
    상기 공통소스막 상에 제1 본딩절연막을 형성하는 단계;
    트랜지스터, 상기 트랜지스터에 접속된 인터커넥션 구조, 및 상기 트랜지스터와 상기 인터커넥션 구조에 중첩되도록 연장된 제2 본딩절연막을 포함하는 주변회로구조를 형성하는 단계;
    상기 제2 본딩절연막을 상기 제1 본딩절연막에 본딩하는 단계;
    상기 희생기판을 제거하는 단계;
    상기 충진 절연막을 사이에 두고 상기 주변회로구조에 중첩된 상부 절연막을 형성하는 단계; 및
    상기 상부 절연막 및 상기 충진 절연막을 관통하고, 상기 공통소스막 및 상기 인터커넥션 구조에 접촉되도록 연장된 수직콘택플러그들을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  32. 제 25 항에 있어서,
    상기 소스채널들에 접속된 공통소스막을 형성하는 단계;
    상기 공통소스막 상에 제1 본딩절연막을 형성하는 단계;
    트랜지스터를 포함하는 기판 및 상기 트랜지스터에 중첩되도록 연장된 제2 본딩절연막을 포함하는 주변회로구조를 형성하는 단계;
    상기 제2 본딩절연막을 상기 제1 본딩절연막에 본딩하는 단계;
    상기 희생기판을 제거하는 단계; 및
    상기 도전패턴들 중 적어도 하나의 도전패턴이 상기 소스 셀렉트 라인들에 각각 중첩된 드레인 셀렉트 라인들로 분리되도록, 상기 적어도 하나의 도전패턴을 관통하는 드레인측 슬릿을 형성하는 단계;
    상기 드레인 셀렉트 라인들을 덮는 상부 절연막을 형성하는 단계; 및
    상기 상부 절연막 및 상기 메모리막을 관통하여 상기 수직채널들에 각각 접촉된 콘택플러그들을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  33. 제 24 항에 있어서,
    상기 메모리막은,
    상기 예비 게이트 적층체를 관통하고 상기 희생기판의 상기 제1 영역 내부로 연장된 수직채널홀의 표면을 따라 연장되고,
    상기 수직채널들 각각은,
    상기 메모리막의 표면을 따라 연장된 수직채널막, 및 상기 수직채널막에 의해 개구된 상기 수직채널홀의 중심영역에 배치된 수직코어절연막을 포함하는 반도체 메모리 장치의 제조방법.
  34. 제 33 항에 있어서,
    상기 도전막을 형성하는 단계는,
    리세스 영역이 정의되도록 상기 수직코어절연막의 일부를 식각하는 단계; 및
    상기 리세스 영역이 채워지도록 상기 예비 게이트 적층체 상에 도프트 반도체막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
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