JP2023137979A - 半導体記憶装置及びその製造方法 - Google Patents

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Yosuke Manno
拓也 鈴木
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Katsumasa Kitamoto
謙 小宮
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Abstract

【課題】より速いアクセス性能を有する半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置１は、基板１１上方において回路と複数のコンタクト１３を介して接続された複数の電極Ｐ２と、複数の電極Ｐ２と接続された複数の電極Ｐ１と、複数の電極Ｐ１と複数のコンタクト２６を介して接続されたメモリセルアレイ１１０であって、複数のメモリセルトランジスタを含むユニットＳＵを複数有するブロックＢＬＫを含み、各ユニットＳＵは複数の電極層２０ａが積層して構成された積層体を貫通する複数の柱状部ＣＬ含み、複数のメモリセルトランジスタの一部と電気的に接続される第１ソース領域ＢＳＬと、複数のメモリセルトランジスタの他の一部と電気的に接続される第２ソース領域ＢＳＬと、第１ソース領域ＢＳＬと第２ソース領域ＢＳＬとを、ユニットＳＵ毎に絶縁するスリットＳＴＤと、を有する。【選択図】図４

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
半導体記憶装置には、より速いアクセス性能が要求されている。
特開２０２０－１５５５４３号公報
実施形態は、より速いアクセス性能を有する半導体記憶装置及びその製造方法を提供する。
実施形態の半導体記憶装置は、基板と、前記基板上に設けられた回路と、前記基板の上方に設けられ、前記回路と複数の第１のコンタクトを介して接続された複数の第１電極と、前記複数の第１電極と接続された複数の第２電極と、前記複数の第２電極と複数の第２のコンタクトを介して接続されたメモリセルアレイであって、前記メモリセルアレイは、複数のメモリセルトランジスタを含むユニットを複数有するブロックを含み、各ユニットは複数の電極層が積層して構成された積層体を貫通する複数の柱状部を含み、前記メモリセルアレイの上方に設けられ、前記複数のメモリセルトランジスタの一部と電気的に接続される第１ソース領域と、前記メモリセルアレイの上方に設けられ、前記複数のメモリセルトランジスタの他の一部と電気的に接続される第２ソース領域と、前記第１ソース領域と前記第２ソース領域とを前記ユニット毎に絶縁する第１のスリットと、を有する。
第１の実施形態のメモリシステムの構成を説明するためのブロック図である。 第１の実施形態の３次元構造のメモリセルアレイのブロックの構成例を示す図である。 第１の実施形態の半導体記憶装置の構成例を示す模式的な分解斜視図である。 第１の実施形態の半導体記憶装置の断面図である。 第１の実施形態のメモリセル部分における柱状部の模式的断面図である。 第１の実施形態の、上層配線としての配線と各ストリングユニットのソース線との接続位置を説明するための図である。 第１の実施形態の、Ｙ方向に沿った、半導体記憶装置の部分断面図である。 第１実施形態によるメモリチップの製造方法の一例を示す断面図である。 図８に続く、第１実施形態によるメモリチップの製造方法の一例を示す断面図である。 図９に続く、第１実施形態によるメモリチップの製造方法の一例を示す断面図である。 図１０に続く、第１実施形態によるメモリチップの製造方法の一例を示す断面図である。 図１１に続く、第１実施形態によるメモリチップの製造方法の一例を示す断面図である。 図１２に続く、第１実施形態によるメモリチップの製造方法の一例を示す断面図である。 図１３に続く、第１実施形態によるメモリチップの製造方法の一例を示す断面図である。 第１の実施形態によるコントローラチップの製造方法の一例を示す断面図である。 第１の実施形態によるコントローラチップの製造方法の一例を示す断面図である。 第１の実施形態の変形例に係る半導体記憶装置の模式的断面図である。 第１の実施形態の変形例に係わる、上層領域と下層領域のＸＹ平面に沿ったスリットの断面形状を説明するための図である。 第１の実施形態の変形例に係わる、積層体の下層領域を示す模式図である。 第１の実施形態の変形例に係わる、下層領域の上方に上層領域のメモリホールが形成された状態を示すメモリチップの模式図である。 第１の実施形態の変形例に係わる、複数の柱状部が形成された状態を示すメモリチップの模式図である。 第１の実施形態の変形例に係わる、上層領域に板状スリットの開口部が形成された状態を示すメモリチップの模式的断面図である。 第１の実施形態の変形例に係わる、犠牲膜を導電性材料に置き換えた状態を示すメモリチップの模式的断面図である。 第１の実施形態の変形例に係わる、ＸＺ平面に沿ったスリットの断面形状を説明するための模式図である。 第１の実施形態の変形例に係わる、スリットに絶縁材を埋め込んだ状態のメモリチップの模式的断面図である。 第１の実施形態の変形例に係わる、メモリチップの表面上に貼合電極が形成された状態のメモリチップの模式的断面図である。 第１の実施形態の変形例に係わる、メモリチップとコントローラチップとを貼り合わせた状態の半導体記憶装置の模式的断面図である。 第１の実施形態の変形例に係わる、メモリチップの基板部分が除去されたメモリチップとコントローラチップとを貼り合わせた状態の半導体記憶装置の模式的断面図である。 第１の実施形態の変形例に係わる、２つのスリットが形成された、メモリチップとコントローラチップとを貼り合わせた状態の半導体記憶装置の模式的断面図である。 第１の実施形態の変形例に係わる、２つのスリットが形成されたメモリチップの裏面側からみたメモリチップの平面図である。 第２の実施形態の半導体記憶装置の断面図である。 第２の実施形態の、３次元構造のメモリセルアレイの１つのブロックの構成例を示す図である。 第２の実施形態の、Ｙ方向に沿った、半導体記憶装置の部分断面図である。 第３の実施形態の実施形態の半導体記憶装置の断面図である。 第３の実施形態の、３次元構造のメモリセルアレイの１つのブロックの構成例を示す図である。 第３の実施形態の、Ｙ方向に沿った、半導体記憶装置の部分断面図である。
以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（メモリシステムの構成）
図１は、本実施形態のメモリシステム１００の構成を説明するためのブロック図である。メモリシステム１００は、半導体記憶装置１と、メモリコントローラ（以下、単にコントローラともいう）２とを備える。
コントローラ２は、ＮＡＮＤバスによって半導体記憶装置１と接続される。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行うバスである。そしてコントローラ２は、半導体記憶装置１を制御する。
コントローラ２と半導体記憶装置１間で、ＮＡＮＤバスを用いて送受信が行われる信号には、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ／ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏを含む。
コントローラ２は、図示しないホスト機器と接続される。コントローラ２は、ホスト機器から受信した要求に応答して、半導体記憶装置１にアクセスする。
半導体記憶装置１は、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、メモリセルアレイ１１０と、周辺回路とを備える。周辺回路は、ロウデコーダ１２０、ドライバ１３０、カラムデコーダ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を含む。
メモリセルアレイ１１０は、複数のメモリセルを備える。各メモリセルは、１ビット又は複数ビットのデータを不揮発に記憶可能である。メモリセルアレイ１１０は、複数のブロックＢＬＫを含む。メモリセルアレイ１１０は、３次元構造のＮＡＮＤメモリセルアレイである。
各ブロックＢＬＫは、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む。図１では、４つのブロックＢＬＫ０～ＢＬＫ３が図示されている。メモリセルアレイ１１０は、コントローラ２から与えられたデータを不揮発に記憶することができる。
シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、半導体記憶装置１全体の動作を制御する。
図２は、上述した３次元構造のメモリセルアレイ１１０のブロックＢＬＫの構成例を示す図である。図２は、複数のブロックＢＬＫのうちの１つのブロックＢＬＫを示している。メモリセルアレイ１１０の他のブロックも図２と同様の構成を有する。
図示するように、１つのブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。また１つのストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳの各々は、ここでは８個のメモリセルＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１，ＳＴ２とを含む。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルＭＴの個数は、ここでは８個であるが、８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。選択トランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。ここでは、カットオフ特性を高めるために、選択トランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択トランジスタが用いられている。
メモリセルＭＴは、選択トランジスタＳＴ１，ＳＴ２間に配置され、それぞれ直列接続される。一端側のメモリセルＭＴ７が、選択トランジスタＳＴ１接続され、他端側のメモリセルＭＴ０が、選択トランジスタＳＴ２に接続されている。
ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。各選択ゲート線ＳＧＤ０～ＳＧＤ３の電圧は、互いに独立してシーケンサ１７０により制御可能である。
他方、ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ２のゲートは、それぞれ選択ゲート線ＳＧＳ０～ＳＧＳ３に接続される。各選択ゲート線ＳＧＳ０～ＳＧＳ３の電圧は、互いに独立してシーケンサ１７０により制御可能である。各選択トランジスタＳＴ２は、ブロックＢＬＫ内の複数のストリングユニットＳＵを選択するための選択ゲートである。複数の選択トランジスタＳＴ２のゲートには、互いに異なる複数の電圧が供給可能である。
ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ２のソースは、それぞれソース線ＳＬ０～ＳＬ３に接続される。各ソース線ＳＬ０～ＳＬ３の電圧は、互いに独立してシーケンサ１７０により制御可能である。
また、同一のブロックＢＬＫ内にあるメモリセルＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。言い換えると、ブロックＢＬＫ内において同一行にあるメモリセルＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。
すなわち、同一ブロックＢＬＫ内で、ワード線ＷＬ０～ＷＬ７は、複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、選択ゲート線ＳＧＤ０～ＳＧＤ３、ＳＧＳ０～ＳＧＳ３は、同一ブロックＢＬＫ内でストリングユニットＳＵ０～ＳＵ３毎に独立している。
各ＮＡＮＤストリングＮＳは、対応するビット線ＢＬに接続されている。従って、各メモリセルＭＴは、ＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１、ＳＴ２、場合によってはさらに他のメモリセルＭＴを介して、ビット線ＢＬに接続されている。
同一のブロックＢＬＫ内にあるメモリセルＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループＭＧ単位で行われる。
なお、各メモリセルＭＴは、１ビットデータを保持可能なＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）であっても、あるいは２ビット、３ビットなどの多値ビットのデータを保持可能なメモリセルでもよい。
（半導体記憶装置の全体構成）
図３は、本実施形態に係る半導体記憶装置１の構成例を示す模式的な分解斜視図である。 本実施形態に係る半導体記憶装置１は、メモリセルアレイを含むメモリチップ２と、周辺回路を含むコントローラチップ３と、を備える。メモリチップ２は、メモリセルアレイ１１０を含む。コントローラチップ３は、上述した周辺回路の少なくとも一部を含む。
図３において、メモリチップ２の上面には、複数のボンディングパッド電極ＰＸが設けられている。また、メモリチップ２の下面には、複数の貼合電極Ｐ１が設けられている。また、コントローラチップ３の上面には、複数の貼合電極Ｐ２が設けられている。
以下、メモリチップ２については 、複数の貼合電極Ｐ１が設けられる面を表面と呼び、複数のボンディングパッド電極ＰＸが設けられる面を裏面と呼ぶ。また、コントローラチップ３については、複数の貼合電極Ｐ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、コントローラチップ３の表面はコントローラチップ３の裏面よりも上方に設けられ、メモリチップ２の裏面はメモリチップ２の表面よりも上方に設けられる。
半導体記憶装置１は、メモリチップ２の表面とコントローラチップ３の表面とが対向するよう配置されて貼り合わされている。複数の貼合電極Ｐ１は、複数の貼合電極Ｐ２にそれぞれ対応して設けられ、複数の貼合電極Ｐ２に貼合可能な位置に配置される。貼合電極Ｐ１と貼合電極Ｐ２とは、メモリチップ２とコントローラチップ３とを貼合し、かつ電気的に導通させるための電極として機能する。ボンディングパッド電極ＰＸは、半導体記憶装置１を図示しない基板などに電気的に接続するための電極として機能する。
尚、図３において、メモリチップ２の角部ａ１、ａ２、ａ３、ａ４は、それぞれ、コントローラチップ３の角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
図４は、本実施形態の半導体記憶装置１の断面図である。
以下、後述する積層体２０の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ及びＹ方向のそれぞれと直交する１つの方向をＸ方向とする。
図４に示すように、メモリチップ２とコントローラチップ３とは、貼合面Ｂにおいて貼合されており、貼合面Ｂにおいて接合された貼合電極Ｐ１と貼合電極Ｐ２、および貼合電極Ｐ１と貼合電極Ｐ２に接続された配線を介して互いに電気的に接続されている。図４は、コントローラチップ３の上面上にメモリチップ２が搭載された状態を示している。
コントローラチップ３は、基板１１と、処理回路１２と、ビア１３と、配線１４と、貼合電極Ｐ２と、層間絶縁膜１５とを備える。
基板１１は、例えば、シリコン基板等の半導体基板である。処理回路１２は、基板１１上に設けられたトランジスタを備える。処理回路１２は、トランジスタ以外に、さらに基板１１上に設けられた抵抗素子、容量素子等の半導体素子を備えても良い。
ビア１３は、処理回路１２と配線１４との間、及び、配線１４と貼合電極Ｐ２との間を電気的に接続する。配線１４と貼合電極Ｐ２は、層間絶縁膜１５内において多層配線構造を構成する。貼合電極Ｐ２は、層間絶縁膜１５内に埋め込まれている。、貼合電極Ｐ２の表面の少なくとも一部は、層間絶縁膜１５の表面にほぼ面一に露出されている。配線１４と貼合電極Ｐ２は、処理回路１２等に電気的に接続される。ビア１３、配線１４及び貼合電極Ｐ２には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜１５は、処理回路１２、ビア１３、及び配線１４を被覆し保護する。層間絶縁膜１５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
メモリチップ２は、積層体２０と、柱状部ＣＬと、スリットＳＴと、ソース層ＢＳＬと、層間絶縁膜２１と、コンタクト２２と、絶縁膜２３と、配線２４と、絶縁膜２５とを備えている。
積層体２０は、処理回路１２の上方に設けられており、基板１１に対してＺ方向に位置する。積層体２０は、Ｚ方向に沿って交互に積層された複数の電極膜２０ａおよび複数の絶縁膜２０ｂを備える。電極膜２０ａには、例えば、タングステン等の導電性金属が用いられる。絶縁膜２０ｂには、例えば、シリコン酸化物等の絶縁膜が用いられる。絶縁膜２０ｂは、電極膜２０ａ同士を絶縁する。即ち、複数の電極膜２０ａは、相互に絶縁状態で積層されている。電極膜２０ａおよび絶縁膜２０ｂのそれぞれの積層数は、任意である。絶縁膜２０ｂは、例えば、ポーラス絶縁膜またはエアギャップであってもよい。
尚、図４において、２ｓは、各電極膜２０ａにコンタクトを接続するために設けられた電極膜２０ａの階段部分である。また、メモリチップ２は、ソースコンタクトＳＣを有する。ソースコンタクトＳＣの一端は、ソース層ＢＳＬに電気的に接続され、他端は、貼合電極Ｐ１に電気的に接続されている。
積層体２０のＺ方向の上端および下端の１つまたは複数の電極膜２０ａは、それぞれソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤとして機能する。ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間の電極膜２０ａは、ワード線ＷＬとして機能する。ワード線ＷＬは、メモリセルＭＴのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタのゲート電極である。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２０の上部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２０の下部領域に設けられる。下部領域は、積層体２０の、コントローラチップ３に近い側の領域を指し、上部領域は、積層体２０の、コントローラチップ３から遠い側（コンタクト２２と絶縁膜２５に近い側）の領域を指す。
上述したように、半導体記憶装置１は、ソース側選択トランジスタＳＴ２とドレイン側選択トランジスタＳＴ１との間に直列に接続された複数のメモリセルＭＴを有する。ＮＡＮＤストリングＮＳは、ソース側選択トランジスタＳＴ２、メモリセルＭＴ及びドレイン側選択トランジスタＳＴ１が直列に接続された構造を有する。ＮＡＮＤストリングＮＳは、例えば、ビア２６を介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２０の下方に設けられ、Ｙ方向に延在している配線２７である。
複数の柱状部ＣＬが、積層体２０内に設けられている。柱状部ＣＬは、積層体２０内において、積層体２０の積層方向（Ｚ方向）に該積層体２０を貫通するように延在し、ビット線ＢＬに接続されたビア２６からソース層ＢＳＬまで設けられている。尚、本実施形態において、柱状部ＣＬは、高アスペクト比であるため、Ｚ方向に２段に分けて形成している。しかし、柱状部ＣＬは、１段であってもよい。ソース側選択トランジスタＳＴ２及びドレイン側選択トランジスタは、柱状部ＣＬの一部を含む。
図５は、メモリセルＭＴ部分における柱状部ＣＬの模式的断面図である。複数の柱状部ＣＬのそれぞれは、積層体２０内に設けられたメモリホールＭＨ内に設けられている。複数の柱状部ＣＬは、それぞれ、半導体ボディＭＢ、メモリ膜ＭＭ及びコア層ＭＣを含む。柱状部ＣＬは、その中心部に設けられたコア層ＭＣ、該コア層ＭＣの周囲に設けられた半導体ボディ（半導体部材）ＭＢ、および、該半導体ボディＭＢの周囲に設けられたメモリ膜（電荷蓄積部材）ＭＭを含む。半導体ボディＭＢは、ソース層ＢＳＬと電気的に接続されている。メモリ膜ＭＭは、半導体ボディＭＢと電極膜２０ａとの間に設けられ、電荷捕獲部を有する。Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。
図４に戻り、積層体２０の上側には、層間絶縁膜２１を介してソース層ＢＳＬが設けられている。ソース層ＢＳＬは、第１面Ｆ１と、第１面Ｆ１の反対側に第２面Ｆ２とを有する。ソース層ＢＳＬは、２層を有し、第１層ＢＳＬ１は、例えば、ドープトポリシリコン等の導電性材料が用いられる。第２層ＢＳＬ２は、例えば、タングステンの導電性材料が用いられる。ソース層ＢＳＬの第１面Ｆ１側に、積層体２０が設けられており、第２面Ｆ２側には、コンタクト２２、絶縁膜２３、配線２４及び絶縁膜２５が設けられている。
また、積層体２０内には、複数のスリットＳＴが設けられている。スリットＳＴは、Ｘ方向に延在し、かつ、積層体２０の積層方向（Ｚ方向）に該積層体２０を貫通している。スリットＳＴ内には、シリコン酸化物等の絶縁材料が充填されており、絶縁材料は板状に構成される。積層体２０は、スリットＳＴにより、ブロックＢＬＫ毎に分断されている。スリットＳＴは、積層体２０の電極膜２０ａを電気的に分断している。隣接する２つのスリットＳＴが１つのブロックＢＬＫを挟むように、複数のスリットＳＴが形成されている。
隣接する２つのスリットＳＴ間には、複数のストリングユニットＳＵが設けられている。図４に示すように、ここでは、４つのストリングユニットＳＵ０～ＳＵ３が、隣接する２つのスリットＳＴ間に設けられている。
隣接する２つのストリングユニットＳＵ間には、ストリングユニットＳＵとしては機能しない複数のダミーの柱状部ＣＬ（以下、ダミー柱状部ＣＬという）がＸ方向に沿って形成されている。
スリットＳＨＥが、各ダミー柱状部ＣＬの下部領域に設けられている。スリットＳＨＥは、積層体２０の下面から積層体２０のドレイン側選択ゲートＳＧＤまで形成されている。スリットＳＨＥは、例えば、リソグラフィ技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて形成される。スリットＳＨＥ内には、シリコン酸化物等の絶縁材料が充填されており、絶縁材料は板状に構成される。各スリットＳＨＥは、Ｘ方向に延在し、かつ隣接する２つのストリングユニット間のドレイン側選択ゲートＳＧＤを分離する機能を有する。
さらに、スリットＳＴＡが、Ｘ方向に延在し、かつ、スリットＳＴの上方のソース層ＢＳＬとスリットＳＴの上部領域とを貫通するように設けられている。スリットＳＴＡ内には、シリコン酸化物等の絶縁材料が充填されており、絶縁材料は板状に構成される。スリットＳＴＡは、ソース層ＢＳＬをＺ方向に沿って分断する。スリットＳＴＡは、ＸＹ平面に直交する方向から半導体記憶装置１をみたときに、スリットＳＴに沿って設けられている。
さらに、スリットＳＴＢが、Ｘ方向に延在し、かつ、ソース層ＢＳＬ、及びスリットＳＨＥが設けられた各ダミー柱状部ＣＬにおけるソース側選択ゲートＳＧＳ部分を貫通するように設けられている。スリットＳＴＢ内には、シリコン酸化物等の絶縁材料が充填されており、絶縁材料は板状に形成される。すなわち、スリットＳＴＢは、メモリセルアレイ１１０の上方に設けられ、複数のソース側選択ゲートＳＧＳを構成する積層体２０の上部領域を分断するように形成されている。スリットＳＴＢは、ＸＹ平面に直交する方向から半導体記憶装置１をみたときに、スリットＳＨＥに沿って設けられている。
以上のように、スリットＳＴは、Ｘ方向に延在し、メモリセルアレイ１１０の積層体２０を、ブロックＢＬＫ単位に電気的に分離し、絶縁材料が充填されている。スリットＳＴＡは、Ｘ方向に延在し、ソース層ＢＳＬの領域を、ブロックＢＬＫ単位に分離し、絶縁材料が充填されている。スリットＳＴＢは、Ｘ方向に延在し、各ブロックＢＬＫ内において、ソース層ＢＳＬの領域と積層体２０におけるソース側選択ゲートＳＧＳの領域とを、ストリングユニットＳＵ毎に分離し、絶縁材料が充填されている。
図４は、半導体装置１をＸ方向から見た断面を示し、図４では、ストリングユニットＳＵ毎に１つの柱状部ＣＬとビア２６のみが示されている。各ストリングユニットＳＵでは、複数の柱状部ＣＬと、複数のビア２６がＸ方向に沿って配置されている。
なお、半導体記憶装置１を上面からみたときのＸＹ平面において、１つのストリングユニットＳＵの複数の柱状部ＣＬと複数のビア２６は、１本の線上に沿って配置されるのではなく、千鳥状に配置されていてもよい。例えば、１つのストリングユニットＳＵにおいて、半導体記憶装置１を上面からみたときのＸＹ平面において、複数の柱状部ＣＬと複数のビア２６が４列の千鳥状に配置されていてもよい。
図６は、上層配線としての配線２４と各ストリングユニットＳＵのソース線ＳＬとの接続位置を説明するための図である。
上述したように、ソース線ＳＬを構成するソース層ＢＳＬは、スリットＳＴＡ、スリットＳＴＢ、またはスリットＳＴＡとスリットＳＴＢにより、ストリングユニットＳＵ毎に分断されている。そのため、１つブロックＢＬＫ内において、各ストリングユニットＳＵに対してできるだけ均一に電圧が供給されるようにするために、図６に示すように、各ストリングユニットＳＵのソース線ＳＬは、Ｘ方向において所定の間隔でビア２２により電気的に接続されている。各配線２４は、ビット線ＢＬと平行に形成されている。すなわち、各配線２４の延伸方向（Ｙ方向）は、ビット線ＢＬの延伸方向と同じである。
各配線２４に所定の電圧を供給することによって、所望のソース電圧をストリングユニットＳＵ毎に独立して供給することができる。すなわち、複数のストリングユニットＳＵの複数のソース線ＳＬには、互いに異なる独立した電圧が供給可能である。
図７は、Ｙ方向に沿った、半導体記憶装置１の部分断面図である。図７は、ソース層ＢＳＬと、積層体２０の上部領域の断面を示す。なお、図７は、１つのストリングユニットＳＵにおいて、半導体記憶装置１を上面からみたときのＸＹ平面において、Ｙ方向に沿って、複数の柱状部ＣＬが４列の千鳥状に配置されている場合の例を示す。よって、半導体装置１をＸ方向から見た図７では、１つのストリングユニットＳＵに、４つの柱状部ＣＬが示されている。
図７において、半導体ボディＭＢの上部領域ＭＢｕは、リン（Ｐ）が拡散された領域である。なお、半導体ボディＭＢの上部領域ＭＢｕは、ニッケル（Ｎｉ）とシリコン（Ｓｉ）の化合物を含んでもよい。あるいは、上部領域ＭＢｕは、層間絶縁膜２１及びスリットＳＴの表面を含めて、窒化チタン（ＴｉＮ）を含むようにしてもよい。
スリットＳＴＡ，ＳＴＢは、スリットＳＨＥと同様に、リソグラフィ技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて形成される。
以上のように、半導体記憶装置１は、基板１１と、基板１１上に設けられた回路（処理回路１２）と、複数の貼合電極Ｐ２と、複数の貼合電極Ｐ１と、メモリセルアレイ１１０と、スリットＳＴＡ、ＳＴＢとを有する。複数の貼合電極Ｐ２は、基板１１の上方に設けられ、回路（処理回路１２）と複数のコンタクト１３を介して接続されている。複数の貼合電極Ｐ１は、複数の貼合電極Ｐ２と接続されている。メモリセルアレイ１１０は、複数の貼合電極Ｐ１と複数のコンタクト２６を介して接続されている。メモリセルアレイ１１０は、複数のメモリセルトランジスタを含むユニットＳＵを複数有するブロックＢＬＫを含む。各ユニットＳＵは、複数の電極層２０ａが積層して構成された積層体２０を貫通する複数の柱状部ＣＬを含む。スリットＳＴＡ，ＳＴＢは、メモリセルアレイ１１０の上方に設けられた複数のメモリセルトランジスタのソース領域ＳＬと、メモリセルアレイの複数の選択ゲートＳＧＳの領域をユニットＳＵ毎に分断する。
（半導体記憶装置の製造方法）
次に、本実施形態による半導体記憶装置１の製造方法を説明する。
（メモリチップの製造方法）
図８～図１４は、本実施形態によるメモリチップ２の製造方法の一例を示す断面図である。図８は、第１実施形態によるメモリチップの製造方法の一例を示す断面図である。図９は、図８に続く、メモリチップの製造方法の一例を示す断面図である。図１０は、図９に続く、メモリチップの製造方法の一例を示す断面図である。図１１は、図１０に続く、メモリチップの製造方法の一例を示す断面図である。図１２は、図１１に続く、メモリチップの製造方法の一例を示す断面図である。図１３は、図１２に続く、メモリチップの製造方法の一例を示す断面図である。図１４は、図１３に続く、メモリチップの製造方法の一例を示す断面図である。
まず、図８に示すように、第１基板としての基板５０上に、導電膜６１を形成する。導電膜６１の上に犠牲膜７０を形成する。導電膜６１には、例えば、ドープトポリシリコン等の導電性材料が用いられる。犠牲膜７０には、例えば、シリコン窒化膜等の絶縁膜が用いられる。導電膜６１は、後にソース層ＢＳＬの一部として残る。一方、犠牲膜７０は、後に、例えば、ドープトポリシリコン等の導電性材料に置換されるために後に除去される。
次に、リソグラフィ技術およびエッチング技術を用いて、ソース層ＢＳＬの形成位置（積層体２０の下方）に残置されるように、導電膜６１の一部および犠牲膜７０の一部を除去する。
次に、図９に示すように、犠牲膜７０上に導電膜６２を堆積する。導電膜６２には、例えば、ドープトポリシリコン等の導電性材料が用いられる。リソグラフィ技術およびエッチング技術を用いて、導電膜６２が犠牲膜７０上および犠牲膜７０および導電膜６１の側面を被覆するように、導電膜６２の一部を除去する。これにより、犠牲膜７０上に導電膜６２が残置され、犠牲膜７０の端部（側部）に接続部６２ａが残置される。導電膜６１、６２は、接続部６２ａを介して電気的に接続され、一体の導電膜として機能することができる。
次に、図１０に示すように、導電膜６１，６２の上方に複数の絶縁膜（積層絶縁膜）２０ｂと複数の犠牲膜２９とを交互に積層する。絶縁膜２０ｂには、例えば、シリコン酸化膜等の絶縁膜が用いられる。犠牲膜２９には、絶縁膜２０ｂに対してエッチング選択比をもってエッチング可能な、例えば、シリコン窒化膜等の絶縁膜が用いられる。尚、絶縁膜２０ｂと犠牲膜２９の積層体を以下、積層体２０Ａと呼ぶ。
次に、絶縁膜２０ｂおよび犠牲膜２９の積層体２０Ａの端部を階段状に加工して階段部分２ｓを形成する。
次に、絶縁膜２０ｂおよび犠牲膜２９の積層体２０Ａを積層方向（Ｚ方向）に貫通し、導電膜６１、６２に達する複数のメモリホールＭＨを形成する。上述したメモリ膜ＭＭ、半導体ボディＭＢ、コア層ＭＣを、各メモリホールＭＨ内に形成する。これにより、柱状部ＣＬが積層体２０Ａをその積層方向に貫通するように形成される。柱状部ＣＬは、導電膜６１、６２に達する。尚、本実施形態では、メモリホールＭＨおよび柱状部ＣＬを積層体２０Ａの上部と下部とで２回に分けて形成している。なお、メモリホールＭＨおよび柱状部ＣＬは、積層体２０Ａに対して１回で形成してもよい。
最初に形成されるメモリホールは、積層体２０の下層に形成されるメモリホール（以下、下層メモリホール）ＬＭＨであり、２回目に形成されるメモリホールは、積層体２０の上層に形成されるメモリホール（以下、上層メモリホール）ＵＭＨである。積層体２０は、下層メモリホールＬＭＨが形成される下層領域ＬＲと、上層メモリホールＵＭＨが形成される上層領域ＵＲを有する。
次に、ストリングユニットＳＵとしては機能しない複数の柱状部ＣＬ（以下、ダミー柱状部という）にスリットＳＨＥを形成する。スリットＳＨＥは、リソグラフィ技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて形成される。スリットＳＨＥ内には、シリコン酸化物等の絶縁材料が充填される。
次に、図１１に示すように、層間絶縁膜２１を積層体２０Ａ上に形成する。次に、柱状部ＣＬ上にビア２６を形成し、積層体２０Ａ内にスリットＳＴを形成する。スリットＳＴは、積層絶縁膜２０ｂと犠牲膜２９との積層体２０ＡをＺ方向に貫通し、導電膜６１、６２に達する。スリットＳＴは、Ｘ方向に延伸しており、図４を参照して説明したように、積層体２０ＡをブロックＢＬＫ単位に分割する。
次に、図１２に示すように、スリットＳＴを介して犠牲膜７０を導電膜に置換する。即ち、犠牲膜７０と、メモリ膜ＭＭのうち犠牲膜７０と接する部分と、をエッチング除去し、犠牲膜７０と、メモリ膜ＭＭのうち犠牲膜７０と接する部分と、が存在していた空間に導電膜の材料を充填する。充填される導電膜の材料は、導電膜６１、６２と同一材料でよく、例えば、ドープトポリシリコン等の導電性材料である。これにより、導電膜６１、６２は、犠牲膜７０に代わって充填された導電膜と一体となり、ソース層ＢＳＬとなる。また、ソース層ＢＳＬは、半導体ボディＭＢと電気的に接続される。
次に、スリットＳＴを介して積層体２０Ａの犠牲膜２９を電極膜２０ａに置換する。即ち、犠牲膜２９をエッチング除去し、犠牲膜２９が存在していた空間に電極膜２０ａの材料を充填する。充填される電極膜２０ａの材料は、例えば、タングステン等の低抵抗金属である。これにより、複数の電極膜２０ａと複数の絶縁膜２０ｂとを交互に積層した積層体２０が形成される。
次に、図１３に示すように、スリットＳＴにシリコン酸化物等の絶縁膜を充填する。次に、階段部分２ｓにおける電極膜２０ａ（ワード線ＷＬ、ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ）等に接続するコンタクトを形成する。
次に、図１４に示すように、配線２７（ビット線ＢＬ）、貼合電極Ｐ１等を層間絶縁膜２１上および層間絶縁膜２１内に形成し、多層配線構造を形成する。層間絶縁膜２１は、貼合電極Ｐ１を埋め込んだ後、ＣＭＰ法等を用いて貼合電極Ｐ１が露出されるまで研磨される。これにより、貼合電極Ｐ１は層間絶縁膜２１の表面に略面一で露出される。以上により、本実施形態によるメモリチップ２が完成する。
（コントローラチップの製造方法）
図１５～図１６は、第１の実施形態によるコントローラチップ３の製造方法の一例を示す断面図である。
まず、図１５に示すように、第２基板としての基板１１上にトランジスタ等の半導体素子を含む処理回路１２を形成する。次に、層間絶縁膜１５で処理回路を被覆する。
次に、図１６に示すように、ビア１３、配線１４、貼合電極Ｐ２を層間絶縁膜１５上および層間絶縁膜１５内に形成し、多層配線構造を形成する。層間絶縁膜１５は、貼合電極Ｐ２を埋め込んだ後、ＣＭＰ法等を用いて貼合電極Ｐ２が露出されるまで研磨される。これにより、貼合電極Ｐ２は層間絶縁膜１５の表面に略面一で露出される。以上により、本実施形態によるコントローラチップ３が完成する。
（メモリチップとコントローラチップの貼り合わせ）
次に、メモリチップ２とコントローラチップ３とが貼り合わされる。具体的には、貼合電極Ｐ１と貼合電極Ｐ２とを接触させて電気的に接続するように、メモリチップ２とコントローラチップ３とを貼り合わせられ、第１基板としての基板５０が除去される。
その後、図４に示すように、スリットＳＴＡとＳＴＢを形成する。上述したように、スリットＳＴＡは、ソース層ＢＳＬを貫通し、かつスリットＳＴの上部も貫通して、ソース層ＢＳＬを、ブロックＢＬＫ毎に分断する。
スリットＳＴＢは、ソース層ＢＳＬを貫通し、かつダミー柱状部ＣＬにおけるソース側選択ゲートＳＧＳ部分も貫通して、隣り合う２つのストリングユニットＳＵのソース層ＢＳＬとソース側選択ゲートＳＧＳを、ストリングユニットＳＵ毎に分断する。
スリットＳＴＡとＳＴＢが形成された後、図４に示すように、メモリチップ２の上面に、コンタクト２２、絶縁膜２３、配線２４及び絶縁膜２５を形成し、最後にボンディングパッド電極ＰＸが設けられることにより、図４に示す半導体記憶装置１が作製される。
（スリットＳＴの形成方法の変形例）
上述したスリットＳＴは、積層体２０の積層方向（Ｚ方向）に該積層体２０を貫通し、絶縁材料が充填されているが、スリットＳＴの一部は、積層体２０の積層方向（Ｚ方向）に伸びる複数の柱状部を含む構造を有してもよい。複数の柱状部は、Ｘ方向に沿って並んで配設される。
図１７は、本変形例に係る半導体記憶装置１の模式的断面図である。図１７は、半導体記憶装置１のＹＺ平面に沿った断面を示す。図１８は、本変形例に係わる、上層領域ＵＲと下層領域ＬＲのＸＹ平面に沿ったスリットＳＴの断面形状を説明するための図である。
図１７では、メモリチップ２がコントローラチップ３と貼り合わされて、積層体２０の上層領域ＵＲが下方に位置し、下層領域ＬＲが上方に位置している。また、図１８は、積層体２０のＸＹ平面に沿った断面を示す。隣り合う２つのスリットＳＴ間には、４つのストリングユニットＳＵ０～ＳＵ３が設けられている。
図１８において、Ｓ１は、積層体２０の上層領域ＵＲにおける絶縁膜２０ｂを含む断面を示し、Ｓ２は、積層体２０の上層領域ＵＲにおける電極膜２０ａを含む断面を示し、Ｓ３、Ｓ４は、積層体２０の下層領域ＬＲにおける電極膜２０ａを含む断面を示し、Ｓ５は、ソース側選択ゲートＳＧＳを含む、積層体２０の下層領域ＬＲにおける電極膜２０ａを含む断面を示す。
積層体２０が形成されるときに、最初に、下層メモリホールＬＭＨを有する下層領域ＬＲが形成される。その後に、下層メモリホールＬＭＨの上に、上層メモリホールＵＭＨを有する上層領域ＵＲが形成される。図１７では、メモリチップ２の積層体２０の上層領域ＵＲ側に、コントローラチップ３が位置している。
図１８に示すように、上層領域ＵＲにおいて、各スリットＳＴは、Ｙ方向において所定の幅を持ち、Ｘ方向に延伸する板状の形状を有する板状スリットＳＴＵを有する。また、下層領域ＬＲにおいて、各スリットＳＴは、Ｚ方向に貫通する断面が円形の複数の柱状部ＳＴＬを有する。
図１８に示すように、各柱状部ＳＴＬが形成されるとき、積層体２０の下層領域ＬＲの深い部分（図１７の上側部分）の柱状部ＳＴＬの内径（Ｓ３に示す）は、下層領域ＬＲの表面から浅い部分（図１７の下側部分）の柱状部ＳＴＬの内径（Ｓ４に示す）よりも小さくなる。図１８においては、Ｓ３は、下層領域ＬＲの深い位置の断面を示し、Ｓ４が、下層領域ＬＲの表面から浅い位置の断面を示す。
そのため、複数の柱状部ＳＴＬをＸ方向に沿って、隣り合う２つの柱状部ＳＴＬが重なるように形成しようとしても、下層領域ＬＲの深い部分において、隣り合う２つの柱状部ＳＴＬが離間して形成されてしまう場合がある。
隣り合う２つの柱状部ＳＴＬが離間して形成されると、積層体２０の深い部分（図１７の上側部分）のソース側選択ゲートＳＧＳ部分をブロックＢＬＫ毎に分断できなくなってしまう。
そこで、本変形例では、図１８に示すように、積層体２０の深い部分（図１７の上側部分）の複数の柱状部ＳＴＬを貫通するようにスリットＳＴＡを設けることによって、ソース側選択ゲートＳＧＳ部分をブロックＢＬＫ毎に確実に分断するようにしている。
すなわち、スリットＳＴは、上層領域ＵＲにおいては、Ｘ方向に延伸する板状スリットＳＴＵを有し、下層領域ＬＲにおいては、Ｚ方向に延伸する円柱状の複数の柱状部ＳＴＬを有している。さらに、下層領域ＬＲにおいては、ソース側選択ゲートＳＧＳ部分をブロックＢＬＫ毎に分断するように、複数の柱状部ＳＴＬの一部をＸ方向において分断するスリットＳＴＡを有している。なお、図１８において、柱状部ＳＴＬの内径は、下層領域ＬＲの深い部分（Ｓ３に示す部分）、下層領域ＬＲの表面から浅い部分（Ｓ４に示す部分）、ソース側選択ゲートＳＧＳを含む部分（Ｓ５に示す部分）、いずれにおいても、メモリホールＭＨより大きい場合を例示した。しかし、柱状部ＳＴＬの内径は、下層領域ＬＲの深い部分（Ｓ３に示す部分）、下層領域ＬＲの表面から浅い部分（Ｓ４に示す部分）、ソース側選択ゲートＳＧＳを含む部分（Ｓ５に示す部分）の少なくとも一部について、メモリホールＭＨと略同一、またはメモリホールＭＨよりも小さくても構わない。
次に、変形例に係わる半導体記憶装置の製造方法について説明する。
図１９は、積層体２０の下層領域ＬＲを示す模式図である。図１９において、Ｓ１１は、メモリチップ２の下層領域ＬＲのＹＺ平面に沿った断面を示し、Ｓ１２は、下層領域ＬＲのＸＹ平面に沿った断面を示す。
まず、下層領域ＬＲが基板５０上に形成される。下層領域ＬＲが形成された後、上層領域ＵＲが形成される。各下層メモリホールＬＭＨは、リソグラフィ技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて形成される。各下層メモリホールＬＭＨには、犠牲膜として用いられる絶縁材料が充填される。
図２０は、下層領域ＬＲの上方に上層領域ＵＲのメモリホールＭＨが形成された状態を示すメモリチップの模式図である。図２０において、Ｓ２１は、ＹＺ平面に沿ったメモリチップ２の断面を示し、Ｓ２２は、上層領域ＵＲのＸＹ平面に沿った断面を示し、Ｓ２３は、下層領域ＬＲのＸＹ平面に沿った断面を示す。図２０に示すように、上層メモリホールＵＭＨが上層領域ＵＲに形成される。各上層メモリホールＵＭＨは、リソグラフィ技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて形成される。
図２１は、複数の柱状部ＣＬが形成された状態を示すメモリチップの模式図である。図２１において、Ｓ３１は、ＹＺ平面に沿ったメモリチップ２の断面を示し、Ｓ３２は、上層領域ＵＲのＸＹ平面に沿った断面を示し、Ｓ３３は、下層領域ＬＲのＸＹ平面に沿った断面を示す。図２１は、各上層メモリホールＵＭＨ及び各各下層メモリホールＬＭＨ内に、半導体ボディＭＢ（図２１において図示を省略）、メモリ膜ＭＭ（図２１において図示を省略）及びコア層ＭＣ（図２１において図示を省略）を含む複数の柱状部ＣＬが形成された状態を示す。各下層メモリホールＬＭＨに充填された絶縁材料を除去した後に、柱状部ＣＬは各上層メモリホールＵＭＨ及び各各下層メモリホールＬＭＨ内に形成される。
図２２は、上層領域ＵＲに板状スリットＳＴＵの開口部が形成された状態を示すメモリチップの模式的断面図である。図２２において、Ｓ４１は、ＹＺ平面に沿ったメモリチップ２の断面を示し、Ｓ４２は、上層領域ＵＲのＸＹ平面に沿った断面を示し、Ｓ４３は、下層領域ＬＲのＸＹ平面に沿った断面を示す。板状スリットＳＴＵのための開口が、上層領域ＵＲに形成される。
図２３は、犠牲膜を導電性材料に置き換えた状態を示すメモリチップの模式的断面図である。図２３において、Ｓ５１は、上ＹＺ平面に沿ったメモリチップ２の断面を示し、Ｓ５２は、上層領域ＵＲのＸＹ平面に沿った断面を示し、Ｓ５３は、下層領域ＬＲのＸＹ平面に沿った断面を示す。
板状スリットＳＴＵのための開口を介して犠牲膜２９を導電膜に置換する。即ち、犠牲膜２９をエッチング除去し、犠牲膜２９が存在していた空間に導電膜の材料を充填する。なお、各下層メモリホールＬＭＨに充填された犠牲膜としての絶縁材料を除去した後に、犠牲膜２９の除去を行う。
図２４は、ＸＺ平面に沿ったスリットＳＴの断面形状を説明するための模式図である。図２４は、スリットＳＴの形状のみを示している。図２４に示すように、板状スリットＳＴＵのための開口は、Ｘ方向において連通しているが、複数の柱状部ＳＴＬは、下方に向かうほど、内径が小さくなるように形成される。すなわち、図２４に示すように、下層領域ＬＲの下方（図２４の下方）における複数の柱状部ＳＴＬの各々の内径は、下層領域ＬＲの上方（図２４の上方）における各柱状部ＳＴＬの内径より小さい。
図２５はスリットＳＴに絶縁材を埋め込んだ状態のメモリチップ２の模式的断面図である。図２５において、Ｓ６１は、上層領域ＵＲのＹＺ平面に沿った断面を示し、Ｓ５２は、上層領域ＵＲのＸＹ平面に沿った断面を示し、Ｓ５３は、下層領域ＬＲのＸＹ平面に沿った断面を示す。
次に、上層領域ＵＲ上に、ビット線ＢＬ，貼合電極Ｐ１等が形成される。図２６は、メモリチップ２の表面上に貼合電極Ｐ１が形成された状態のメモリチップ２の模式的断面図である。
次に、別途作成したコントローラチップ３の表面とメモリチップ２の表面とを貼り合わせる。図２７は、メモリチップ２とコントローラチップ３とを貼り合わせた状態の半導体記憶装置の模式的断面図である。
次に、メモリチップ２の基板５０を除去する。図２８は、メモリチップ２の基板５０が除去されたメモリチップ２とコントローラチップ３とを貼り合わせた状態の半導体記憶装置の模式的断面図である。
そして、スリットＳＴ部分のメモリホールＭＨのＳＧＳ部分まで、絶縁材料を含むスリットＳＴＡを形成する。図２９は、スリットＳＴＡ、ＳＴＢが形成された、メモリチップ２とコントローラチップ３とを貼り合わせた状態の半導体記憶装置の模式的断面図である。
図３０は、スリットＳＴＡ、ＳＴＢが形成されたメモリチップ２の裏面側からみたメモリチップ２の平面図である。図３０に示すように、複数の柱状部ＣＬが、Ｘ方向に沿って形成され、かつメモリチップ２の裏側からスリットＳＴＡを複数の柱状部ＣＬのソース側選択ゲートＳＧＳ部分まで形成されることにより、ソース側選択ゲートＳＧＳ部分が、ブロックＢＬＫ毎に分断される。
以上説明した変形例に示すように、スリットＳＴを形成するようにしてもよい。
上述した実施形態の半導体記憶装置は、ソース層ＢＳＬが、隣り合う２つのストリングユニットＳＵ間で分断され、かつソース側選択ゲートＳＧＳも、隣り合う２つのストリングユニットＳＵ間で分断される。
ソース側選択ゲートＳＧＳがストリングユニットＳＵ毎に分断されているので、複数のソース側選択ゲートＳＧＳへの供給電圧を互いに異ならせるように供給することができる。よって、選択ワード線ＷＬに読み出しあるいは書き込みのための電圧が供給されたときに、非選択のストリングユニットＳＵをフローティング状態にするように、非選択のストリングユニットＳＵのソース側選択ゲートＳＧＳあるいはソース層ＢＳＬの電圧を制御すれば、非選択ストリングユニットのチャネルと選択ワード線ＷＬとの間のカップリングにより、フローティング状態の非選択ストリングユニットのチャネルの電圧が上昇する。その結果、高速にデータの書き込み及び読み出しを行うことができる。さらに、プログラムディスターブ及びリードディスターブを改善することができる。
（第２の実施形態）
上述した第１の実施形態では、ソース層ＢＳＬとソース側選択ゲートＳＧＳ部分の両方が、隣り合う２つのストリングユニットＳＵ間で分断されるが、ソース側選択ゲートＳＧＳ部分だけを隣り合う２つのストリングユニットＳＵ間で分断するようにしてもよい。第２の実施形態では、ソース層ＢＳＬは、隣り合う２つのストリングユニットＳＵ間で分断されないが、ソース側選択ゲートＳＧＳ部分が、隣り合う２つのストリングユニットＳＵ間で分断される。
第２の実施形態の半導体記憶装置１Ａの構成は、第１の実施形態の半導体記憶装置１と略同一であるので、以下、第２の実施形態の半導体記憶装置１Ａにおいて、第１の実施形態の半導体記憶装置１と同じ構成要素については、同じ数字、符号などを用いて説明は省略し、半導体記憶装置１と異なる構成について説明する。
図３１は、本実施形態の半導体記憶装置１Ａの断面図である。図３１に示すように、スリットＳＴＣが、Ｘ方向に延在し、かつ、ソース層ＢＳＬの一部、及びスリットＳＨＥが設けられた複数のダミー柱状部ＣＬにおけるソース側選択ゲートＳＧＳ部分を貫通するように設けられている。スリットＳＴＣ内には、シリコン酸化物等の絶縁材料が充填されており、スリットＳＴＣに充填された絶縁材料は板状に形成される。スリットＳＴＣは、ＸＹ平面に直交する方向から半導体記憶装置１をみたときに、スリットＳＨＥに沿って設けられている。
図３１に示すように、複数のスリットＳＴＣは、メモリセルアレイ１１０の上方に設けられ、複数のソース側選択ゲートＳＧＳを含む積層体２０の上部領域を、ストリングユニットＳＵ毎に分断する。
図３２は、本実施形態の、３次元構造のメモリセルアレイ１１０の１つのブロックＢＬＫの構成例を示す図である。
ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。各選択ゲート線ＳＧＤ０～ＳＧＤ３の電圧は、互いに独立してシーケンサ１７０により制御可能である。
他方、ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ２のゲートは、それぞれ選択ゲート線ＳＧＳ０～ＳＧＳ３に接続される。各選択ゲート線ＳＧＳ０～ＳＧＳ３の電圧は、互いに独立してシーケンサ１７０により制御可能である。
ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ２のソースは、それぞれ共通のソース線ＳＬに接続される。
図３３は、Ｙ方向に沿った、半導体記憶装置１Ａの部分断面図である。図３３は、ソース層ＢＳＬと、積層体２０の上部領域の断面を示す。
本実施形態では、スリットＳＴＣにより、ソース側選択ゲートＳＧＳ部分が隣り合う２つのストリングユニットＳＵ間で分断される。一方、ソース層ＢＳＬの一部、例えば第１層ＢＳＬ１は隣り合う２つのストリングユニットＳＵ間で分断されるが、ソース層ＢＳＬの他の一部、例えば第２層ＢＳＬ２は隣り合う２つのストリングユニットＳＵ間で電気的に接続されている。
よって、本実施形態によっても、非選択ストリングユニットＳＵをフローティングにする（言い換えればブーストする）ことができるので、高速にデータの書き込み及び読み出しを行うことができる。
（第３の実施形態）
上述した第１の実施形態では、ソース層ＢＳＬとソース側選択ゲートＳＧＳ部分の両方が、隣り合う２つのストリングユニットＳＵ間で分断されるが、ソース層ＢＳＬだけを隣り合う２つのストリングユニットＳＵ間で分断するようにしてもよい。第３の実施形態では、ソース側選択ゲートＳＧＳ部分は、隣り合う２つのストリングユニットＳＵ間で分断されないが、ソース層ＢＳＬが、隣り合う２つのストリングユニットＳＵ間で分断される。
第３の実施形態の半導体記憶装置１Ｂの構成は、第１の実施形態の半導体記憶装置１と略同一であるので、以下、第３の実施形態の半導体記憶装置１Ｂにおいて、第１の実施形態の半導体記憶装置１と同じ構成要素については、同じ数字、符号などを用いて説明は省略し、半導体記憶装置１と異なる構成について説明する。
図３４は、本実施形態の半導体記憶装置１Ｂの断面図である。図３４に示すように、スリットＳＴＤが、Ｘ方向に延在し、かつ、ソース層ＢＳＬを貫通するように設けられている。スリットＳＴＤ内には、シリコン酸化物等の絶縁材料が充填されており、スリットＳＴＤは板状に形成される。スリットＳＴＤは、ＸＹ平面に直交する方向から半導体記憶装置１をみたときに、スリットＳＴ及びスリットＳＨＥに沿って設けられている。
図３５は、本実施形態の、３次元構造のメモリセルアレイ１１０の１つのブロックＢＬＫの構成例を示す図である。
ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。各選択ゲート線ＳＧＤ０～ＳＧＤ３の電圧は、互いに独立してシーケンサ１７０により制御可能である。
他方、ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ２のゲートは、共通の選択ゲート線ＳＧＳに接続される。
ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ２のソースは、それぞれソース線ＳＬ０～ＳＬ３に接続される。各ソース線ＳＬ０～ＳＬ３の電圧は、互いに独立してシーケンサ１７０により制御可能である。
図３６は、Ｙ方向に沿った、半導体記憶装置１Ｂの部分断面図である。図３６は、ソース層ＢＳＬと、積層体２０の上部領域の断面を示す。
本実施形態では、スリットＳＴＤにより、ソース層ＢＳＬだけが隣り合う２つのストリングユニットＳＵ間で分断される。
よって、本実施形態によっても、非選択ストリングユニットＳＵをフローティングにする（言い換えればブーストする）ことができるので、高速にデータの書き込み及び読み出しを行うことができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、１Ａ、１Ｂ 半導体記憶装置、
２ コントローラ、
２ メモリチップ、
２ｓ 階段部分、
３ コントローラチップ、
１１ 基板、
１２ 処理回路、
１３ ビア、
１４ 配線、
１５ 層間絶縁膜、
２０ 積層体、
２０Ａ 積層体、
２０ａ 電極膜、
２０ｂ 絶縁膜、
２１ 層間絶縁膜、
２２ コンタクト、
２３ 絶縁膜、
２４ 配線、
２５ 絶縁膜、
２６ ビア、
２７ 配線、
２９ 犠牲膜、
５０ 基板、
６１、６２ 導電膜、
６２ａ 接続部、
７０ 犠牲膜、
１００ メモリシステム、
１１０ メモリセルアレイ、
１２０ ロウデコーダ、
１３０ ドライバ、
１４０ カラムデコーダ、
１５０ アドレスレジスタ、
１６０ コマンドレジスタ、
１７０ シーケンサ。

Claims (6)

  1. 基板と、
    前記基板上に設けられた回路と、
    前記基板の上方に設けられ、前記回路と複数の第１のコンタクトを介して接続された複数の第１電極と、
    前記複数の第１電極と接続された複数の第２電極と、
    前記複数の第２電極と複数の第２のコンタクトを介して接続されたメモリセルアレイであって、前記メモリセルアレイは、複数のメモリセルトランジスタを含むユニットを複数有するブロックを含み、各ユニットは複数の電極層が積層して構成された積層体を貫通する複数の柱状部を含み、
    前記メモリセルアレイの上方に設けられ、前記複数のメモリセルトランジスタの一部と電気的に接続される第１ソース領域と、
    前記メモリセルアレイの上方に設けられ、前記複数のメモリセルトランジスタの他の一部と電気的に接続される第２ソース領域と、
    前記第１ソース領域と前記第２ソース領域とを、前記ユニット毎に絶縁する第１のスリットと、
    を有する、半導体記憶装置。
  2. 前記第１ソース領域は、第１の電圧が供給可能であり、前記第２ソース領域は、前記第１の電圧とは異なる第２の電圧が供給可能である、請求項１に記載の半導体記憶装置。
  3. 前記複数の柱状部に設けられ、前記ブロック内の前記複数のユニットを選択するための複数の選択ゲートと、
    前記メモリセルアレイの上方に設けられ、前記複数の選択ゲートを含む前記積層体の上部領域を分断する第２のスリットを有する、
    請求項１に記載の半導体記憶装置。
  4. 前記複数の選択ゲートの一部は、第３の電圧が供給可能であり、前記複数の選択ゲートの他の一部には、前記第３の電圧とは異なる第４の電圧が供給可能である、請求項３に記載の半導体記憶装置。
  5. 基板と、
    前記基板上に設けられた回路と、
    前記基板の上方に設けられ、前記回路と第１のコンタクトを介して接続された複数の第１電極と、
    前記複数の第１電極と接続された複数の第２電極と、
    前記複数の第２電極と複数の第２のコンタクトを介して接続されたメモリセルアレイであって、前記メモリセルアレイは、複数のメモリセルトランジスタを含むユニットを複数有するブロックを含み、各ユニットは複数の電極層が積層して構成された積層体を貫通する複数の柱状部を含み、
    前記メモリセルアレイの上方に設けられ、前記ブロック内の前記複数のユニットを選択する複数の選択ゲートを含む前記積層体の上部領域を、前記ユニット毎に分断するスリットを有する、
    半導体記憶装置。
  6. 回路を含む第１基板を有する第１の半導体チップを形成し、
    各ユニットが複数の電極層が積層された積層体を貫通する複数の第１の柱状部を含むメモリセルアレイと、絶縁材料を含んで各々が複数のユニットを含むブロック間に配置される複数の第２の柱状部とが第２の基板上に形成された第２の半導体チップを形成し、
    前記第１の半導体チップの表面に設けられた複数の第１電極と、前記第２の半導体チップの表面に設けられた複数の第２電極を接続することによって、前記第１の半導体チップと前記第２の半導体チップとを貼り合わせ、
    前記第１の半導体チップと貼り合わせられた前記第２の半導体チップの、前記第１の半導体チップとは反対側から前記複数の第２の柱状部の一部に、前記複数の第２の柱状部の配列方向に沿ってスリットを形成し、
    前記スリットに絶縁材料を充填する、
    半導体記憶装置の製造方法。
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