TWI825914B - 半導體記憶裝置及其製造方法 - Google Patents

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日商鎧俠股份有限公司
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Abstract

本發明之實施形態，係有關於半導體記憶裝置及其製造方法。 實施形態之半導體記憶裝置(1)，係包含有被設置在基板(11)上之處理電路(12)、和被與處理電路(12)作連接之複數之貼合電極(P2)、和被與複數之貼合電極(P2)作連接之複數之貼合電極(P1)。又，係亦包含有被與複數之貼合電極(P1)作連接之記憶體胞陣列(110)。記憶體胞陣列(110)，係包含有區塊(BLK)，區塊(BLK)，係包含有字串單元(SU)。各字串單元(SU)，係包含有複數之記憶體胞(MT)、和將隔著絕緣層(20b)而使複數之電極層(20a)被作了層積的層積體(20)作貫通之複數之柱狀部(CL)。半導體記憶裝置(1)，係具有將被與複數之記憶體胞(MT)之一部分作電性連接的源極線(SL)和被與記憶體胞(MT)之另外一部分作電性連接的源極線(SL)於各字串單元(SU)之每一者處而分別作絕緣之細縫(STD)。

Description

半導體記憶裝置及其製造方法
本發明之實施形態，係有關於半導體記憶裝置及其製造方法。 [關連申請案] 本申請案，係享受以日本專利申請2022-44447號(申請日：2022年3月18日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
對於半導體記憶裝置，係要求有更快的存取性能。
實施形態，係提供一種具有更快的存取性能之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置，係具有：基板；和電路，係被設置在前述基板上；和複數之第1電極，係被設置在前述基板之上方處，並經由複數之第1接點而被與前述電路作連接；和複數之第2電極，係被與前述複數之第1電極作連接；和記憶體胞陣列，係經由複數之第2接點而被與前述複數之第2電極作連接，前述記憶體胞陣列係包含區塊，前述區塊係包含複數之單元，各前述單元，係包含有複數之記憶體胞電晶體、和將隔著絕緣層而使複數之電極層被作層積的層積體作貫通之複數之第1柱狀部；和第1源極區域，係被設置在前述記憶體胞陣列之上方處，並被與前述複數之記憶體胞電晶體之一部分作電性連接；和第2源極區域，係被設置在前述記憶體胞陣列之上方處，並被與前述複數之記憶體胞電晶體之另外一部分作電性連接；和第1細縫，係將前述第1源極區域和前述第2源極區域在各前述單元之每一者處而分別絕緣。
以下，參照圖面，針對實施形態作說明。
(第1實施形態) (記憶體系統之構成) 第1圖，係為用以對於本實施形態的記憶體系統100之構成作說明之區塊圖。記憶體系統100，係具有半導體記憶裝置1、和記憶體控制器10。
記憶體控制器10，係經由NAND匯流排而被與半導體記憶裝置1作連接。NAND匯流排，係為進行依循於NAND介面之訊號的送收訊之匯流排。又，記憶體控制器10，係對於半導體記憶裝置1進行控制。
在記憶體控制器10與半導體記憶裝置1之間，於使用NAND匯流排而被進行送收訊之訊號中，係包含有晶片致能訊號CEn、指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號WEn、讀取致能訊號REn、準備/繁忙訊號RBn、以及輸入輸出訊號I/O。
記憶體控制器10，係被與未圖示之主機機器作連接。記憶體控制器10，係回應於從主機機器所收訊的要求，而對於半導體記憶裝置1進行存取。
半導體記憶裝置1，係為NAND型快閃記憶體。半導體記憶裝置1，係具備有記憶體胞陣列110、和周邊電路。周邊電路，係包含有行解碼器120、驅動器130、列解碼器140、位址暫存器150、指令暫存器160、以及序列器170。
記憶體胞陣列110，係具備有複數之記憶體胞。各記憶體胞，係能夠非揮發性地記憶1位元或複數位元之資料。記憶體胞陣列110，係包含有複數之區塊BLK。記憶體胞陣列110，係為3維構造之NAND記憶體胞陣列。
各區塊BLK，係包含有被與行(row)以及列(column)相互附加有對應的複數之非揮發性之記憶體胞。在第1圖中，係圖示有4個的區塊BLK0~BLK3。記憶體胞陣列110，係能夠將從記憶體控制器10所賦予而來之資料非揮發性地作記憶。
序列器170，係基於被保持於指令暫存器160處之指令CMD，而對於半導體記憶裝置1全體之動作作控制。
第2圖，係為對於上述之3維構造之記憶體胞陣列110之區塊BLK的構成例作展示之圖。第2圖，係對於複數之區塊BLK中之1個的區塊BLK作展示。記憶體胞陣列110之其他區塊，亦係具有與第2圖相同之構成。
如同圖示一般，1個的區塊BLK，例如係包含有4個的字串單元SU0~SU3。又，1個的字串單元SU，係包含有複數之NAND字串NS。複數之NAND字串NS之各者，於此係包含有8個的記憶體胞MT(MT0~MT7)、和選擇電晶體ST1、ST2。另外，在NAND字串NS內所包含之記憶體胞MT的個數，於此係為8個，但是，係並不被限定於8個，例如，係亦可為32個、48個、64個、96個。選擇電晶體ST1、ST2，在電性電路上係作為1個的電晶體來作展示，但是，在構造上係亦可為與記憶體胞電晶體相同。於此，為了提高截止(cut off)特性，作為選擇電晶體ST1、ST2，係分別使用有複數之選擇電晶體。
記憶體胞MT，係被配置於選擇電晶體ST1、ST2之間，並分別被作串聯連接。其中一端側之記憶體胞MT7，係被與選擇電晶體ST1作連接，另外一端側之記憶體胞MT0，係被與選擇電晶體ST2作連接。
字串單元SU0~SU3之各者之選擇電晶體ST1之閘極，係分別被與選擇閘極線SGD0~SGD3作連接。各選擇閘極線SGD0~SGD3之電壓，係能夠相互獨立地藉由序列器170來作控制。
另一方面，字串單元SU0~SU3之各者之選擇電晶體ST2之閘極，係分別被與選擇閘極線SGS0~SGS3作連接。各選擇閘極線SGS0~SGS3之電壓，係能夠相互獨立地藉由序列器170來作控制。各選擇電晶體ST2，係身為用以對於區塊BLK內的複數之字串單元SU作選擇之選擇閘極。對於複數之選擇電晶體ST2之閘極，係能夠供給互為相異之複數之電壓。
字串單元SU0~SU3之各者之選擇電晶體ST2之源極，係分別被與源極線SL0~SL3作連接。各源極線SL0~SL3之電壓，係能夠相互獨立地藉由序列器170來作控制。
又，位於同一區塊BLK內的記憶體胞MT0~ MT7之閘極，係分別被與字元線WL0~WL7作共通連接。換言之，在區塊BLK內而位於同一行中的記憶體胞MTi之閘極，係被與同一之字元線WLi作連接。
亦即是，在同一區塊BLK內，字元線WL0~ WL7，係於複數之字串單元SU0~SU3之間而被共通地作連接，相對於此，選擇閘極線SGD0~SGD3、SGS0~SGS3，係在同一區塊BLK內而於字串單元SU0~SU3之各者處而分別相互獨立。
各NAND字串NS，係被與相對應之位元線BL作連接。故而，各記憶體胞MT，係經由被包含於NAND字串NS中的選擇電晶體ST1、或者是依存於情況而更進而經由其他之記憶體胞MT地，來被與位元線BL作連接。
位於同一之區塊BLK內的記憶體胞MT之資料，係整批地被刪除。另一方面，資料之讀出以及寫入，係以記憶體胞群MG單位而被進行。
另外，各記憶體胞MT，係可身為能夠保持1位元資料之SLC(Single Level Cell)，或者是亦可為能夠保持2位元、3位元等之多值位元之資料的記憶體胞。
(半導體記憶裝置之全體構成) 第3圖，係為對於本實施形態之半導體記憶裝置1的構成例作展示之示意性的分解立體圖。本實施形態之半導體記憶裝置1，係具備有包含記憶體胞陣列之記憶體晶片2、和包含周邊電路之控制器晶片3。記憶體晶片2，係包含有記憶體胞陣列110。控制器晶片3，係包含有上述之周邊電路之至少一部分。
在第3圖中，於記憶體晶片2之上面，係被設置有複數之接合墊片電極PX。又，在記憶體晶片2之下面，係被設置有複數之貼合電極P1。又，在控制器晶片3之上面，係被設置有複數之貼合電極P2。
以下，針對記憶體晶片2，係將被設置有複數之貼合電極P1之面稱作表面，並將被設置有複數之接合墊片電極PX之面稱作背面。又，針對控制器晶片3，係將被設置有複數之貼合電極P2之面稱作表面，並將與表面相反側之面稱作背面。在圖示之例中，控制器晶片3之表面係被設置在較控制器晶片3之背面而更上方處，記憶體晶片2之背面係被設置在較記憶體晶片2之表面而更上方處。
半導體記憶裝置1，係以使記憶體晶片2之表面與控制器晶片3之表面相對向的方式而被作配置並被作貼合。複數之貼合電極P1，係分別與複數之貼合電極P2相互對應地而被作設置，並被配置在可貼合於複數之貼合電極P2處之位置處。貼合電極P1和貼合電極P2，係作為用以將記憶體晶片2和控制器晶片3相貼合並且作電性導通的電極而起作用。接合墊片電極PX，係作為用以將半導體記憶裝置1與未圖示之基板等作電性連接的電極而起作用。
另外，在第3圖中，記憶體晶片2之角部a1、a2、a3、a4，係分別與控制器晶片3之角部b1、b2、b3、b4相對應。
第4圖，係為本實施形態之半導體記憶裝置1之剖面圖。
以下，係將後述之層積體20之層積方向設為Z方向。將與Z方向相交叉、例如相正交之1個的方向，設為Y方向。將與Z以及Y方向之各者相正交之1個的方向，設為X方向。
如同在第4圖中所示一般，記憶體晶片2與控制器晶片3，係在貼合面B處而被作貼合。在記憶體晶片2中所包含之記憶體胞陣列與在控制器晶片3中所包含之周邊電路，係經由在貼合面B處而被作接合的貼合電極P1與貼合電極P2以及被與貼合電極P1和貼合電極P2作了連接的配線，而相互被作電性連接。第4圖，係對於在控制器晶片3之上面上而搭載有記憶體晶片2的狀態作展示。
控制器晶片3，係具備有基板11、處理電路12、通孔13、配線14、貼合電極P2以及層間絕緣膜15。
基板11，例如係為矽基板等之半導體基板。處理電路12，係具備有被設置在基板11上之電晶體。處理電路12，係亦可除了電晶體以外更進而具備有被設置在基板11上之電阻元件、電容元件等的元件。
通孔13，係將處理電路12與配線14之間以及配線14與貼合電極P2之間作電性連接。配線14與貼合電極P2，係在層間絕緣膜15內而構成多層配線構造。貼合電極P2，係被埋入至層間絕緣膜15內。貼合電極P2之表面之至少一部分，係於層間絕緣膜15之表面上而以略相同平面高度來露出。配線14與貼合電極P2，係被與處理電路12等作電性連接。在通孔13、配線14以及貼合電極P2處，例如，係使用有銅、鎢等之低電阻金屬。層間絕緣膜15，係被覆並保護處理電路12、通孔13以及配線14。在層間絕緣膜15處，例如，係使用有矽氧化膜等之絕緣膜。
記憶體晶片2，係具備有層積體20、柱狀部CL、細縫ST、源極層BSL、層間絕緣膜21、接點22、絕緣膜23、配線24以及絕緣膜25。
層積體20，係被設置在處理電路12之上方處，並相對於基板11而位置於Z方向上。層積體20，係具備有沿著Z方向而被交互作了層積的複數之電極膜20a以及複數之絕緣膜20b。在電極膜20a處，例如，係使用有鎢等之導電性金屬。在絕緣膜20b處，例如，係使用有矽氧化 物等之絕緣膜。絕緣膜20b，係將電極膜20a彼此絕緣。亦即是，複數之電極膜20a，係相互以絕緣狀態而被作層積。電極膜20a以及絕緣膜20b之各別的層積數量，係為任意。絕緣膜20b，例如，係亦可為多孔(porous)絕緣膜或者是空氣間隙。
另外，在第4圖中，階梯部分2s，係為為了在各電極膜20a處而將接點作連接所被設置的電極膜20a之階梯部分。又，記憶體晶片2，係具有源極接點SC。源極接點SC之其中一端，係被與源極層BSL作電性連接，另外一端，係被與貼合電極P1作電性連接。
層積體20之Z方向之上端以及下端之1個或者是複數之電極膜20a，係分別作為源極側選擇閘極SGS以及汲極側選擇閘極SGD而起作用。源極側選擇閘極SGS與汲極側選擇閘極SGD之間之電極膜20a之至少一部分，係作為字元線WL而起作用。字元線WL，係為記憶體胞MT之閘極電極。汲極側選擇閘極SGD，係為汲極側選擇電晶體之閘極電極。源極側選擇閘極SGS，係為源極側選擇電晶體之閘極電極。源極側選擇閘極SGS，係被設置在層積體20之上部區域處。汲極側選擇閘極SGD，係被設置在層積體20之下部區域處。下部區域，係指層積體20之靠近控制器晶片3之側之區域，上部區域，係指層積體20之距離控制器晶片3而為較遠之側(靠近接點22與絕緣膜25之側)之區域。
如同上述一般，半導體記憶裝置1，係具有在源極側選擇電晶體ST2與汲極側選擇電晶體ST1之間而被串聯地作了連接的複數之記憶體胞MT。NAND字串NS，係具有使源極側選擇電晶體ST2、記憶體胞MT以及汲極側選擇電晶體ST1被串聯地作了連接的構造。NAND字串NS，例如，係經由通孔26而被與位元線BL作連接。位元線BL，係為被設置在層積體20之下方處並分別延伸存在於X方向上並且在Y方向上並排地被作設置的複數之配線27。
複數之柱狀部CL，係被設置在層積體20內。柱狀部CL，係在層積體20內，以於層積體20之層積方向(Z方向)上而貫通該層積體20的方式來延伸存在，並且從被與位元線BL作了連接的通孔26起而至源極層BSL地而被作設置。另外，在本實施形態中，柱狀部CL，由於係具有高縱橫比，因此，係於Z方向上分成2段地而形成之。但是，柱狀部CL，係亦可為1段。源極側選擇電晶體ST2以及汲極側選擇電晶體，係包含有柱狀部CL之一部分。
第5圖，係為在記憶體胞MT部分處之柱狀部CL之示意性剖面圖。複數之柱狀部CL之各者，係被設置在被設置於層積體20內的後述之記憶體洞MH內。複數之柱狀部CL，係分別包含有半導體胴體MB、記憶體膜MM以及芯層MC。柱狀部CL，係包含有被設置在其之中心部處之芯層MC、被設置在該芯層MC之周圍之半導體胴體(半導體構件)MB、以及被設置在該半導體胴體MB之周圍之記憶體膜(電荷積蓄構件)MM。半導體胴體MB，係被與源極層BSL作電性連接。記憶體膜MM，係被設置在半導體胴體MB與電極膜20a之間，並具有電荷捕抓部。在X－Y平面上的記憶體洞MH之形狀，例如，係為圓或者是橢圓。
回到第4圖，在層積體20之上側處，係隔著層間絕緣膜21而被設置有源極層BSL。源極層BSL，係具有第1面F1、和第1面F1之相反側的第2面F2。源極層BSL，係具有2層，第1層BSL1，例如，係使用有摻雜(doped)多晶矽等之導電性材料。第2層BSL2，例如，係使用有鎢等之導電性材料。在源極層BSL之第1面F1側處，係被設置有層積體20，在第2面F2側處，係被設置有接點22、絕緣膜23、配線24以及絕緣膜25。
又，在層積體20內，係被設置有複數之細縫ST。細縫ST，係延伸存在於X方向上，並且於層積體20之層積方向(Z方向)上而貫通該層積體20。在細縫ST內，係被填充有矽氧化物等之絕緣材料，絕緣材料係被構成為板狀。層積體20，係藉由細縫ST，而被分斷為各區塊BLK。細縫ST，係將層積體20之電極膜20a作電性分斷。以會使相鄰之2個的細縫ST包夾1個的區塊BLK的方式，而被形成有複數之細縫ST。
在相鄰之2個的細縫ST之間，係被設置有複數之字串單元SU。如同在第4圖中所示一般，於此，在相鄰之2個的細縫ST之間，係被設置有4個的字串單元SU0~SU3。
在相鄰之2個的字串單元SU之間，係沿著X方向而被形成有並不作為字串單元SU而起作用的複數之虛擬之柱狀部CL(以下，稱作虛擬柱狀部CL)。
細縫SHE，係被設置在各虛擬柱狀部CL之下部區域處。細縫SHE，係從層積體20之下面起而至層積體20之汲極側選擇閘極SGD地而被形成。細縫SHE，例如，係使用光微影技術以及RIE(反應離子蝕刻，Reactive Ion Etching)法而被形成。在細縫SHE內，係被填充有矽氧化物等之絕緣材料，絕緣材料係被構成為板狀。各細縫SHE，係在X方向上而延伸存在，並且具有將相鄰之2個的字串單元間之汲極側選擇閘極SGD作分離之功能。
進而，細縫STA，係在X方向上而延伸存在，並且以貫通細縫ST之上方之源極層BSL與細縫ST之上部區域的方式而被作設置。在細縫STA內，係被填充有矽氧化物等之絕緣材料，絕緣材料係被構成為板狀。細縫STA，係將源極層BSL沿著Z方向而作分斷。細縫STA，當從與XY平面相正交之方向來對於半導體記憶裝置1作了觀察時，係沿著細縫ST地而被作設置。
進而，細縫STB，係在X方向上而延伸存在，並且以貫通源極層BSL以及在細縫SHE所被作設置之各虛擬柱狀部CL處的源極側選擇閘極SGS部分的方式而被作設置。在細縫STB內，係被填充有矽氧化物等之絕緣材料，絕緣材料係被形成為板狀。亦即是，細縫STB，係被設置在記憶體胞陣列110之上方處，並以將構成複數之源極側選擇閘極SGS之層積體20之上部區域作分斷的方式而被形成。細縫STB，當從與XY平面相正交之方向來對於半導體記憶裝置1作了觀察時，係沿著細縫SHE地而被作設置。
如同上述一般，細縫ST，係在X方向上而延伸存在，並將記憶體胞陣列110之層積體20以區塊BLK單位來作電性分離，並且被填充有絕緣材料。細縫STA，係在X方向上而延伸存在，並將源極層BSL之區域以區塊BLK單位來作分離，並且被填充有絕緣材料。細縫STB，係在X方向上而延伸存在，並在各區塊BLK內，將源極層BSL之區域與在層積體20處之源極側選擇閘極SGS之區域於各字串單元SU之每一者而作分離，並且被填充有絕緣材料。
第4圖，係對於在從X方向來對於半導體裝置1作了觀察時之剖面作展示，在第4圖中，於各字串單元SU之每一者處係僅展示有1個的柱狀部CL與通孔26。在各字串單元SU處，係沿著X方向而被配置有複數之柱狀部CL與複數之通孔26。
另外，於當從上面來對於半導體記憶裝置1作了觀察時的XY平面處，1個的字串單元SU之複數之柱狀部CL與複數之通孔26，係亦可並非為沿著1根的線上來作配置，而是被配置為交錯狀。例如，在1個的字串單元SU處，於當從上面來對於半導體記憶裝置1作了觀察時的XY平面處，複數之柱狀部CL與複數之通孔26，係亦可被配置為4列之交錯狀。
第6圖，係為用以對於作為上層配線之配線24與各字串單元SU之源極線SL之間之連接位置作說明之圖。
如同上述一般，構成源極線SL之源極層BSL，係藉由細縫STA、細縫STB，或者是藉由細縫STA與細縫STB，而於各字串單元SU之每一者被作分斷。因此，在1個的區塊BLK內，為了對於各字串單元SU而盡可能均一地供給電壓，如同在第6圖中所示一般，各字串單元SU之源極線SL，係在X方向上以特定之間隔來藉由通孔22而被作電性連接。各配線24，係與位元線BL相平行地而被形成。亦即是，各配線24之延伸方向(Y方向)，係與位元線BL之延伸方向相同。
藉由對於各配線24而供給特定之電壓，係能夠將所期望之源極電壓對於各字串單元SU之每一者而相互獨立地作供給。亦即是，對於複數之字串單元SU之複數之源極線SL，係能夠供給互為相異之獨立之電壓。
第7圖，係為沿著Y方向之半導體記憶裝置1之部分剖面圖。第7圖，係對於源極層BSL和層積體20之上部區域之剖面作展示。另外，第7圖，係對於「在1個的字串單元SU處，於當從上面來對於半導體記憶裝置1作了觀察時的XY平面處，複數之柱狀部CL係沿著Y方向而被配置為4列之交錯狀」的情況之例作展示。故而，在從X方向來對於半導體裝置1作了觀察的第7圖中，於1個的字串單元SU處，係展示有4個的柱狀部CL。
在第7圖中，半導體胴體MB之上部區域MBu，係為使磷(P)作了擴散的區域。另外，半導體胴體MB之上部區域MBu，係亦可包含有鎳(Ni)與矽(Si)之化合物。或者是，上部區域MBu，係亦可構成為包含有層間絕緣膜21以及細縫ST之表面地而包含有氮化鈦(TiN)。
細縫STA、STB，係與細縫SHE相同的，使用光微影技術以及RIE法而被形成。
如同上述一般，半導體記憶裝置1，係具有基板11、和被設置在基板11上之電路(處理電路12)、和複數之貼合電極P2、和複數之貼合電極P1、和記憶體胞陣列110、以及細縫STA、STB。複數之貼合電極P2，係被設置在基板11之上方處，並經由複數之接點13而被與電路(處理電路12)作連接。複數之貼合電極P1，係被與複數之貼合電極P2作連接。記憶體胞陣列110，係經由複數之接點26而被與複數之貼合電極P1作連接。記憶體胞陣列110，係包含有區塊BLK，區塊BLK，係具有複數之字串單元SU，字串單元SU，係包含有複數之記憶體胞電晶體。各字串單元SU，係包含有將使複數之電極層20a被作層積所構成的層積體20作貫通之複數之柱狀部CL。細縫STA、STB，係將被設置在記憶體胞陣列110之上方處的複數之記憶體胞電晶體之源極區域SL、和記憶體胞陣列之複數之選擇閘極SGS之區域，於各字串單元SU之每一者而作分斷。
(半導體記憶裝置之製造方法) 接著，針對由本實施形態所致之半導體記憶裝置1的製造方法作說明。
(記憶體晶片之製造方法) 第8圖~第14圖，係為對於由本實施形態所致之記憶體晶片2之製造方法的其中一例作展示之剖面圖。第8圖，係為對於由第1實施形態所致之記憶體晶片之製造方法的其中一例作展示之剖面圖。第9圖，係為接續於第8圖而對於記憶體晶片之製造方法的其中一例作展示之剖面圖。第10圖，係為接續於第9圖而對於記憶體晶片之製造方法的其中一例作展示之剖面圖。第11圖，係為接續於第10圖而對於記憶體晶片之製造方法的其中一例作展示之剖面圖。第12圖，係為接續於第11圖而對於記憶體晶片之製造方法的其中一例作展示之剖面圖。第13圖，係為接續於第12圖而對於記憶體晶片之製造方法的其中一例作展示之剖面圖。第14圖，係為接續於第13圖而對於記憶體晶片之製造方法的其中一例作展示之剖面圖。
首先，如同第8圖中所示一般，在作為第1基板之基板50上，形成導電膜61。在導電膜61之上，形成犧牲膜70。在導電膜61處，例如，係使用有摻雜多晶矽等之導電性材料。在犧牲膜70處，例如，係使用有矽氮化膜等之絕緣膜。導電膜61，之後，係作為源極層BSL之一部分而殘留。另一方面，犧牲膜70，之後，例如係由於被置換為摻雜多晶矽等之導電性材料，而於之後會被去除。
接著，使用光微影技術以及蝕刻技術，而以會在源極層BSL之形成位置(層積體20之下方)而殘留的方式，來將導電膜61之一部分以及犧牲膜70之一部分去除。
接著，如同第9圖中所示一般，在犧牲膜70上，堆積導電膜62。在導電膜62處，例如，係使用有摻雜多晶矽等之導電性材料。使用光微影技術以及蝕刻技術，而以會使導電膜62將犧牲膜70上以及犧牲膜70與導電膜61之側面作被覆的方式，來將導電膜62之一部分去除。藉由此，導電膜62係於犧牲膜70上而殘留，於犧牲膜70之端部(側部)處係殘留有連接部62a。導電膜61、62，係經由連接部62a而被作電性連接，而能夠作為一體之導電膜來起作用。
接著，如同第10圖中所示一般，在導電膜61、62之上方處，交互層積複數之絕緣膜(層積絕緣膜)20b和複數之犧牲膜29。在絕緣膜20b處，例如，係使用有矽氧化膜等之絕緣膜。在犧牲膜29處，係使用有能夠相對於絕緣膜20b而具有蝕刻選擇比地來進行蝕刻之例如矽氮化膜等之絕緣膜。另外，以下，係將絕緣膜20b與犧牲膜29之層積體，稱作層積體20A。
接著，將層積體20A之端部加工為階梯狀，而形成階梯部分2s。
接著，在層積方向(Z方向)上貫通層積體20A，而形成到達導電膜61、62處之複數之記憶體洞MH。在各記憶體洞MH內，形成上述之記憶體膜MM、半導體胴體MB、芯層MC。藉由此，柱狀部CL係以在層積方向上而將層積體20A作貫通的方式而被形成。柱狀部CL，係到達導電膜61、62處。另外，在本實施形態中，係將記憶體洞MH以及柱狀部CL在層積體20A之上部與下部處分成2次來形成。另外，記憶體洞MH以及柱狀部CL，係亦可對於層積體20A而以1次來形成。
最初所被形成之記憶體洞，係為被形成於層積體20之下層處的記憶體洞(以下，稱作下層記憶體洞)LMH，第2次所被形成之記憶體洞，係為被形成於層積體20之上層處的記憶體洞(以下，稱作上層記憶體洞)UMH。層積體20，係具有被形成有下層記憶體洞LMH之下層區域LR、和被形成有上層記憶體洞UMH之上層區域UR。
接著，在並不作為字串單元SU而起作用的複數之柱狀部CL(以下，稱作虛擬柱狀部)處，形成細縫SHE。細縫SHE，係使用光微影技術以及RIE法而被形成。在細縫SHE內，係被填充有矽氧化物等之絕緣材料。
接著，如同第11圖中所示一般，在層積體20A上形成層間絕緣膜21。接著，在柱狀部CL上形成通孔26，並在層積體20A內形成細縫ST。細縫ST，係在Z方向上貫通層積體20A，並到達導電膜61、62處。細縫ST，係在X方向上而延伸存在，並如同參照第4圖所作了說明一般，將層積體20A以區塊BLK單位來作分割。
接著，如同第12圖中所示一般，經由細縫ST來將犧牲膜70置換為導電膜。亦即是，將犧牲膜70和記憶體膜MM之中之與犧牲膜70相接之部分作蝕刻去除，並在原本存在有犧牲膜70和記憶體膜MM之中之與犧牲膜70相接之部分的空間中，填充導電膜之材料。被作填充之導電膜之材料，係可為與導電膜61、62相同之材料，例如，係為摻雜多晶矽等之導電性材料。藉由此，導電膜61、62，係與替代犧牲膜70而被作了填充的導電膜成為一體，並成為源極層BSL。又，源極層BSL，係被與半導體胴體MB作電性連接。
接著，經由細縫ST來將層積體20A之犧牲膜29置換為電極膜20a。亦即是，係將犧牲膜29作蝕刻去除，並在原本存在有犧牲膜29的空間中，填充電極膜20a之材料。被作填充的電極膜20a之材料，例如，係為鎢等之低電阻金屬。藉由此，係形成使複數之電極膜20a與複數之絕緣膜20b被交互作了層積的層積體20。
接著，如同第13圖中所示一般，在細縫ST中填充矽氧化物等之絕緣膜。接著，形成與在階梯部分2s處之電極膜20a(字元線WL、汲極側選擇閘極SGD、源極側選擇閘極SGS)等作連接之接點。
接著，如同第14圖中所示一般，在層間絕緣膜21上以及層間絕緣膜21內，形成包含有位元線BL之配線27、貼合電極P1等，而形成多層配線構造。層間絕緣膜21，係在將貼合電極P1作了埋入之後，使用CMP法等來進行研磨，直到使貼合電極P1露出為止。藉由此，貼合電極P1，係於層間絕緣膜21之表面上而以略相同平面高度來露出。藉由以上工程，而完成由本實施形態所致之記憶體晶片2。
(控制器晶片之製造方法)
第15圖~第16圖，係為對於由第1實施形態所致之控制器晶片3之製造方法的其中一例作展示之剖面圖。
首先，如同第15圖中所示一般，在作為第2基板之基板11上，形成包含有電晶體等之半導體元件的處理電路12。接著，藉由層間絕緣膜15來將處理電路作被覆。
接著，如同第16圖中所示一般，在層間絕緣膜15上以及層間絕緣膜15內，形成通孔13、配線14、貼合電極P2，而形成多層配線構造。層間絕緣膜15，係在將貼合電極P2作了埋入之後，使用CMP法等來進行研磨，直到使貼合電極P2露出為止。藉由此，貼合電極P2，係於層間絕緣膜15之表面上而以略相同平面高度來露出。藉由以上工程，而完成由本實施形態所致之控制器晶片3。
(記憶體晶片與控制器晶片之貼合)
接著，記憶體晶片2與控制器晶片3係被作貼合。具體而言，係以使貼合電極P1和貼合電極P2相接觸並作電性連接的方式，來使記憶體晶片2和控制器晶片3被作貼合，並將作為第1基板之基板50去除。
之後，如同第4圖中所示一般，形成細縫STA與STB。如同上述一般，細縫STA，係貫通源極層BSL，並且亦貫通細縫ST之上部，而將源極層BSL在各區塊BLK之每一者而作分斷。
細縫STB，係貫通源極層BSL，並且亦貫通在虛擬柱狀部CL處之源極側選擇閘極SGS部分，而將相鄰之2個的字串單元SU之源極層BSL與源極側選擇閘極SGS在各字串單元SU之每一者而作分斷。
在細縫STA與STB被形成之後，如同第4圖中所示一般，在記憶體晶片2之上面處，形成接點22、絕緣膜23、配線24以及絕緣膜25，最後，設置接合墊片電極PX，藉由此，第4圖中所示之半導體記憶裝置1係被製作出來。
(細縫ST之形成方法之變形例)
上述之細縫ST，雖係於層積體20之層積方向(Z方向)上而貫通該層積體20，並且被填充有絕緣材料，但是，細縫ST之一部分，係亦可具有包含在層積體20之層積方向(Z方向)上而延伸的複數之柱狀部之構造。複數之柱狀部，係沿著X方向並排地而被作配設。
第17圖，係為本變形例之半導體記憶裝置1之示意性剖面圖。第17圖，係對於半導體記憶裝置1之沿著YZ平面之剖面作展示。第18圖，係為用以對於本變形例之上層區域UR與下層區域LR的沿著XY平面之細縫ST之剖面形狀作說明之圖。
在第17圖中，記憶體晶片2與控制器晶片3係被作貼合，層積體20之上層區域UR係位置於下方，下層區域LR係位置於上方。又，第18圖，係對於層積體20之沿著XY平面之剖面作展示。在相鄰之2個的細縫ST之間，係被設置有4個的字串單元SU0~SU3。
在第18圖中，S1，係對於包含有在層積體20之上層區域UR處的絕緣膜20b之剖面作展示，S2，係對於包含有在層積體20之上層區域UR處的電極膜20a之剖面作展示，S3、S4，係對於包含有在層積體20之下層區域LR處的電極膜20a之剖面作展示，S5，係對於包含有源極側選擇閘極SGS之包含有在層積體20之下層區域LR處的電極膜20a之剖面作展示。
在層積體20被形成時，首先，具有下層記憶體洞LMH之下層區域LR係被形成。之後，在下層記憶體洞LMH之上，具有上層記憶體洞UMH之上層區域UR係被形成。在第17圖中，控制器晶片3，係位置於記憶體晶片2之層積體20之上層區域UR側處。
如同在第18圖中所示一般，於上層區域UR處，各細縫ST，係具有於Y方向上具有特定之寬幅並且具有於X方向上延伸的板狀之形狀之板狀細縫STU。又，於下層區域LR處，各細縫ST，係具有於Z方向上而作貫通的剖面為圓形之複數之柱狀部STL。
在各柱狀部STL被形成時，層積體20之下層區域LR之較深處部分(第17圖之上側部分)的柱狀部STL之內徑(於S3處作展示)，係成為較下層區域LR之距離表面為淺之部分(第17圖之下側部分)的柱狀部STL之內徑(於S4處作展示)而更小。在第18圖中，S3，係展示下層區域LR之較深處位置之剖面，S4，係展示下層區域LR之距離表面為淺的位置之剖面。
因此，就算是想要將複數之柱狀部STL沿著X方向來以使相鄰之2個的柱狀部STL相互重疊的方式而形成，在下層區域LR之較深的部分處，也會有相鄰之2個的柱狀部STL被相互分離地而形成的情況。
若是相鄰之2個的柱狀部STL被相互分離地而形成，則會成為無法將層積體20之較深的部分(第17圖之上側部分)之源極側選擇閘極SGS部分於各區塊BLK之每一者而作分斷。
因此，在本變形例中，係如同在第18圖中所示一般，藉由以貫通層積體20之較深的部分(第17圖之上側部分)之複數之柱狀部STL的方式來設置細縫STA，來將源極側選擇閘極SGS部分於各區塊BLK之每一者而確實地作分斷。
亦即是，細縫ST，在上層區域UR處，係具有於X方向上而延伸的板狀細縫STU，在下層區域LR處，係具有於Z方向上而延伸的圓柱狀之複數之柱狀部STL。進而，在下層區域LR處，係具有以將源極側選擇閘極SGS部分於各區塊BLK之每一者而作分斷的方式來將複數之柱狀部STL之一部分於X方向上而作分斷的細縫STA。另外，在第18圖中，係針對柱狀部STL之內徑不論是在下層區域LR之較深的部分(於S3處所示之部分)、下層區域LR之距離表面為淺之部分(於S4處所示之部分)、包含有源極側選擇閘極SGS之部分(於S5處所示之部分)處均為較記憶體洞MH而更大的情況，來作了例示。但是，柱狀部STL之內徑，係亦可在下層區域LR之較深的部分(於S3處所示之部分)、下層區域LR之距離表面為淺之部分(於S4處所示之部分)、包含有源極側選擇閘極SGS之部分(於S5處所示之部分)，此些之部分中的至少一部分處，而為與記憶體洞MH略相同、或者是較記憶體洞MH而更小。
接下來，針對變形例之半導體記憶裝置之製造方法作說明。
第19圖，係為對於層積體20的下層區域LR作展示之示意圖。在第19圖中，S11，係展示記憶體晶片2之下層區域LR之沿著YZ平面的剖面，S12，係展示下層區域LR之沿著XY平面的剖面。
首先，下層區域LR係被形成於基板50上。各下層記憶體洞LMH，係使用光微影技術以及RIE法而被形成。在各下層記憶體洞LMH處，係被填充有作為犧牲膜而被使用的絕緣材料。在下層區域LR被形成之後，上層區域UR係被形成。
第20圖，係為對於在下層區域LR之上方處而被形成有上層區域UR之記憶體洞MH之狀態作展示的記憶體晶片之示意圖。在第20圖中，S21，係展示沿著YZ平面的記憶體晶片2之剖面，S22，係展示上層區域UR之沿著XY平面的剖面，S23，係展示下層區域LR之沿著XY平面之剖面。如同在第20圖中所示一般，上層記憶體洞UMH，係被形成於上層區域UR處。各上層記憶體洞UMH，係使用光微影技術以及RIE法而被形成。
第21圖，係為對於被形成有複數之柱狀部CL之狀態作展示的記憶體晶片之示意圖。在第21圖中，S31，係展示沿著YZ平面的記憶體晶片2之剖面，S32，係展示上層區域UR之沿著XY平面的剖面，S33，係展示下層區域LR之沿著XY平面之剖面。第21圖，係對於在各上層記憶體洞UMH以及各下層記憶體洞LMH內，而被形成有包含半導體胴體MB(在第21圖中係省略圖示)、記憶體膜MM(在第21圖中係省略圖示)以及芯層MC(在第21圖中係省略圖示)的複數之柱狀部CL之狀態作展示。在將被填充於各下層記憶體洞LMH中的絕緣材料去除之後，柱狀部CL係被形成於各上層記憶體洞UMH以及各下層記憶體洞LMH內。
第22圖，係為對於在上層區域UR處被形成有板狀細縫STU之開口部之狀態作展示的記憶體晶片之示意性剖面圖。在第22圖中，S41，係展示沿著YZ平面的記憶體晶片2之剖面，S42，係展示上層區域UR之沿著XY平面的剖面，S43，係展示下層區域LR之沿著XY平面之剖面。用以形成板狀細縫STU之開口，係被形成於上層區域UR處。
第23圖，係為對於將犧牲膜以導電性材料來作了置換後之狀態作展示的記憶體晶片之示意性剖面圖。在第23圖中，S51，係展示沿著上YZ平面的記憶體晶片2之剖面，S52，係展示上層區域UR之沿著XY平面的剖面，S53，係展示下層區域LR之沿著XY平面之剖面。
經由用以形成板狀細縫STU之開口，來將犧牲膜29置換為導電膜。亦即是，係將犧牲膜29作蝕刻去除，並在原本存在有犧牲膜29的空間中，填充導電膜之材料。另外，係在將被填充於各下層記憶體洞LMH中的作為犧牲膜之絕緣材料去除之後，進行犧牲膜29之去除。
第24圖，係為用以對於沿著XZ平面之細縫ST之剖面形狀作說明之示意圖。第24圖，係僅對於細縫ST之形狀作展示。如同在第24圖中所示一般，用以形成板狀細縫STU之開口，係於X方向上而有所通連，但是，複數之柱狀部STL，係以若是越朝向下方則內徑會變得越小的方式而被形成。亦即是，如同在第24圖中所示一般，在下層區域LR之下方(第24圖之下方)處的複數之柱狀部STL之各者之內徑，係較在下層區域LR之上方(第24圖之上方)處的各柱狀部STL之內徑而更小。
第25圖，係為於細縫ST中被埋入有絕緣材的狀態之記憶體晶片2之示意性剖面圖。在第25圖中，S61，係展示上層區域UR之沿著YZ平面的剖面，S62，係展示上層區域UR之沿著XY平面的剖面，S63，係展示下層區域LR之沿著XY平面之剖面。
接著，在上層區域UR上，位元線BL、貼合電極P1等係被形成。第26圖，係為於記憶體晶片2之表面上被形成有貼合電極P1之狀態的記憶體晶片2之示意性剖面圖。
接著，將另外所製作出的控制器晶片3之表面與記憶體晶片2之表面作貼合。第27圖，係為將記憶體晶片2與控制器晶片3作了貼合後的狀態之半導體記憶裝置之示意性剖面圖。
接著，將記憶體晶片2之基板50去除。第28圖，係為將使記憶體晶片2之基板50被作了去除後的記憶體晶片2與控制器晶片3作了貼合後的狀態之半導體記憶裝置之示意性剖面圖。
之後，在細縫ST部分處，於Z方向上而一直到達記憶體洞MH之SGS部分之深度處為止地，而形成包含有絕緣材料之細縫STA。第29圖，係為將被形成有細縫STA、STB之記憶體晶片2與控制器晶片3作了貼合後的狀態之半導體記憶裝置之示意性剖面圖。
第30圖，係為從被形成有細縫STA、STB之記憶體晶片2之背面側來作了觀察的記憶體晶片2之平面圖。如同在第30圖中所示一般，複數之柱狀部CL，係沿著X方向而被形成，並且，藉由將細縫STA從記憶體晶片2之背面側起而一直形成至複數之柱狀部CL之源極側選擇閘極SGS部分處，源極側選擇閘極SGS部分係於各區塊BLK之每一者而被作分斷。
亦可如同在以上所說明了的變形例中所示一般地，而形成細縫ST。
上述之實施形態之半導體記憶裝置，係使源極層BSL於相鄰之2個的字串單元SU間而被作分斷，並且，亦使源極側選擇閘極SGS在相鄰之2個的字串單元SU間而被作分斷。
由於源極側選擇閘極SGS係在各字串單元SU之每一者而被作分斷，因此，係能夠將對於複數之源極側選擇閘極SGS的供給電壓以會成為彼此相異的方式來作供給。故而，當在選擇字元線WL處被供給有用以進行讀出或者是寫入之電壓時，只要以將非選擇之字串單元SU設為浮動狀態的方式來對於非選擇之字串單元SU之源極側選擇閘極SGS或者是源極層BSL之電壓作控制，則藉由非選擇字串單元之通道與選擇字元線WL之間之耦合，浮動狀態之非選擇字串單元之通道的電壓係上升。其結果，係能夠高速地進行資料之寫入以及讀出。進而，係能夠改善程式化干擾(Program Disturb)以及讀取干擾(Read Disturb)。
(第2實施形態) 在上述之第1實施形態中，係使源極層BSL與源極側選擇閘極SGS部分之雙方在相鄰之2個的字串單元SU間而被作分斷。另一方面，在第2實施形態中，係亦可構成為並不使源極層BSL於相鄰之2個的字串單元SU間而被作分斷，而將源極側選擇閘極SGS部分在相鄰之2個的字串單元SU間作分斷。在第2實施形態中，雖然源極層BSL於相鄰之2個的字串單元SU間係並未被作分斷，但是源極側選擇閘極SGS部分係在相鄰之2個的字串單元SU間而被作分斷。
第2實施形態之半導體記憶裝置1A之構成，由於係與第1實施形態之半導體記憶裝置1略相同，因此，以下，在第2實施形態之半導體記憶裝置1A中，針對與第1實施形態之半導體記憶裝置1相同之構成要素，係使用相同之數字、符號等而將說明省略，並僅針對與半導體記憶裝置1相異之構成作說明。
第31圖，係為本實施形態之半導體記憶裝置1A之剖面圖。如同在第31圖中所示一般，細縫STC，係在X方向上而延伸存在，並且以貫通源極層BSL之一部分以及在細縫SHE所被作設置之複數之虛擬柱狀部CL處的源極側選擇閘極SGS部分的方式而被作設置。在細縫STC內，係被填充有矽氧化物等之絕緣材料，被填充於細縫STC中之絕緣材料係被形成為板狀。細縫STC，當從與XY平面相正交之方向來對於半導體記憶裝置1作了觀察時，係沿著細縫SHE地而被作設置。
如同在第31圖中所示一般，複數之細縫STC，係被設置在記憶體胞陣列110之上方處，並將包含有複數之源極側選擇閘極SGS之層積體20之上部區域於各字串單元SU之每一者作分斷。
第32圖，係為對於本實施形態的3維構造之記憶體胞陣列110之1個的區塊BLK的構成例作展示之圖。
字串單元SU0~SU3之各者之選擇電晶體ST1之閘極，係分別被與選擇閘極線SGD0~SGD3作連接。各選擇閘極線SGD0~SGD3之電壓，係能夠相互獨立地藉由序列器170來作控制。
另一方面，字串單元SU0~SU3之各者之選擇電晶體ST2之閘極，係分別被與選擇閘極線SGS0~SGS3作連接。各選擇閘極線SGS0~SGS3之電壓，係能夠相互獨立地藉由序列器170來作控制。
字串單元SU0~SU3之各者之選擇電晶體ST2之源極，係分別被與共通之源極線SL作連接。
第33圖，係為沿著Y方向之半導體記憶裝置1A之部分剖面圖。第33圖，係對於源極層BSL和層積體20之上部區域之剖面作展示。
在本實施形態中，藉由細縫STC，源極側選擇閘極SGS部分係在相鄰之2個的字串單元SU間而被作分斷。另一方面，雖然源極層BSL之一部分、例如第1層BSL1，係於相鄰之2個的字串單元SU間而被作分斷，但是源極層BSL之另外一部分、例如第2層BSL2，係在相鄰之2個的字串單元SU間而被作電性連接。
故而，由於就算是依據本實施形態，也能夠將非選擇字串單元SU設為浮動(換言之，進行升壓(boost))，因此，係能夠高速地進行資料之寫入以及讀出。
(第3實施形態) 在上述之第1實施形態中，係使源極層BSL與源極側選擇閘極SGS部分之雙方在相鄰之2個的字串單元SU間而被作分斷。另一方面，在第3實施形態中，係亦可構成為並不使源極側選擇閘極SGS部分在相鄰之2個的字串單元SU間被作分斷，而使源極層BSL於相鄰之2個的字串單元SU間被作分斷。在第3實施形態中，雖然源極側選擇閘極SGS部分於相鄰之2個的字串單元SU間係並未被作分斷，但是源極層BSL係在相鄰之2個的字串單元SU間而被作分斷。
第3實施形態之半導體記憶裝置1B之構成，由於係與第1實施形態之半導體記憶裝置1略相同，因此，以下，在第3實施形態之半導體記憶裝置1B中，針對與第1實施形態之半導體記憶裝置1相同之構成要素，係使用相同之數字、符號等而將說明省略，並僅針對與半導體記憶裝置1相異之構成作說明。
第34圖，係為本實施形態之半導體記憶裝置1B之剖面圖。如同在第34圖中所示一般，細縫STD，係在X方向上而延伸存在，並且以貫通源極層BSL的方式而被作設置。在細縫STD內，係被填充有矽氧化物等之絕緣材料，細縫STD係被形成為板狀。細縫STD，當從與XY平面相正交之方向來對於半導體記憶裝置1作了觀察時，係沿著細縫ST以及細縫SHE地而被作設置。
第35圖，係為對於本實施形態的3維構造之記憶體胞陣列110之1個的區塊BLK的構成例作展示之圖。
字串單元SU0~SU3之各者之選擇電晶體ST1之閘極，係分別被與選擇閘極線SGD0~SGD3作連接。各選擇閘極線SGD0~SGD3之電壓，係能夠相互獨立地藉由序列器170來作控制。
另一方面，字串單元SU0~SU3之各者之選擇電晶體ST2之閘極，係被與共通之選擇閘極線SGS作連接。
字串單元SU0~SU3之各者之選擇電晶體ST2之源極，係分別被與源極線SL0~SL3作連接。各源極線SL0~SL3之電壓，係能夠相互獨立地藉由序列器170來作控制。
第36圖，係為沿著Y方向之半導體記憶裝置1B之部分剖面圖。第36圖，係對於源極層BSL和層積體20之上部區域之剖面作展示。
在本實施形態中，藉由細縫STD，源極層BSL係在相鄰之2個的字串單元SU間而被作分斷。
故而，由於就算是依據本實施形態，也能夠將非選擇字串單元SU設為浮動(換言之，進行升壓(boost))，因此，係能夠高速地進行資料之寫入以及讀出。
雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅作為例子所提示者，而並非為對於發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
1:半導體記憶裝置 1A:半導體記憶裝置 1B:半導體記憶裝置 2:記憶體晶片 2s:階梯部分 3:控制器晶片 10:記憶體控制器 11:基板 12:處理電路 13:通孔 14:配線 15:層間絕緣膜 20:層積體 20A:層積體 20a:電極膜 20b:絕緣膜 21:層間絕緣膜 22:接點 23:絕緣膜 24:配線 25:絕緣膜 26:通孔 27:配線 29:犧牲膜 50:基板 61:導電膜 62:導電膜 62a:連接部 70:犧牲膜 100:記憶體系統 110:記憶體胞陣列 120:行解碼器 130:驅動器 140:列解碼器 150:位址暫存器 160:指令暫存器 170:序列器 a1:角部 a2:角部 a3:角部 a4:角部 ALE:位址閂鎖致能訊號 B:貼合面 b1:角部 b2:角部 b3:角部 b4:角部 BL:位元線 BLK:區塊 BLK0:區塊 BLK1:區塊 BLK2:區塊 BLK3:區塊 BSL:源極層 BSL1:第1層 BSL2:第2層 CEn:晶片致能訊號 CL:柱狀部 CLE:指令閂鎖致能訊號 CMD:指令 F1:第1面 F2:第2面 I/O:輸入輸出訊號 LMH:記憶體洞 LR:下層區域 MB:半導體胴體 MBu:上部區域 MC:芯層 MG:記憶體胞群 MH:記憶體洞 MM:記憶體膜 MT0:記憶體胞 MT1:記憶體胞 MT2:記憶體胞 MT3:記憶體胞 MT4:記憶體胞 MT5:記憶體胞 MT6:記憶體胞 MT7:記憶體胞 NS:NAND字串 P1:貼合電極 P2:貼合電極 PX:接合墊片電極 RBn:準備/繁忙訊號 REn:讀取致能訊號 SC:源極接點 SHE:細縫 SGD:汲極側選擇閘極 SGD0:選擇閘極線 SGD1:選擇閘極線 SGD2:選擇閘極線 SGD3:選擇閘極線 SGS:源極側選擇閘極 SGS0:選擇閘極線 SGS1:選擇閘極線 SGS2:選擇閘極線 SGS3:選擇閘極線 SL:源極線 SL0:源極線 SL1:源極線 SL2:源極線 SL3:源極線 ST:細縫 ST1:選擇電晶體 ST2:選擇電晶體 STA:細縫 STB:細縫 STC:細縫 STD:細縫 STL:柱狀部 STU:細縫 SU:字串單元 SU0:字串單元 SU1:字串單元 SU2:字串單元 SU3:字串單元 SU4:字串單元 UMH:記憶體洞 UR:上層區域 WEn:寫入致能訊號 WL:字元線 WL0:字元線 WL1:字元線 WL2:字元線 WL3:字元線 WL4:字元線 WL5:字元線 WL6:字元線 WL7:字元線
[第1圖]係為用以對於第1實施形態的記憶體系統之構成作說明之區塊圖。 [第2圖]係為對於第1實施形態的3維構造之記憶體胞陣列之區塊的構成例作展示之圖。 [第3圖]係為對於第1實施形態之半導體記憶裝置的構成例作展示之示意性的分解立體圖。 [第4圖]係為第1實施形態的半導體記憶裝置之剖面圖。 [第5圖]係為第1實施形態的在記憶體胞部分處之柱狀部之示意剖面圖。 [第6圖]係為用以對於第1實施形態之作為上層配線之配線與各字串單元之源極線之間之連接位置作說明之圖。 [第7圖]係為第1實施形態的沿著Y方向之半導體記憶裝置之部分剖面圖。 [第8圖~第14圖]係為對於由第1實施形態所致之記憶體晶片之製造方法的其中一例作展示之剖面圖。 [第15圖、第16圖]係為對於由第1實施形態所致之控制器晶片之製造方法的其中一例作展示之剖面圖。 [第17圖]係為第1實施形態之變形例之半導體記憶裝置之示意性的剖面圖。 [第18圖]係為用以對於第1實施形態的變形例之上層區域與下層區域的沿著XY平面之細縫之剖面形狀作說明之圖。 [第19圖]係為對於第1實施形態之變形例之層積體的下層區域作展示之示意圖。 [第20圖]係為對於第1實施形態之變形例的於下層區域之上方處而被形成有上層區域之記憶體洞之狀態作展示的記憶體晶片之示意圖。 [第21圖]係為對於第1實施形態之變形例的被形成有複數之柱狀部之狀態作展示的記憶體晶片之示意圖。 [第22圖]係為對於第1實施形態之變形例的於上層區域處被形成有板狀細縫之開口部之狀態作展示的記憶體晶片之示意性剖面圖。 [第23圖]係為對於第1實施形態之變形例的將犧牲膜以導電性材料來作了置換後之狀態作展示的記憶體晶片之示意性剖面圖。 [第24圖]係為用以對於第1實施形態的變形例之沿著XZ平面之細縫之剖面形狀作說明之示意圖。 [第25圖]係為第1實施形態之變形例的於細縫中被埋入有絕緣材的狀態之記憶體晶片之示意性剖面圖。 [第26圖]係為第1實施形態之變形例的於記憶體晶片之表面上被形成有貼合電極之狀態的記憶體晶片之示意性剖面圖。 [第27圖]係為第1實施形態之變形例的將記憶體晶片與控制器晶片作了貼合後的狀態之半導體記憶裝置之示意性剖面圖。 [第28圖]係為第1實施形態之變形例的將「使記憶體晶片之基板部分被作了去除後的記憶體晶片」與控制器晶片作了貼合後的狀態之半導體記憶裝置之示意性剖面圖。 [第29圖]係為第1實施形態之變形例的將被形成有2個的細縫之記憶體晶片與控制器晶片作了貼合後的狀態之半導體記憶裝置之示意性剖面圖。 [第30圖]係為第1實施形態之變形例的從被形成有2個的細縫之記憶體晶片之背面側來作了觀察的記憶體晶片之平面圖。 [第31圖]係為第2實施形態的半導體記憶裝置之剖面圖。 [第32圖]係為對於第2實施形態的3維構造之記憶體胞陣列之1個的區塊的構成例作展示之圖。 [第33圖]係為第2實施形態的沿著Y方向之半導體記憶裝置之部分剖面圖。 [第34圖]係為第3實施形態的半導體記憶裝置之剖面圖。 [第35圖]係為對於第3實施形態的3維構造之記憶體胞陣列之1個的區塊的構成例作展示之圖。 [第36圖]係為第3實施形態的沿著Y方向之半導體記憶裝置之部分剖面圖。
2:記憶體晶片 2s:階梯部分 3:控制器晶片 11:基板 12:處理電路 13:通孔 14:配線 15:層間絕緣膜 20:層積體 20a:電極膜 20b:絕緣膜 21:層間絕緣膜 22:接點 23:絕緣膜 24:配線 25:絕緣膜 26:通孔 27:配線 110:記憶體胞陣列 B:貼合面 BL:位元線 BSL:源極層 BSL1:第1層 BSL2:第2層 CL:柱狀部 F1:第1面 F2:第2面 MC:芯層 MH:記憶體洞 P1:貼合電極 P2:貼合電極 SC:源極接點 SGD:汲極側選擇閘極 SGS:源極側選擇閘極 SHE:細縫 ST:細縫 STA:細縫 STB:細縫 SU0:字串單元 SU1:字串單元 SU2:字串單元 SU3:字串單元 WL:字元線

Claims (17)

  1. 一種半導體記憶裝置，係具有：基板；和電路，係被設置在前述基板上；和複數之第1電極，係被設置在前述基板之上方處，並經由複數之第1接點而被與前述電路作連接；和複數之第2電極，係被與前述複數之第1電極作連接；和記憶體胞陣列，係經由複數之第2接點而被與前述複數之第2電極作連接，前述記憶體胞陣列係包含區塊，前述區塊係包含複數之單元，各前述單元，係包含有複數之記憶體胞電晶體、和將隔著絕緣層而使複數之電極層被作層積的層積體作貫通之複數之第1柱狀部；和第1源極區域，係被設置在前述記憶體胞陣列之上方處，並被與前述複數之記憶體胞電晶體之一部分作電性連接；和第2源極區域，係被設置在前述記憶體胞陣列之上方處，並被與前述複數之記憶體胞電晶體之另外一部分作電性連接；和第1細縫，係將前述第1源極區域和前述第2源極區域在各前述單元之每一者處而分別絕緣，前述第1源極區域，係能夠供給第1電壓，前述第2源極區域，係能夠供給與前述第1電壓相異之第2電壓。
  2. 如請求項1所記載之半導體記憶裝置，其 中，係具有：複數之第1選擇閘極，係被設置在前述複數之層積體處，並用以對於前述區塊內之前述複數之單元作選擇；和第2細縫，係將包含有前述複數之第1選擇閘極之前述層積體之上部區域，於前述各單元之每一者處而分別作分斷。
  3. 如請求項2所記載之半導體記憶裝置，其中，前述複數之第1選擇閘極之一部分，係能夠供給第3電壓，前述複數之第1選擇閘極之另外一部分，係能夠供給與前述第3電壓相異之第4電壓。
  4. 如請求項2所記載之半導體記憶裝置，其中，前述第2細縫之上端，係被與前述第1細縫之下端作連接。
  5. 如請求項2所記載之半導體記憶裝置，其中，係具有：複數之第2選擇閘極，係被設置在前述複數之層積體處，並用以對於前述區塊內之前述複數之單元作選擇；和第3細縫，係將包含有前述複數之第2選擇閘極之前述層積體之下部區域，於前述各單元之每一者處而分別作分斷，前述第3細縫，係被形成於前述第2細縫之鉛直下方處。
  6. 如請求項5所記載之半導體記憶裝置，其中，前述複數之第2選擇閘極之一部分，係能夠供給第5電壓，前述複數之第2選擇閘極之另外一部分，係能夠供給與前述第5電壓相異之第6電壓。
  7. 如請求項2所記載之半導體記憶裝置，其中，係包含有：複數之第2柱狀部，係被配置在1個的前述區塊與其他的前述區塊之一部分之間，並被填充有絕緣材料，在前述第2柱狀部之上部區域處，係沿著前述複數之第2柱狀部之配列方向而被形成有第4細縫，在前述第4細縫中係被填充有絕緣材料。
  8. 如請求項7所記載之半導體記憶裝置，其中，係具有將前述第1源極區域與前述第2源極區域在前述各區塊之每一者處而分別作絕緣之第5細縫，前述第4細縫之上端，係被與前述第5細縫之下端作連接。
  9. 如請求項7所記載之半導體記憶裝置，其中，係更進而具有：第6細縫，係在1個的前述區塊與其他的前述區塊之一部分之間，沿著前述複數之第2柱狀部之配列方向而被形成，並且被填充有絕緣材料，前述第6細縫之上端，係被與前述複數之第2柱狀部之下端作連接。
  10. 如請求項7所記載之半導體記憶裝置，其中，前述第2柱狀部之高度係較前述第1柱狀部之高度而更低，在從前述第2柱狀部之底面起直到前述第1柱狀部之下面高度為止之間，係被形成有第6細縫，該第6細縫，係沿著前述複數之第2柱狀部之配列方向而被形成，並且被填充有絕緣材料。
  11. 一種半導體記憶裝置，係具有：基板；和電路，係被設置在前述基板上；和複數之第1電極，係被設置在前述基板之上方處，並經由第1接點而被與前述電路作連接；和複數之第2電極，係被與前述複數之第1電極作連接；和記憶體胞陣列，係經由複數之第2接點而被與前述複數之第2電極作連接，前述記憶體胞陣列係包含區塊，前述區塊係包含複數之單元，各前述單元，係包含有複數之記憶體胞電晶體、和將隔著絕緣層而使複數之電極層被作層積的層積體作貫通之複數之第1柱狀部；和細縫，係將包含有對於前述區塊內之前述複數之單元作選擇的複數之第1選擇閘極之前述層積體之上部區域，於前述各單元之每一者處而分別作分斷；和第1源極區域，係被設置在前述記憶體胞陣列之上方處，並被與前述複數之記憶體胞電晶體之一部分作電性連 接；和第2源極區域，係被設置在前述記憶體胞陣列之上方處，並被與前述複數之記憶體胞電晶體之另外一部分作電性連接，前述第1源極區域，係能夠供給第1電壓，前述第2源極區域，係能夠供給與前述第1電壓相異之第2電壓。
  12. 如請求項11所記載之半導體記憶裝置，其中，前述複數之第1選擇閘極之一部分，係能夠供給第7電壓，前述複數之第1選擇閘極之另外一部分，係能夠供給與前述第7電壓相異之第8電壓。
  13. 如請求項11所記載之半導體記憶裝置，其中，係具有：複數之第2選擇閘極，係被設置在前述複數之層積體處，並用以對於前述區塊內之前述複數之單元作選擇；和第3細縫，係將包含有前述複數之第2選擇閘極之前述層積體之下部區域，於前述各單元之每一者處而分別作分斷，前述第3細縫，係被形成於前述細縫之鉛直下方處。
  14. 如請求項13所記載之半導體記憶裝置，其中，前述複數之第2選擇閘極之一部分，係能夠供給第9電壓，前述複數之第2選擇閘極之另外一部分，係能夠供給與前述第9電壓相異之第10電壓。
  15. 如請求項11所記載之半導體記憶裝置，其中，係包含有：複數之第2柱狀部，係被配置在1個的前述區塊與其他的前述區塊之一部分之間，並被填充有絕緣材料，在前述第2柱狀部之上部區域處，係沿著前述複數之第2柱狀部之配列方向而被形成有連結細縫，在前述連結細縫中係被填充有絕緣材料。
  16. 如請求項15所記載之半導體記憶裝置，其中，係更進而具有：第6細縫，係在1個的前述區塊與其他的前述區塊之一部分之間，沿著前述複數之第2柱狀部之配列方向而被形成，並且被填充有絕緣材料，前述第6細縫之上端，係被與前述複數之第2柱狀部之下端作連接。
  17. 如請求項15所記載之半導體記憶裝置，其中，前述第2柱狀部之高度係較前述第1柱狀部之高度而更低，在從前述第2柱狀部之底面起直到前述第1柱狀部之下面高度為止之間，係被形成有第6細縫，該第6細縫，係沿著前述複數之第2柱狀部之配列方向而被形成，並且被填充有絕緣材料。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201834207A (zh) * 2017-03-08 2018-09-16 大陸商長江存儲科技有限責任公司 三維記憶體裝置的互連結構
US20190252398A1 (en) * 2016-08-12 2019-08-15 Toshiba Memory Corporation Semiconductor memory device
TW202002178A (zh) * 2018-06-28 2020-01-01 大陸商長江存儲科技有限責任公司 形成用於三維記憶體裝置雙側佈線的階梯結構的方法
US20200328225A1 (en) * 2019-04-12 2020-10-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with deposited semiconductor plugs and methods for forming the same
TW202129925A (zh) * 2020-01-28 2021-08-01 大陸商長江存儲科技有限責任公司 三維記憶體裝置及用於形成三維記憶體裝置的方法
US20210327805A1 (en) * 2020-04-17 2021-10-21 SK Hynix Inc. Semiconductor memory device and erasing method of the semiconductor memory device
TW202203435A (zh) * 2020-07-06 2022-01-16 大陸商長江存儲科技有限責任公司 立體記憶體元件及其製造方法
TW202203434A (zh) * 2020-07-07 2022-01-16 大陸商長江存儲科技有限責任公司 用於形成立體記憶元件的方法
TW202207428A (zh) * 2020-07-31 2022-02-16 大陸商長江存儲科技有限責任公司 具有用於階梯區域的支撐結構的三維記憶體元件
US20220068962A1 (en) * 2020-08-31 2022-03-03 SK Hynix Inc. Semiconductor memory device and manufacturing method of semiconductor memory device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190252398A1 (en) * 2016-08-12 2019-08-15 Toshiba Memory Corporation Semiconductor memory device
TW201834207A (zh) * 2017-03-08 2018-09-16 大陸商長江存儲科技有限責任公司 三維記憶體裝置的互連結構
TW202002178A (zh) * 2018-06-28 2020-01-01 大陸商長江存儲科技有限責任公司 形成用於三維記憶體裝置雙側佈線的階梯結構的方法
US20200328225A1 (en) * 2019-04-12 2020-10-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with deposited semiconductor plugs and methods for forming the same
TW202129925A (zh) * 2020-01-28 2021-08-01 大陸商長江存儲科技有限責任公司 三維記憶體裝置及用於形成三維記憶體裝置的方法
US20210327805A1 (en) * 2020-04-17 2021-10-21 SK Hynix Inc. Semiconductor memory device and erasing method of the semiconductor memory device
TW202203435A (zh) * 2020-07-06 2022-01-16 大陸商長江存儲科技有限責任公司 立體記憶體元件及其製造方法
TW202203434A (zh) * 2020-07-07 2022-01-16 大陸商長江存儲科技有限責任公司 用於形成立體記憶元件的方法
TW202207428A (zh) * 2020-07-31 2022-02-16 大陸商長江存儲科技有限責任公司 具有用於階梯區域的支撐結構的三維記憶體元件
US20220068962A1 (en) * 2020-08-31 2022-03-03 SK Hynix Inc. Semiconductor memory device and manufacturing method of semiconductor memory device

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