TW201834207A - 三維記憶體裝置的互連結構 - Google Patents

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Abstract

本發明揭露三維(3D)記憶體裝置的互連結構及其製作方法之實施例。在一實例中，3D反及(NAND)記憶體裝置包括基底、設置於基底上並包括階梯結構的交替堆疊層以及垂直延伸並貫穿交替堆疊層的阻障結構。交替堆疊層包括介電質交替堆疊以及導體/介電質交替堆疊。介電質交替堆疊包括被至少阻障結構環繞的介電層對。導體/介電質交替堆疊包括複數個導體/介電層對。記憶體裝置另包括通道結構、狹縫結構、蝕刻停止層以及複數個第一接觸，通道結構與狹縫結構中的每一個垂直延伸並貫穿導體/介電質交替堆疊，且蝕刻停止層設置於通道結構的一端上。

Description

三維記憶體裝置的互連結構
本揭露的實施例係關於三維(three-dimensional, 3D)記憶體裝置及其製作方法。
平面記憶體單元係透過改善製程技術、電路設計、演算法程式設計與製作方法來縮小至較小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限時，平面製程與製作技術變得艱難且耗費成本，因此平面記憶體單元的記憶體密度接近上限。
3D記憶體架構可處理平面記憶體單元的密度受限制的問題。3D記憶體架構包括記憶體陣列與用以控制訊號進出記憶體陣列的周邊元件。
下文揭露3D記憶體互連線與其製作方法。
依據本揭露的一些實施例，3D反及(NAND)記憶體裝置包括基底、設置於基底上並包括階梯結構之交替堆疊層以及垂直延伸並貫穿交替堆疊層的阻障結構。交替堆疊層包括介電質交替堆疊以及導體/介電質交替堆疊。介電質交替堆疊包括被至少阻障結構環繞的複數個介電層對。導體/介電質交替堆疊包括複數個導體/介電層對。記憶體裝置另包括通道結構、狹縫結構，通道結構與狹縫結構中的每一個垂直延伸並貫穿導體/介電質交替堆疊。蝕刻停止層設置於通道結構的一端上。設置於階梯結構中的導體/介電質交替堆疊的導體層、蝕刻停止層以及狹縫結構中的每一個與複數個第一接觸中的一個相接觸。
於一些實施例中，蝕刻停止層包括多晶矽、鈦、氮化鈦以及鎢中之一個或多個。阻障結構包括氧化矽與氮化矽。各介電層對可包括一氧化矽層以及一氮化矽層，且各導體/介電層對包括一金屬層以及一氧化矽層。
於一些實施例中，記憶體裝置另包括一虛置通道結構，垂直延伸並貫穿該導體/介電質交替堆疊。
於一些實施例中，記憶體裝置另包括互連導體層以及接觸層。接觸層包括複數個第二接觸。設置於階梯結構中的導體/介電質交替堆疊的導體層、通道結構以及狹縫結構中的每一個透過對應的一第一接觸以及第二接觸中的相應一個電性連接至互連導體層。
於一些實施例中，記憶體裝置另包括一第三接觸(例如貫穿陣列接觸(through array contact, TAC))，垂直延伸並貫穿被至少阻障結構環繞的介電質交替堆疊。
根據本揭露的一些實施例，形成3D NAND記憶體裝置的方法揭露如下。於基底上形成介電質交替堆疊。介電質交替堆疊包括複數個介電層對，各介電層對包括第一介電層與不同於第一介電層的第二介電層。於介電質交替堆疊中形成第一階梯結構。形成通道結構以及阻障結構，通道結構與阻障結構中的每一個垂直延伸並貫穿介電質交替堆疊。阻障結構將介電質交替堆疊區隔出第一部分與第二部分，第一部分被至少阻障結構環繞，且第二部分包括第一階梯結構。於通道結構的一上端形成蝕刻停止層。形成狹縫。透過狹縫將設置於介電質交替堆疊的第二部分中的第一介電層取代為複數個導體層，以形成包括複數個導體/介電層對的導體/介電質交替堆疊。透過於狹縫中填入導體以形成狹縫結構。形成複數個第一接觸。設置於第一階梯結構中的導體/介電質交替堆疊的第一導體層、蝕刻停止層以及狹縫結構中的每一個與第一接觸中的一個相接觸。
於一些實施例中，形成複數個第二接觸。第二接觸中之一個垂直延伸並貫穿介電質交替堆疊中被至少阻障結構環繞的第一部分，且第二接觸中之另一個與第一階梯結構中的導體/介電質交替堆疊的第二導體層相接觸。
於一些實施例中，形成包括複數個第三接觸之接觸層。於接觸層上形成互連導體層。設置於第一階梯結構中的導體/介電質交替堆疊的第一導體層、通道結構以及狹縫結構中的每一個可透過對應的一第一接觸以及第二接觸中的相應一個電性連接至互連導體層。
於一些實施例中，各第二接觸透過第三接觸中的相應一個電連接至互連導體層。
於一些實施例中，在形成狹縫之前，於基底中形成摻雜區。狹縫結構與摻雜區相接觸。
於一些實施例中，於相鄰於阻障結構的介電質交替堆疊中形成第二階梯結構。
於一些實施例中，蝕刻停止層包括多晶矽、鈦、氮化鈦與鎢中之一或多者。阻障結構包括氧化矽與氮化矽。各介電層對可包括氧化矽層與氮化矽層。各導體/介電層對可包括金屬層與氧化矽層。
儘管本文討論了具體的結構及配置，但應該理解，這僅僅是為了說明及示例的目的而完成的。相關領域的技術人員應可理解，在不脫離本揭露的精神及範圍的情況下，可以使用其他結構及配置。對於相關領域的技術人員顯而易見的是，本揭露還可以用於各種其他應用中。
值得注意的是，在說明書中對提及「一個實施例」、「一實施例」、「示範性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但並非每個實施例都一定需要包括此特定的特徵、結構或特性，而且這些用語不一定指相同的實施例。此外，當特定特徵、結構或特性結合實施例描述時，無論是否於文中明確教示，結合其他實施例來實現這些特徵、結構或特性皆屬於相關領域的技術人員的知識範圍所及。
一般而言，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語「一個或多個」可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合，至少可部分取決於上、下文。類似地，術語諸如「一」、「一個」或「該」也可以被理解為表達單數用法或傳達複數用法，至少可部分取決於上、下文。
應該容易理解的是，本文中的「在...上面(on)」、「在...之上(above)」及「在...上方(over)」的含義應該以最寬泛的方式來解釋，使得「在...上面」不僅意味著「直接在某物上」，而且還包括在某物上且兩者之間具有中間特徵或中間層，並且「在...之上」或「在...上方」不僅意味著在某物之上或在某物上方的含義，而且還可以包括兩者之間沒有中間特徵或中間層（即，直接在某物上）的含義。
此外，為了便於描述，可以在說明書使用諸如「在...下面(beneath)」、「在...之下(below)」、「較低(lower)」、「在...之上(above)」、「較高(upper)」等空間相對術語來描述一個元件或特徵與另一個或多個元件或特徵的關係，如圖式中所表示者。除了圖式中描繪的方向之外，這些空間相對術語旨在涵蓋使用或操作中的元件的不同方位或方向。該元件可以其他方式定向（例如以旋轉90度或以其它方向來定向），並且同樣能相應地以說明書中所使用的空間相關描述來解釋。
如本文所使用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製成，例如玻璃、塑料或藍寶石晶圓。
如本文所使用的，術語「層」是指一材料部分，其一區域具有一厚度。一層的範圍可以在整個下層或上層結構上延伸，或者其範圍可以小於下層或上層結構的範圍。此外，一層可以為均勻或不均勻連續結構的一區域，其厚度可小於該連續結構的厚度。例如，一層可以設置於該連續結構的上表面及下表面之間或在該連續結構的上表面及下表面之間的任何一對水平平面之間。一層可以水平地、垂直地及/或沿著漸縮表面延伸。一基底可以為一層，其可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包含多層。例如，互連層可以包括一個或多個導體及接觸層（其中形成有接觸、互連線及/或通孔）以及一個或多個介電層。
如本文所使用的，術語「名義上(nominal)/名義上地(nominally)」是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的數值範圍。數值範圍可能由於製造工藝或公差而有輕微變化。如本文所使用的術語「約/大約」表示可能會隨著與對象半導體裝置相關聯的特定技術點而改變的給定量數值。基於特定的技術點，術語「約/大約」可以指示出給定量數值，例如在該數值的10-30%內變化（例如，該數值的±10%、±20%或±30%）。
如本文所使用的，術語「三維(3D)記憶體裝置」是指一種於橫向定向的基底上具有垂直定向的記憶體單元電晶體串（例如稱為「記憶體串」，諸如NAND串(NAND string)）半導體裝置，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」名義上是指垂直於基底的橫向表面。
本揭露的各式實施例提供一種具有互連結構以作為記憶體陣列（於本文也被稱為「陣列元件」）的3D記憶體裝置，互連結構可在有限的步驟中（於單一步驟或兩步驟）製造而使其接觸於各種記憶體陣列結構(例如NAND串、閘極線狹縫(gate line slit)以及字元線(word line)等)，藉此降低製程複雜度以及製造成本。在一些實施例中，本文所揭露的互連結構包括設置於上互連導體層中的位元線，此互連結構適用於3D記憶體架構，這些記憶體架構的陣列元件與周邊元件係形成在不同的基底上，且基底係以面對面混和接合(hybrid bonding)的方式而彼此連結。
本所所揭露的互連結構可包括用以在堆疊陣列元件與周邊元件之間提供垂直互連(例如用於電源匯流排與金屬佈線）的TAC，藉此減少金屬層以及縮減晶粒尺寸。在一些實施例中，本文所揭露在互連結構中的TAC係貫穿形成於介電層的交替堆疊中，與導體和介電層的交替堆疊相比，介電層的交替堆疊可以更容易地被蝕刻而形成穿孔。
第1A圖至第1C圖依據本案揭露的一些實施例所繪示的3D記憶體裝置的不同區域的平面示意圖。第1圖繪示出3D記憶體裝置的字元線(word line, WL)TAC區102，其中包含有NAND串區110、TAC區120以及頂選擇閘極(top selective gate, TSG)階梯區130。NAND串區110可包括複數個NAND串112所構成的陣列，各NAND串112包括複數個堆疊的記憶體單元。TSG階梯區130在平面圖上可設置於NAND串區110的兩側並鄰近TAC區120。TSG階梯區130可包括形成在一階梯結構(例如具有兩階層)上的TSG接觸132所構成的陣列，用以與NAND串區110中的NAND串112的TSG達到電性連接。
在一些實施例中，TAC區120設置於3D記憶體裝置的字元線方向(在第1A圖至第1C圖中標示為「WL」)上的兩TSG階梯區130。TAC區120可透過阻障結構124定義出，且TAC區120中可形成有多個TAC 126，並透過阻障結構124橫向環繞。在一些實施例中，TAC區120外側可形成有虛置通道結構122，以對記憶體陣列結構提供機構上的支撐。可理解的是，虛置通道結構122可形成於TAC區120外側的任一區域中，例如NAND串區110鄰近TSG階梯區130的邊緣。如第1A圖所示，WL TAC區102也可包括複數個狹縫結構114，且各狹縫結構沿著字元線方向延伸。至少一些狹縫結構114可作為用於NAND串區110中的NAND串112陣列的共用源極接觸。狹縫結構114也可將3D記憶體裝置分隔成多個記憶體區塊及/或多個指狀記憶體。
第1B圖繪示出3D記憶體裝置的位元線(bit line, BL)TAC區104，其中包含有NAND串區110以及TAC區120。NAND串區110可包括NAND串112所構成的陣列，且各NAND串112包括複數個堆疊的記憶體單元。在一些實施例中，TAC區120在3D記憶體裝置的位元線方向(在第1A圖至第1C圖中標示為「BL」)上設置於兩NAND串區110之間。TAC區120可透過阻障結構124搭配3D記憶體裝置的BL TAC區104的邊緣定義出。TAC區120中可形成有多個TAC 126，並透過阻障結構124以及BL TAC區104的邊緣橫向環繞。如第1B圖所示，BL TAC區104還可包括狹縫結構114，各狹縫結構114沿著字元線方向延伸。至少一些狹縫結構114可作為用於NAND串區110中NAND串112所構成的陣列的共用源極接觸。狹縫結構114也可將3D記憶體裝置分隔成多個記憶體區塊及/或多個指狀記憶體。在一些實施例中，虛置通道結構122可形成於部分的NAND串區110中，例如形成於在位元線方向上鄰近TAC區120的指狀記憶體中。
第1C圖繪示出3D記憶體裝置的階梯TAC區106，其中包含有NAND串區110、階梯區140以及TAC區120。NAND串區110可包括複數個NAND串112所構成的陣列，且各NAND串112包括複數個堆疊的記憶體單元。階梯區140可包括階梯結構與形成於階梯結構上的字元線接觸142所構成的陣列。在一些實施例中，TAC區120設置於階梯區140中。階梯區120可透過阻障結構獨自或結合3D記憶體裝置的階梯TAC區106的邊緣定義出。TAC區120中可形成有多個TAC 126，且被至少阻障結構124橫向環繞。如第1C圖所示，階梯TAC區106可另包括狹縫結構114，且各狹縫結構114沿著字元線方向延伸。至少一些狹縫結構114可作為用於NAND串區110中NAND串112所構成的陣列的共用源極接觸。狹縫結構114也可將記憶體裝置分隔成多個記憶體區塊及/或多個指狀記憶體。在一些實施例中，虛置通道結構可形成於TAC區120外側的階梯區140中。
第2圖依據本案揭露的一些實施例所繪示的3D記憶體裝置200的剖視示意圖。3D記憶體裝置200可包括基底202，其中基底202可包括矽(例如單晶矽)、矽鍺(SiGe)、砷化鎵 (GaAs)、鍺(germanium, Ge)、矽覆絕緣層(silicon on insulator, SOI)、鍺覆絕緣層(germanium on insulator, GOI)或其適合的組合。在一些實施例中，基底202係透過研磨(grinding)、濕/乾蝕刻(wet/dry etching)、化學機械拋光(chemical mechanical polishing, CMP)或其組合薄化，而為薄化基底（例如半導電層）。
3D記憶體裝置200可包括設置於基底202之上的陣列元件。值得注意的是，在第2圖中所增加的x軸與y軸係用於進一步例示出3D記憶體裝置200中的元件的空間關係。基底202包括兩橫向表面(例如上表面與下表面)沿著x方向(橫向方向)橫向延伸。本文所使用的，當基底(例如基底202)設置於半導體裝置(例如3D記憶體裝置200)在y方向上的最底層平面中時，無論半導體裝置中的一個元件（例如層或元件）是在另一元件（例如層或元件）「上面」、「上方」或「下方」，皆是以在y方向(垂直方向)上與半導體裝置的基底相對的關係來決定。本揭露以相同的概念來描述空間關係。
3D記憶體裝置200可為非單片式(non-monolithic)的3D記憶體裝置的一部分，其中元件(例如周邊元件與陣列元件)可分別形成於不同的基底上，然後以面對面的方式彼此接合。在一些實施例中，陣列元件基底(例如基底202)仍可作為被接合的非單片式3D記憶體裝置的基底，且為了混和接合，周邊元件(例如任何適合用於幫助3D記憶體裝置200運作的數位、類比及/或數位類比混合訊號的周邊電路，3D記憶體裝置200例如頁面緩衝器(page buffer)、解碼器(decoder)與鎖存器(latch)；圖未示)係被翻轉至面朝下，以面向3D記憶體裝置200。可理解的是，在一些實施例中，為了混和接合，3D記憶體裝置200係被翻轉至面朝下，以面向周邊元件，使得在接合的非單片式3D記憶體裝置中，陣列元件係設置於周邊元件的上方。陣列元件基底(例如基底202)可為薄化基底(其並非接合的非單片式3D記憶體裝置的基底)，且非單片式3D記憶體裝置的後段製程(back-end-of-line, BEOL)互連線可形成於薄化陣列元件基底202的背側。
然而，無論3D記憶體裝置200設置於非單片式3D記憶體裝置中的周邊元件的上方或下方，3D記憶體裝置200可為非單片式3D記憶體裝置的一部分。為方便參考，不管基底202是否為非單片式3D記憶體裝置的基底或為形成有非單片式3D記憶體裝置的BEOL互連線於其上的薄化基底，第2圖所繪示3D記憶體裝置200係為基底202(陣列元件基底)在y方向上設置於陣列元件下方的狀態。
在一些實施例中，3D記憶體裝置200為NAND快閃記憶體裝置，其中記憶體單元係以垂直延伸於基底202上方的NAND串204的陣列的形式提供。陣列元件可包括複數個NAND串204，其垂直貫穿複數個導體層206與介電層208對。本文所指的複數個導體/介電層對也可稱為「導體/介電質交替堆疊」210。導體/介電質交替堆疊中導體/介電層對的數量(例如32、64或96個)可決定3D記憶體裝置200中記憶體單元的數量。導體/介電質交替堆疊210中的導體層206與介電層208係在垂直方向上交替配置。換句話說，除了導體/介電質交替堆疊210的最上層或最下層之外，各導體層206可在其兩側緊鄰兩介電層208，且各介電層208可在其兩側緊鄰兩導體層206。導體層206可具有相同的厚度或不同的厚度。同樣地，介電層208可具有相同的厚度或不同的厚度。導體層206可包括導體材料，其包括但不限於鎢(tungsten, W)、鈷(cobalt, Co)、銅(copper, Cu)、鋁(aluminum, Al)、多晶矽(polycrystalline silicon, polysilicon)、摻雜矽(doped silicon)、矽化物(silicide)或上述之任何組合。介電層208可包括介電材料，其包括但不限於氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或上述之任何組合。在一些實施例中，導體層206包括金屬層，例如鎢，介電層包括氧化矽。
如第2圖所示，導體/介電質交替堆疊210在橫向方向上的至少一側可包括一階梯結構212。各階梯結構212的各「階層」213可包括一或多個導體/介電層對，其中各導體/介電層對包括導體層206與介電層208。階梯結構212的各階層213中的頂層可為導體層206，用以在垂直方向上互連。在一些實施例中，階梯結構212的每兩相鄰階層213係以在垂直方向上名義相同的距離以及在橫向方向上名義相同的距離彼此錯開。針對階梯結構212的每兩相鄰階層213而言，較接近基底202的第一階層(其中有導體層與介電層)可較第二階層(其中有導體層與介電層)橫向延伸更多，藉此於第一階層上形成「平台區域」，以在垂直方向上達到互連。
如第2圖所示，各NAND串204可包括延伸貫穿導體/介電質交替堆疊的一通道結構218。通道結構218可包括填有半導體材料(例如半導體通道220)以及介電材料(例如為記憶體薄膜222)的通道孔。在一些實施例中，半導體通道220包括矽，例如非晶矽(amorphous silicon)、多晶矽或單晶矽。在一些實施例中，記憶體薄膜222為複合層，其包括穿隧層、儲存層(也可理解為「電荷捕捉/儲存層」)以及阻擋層。各NAND串204可具有柱狀(例如圓柱形狀)。依據一些實施例，半導體通道220、穿隧層、儲存層與阻擋層係沿著從圓柱中心朝向圓柱外表面的方向依序排列。穿隧層可包括氧化矽、氮化矽或上述之任何組合。儲存層可包括氮化矽、氮氧化矽、矽或上述之任何組合。阻擋層可包括氧化矽、氮化矽、高介電常數(high-k)介電質或上述之任何組合。
在一些實施例中，NAND串204包括對應NAND串204的複數個控制閘極(各控制閘極為字元線的一部分)。在導體/介電質交替堆疊中的導體層206可作為用於NAND串204的記憶體單元的控制閘極。導體層206可包括對應多個NAND串204的多個控制閘極，且導體層206可橫向延伸，並作為階梯結構212中的字元線端點。
在一些實施例中，NAND串204包括一磊晶插塞224以及一蝕刻停止插塞226，且磊晶插塞224與蝕刻停止插塞226設置於NAND串204在垂直方向上相應的一端。磊晶插塞224與蝕刻停止插塞226中的每一個可與通道結構218相應的一端相接觸。磊晶插塞224可包括半導體材料，例如矽，磊晶插塞224係從基底202磊晶成長而成。磊晶插塞224可作為由NAND串204的源極選擇閘極控制的通道。蝕刻停止插塞226可設置於NAND串204的上端並與通道結構218相接觸(例如設置於通道結構218的上端)。當基底202設置於3D記憶體裝置200的最低平面時，本文所使用的元件(例如NAND串204)的「上端」係指在y方向上較遠離基底202的端點，而元件(例如NAND串204)的「下端」係指在y方向上較接近基底202的端點。
蝕刻停止插塞226可包括半導體材料(例如多晶矽)或導體材料(例如金屬)。在一些實施例中，蝕刻停止插塞226包括填有鈦(Ti)/氮化鈦(TiN)(以鈦/氮化鈦作為阻障層)以及鎢(作為導體)的開口。透過在製作3D記憶體裝置200的過程中將蝕刻停止插塞226覆蓋通道結構218的上端，蝕刻停止插塞226可作為蝕刻停止層，以避免對填入通道結構218中的介電質蝕刻，其中介電質例如氧化矽與氮化矽。在一些實施例中，蝕刻停止插塞226作為NAND串204的汲極。
在一些實施例中，陣列元件另包括複數個狹縫結構228。各狹縫結構228可垂直延伸貫穿導體/介電質交替堆疊210。狹縫結構228也可橫向延伸，以將導體/介電質交替堆疊210分隔成多個區塊。狹縫結構228可包括填有導體材料的狹縫，導體材料包括但不限於鎢、鈷、銅、鋁、矽化物或上述之任何組合。狹縫結構228可另包括設置於所填入的導體材料與導體/介電質交替堆疊210之間並具有任何適合的介電材料的介電層，以電性絕緣所填入的導體材料與導體/介電質交替堆疊210中環繞狹縫結構228的導體層206。因此，狹縫結構228可將3D記憶體裝置200分隔成多個記憶體區塊及/或指狀記憶體(例如如第1A圖至第1C圖所示的平面圖)。
在一些實施例中，狹縫結構228作為對應共享相同的陣列共同源極(array common source)的相同記憶體區塊或相同指狀記憶體中的NAND串204的源極接觸。因此，狹縫結構228可稱為多個NAND串204的「共同源極接觸」。在一些實施例中，基底202包括摻雜區230(包括具有預期摻雜濃度的p型或n型摻質)，且狹縫結構228的下端與基底202的摻雜區230相接觸。狹縫結構228因此可透過摻雜區230電性連接至NAND串204。
如第2圖所示，導體/介電質交替堆疊210可為交替堆疊層216的一部分，且交替堆疊層216亦可包括設置於基底202上的一介電質交替堆疊214。介電質交替堆疊214可包括複數個介電層對，例如第一介電層232與不同於第一介電層232的第二介電層234的交替堆疊。在一些實施例中，第一介電層232與第二介電層234中的每一個包括氮化矽與氧化矽。介電質交替堆疊214中的第一介電層232可與導體/介電質交替堆疊210中的介電層208相同。在一些實施例中，介電質交替堆疊214中的介電層對的數量與導體/介電質交替堆疊中的導體/介電層對的數量相同。
在一些實施例中，3D記憶體裝置200包括一阻障結構235，垂直延伸並貫穿交替堆疊層216。阻障結構235可將交替堆疊層216橫向分隔成導體/介電質交替堆疊210與介電質交替堆疊214。也就是說，阻障結構235可為導體/介電質交替堆疊210與介電質交替堆疊214之間的邊界。介電質交替堆疊214可被至少阻障結構235橫向環繞。在一些實施例中，阻障結構235在平面圖上為一封閉形狀(例如矩形、正方形、圓形等)，以完全環繞介電質交替堆疊214。舉例來說，如第1A圖所示，阻障結構124在平面圖上為矩形，以完全環繞TAC區120中的介電質交替堆疊。在一些實施例中，阻障結構214在平面圖上並非封閉形狀，而是可與交替堆疊層216的一或多個邊緣結合以環繞介電質交替堆疊214。舉例來說，如第1B圖與第1C圖，阻障結構124與3D記憶體裝置的邊緣結合以環繞TAC區120中的介電質交替堆疊。
如第2圖所示，3D記憶體裝置200另包括TAC 236，其中各TAC垂直延伸並貫穿介電質交替堆疊214。TAC 236可僅形成於被至少阻障結構235橫向環繞的區域中，此區域包括複數層介電層對。也就是說，TAC 236可垂直延伸並貫穿介電層(例如第一介電層232與第二介電層234)，但並未貫穿任何導電層(例如導電層206)。各TAC 236可延伸貫穿介電質交替堆疊214的整個厚度(例如貫穿在垂直方向上的所有介電層對)。在一些實施例中，TAC 236另延伸通過至少部分的基底202。
TAC 236可搭配縮短的互連佈線傳輸從3D記憶體裝置200(例如部分電源匯流排)進出的電子訊號。在一些實施例中，TAC 236可在3D記憶體裝置200與周邊元件(例如設置於互補式金屬氧化物半導體(CMOS)晶片；圖未示)之間及/或在BEOL互連線(圖未示)與周邊元件之間提供電性連接。TAC 236亦可對交替堆疊層216提供機構上的支撐。各TAC 236可包括貫穿介電質交替堆疊的垂直開口，其中填有導體材料，導體材料包括但不限於鎢、鈷、銅、鋁、矽化物或上述之任何組合。在一些實施例中，為了絕緣的目的，當在介電質交替堆疊214中形成TAC 236(被介電層所環繞)時，TAC 236與介電質交替堆疊214之間並不需額外的介電層。
在一些實施例中，3D記憶體裝置200包括與本文所揭露的各種記憶體陣列結構(例如NAND串204、狹縫結構228以及階梯結構212中的字元線206)相接觸的複數個局部接觸。本文的接觸在與記憶體陣列結構直接接觸時可稱為「局部接觸」。如第2圖所示，局部接觸可包括NAND串接觸238、狹縫結構接觸240以及字元線接觸242。在本揭露中，TAC 236亦可被稱為局部接觸。本文所使用的術語「接觸」可廣泛地包括任何形式的互連，其中互連方式包括垂直互連通道(例如通孔)以及橫向線路(例如互連線)。
在一些實施例中，各局部接觸的一端(例如上端)係彼此齊平，例如與形成有局部接觸於其中的介電層的上表面齊平。各局部接觸的另一端(例如下端)可與相應的記憶體陣列結構相接觸。舉例來說，NAND串接觸238的下端可與NAND串204的蝕刻停止插塞226相接觸，且狹縫結構接觸240的下端可與狹縫結構228的上端相接觸。各字元線接觸242的下端可與設置於階梯結構212的相應一階層中的上導體層206(字元線)相接觸。各局部接觸可包括填有導體材料的開口(例如通孔或溝槽)，導體材料包括但不限於鎢、鈷、銅、鋁、矽化物或上述之任何組合。一些或所有的局部接觸可在下文詳細描述的單接觸形成製程中同時形成。
如第2圖所示，3D記憶體裝置200除了局部接觸之外另包括一接觸層244以及作為其互連結構的一部分的一互連導體層246。接觸層244可包括介電層以及設置於介電層中的複數個接觸248(例如通孔)。互連導體層246可形成於接觸層244上，並包括介電層與設置於介電層中的複數個接觸250(例如互連線)。本文中的局部接觸、接觸層244中的接觸248以及互連導體層246中的接觸可共同稱為3D記憶體裝置200的互連結構。
在一些實施例中，接觸層244中的各接觸248的一端(例如上端)彼此齊平，例如與形成有接觸248的介電層的上表面齊平；接觸層244的各接觸248的另一端(例如下端)彼此齊平，例如與形成有接觸248的介電層的下表面齊平。各接觸248的下端可與相應的一局部接觸的上端相接觸。各接觸248可包括填有導體材料的開口(例如通孔)，導體材料包括但不限於鎢、鈷、銅、鋁、矽化物或上述之任何組合。所有的接觸248可在下文詳細描述的單接觸形成製程中同時形成。
在一些實施例中，互連導體層246的各接觸250的一端(例如上端)彼此齊平，例如與形成有接觸250的介電層的上表面齊平；互連導體層246的各接觸的另一端彼此齊平，例如互連導體層246中的介電層的下表面。各接觸250的下端與相應的一接觸248的上端相接觸。各接觸250包括填有導體材料的開口(例如溝槽)，導體材料包括但不限於鎢、鈷、銅、鋁、矽化物或上述之任何組合。所有的接觸250可在下文詳細描述的單接觸形成製程中同時形成。
在一些實施例中，互連導體層246中的接觸250包括複數條位元線252，其中位元線252分別透過對應的接觸248與NAND串接觸238電性連接至NAND串204，以單獨定位對應的NAND串204。接觸250可另包括電性連接至狹縫結構228(源極接觸)的源極線、電性連接至TAC 236的互連線以及電性連接至階梯結構212中的字元線206的互連線。可理解的是3D記憶體裝置200中的互連層的數量並不限於第2圖所示的範例。並且可形成具有接觸的額外互連層，以提供3D記憶體裝置200所需的互連結構。
第3圖依據本案揭露的一些實施例所繪示的形成3D記憶體裝置的方法300範例流程圖。第4圖至第10圖依據本案揭露的一些實施例所繪示的形成3D記憶體裝置的製程範例示意圖。繪示第3圖至第10圖中的3D記憶體裝置的範例為繪示於第2圖中的3D記憶體裝置。應可理解的是，方法300所示的步驟並非全部，且所繪示的步驟之前、之後或之間亦可進行其他步驟。
請參考第3圖，方法300從步驟302開始，其中介電質交替堆疊形成於基底上，基底可為矽基底。如第4圖所示，介電質交替堆疊214形成於基底202上。形成複數個第一介電層232與第二介電層234對於基底202上，以形成介電質交替堆疊214。在一些實施例中，各介電層對包括氮化矽層與氧化矽層。介電質交替堆疊214可透過一或多個薄膜沉積製程所形成，此一或多個薄膜沉積製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或上述之任何組合。
方法300進行步驟304，如第3圖所示，其中階梯結構形成於介電質交替堆疊中。在一些實施例中，可對介電質交替堆疊214的至少一側(在橫向方向上)進行修剪(trim)-蝕刻製程，以形成具有多個階層的階梯結構。各階層可包括具有第一介電層232與第二介電層234交替堆疊的一或多個介電層對。
方法300進行步驟306，如第3圖所示，其中形成通道結構與阻障結構。通道結構與阻障結構的每一個可垂直延伸並貫穿介電質交替堆疊214。在一些實施例中，磊晶插塞224透過從基底202磊晶成長單晶矽而形成。通道結構218可形成於磊晶插塞224上。
在一些實施例中，用於形成通道結構218的製程另包括透過例如濕蝕刻及/或乾蝕刻形成通道孔，其中通道孔垂直延伸並貫穿介電質交替堆疊214。在一些實施例中，用於形成通道結構218的製程另包括於介電質交替堆疊214中形成半導體通道220與設置於半導體通道220與介電層對之間的記憶體薄膜222。半導體通道220可包括半導體材料，例如多晶矽。記憶體薄膜222可為複合介電層，例如穿隧層、儲存層與阻擋層的組合。
穿隧層可包括介電材料，其可包括但不限於氧化矽、氮化矽、氮氧化矽或上述之任何組合。半導體通道中的電子或電洞可通過穿隧層穿隧至儲存層中。儲存層可包括為了達到記憶功能而能儲存電荷的材料。儲存層的材料可包括但不限於氮化矽、氮氧化矽、氧化矽與氮化矽的組合或上述之任何組合。阻擋層可包括介電材料，其包括但不限於氧化矽或氧化矽/氮化矽/氧化矽(ONO)的組合。阻擋層可另包括high-k介電層(如氧化鋁(aluminum oxide)層)。半導體通道220與記憶體薄膜222可透過一或多個薄膜沉積製程所形成，此一或多個薄膜沉積製程例如為ALD、CVD、PVD、任何其他適合的製程或上述之任何組合。
在一些實施例中，用於形成阻障結構235的製程與用於形成通道結構218的製程相似且同時進行，藉此可降低製程複雜度與製作成本。在形成貫穿介電質交替堆疊214的通道結構218的開口與阻障結構235的開口之後，可進行一或多個薄膜沉積製程，以同時填入通道結構218的開口與阻障結構235的開口中。因此，阻障結構235可包括一或多個填充通道結構218的材料，例如多晶矽、氧化矽、氮化矽以及high-k介電質。在一些實施例中，阻障結構235係填入氧化矽與氮化矽。可理解的是，在一些實施例中，通道結構218與阻障結構235係於不同的步驟中形成，使阻障結構235可填有與填入通道結構218的材料不同的材料。透過形成阻障結構235，介電質交替堆疊214可被分隔為兩個區域：被至少阻障結構235橫向環繞(在一些實施例中可與介電質交替堆疊的邊緣結合環繞)的一內部區域402以及形成有通道結構218的一外部區域404。
在一些實施例中，同時形成虛置通道結構(未繪示於第4圖至第10圖中；例如第1A圖至第1B圖中所示的虛置通道結構122)與通道結構218。虛置通道結構可垂直延伸並貫穿交替堆疊層，且可填入與填至通道結構218中的材料相同的材料。不同於通道結構218，接觸並未形成於虛置通道結構上，使得接觸可提供與3D記憶體裝置的其他元件的電性連接。因此，虛置通道結構並不能用於形成3D記憶體裝置的記憶體單元。
方法300進行步驟308，如第3圖所示，其中蝕刻停止層形成於通道結構上。如第5圖所示，於各通道結構218上形成一凹陷502。凹陷502可透過對通道結構218的介電層(例如氧化矽層)與上部分進行濕蝕刻及/或乾蝕刻而形成。如第6圖所示，透過使用一或多個薄膜沉積製程填入凹陷502中，以於通道結構218上形成蝕刻停止層226(在本文中稱為對應各通道結構218的「蝕刻停止插塞」)，其中此一或多個薄膜沉積製程例如為ALD、CVD、PVD、任何其他適合的製程或上述之任何組合。在一些實施例中，可沉積多晶矽，以填入凹陷502中，隨後進行化學機械研磨(CMP)製程，以移除多餘的多晶矽，並平坦化頂介電層的上表面。在一些實施例中，可沉積複合金屬層，例如鈦/氮化鈦/鎢，以填入凹陷502中，隨後進行CMP製程，以移除多餘的金屬層，並平坦化頂介電層的上表面。
方法300進行步驟310，如第3圖所示，其中形成一狹縫，且透過此狹縫將介電質交替堆疊的一部分中的第一介電層取代為導體層。舉例來說，可先透過介電質(例如氧化矽與氮化矽)的濕蝕刻及/或乾蝕刻形成狹縫結構228的狹縫(如第7圖所示)，其貫穿外部區域404(如第6圖所示)中的介電質交替堆疊214。在一些實施例中，在形成狹縫之後，可透過例如離子佈植及/或熱擴散穿過狹縫於各狹縫下的基底202中形成摻雜區230。可理解的是，摻雜區230可形成於較早的製程階段，例如依據一些實施例，可早於形成狹縫的步驟。
在一些實施例中，所形成的狹縫係用於閘極替換製程(也可稱為「字元線替換」製程)，閘極替換製程係將介電質交替堆疊214的外部區域404中的第二介電層234(如第6圖所示；例如氮化矽)取代為導體層206(如第7圖所示；例如鎢)。如第7圖所示，由於阻障結構235已形成，因此閘極替換只發生在介電質交替堆疊214的外部區域404中，而非內部區域402中。並且，因為阻障結構235填有無法被閘極替換製程所蝕刻的材料，故阻障結構235可避免第二介電層234的蝕刻進入介電質交替堆疊214的內部區域402中。因此，於閘極替換製程之後，第1圖至第6圖中所示的介電質交替堆疊214可成為包含有設置於外部區域404中的導體/介電質交替堆疊210與設置於內部區域402中的介電質交替堆疊214的交替堆疊層216。將第二介電層234取代為導體層206的替換步驟可包括選擇性地對第二介電層234(例如氮化矽)進行濕蝕刻，而非對第一介電層232(例如氧化矽)蝕刻，然後將導體層206(例如鎢)填入此結構中。導體層206可透過PVD、CVD、ALD、任何其他適合的製程或上述之任何組合。導體層206可包括導體材料，其包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或上述之任何組合。在閘極替換之後，可形成NAND串204，其中各NAND串204可包括通道結構218、磊晶插塞224、蝕刻停止插塞226以及多個控制閘極與多個選擇閘極(例如環繞導體層206)。
方法300進行步驟312，如第3圖所示，其中形成狹縫結構。如第7圖所示，狹縫結構228可透過將導體材料填入(例如沉積)狹縫所形成，填入導體材料的方法可利用PVD、CVD、ALD、任何其他適合的製程或上述之任何組合。狹縫結構228可包括導體材料，其包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或上述之任何組合。在一些實施例中，為了絕緣的目的，可於狹縫結構228的導體材料與導體/介電質交替堆疊210中環繞狹縫結構228的導體層206之間先形成介電層(例如氧化矽層)。狹縫結構228的下端可與摻雜區230相接觸。在一些實施例中，狹縫結構228可作為源極接觸，其透過基底202的摻雜區230電連接至NAND串204。如第7圖所示，依據一些實施例，各狹縫結構228的上端係與各蝕刻停止插塞226的上端齊平(例如與形成有蝕刻停止插塞226與狹縫結構228的介電層的上表面齊平)。
方法300進行步驟314，如第3圖所示，其中形成複數個第一接觸(例如局部接觸)。如第8圖所示，介電層802可透過一或多個薄膜沉積製程形成，此一或多個薄膜沉積製程例如為ALD、CVD、PVD、任何其他適合的製程或上述之任何組合。介電層802可包括介電材料，其包括但不限於氧化矽、氮化矽、氮氧化矽或上述之任何組合。局部接觸(包括NAND串接觸238、狹縫結構接觸240與上字元線接觸242-1)係形成至貫穿介電層802，其形成方法可包括形成第一蝕刻垂直開口(例如透過濕蝕刻及/或乾蝕刻)，然後利用ALD、CVD、PVD、任何其他適合的製程或上述之任何組合將導電材料填入開口中。用於填入局部接觸的導體材料包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或上述之任何組合。在一些實施例中，也可用其他導體材料填入開口中，以作為阻障層、黏著層、及/或晶種層。蝕刻介電層以形成局部接觸的開口的方法可透過蝕刻停止在不同的材料來控制。舉例來說，針對NAND串接觸238而言，填有半導體及/或金屬材料的蝕刻停止層226可避免進一步對通道結構蝕刻。關於狹縫結構接觸240與上字元線接觸242-1，介電層的蝕刻可在達到狹縫結構228的上端與字元線206的上端停止。
如第8圖所示，NAND串接觸238、狹縫結構接觸240以及一或多個上字元線接觸242-1係靠近介電層802的上表面(也就是相較於其他字元線接觸242而言具有較小的長度)。NAND串接觸238的下端可與蝕刻停止插塞226的上端相接觸，且狹縫結構接觸240的下端可與狹縫結構228的上端相接觸。第8圖亦繪示出在閘極替換之後在各階層中具有導體層206的階梯結構212。各上字元線接觸242-1的下端可與設置於階梯結構212的一階層中對應的導體層206(字元線)相接觸。
局部接觸(包括NAND串接觸238、狹縫結構接觸240以及上字元線接觸242-1)可於相同的接觸形成製程中同時形成。可理解的是，接觸形成製程可包括多個製程，例如微影(photolithography)、蝕刻、薄膜沉積以及CMP。在一些實施例中，在接觸形成製程中的每一個製程可僅需針對所有的NAND串接觸238、狹縫結構接觸240與上字元線接觸242-1進行一次。舉例來說，可進行單一顯影製程，以圖案化用於所有的NAND串接觸238、狹縫結構接觸240與上字元線接觸242-1的遮罩；然後，可進行單一蝕刻製程，以蝕刻所有NAND串接觸238、狹縫結構接觸240與上字元線接觸242-1的開口；接著，可進行單一沉積製程，以將相同的導體材料填入所有NAND串接觸238、狹縫結構接觸240與上字元線接觸242-1的開口。
如第9圖所示，在一些實施例中，在形成局部接觸的第一組合(包括如第8圖所示的NAND串接觸238、狹縫結構接觸240以及上字元線接觸242-1)之後，可形成局部接觸的第二組合，其包括TAC 236與接近基底202的下字元線接觸242-2(也就是，相較於上字元線接觸242-1，下字元線接觸242-1具有較長的長度)。TAC 236與下字元線接觸242-2可形成至貫穿介電層802，其形成方法可包括形成第一蝕刻垂直開口(例如透過濕蝕刻及/或乾蝕刻)，然後利用ALD、CVD、PVD、任何其他適合的製程或上述之任何組合將導電材料填入開口中。用於填入局部接觸的導體材料包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或上述之任何組合。在一些實施例中，也可用其他導體材料填入開口中，以作為阻障層、黏著層、及/或晶種層。
TAC 236可透過蝕穿介電質交替堆疊214形成。由於介電質交替堆疊214包括介電質層的交替堆疊，其中介電質例如為氧化矽與氮化矽，因此TAC 236的開口可透過介電材料的深蝕刻所形成(例如透過深反應性離子蝕刻(deep reactive-ion etching(DRIE)製程或其他適合的非等向性蝕刻製程)。在一些實施例中，雖然TAC 236係形成於閘極替換之後，但透過在保留不被閘極替換製程影響的介電質交替堆疊214的區域(不轉換為導體/介電質堆疊210的區域)的情況下，形成貫穿介電層的TAC 236(不貫穿任何導體層)可簡化製程並降低成本。再者，由於在閘極替換之後可相對更容易形成TAC 236，因此TAC 236可與一些或所有其他局部接觸在相同的接觸形成製程中形成，以進一步降低製程複雜度與製作成本。
在一些實施例中，TAC 236的下端可與基底202相接觸。如第9圖所示，TAC 236可延伸並進一步通過至少一部分的基底202。各下字元線接觸242-2的下端可與階梯結構212的一階層中的對應的導體層206(字元線)相接觸。所有局部接觸(包括形成在第8圖與第9圖中的局部接觸的第一與第二組合的兩個組合)的上端可彼此齊平，並設置於介電層802的上表面。局部接觸的第二組合(包括TAC 236與下字元線接觸242-2)可在局部接觸的第一組合形成之後於相同的接觸形成製程中同時形成。也就是說，所有的局部接觸(包括局部接觸的第一與第二組合的兩個組合)可於第8圖與第9圖所示的兩個接觸形成製程中形成。
可理解的是，在一些實施例中，所有的局部接觸(包括局部接觸的第一與第二組合的兩個組合)可於單一接觸形成製程中同時形成。也就是說，如第8圖與第9圖所示的兩接觸形成製程可結合為單一接觸形成製程。在一些實施例中，在接觸形成製程中的每一個製程需對所有的NAND串接觸238、狹縫結構接觸240、TAC 236、上字元線接觸242-1與下字元線接觸242-2進行一次。舉例來說，可進行單一顯影製程，以圖案化用於所有的NAND串接觸238、狹縫結構接觸240、TAC 236以及上字元線接觸242-1與下字元線接觸242-2的遮罩；然後，可進行單一蝕刻製程，以蝕刻所有NAND串接觸238、狹縫結構接觸240、TAC 236以及上字元線接觸242-1與下字元線接觸242-2的開口；接著，可進行單一沉積製程，以將相同的導體材料填入所有NAND串接觸238、狹縫結構接觸240、TAC 236以及上字元線接觸242-1與下字元線接觸242-2的開口。
方法300進行步驟316，如第3圖所示，其中形成複數個第二接觸於接觸層中。如第10圖所示，接觸層244(包括介電層1002與接觸248)形成於介電層802之上。各接觸248的上端可彼此齊平，並設置於介電層1002的下表面。介電層1002可透過一或多個薄膜製程形成，其中一或多個薄膜製程例如為ALD、CVD、PVD、任何其他適合的製程或上述之任何組合。介電層1002可包括介電材料，其包括但不限於氧化矽、氮化矽、氮氧化矽或上述之任何組合。接觸248可形成至貫穿介電層1002，其形成的方法可包括形成第一蝕刻垂直開口(例如透過濕蝕刻及/或乾蝕刻)，然後利用ALD、CVD、PVD、任何其他適合的製程或上述之任何組合將導電材料填入開口中。用於填入接觸248的導體材料包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或上述之任何組合。在一些實施例中，也可用其他導體材料填入開口中，以作為阻障層、黏著層、及/或晶種層。
如第10圖所示，各接觸248的下端可與對應的局部接觸的上端相接觸，例如與NAND串接觸238、狹縫結構接觸240、TAC 236或字元線接觸242相接觸。在一些實施例中，所有在接觸層244中的接觸248可在相同的接觸形成製程中同時形成。在一些實施例中，各接觸248為一通孔，且接觸層244可稱為3D記憶體裝置200的互連結構的第「V0」階層。
方法300進行步驟318，如第3圖所示，其中形成複數個第三接觸於互連導體層中。如第10圖所示，互連導體層246(包括介電層1004與接觸250)形成於接觸層244之上。各接觸250的上端可彼此齊平，並設置於介電層1004的上表面。介電層1004可透過一或多個薄膜沉積製程所形成，此一或多個薄膜沉積製程例如為ALD、CVD、PVD、任何其他適合的製程或上述之任何組合。介電層1004可包括介電材料，其包括但不限於氧化矽、氮化矽、氮氧化矽或上述之任何組合。接觸250可形成貫穿介電層1004，其形成方法可包括形成第一蝕刻垂直開口(例如透過濕蝕刻及/或乾蝕刻)，然後利用ALD、CVD、PVD、任何其他適合的製程或上述之任何組合將導電材料填入開口中。用於填入接觸248的導體材料包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或上述之任何組合。在一些實施例中，也可用其他導體材料填入開口中，以作為阻障層、黏著層、及/或晶種層。
如第10圖所示，各接觸250的下端可與接觸層244中對應的接觸248的上端相接觸，使得各接觸250可電性連接至對應的記憶體陣列結構，例如NAND串204、狹縫結構228、基底202以及字元線206。在一些實施例中，所有在互連導體層246中的接觸250可在相同的接觸形成製程中同時形成。在一些實施例中，各接觸250為一互連線，且互連導體層246可稱為3D記憶體裝置200的互連結構的第「M0」階層。可理解的是，在一些實施例中，接觸248與接觸250係於單一接觸形成製程中形成，單一接觸形成製成可例如為用於形成銅接觸的雙鑲嵌(dual damascene)製程。然而，如第8圖與第9圖所示，包含有局部接觸與接觸248以及接觸250的互連結構可在有限數量的製程步驟中形成，以降低製程複雜度與製作成本。
第11圖依據本案揭露的一些實施例所繪示的形成3D記憶體裝置的方法範例流程圖。第11圖中所描述的3D記憶體裝置的範例為第2圖所繪示的3D記憶體裝置200。可理解的是，方法1100所示的步驟並非全部，且所繪示的步驟之前、之後或之間亦可進行其他步驟。
請參考第11圖，方法1100從步驟1102開始，其中形成導體/介電質交替堆疊。導體/介電質交替堆疊可包括階梯結構。方法1100進行步驟1104，其中形成一NAND串與一狹縫結構。NAND串與狹縫結構中的每一個可垂直延伸並貫穿導體/介電質交替堆疊。方法1100進行步驟1106，其中形成複數個第一接觸(例如局部接觸)，且各第一接觸的相應一第一端彼此齊平。階梯結構中的導體/介電質交替堆疊的一第一導體層、NAND串以及狹縫結構中的每一個與第一接觸的相應一第二端相接觸。方法1100進行步驟1108，其中形成包含有複數個第二接觸的接觸層。各第二接觸的第一端可彼此齊平，且各第二接觸的相應第二端可彼此齊平。各第二接觸可與第一接觸中的相應一個相接觸。方法1100進行步驟1110，其中形成包含有複數個互連線(例如位元線)的互連導體層。各第二接觸可與互連線中之相應一個相接觸。
第12圖依據本案揭露的一些實施例所繪示的形成3D記憶體裝置的另一方法範例流程圖。第12圖中所描述的3D記憶體裝置的範例為第2圖所繪示的3D記憶體裝置200。可理解的是，方法1200所示的步驟並非全部，且所繪示的步驟之前、之後或之間亦可進行其他步驟。
請參考第12圖，方法1200從步驟1202開始，其中形成一交替堆疊層於基底上。方法1200進行步驟1204，其中形成一阻障結構。阻障結構可垂直延伸並貫穿交替堆疊層，使得交替堆疊層被橫向分隔成包括複數個介電層對的介電質交替堆疊以及包括複數個導體/介電層對的導體/介電質交替堆疊。方法1200進行步驟1206，其中形成NAND串。NAND串可垂直延伸並貫穿導體/介電質交替堆疊。方法1200進行步驟1208，其中形成一第一接觸。第一接觸可包括兩端，其中一端與NAND串相接觸。方法1200進行步驟1210，其中形成一TAC。TAC可垂直延伸並貫穿介電質交替堆疊。並且，TAC可包括一端與第一接觸的一端齊平。
依據本揭露的各種實施例提供一種具有作為記憶體陣列的互連結構的3D記憶體裝置。互連結構可使各種記憶體陣列結構(例如NAND串、閘極線狹縫、字元線等)之間具有接觸，這些接觸是在有限數量的步驟中(例如在一個步驟或兩個步驟中)所形成，藉此可降低製程複雜度與製作成本。在一些實施例中，本文所揭露的互連結構包括設置於上互連導體層中的位元線，此互連結構適用於3D記憶體架構，且此3D記憶體架構中設置於不同基底上的陣列元件與周邊元件係透過面對面混和接合的方式彼此連結。
再者，本所所揭露的互連結構可包括用於在堆疊陣列元件與周邊元件之間提供垂直互連(例如用於電源匯流排與金屬佈線)的TAC，藉此可降低金屬階層與縮小晶粒尺寸。在一些實施例中，本所所揭露的設置於互連結構中的TAC係形成至貫穿介電層的交替堆疊，相較於導體與介電層的交替堆疊而言，介電層的交替堆疊可更容易被蝕穿而形成穿孔。
在一些實施例中，NAND記憶體裝置包括基底、設置於基底上並包括階梯結構的交替堆疊層，以及垂直貫穿交替堆疊層的阻障結構。交替堆疊層包括介電質交替堆疊以及導體/介電質交替堆疊，介電質交替堆疊包括被至少阻障結構橫向環繞的複數個介電層對，且導體/介電質交替堆疊包括複數個導體/介電層對。記憶體裝置另包括一通道結構、一狹縫結構、一蝕刻停止層以及複數個第一接觸，通道結構以及狹縫結構中之每一個垂直延伸並貫穿導體/介電質交替堆疊，且蝕刻停止層設置於通道結構的一端上。階梯結構上的一導電層、蝕刻停止層以及狹縫結構中的每一個與第一接觸中的相應一個相接觸。
在一些實施例中，3D記憶體裝置包括一基底、一導體/介電質交替堆疊、一NAND串、一狹縫結構以及複數個第一接觸，其中導體/介電質交替堆疊設置於基底上，並包括一階梯結構，NAND串與狹縫結構中的每一個垂直延伸並貫穿導體/介電質交替堆疊，第一接觸的相應第一端彼此齊平。階梯結構中的導體/介電質交替堆疊的一導體層、NAND串以及狹縫結構中的每一個與第一接觸中相應的一第二端相接觸。
在一些實施例中，3D記憶體裝置包括一基底、一交替堆疊層以及一阻障結構，其中交替堆疊層設置於基底上，且阻障結構垂直延伸並貫穿交替堆疊層。阻障結構橫向將交替堆疊層分隔成包括複數個介電層對的介電質交替堆疊以及包括複數個導體/介電層對的導體/介電質交替堆疊。記憶體裝置另包括垂直延伸並貫穿導體/介電質交替堆疊的NAND串、垂直延伸並貫穿介電質交替堆疊的TAC以及第一接觸，其中第一接觸包括與TAC第一端齊平的第一端以及與NAND串相接觸的第二端。
在一些實施例中，形成NAND記憶體裝置的方法揭露如下。於一基底上形成一介電質交替堆疊。介電質交替堆疊包括複數個介電層對，各介電層對包括一第一介電層與不同於第一介電層的一第二介電層。於介電質交替堆疊中形成一第一階梯結構。形成一通道結構以及一阻障結構，其中通道結構與阻障結構中的每一個垂直延伸並貫穿介電質交替堆疊。阻障結構將介電質交替堆疊分隔出一第一部分與一第二部分，第一部分被至少阻障結構橫向環繞，且第二部分包括第一階梯結構。於通道結構的一上端形成一蝕刻停止層。形成一狹縫。透過狹縫將設置於介電質交替堆疊的第二部分中的第一介電層取代為複數個導體層，以形成一導體/介電質交替堆疊，且該導體/介電質交替堆疊包括複數個導體/介電層對。透過於狹縫中沉積一導體，以形成一狹縫結構。形成複數個第一接觸。設置於階梯結構中的導體/介電質交替堆疊的一第一導體層、蝕刻停止層以及狹縫結構中的每一個與第一接觸中的一個相接觸。
在一些實施例中，形成3D記憶體裝置的方法揭露如下。形成包括一階梯結構的一導體/介電質交替堆疊。形成一NAND串與一狹縫結構，其中NAND串與狹縫結構中的每一個垂直延伸並貫穿導體/介電質交替堆疊。形成複數個第一接觸，其中第一接觸的相應第一端彼此齊平。階梯結構中的導體/介電質交替堆疊的一第一導體層、NAND串以及狹縫結構中的每一個與第一接觸中相應的一第二端相接觸。
在一些實施例中，形成NAND記憶體裝置的方法揭露如下。於一基底上形成一交替堆疊層。形成垂直延伸並貫穿交替堆疊層的一阻障結構，使交替堆疊層被橫向分隔成包括複數個介電層對的介電質交替堆疊以及包括複數個導體/介電層對的導體/介電質交替堆疊。形成包括垂直延伸並貫穿導體/介電質交替堆疊的NAND串。形成包括第一端以及與NAND串相接觸的第二端的一第一接觸。形成垂直延伸並貫穿介電質交替堆疊的TAC。TAC包括與第一接觸的第一端齊平的第一端。
以上對具體實施例的描述將充分揭示本揭露內容的一般性質，其他人可以通過應用相關領域技術範圍內的知識，輕易地將特定實施例調整及/或修改於各種應用，而無需過度實驗與背離本揭露內容的一般概念。因此，基於這裡給出的教導及指導，這樣的修改及調整仍應屬於本揭露的實施例的均等意涵及範圍內。應該理解的是，本文中的措辭或術語是為了描述的目的而非限制的目的，使得本說明書的術語或措辭將由相關領域技術人員根據教導及指導來解釋。
以上本揭露的實施例已借助於功能構建塊來描述，該功能構建塊示出了特定功能及其關係的實現。為了描述的方便，這些功能構建塊的邊界/範圍在本文中係被任意的定義，在適當地實現所指定的功能及關係時，可以定義出替代邊界/範圍。
發明內容及摘要部分可以闡述出發明人所設想的本揭露的一個或多個的示範性實施例，但並非全部的示範性實施例，並且因此不旨在以任何方式限制本揭露內容及所附權利要求範圍。
本揭露的廣度及範圍不應受上述任何示範性實施例所限制，而應僅根據以下權利要求及其均等物來限定。
102‧‧‧字元線貫穿陣列接觸(TAC)區
104‧‧‧位元線TAC區
106‧‧‧階梯TAC區
110‧‧‧NAND串區
120‧‧‧TAC區
130‧‧‧頂選擇閘極(TSG)階梯區
112‧‧‧反及(NAND)串
114‧‧‧狹縫結構
132‧‧‧TSG接觸
122‧‧‧虛置通道結構
124‧‧‧阻障結構
126、236‧‧‧TAC
140‧‧‧階梯區
142‧‧‧字元線接觸
200‧‧‧3D記憶體裝置
202‧‧‧基底
204‧‧‧NAND串
206‧‧‧導體層
208、802、1002、1004‧‧‧介電層
210‧‧‧導體/介電質交替堆疊
212‧‧‧階梯結構
213‧‧‧階層
214‧‧‧介電質交替堆疊
216‧‧‧交替堆疊層
218‧‧‧通道結構
220‧‧‧半導體通道
222‧‧‧記憶體薄膜
224‧‧‧磊晶插塞
226‧‧‧蝕刻停止插塞
228‧‧‧狹縫結構
230‧‧‧摻雜區
232‧‧‧第一介電層
234‧‧‧第二介電層
235‧‧‧阻障結構
238‧‧‧NAND串接觸
240‧‧‧狹縫結構接觸
242‧‧‧字元線接觸
242-1‧‧‧上字元線接觸
242-2‧‧‧下字元線接觸
244‧‧‧接觸層
246‧‧‧互連導體層
248、250‧‧‧接觸
252‧‧‧位元線
402‧‧‧內部區域
404‧‧‧外部區域
502‧‧‧凹陷
300、1100、1200‧‧‧方法
302、304、306、308、310、312、314、316、318、1102、1104、1106、1108、1202、1204、1206、1208、1210‧‧‧步驟
所附圖式併入本文並構成說明書的一部分，其例示出了本揭露所揭示的實施例，並且進一步與詳細說明一起用於解釋本揭露所揭示的原理，以使相關領域的技術人員能夠製作及使用本揭露所揭示的內容。 第1A圖至第1C圖依據本案揭露的一些實施例所繪示的3D記憶體裝置的不同區域的平面示意圖。 第2圖依據本案揭露的一些實施例所繪示的3D記憶體裝置的剖視示意圖。 第3圖依據本案揭露的一些實施例所繪示的形成3D記憶體裝置的方法範例流程圖。 第4圖至第10圖依據本案揭露的一些實施例所繪示的形成3D記憶體裝置的製程範例示意圖。 第11圖依據本案揭露的一些實施例所繪示的形成3D記憶體裝置的方法範例流程圖。 第12圖依據本案揭露的一些實施例所繪示的形成3D記憶體裝置的另一方法範例流程圖。 本揭露所揭露的實施例將參照所附圖式進行說明。

Claims (20)

  1. 一種三維(3D)反及(NAND)記憶體裝置，包括： 一基底； 一交替堆疊層(alternating layer stack)，設置於該基底上，該交替堆疊層包括一階梯結構(staircase structure)； 一阻障結構，垂直延伸並貫穿該交替堆疊層，其中該交替堆疊層包括(i)一介電質交替堆疊以及(ii)一導體/介電質交替堆疊，其中該介電質交替堆疊包括被至少該阻障結構橫向環繞的複數個介電層對，且該導體/介電質交替堆疊包括複數個導體/介電層對； 一通道結構以及一狹縫結構，該通道結構與該狹縫結構中的每一個垂直延伸並貫穿該導體/介電質交替堆疊； 一蝕刻停止層，設置於該通道結構的一端上；以及 複數個第一接觸，其中(i)設置於該階梯結構中的該導體/介電質交替堆疊的一導體層、(ii)該蝕刻停止層以及(iii)該狹縫結構中的每一個與該等第一接觸中的一個相接觸。
  2. 如請求項1所述的記憶體裝置，其中該蝕刻停止層包括多晶矽、鈦、氮化鈦(titanium nitride)以及鎢中之一個或多個。
  3. 如請求項1所述的記憶體裝置，其中該阻障結構包括氧化矽與氮化矽。
  4. 如請求項1所述的記憶體裝置，另包括一虛置通道結構，垂直延伸並貫穿該導體/介電質交替堆疊。
  5. 如請求項1所述的記憶體裝置，其中各該介電層對包括一氧化矽層以及一氮化矽層，且各該導體/介電層對包括一金屬層以及一氧化矽層。
  6. 如請求項1所述的記憶體裝置，另包括一互連導體層以及一接觸層，該接觸層包括複數個第二接觸，其中(i)設置於該階梯結構中的該導體/介電質交替堆疊的該導電層、(ii)該通道結構以及(iii)該狹縫結構中的每一個透過對應的一第一接觸以及該等第二接觸中的相應一個電性連接至該互連導體層。
  7. 如請求項1所述的記憶體裝置，另包括一第三接觸，垂直延伸並貫穿被至少該阻障結構橫向環繞的該介電質交替堆疊。
  8. 一種形成3D NAND記憶體裝置的方法，包括： 於一基底上形成一介電質交替堆疊，其中該介電質交替堆疊包括複數個介電層對，各該介電層對包括一第一介電層與不同於該第一介電層的一第二介電層； 於該介電質交替堆疊中形成一第一階梯結構； 形成一通道結構以及一阻障結構，該通道結構與該阻障結構中的每一個垂直延伸並貫穿該介電質交替堆疊，其中該阻障結構將該介電質交替堆疊分隔出一第一部分與一第二部分，該第一部分被至少該阻障結構橫向環繞，且該第二部分包括該第一階梯結構； 於該通道結構的一上端上形成一蝕刻停止層； 形成一狹縫，並透過該狹縫將設置於該介電質交替堆疊的該第二部分中的該等第一介電層取代為複數個導體層，以形成一導體/介電質交替堆疊，且該導體/介電質交替堆疊包括複數個導體/介電層對； 透過於該狹縫中沉積一導體，以形成一狹縫結構；以及 形成複數個第一接觸，其中(i)設置於該第一階梯結構中的該導體/介電質交替堆疊的一第一導體層、(ii)該蝕刻停止層以及(iii)該狹縫結構中的每一個與該等第一接觸中的一個相接觸。
  9. 如請求項8所述的方法，另包括形成複數個第二接觸，其中該等第二接觸中之一個垂直延伸並貫穿該介電質交替堆疊由至少該阻障結構橫向環繞的該第一部分，且該等第二接觸中之另一個與該第一階梯結構中的該導體/介電質交替堆疊的一第二導體層相接觸。
  10. 如請求項9所述的方法，另包括形成一接觸層以及一互連導體層，該接觸層包括複數個第三接觸，且該互連導體層設置於該接觸層上，其中(i)設置於該第一階梯結構中的該導體/介電質交替堆疊的該第一導電層、(ii)該通道結構以及(iii)該狹縫結構中的每一個透過對應的一第一接觸以及該等第二接觸中的相應一個電性連接至該互連導體層。
  11. 如請求項8所述的方法，另包括在形成一狹縫之前，於該基底中形成一摻雜區，其中該狹縫結構與該摻雜區相接觸。
  12. 如請求項8所述的方法，另包括於相鄰於該阻障結構的該介電質交替堆疊中形成一第二階梯結構。
  13. 一種3D記憶體裝置，包括： 一基底； 一導體/介電質交替堆疊，設置於該基底上，且該導體/介電質交替堆疊包括一階梯結構； 一NAND串與一狹縫結構，該NAND串與該狹縫結構中的每一個垂直延伸並貫穿該導體/介電質交替堆疊；以及 複數個第一接觸，該等第一接觸的相應第一端彼此齊平，其中(i)該階梯結構中的該導體/介電質交替堆疊的一導體層、(ii)該NAND串以及(iii)該狹縫結構中的每一個與該等第一接觸的相應第二端相接觸。
  14. 如請求項13所述的記憶體裝置，另包括一接觸層，該接觸層包括複數個第二接觸，該等第二接觸的相應第一端彼此齊平，該等第二接觸的相應第二端彼此齊平，其中各該第二接觸與該等第一接觸中的相應一個相接觸。
  15. 如請求項14所述的記憶體裝置，另包括一互連導體層，該互連導體層包括複數條互連線，其中各該第二接觸與該等互連線中的相應一個相接觸。
  16. 如請求項15所述的記憶體裝置，其中該等互連線包括一位元線，且該位元線透過對應的一第一接觸與對應的一第二接觸電連接至該NAND串。
  17. 如請求項13所述的記憶體裝置，另包括： 一阻障結構；以及 一介電質交替堆疊，透過該阻障結構與該導體/介電質交替堆疊橫向分隔。
  18. 如請求項17所述的記憶體裝置，其中該等第一接觸包括一貫穿陣列接觸(through array contact，TAC)，且該貫穿陣列接觸垂直延伸並貫穿該介電質交替堆疊。
  19. 如請求項13所述的記憶體裝置，其中該NAND串包括一插塞，且該插塞與對應的一第一接觸相接觸。
  20. 如請求項19所述的記憶體裝置，其中該插塞包括多晶矽與金屬中的至少一個。
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