TWI683423B - 具有貫穿陣列接觸的三維記憶體元件及其形成方法 - Google Patents

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Abstract

公開了具有貫穿陣列接觸(TAC)的三維(3D)記憶體元件及其形成方法的實施例。在示例中，公開了用於形成3D記憶體元件的方法。在基底上形成包括多個介電質/犧牲層對的介電質堆疊層。形成垂直延伸穿過介電質堆疊層的通道結構。形成垂直延伸穿過介電質堆疊層的開口。間隔層形成在開口的側壁上。透過在開口中沉積與間隔層接觸的導體層來形成垂直延伸穿過介電質堆疊層的TAC。在形成TAC之後形成垂直延伸穿過介電質堆疊層的縫隙。透過用多個導體層穿過縫隙替換介電質/犧牲層對中的犧牲層，在基底上形成包括多個導體/介電質層對的儲存堆疊層。

Description

具有貫穿陣列接觸的三維記憶體元件及其形成方法
本公開的實施例關於三維(3D)記憶體元件及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製造過程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面儲存單元的儲存密度接近上限。
3D記憶體架構可以解決平面儲存單元中的密度限制。3D記憶體架構包括儲存陣列和用於控制進出儲存陣列的訊號的周邊設備。
本文公開了3D記憶體元件及其製造方法的實施例。
在一個示例中，公開了一種用於形成3D記憶體元件的方法。在基底上形成包括多個介電質/犧牲層對的介電質堆疊層。形成垂直延伸穿過介電質堆疊層的通道結構。形成垂直延伸穿過介電質堆疊層的第一開口。間隔層形成在第一開口的側壁上。透過在第一開口中沉積與間隔層接觸的導體層來形成垂直延伸穿過介電質堆疊層的貫穿陣列接觸(TAC)。在形成TAC之後形成垂直延伸 穿過介電質堆疊層的縫隙。透過用多個導體層穿過縫隙替換介電質/犧牲層對中的犧牲層，在基底上形成包括多個導體/介電質層對的儲存堆疊層。
在另一示例中，公開了一種用於形成3D記憶體元件的方法。在基底上形成包括多個介電質/犧牲層對的介電質堆疊層。形成垂直延伸穿過介電質堆疊層的通道結構。形成垂直延伸穿過介電質堆疊層的虛設通道結構。同時蝕刻穿過介電質堆疊層的第一開口和在介電質堆疊層外部的第二開口。同時形成第一開口的側壁上的第一間隔層和第二開口的側壁上的第二間隔層。沉積導體層以(i)填充在第一開口中以形成TAC以及(ii)填充在第二開口中以形成周邊接觸。在形成TAC和周邊設備之後形成垂直延伸穿過介電質堆疊層的縫隙。透過用多個導體層穿過縫隙替換介電質/犧牲層對中的犧牲層，在基底上形成包括多個導體/介電質層對的儲存堆疊層。
在又一個示例中，公開了一種用於形成3D記憶體元件的方法。在基底上形成包括多個介電質/犧牲層對的介電質堆疊層。形成垂直延伸穿過介電質堆疊層的通道結構。同時蝕刻穿過介電質堆疊層的第一開口、在介電質堆疊層外部的第二開口和穿過介電質堆疊層的第三開口。第三開口的橫向尺寸小於第一和第二開口的橫向尺寸。沉積介電質層以(i)完全填充在第三開口中以形成虛設通道結構以及(ii)部分填充在第一開口和第二開口中。去除介電質層的沉積在第一開口的底表面上和第二開口的底表面上的部分。沉積導體層以(i)填充在第一開口中以形成TAC以及(ii)填充在第二開口中以形成周邊接觸。在形成TAC和周邊設備之後形成垂直延伸穿過介電質堆疊層的縫隙。透過用多個導體層穿過縫隙替換介電質/犧牲層對中的犧牲層，在基底上形成包括多個導體/介電質層對的儲存堆疊層。
在不同的示例中，3D記憶體元件包括基底、基底上的包括多個導體/介電質層對的儲存堆疊層、垂直延伸穿過儲存堆疊層中的導體/介電質層對的通 道結構、垂直延伸穿過儲存堆疊層中的導體/介電質層對的TAC、以及虛設通道結構，所述虛設通道結構用介電質層完全填充，並垂直延伸穿過儲存堆疊層中的導體/介電質層對。
100‧‧‧3D記憶體元件
102‧‧‧基底
104、504‧‧‧儲存堆疊層
106‧‧‧NAND記憶體串
110、140、152、316、320、502、414、418‧‧‧導體層
112、208‧‧‧介電質層
111、307、405‧‧‧周邊設備
116‧‧‧內部區域
118‧‧‧外部區域
108、222‧‧‧通道結構
117、119‧‧‧插塞
120‧‧‧下部儲存層面
122‧‧‧上部儲存層面
124、212‧‧‧接合層
126、210‧‧‧下部通道結構
128、220‧‧‧上部通道結構
130、214‧‧‧層間插塞
132、506‧‧‧縫隙結構
134、507‧‧‧摻雜區
136、318、416‧‧‧貫穿陣列接觸
138、150‧‧‧間隔層
142、224‧‧‧階梯結構
144、508‧‧‧字元線接觸
146、302、408‧‧‧虛設通道結構
148、322、420‧‧‧周邊接觸
600、800‧‧‧方法
602、604、606、608、610、612、614、616、702、704、706、708、710、802、804、806、808、810、812、814、816‧‧‧步驟
202‧‧‧矽基底
204‧‧‧下部介電質層面
206‧‧‧犧牲層
216‧‧‧上部介電質層面
218‧‧‧介電質堆疊層
304、402‧‧‧貫穿陣列接觸孔
306、404‧‧‧周邊接觸孔
308、314、410‧‧‧第一間隔層
310、412‧‧‧第二間隔層
312‧‧‧淺凹陷
406‧‧‧虛設通道孔
併入本文中並且構成說明書的部分的圖式示出了本公開的實施例，並且與說明書一起進一步用來對本公開的原理進行解釋，並且使相關領域技術人員能夠實施和使用本公開。
第1圖示出了根據本公開的一些實施例的示例性3D記憶體元件的橫截面。
第2A-2E圖示出了根據本公開的一些實施例的用於形成3D記憶體元件的通道結構的示例性製造過程。
第3A-3F圖示出了根據本公開的各種實施例的用於形成3D記憶體元件的TAC、周邊接觸和虛設通道結構的示例性製造過程。
第4A-4C圖示出了根據本公開的一些實施例的用於形成3D記憶體元件的TAC、周邊接觸和虛設通道結構的另一示例性製造過程。
第5A-5B圖示出了根據本公開的一些實施例的用於形成3D記憶體元件的縫隙結構和字元線接觸的示例性製造過程。
第6圖是根據一些實施例的用於形成3D記憶體元件的示例性方法的流程圖。
第7A圖是根據本公開的一些實施例的用於在開口的側壁上形成間隔層的示例性方法的流程圖。
第7B圖是根據本公開的一些實施例的用於在開口的側壁上形成間隔層的另一示例性方法的流程圖。
第8圖是根據本公開的一些實施例的用於形成3D記憶體元件的另一示例性 方法的流程圖。
將參考圖式來描述本公開的實施例。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或多個”可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語可以被理解為傳達單數使用或傳達複數使用。另外，術語“基於”可以被理解為不一定旨在傳達一組排他性的因素，而是可以替代地，至少部分地取決於上下文，允許存在不一定明確描述的其他因素。
應當容易理解，本公開中的“在...上”、“在...之上”和“在...上方”的含義應當以最寬方式被解讀，以使得“在...上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在...之上”或“在...上方”不僅 表示“在”某物“之上”或“上方”的含義，而且還可以包括其“在”某物“之上”或“上方”且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的關係，如在圖式中示出的。空間相關術語旨在涵蓋除了在圖式所描繪的取向之外的在設備使用或步驟中的不同取向。設備可以以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料的材料。可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以橫向、豎直和/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成互連線和/或通孔接觸)和一個或多個介電質層。
如本文使用的，術語“標稱/標稱地”是指在生產或過程的設計階段期間設置的針對部件或過程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致 的。如本文使用的，術語“大約”指示可以基於與主題半導體器件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
如本文所使用的，術語“3D記憶體元件”指的是在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文中稱為“記憶體串”，例如NAND記憶體串)使得記憶體串相對於基底在垂直方向上延伸的半導體器件。如本文所使用的，術語“垂直/垂直地”意味著標稱上正交於基底的橫向表面。
在一些3D記憶體元件中，互連可以包括貫穿陣列接觸(TAC)，用於在堆疊的儲存陣列元件和周邊設備之間提供垂直互連(例如，用於電源匯流排和金屬佈線)，從而降低金屬水準和縮小管芯尺寸。TAC可以在阻擋結構內形成，其在儲存堆疊層內保留介電質堆疊層區域以便於蝕刻TAC的開口。然而，由阻擋結構包圍的區域佔據了可以形成存儲串的核心陣列區域中的大面積，並且還對字元線的電阻具有負面影響。此外，用於形成阻擋結構的現有製造工藝對於下一代3D記憶體元件(例如，具有128級或更多級)變得更具挑戰性，其具有較少的製程餘量。
根據本公開的各種實施例提供了一種3D記憶體元件，其具有未被阻擋結構包圍的TAC，其解決了與阻擋結構相關聯的上述問題。例如，透過去除阻擋結構，可以在保持其功能的同時減少TAC的面積，從而增加儲存單元密度並降低製作成本。由於消除了用於製造阻擋結構的蝕刻和對準步驟，因此還可以獲得更多的製程餘量，這使得當前和未來幾代3D記憶體元件的高製程可擴展性成為可能。此外，用於形成本文公開的3D記憶體元件的方法的各種實施例可以允許TAC在用於製造其他結構(例如，周邊接觸和/或虛設通道結構)的相同的製造過程中形成，並且因此進一步簡化了製造流程，並降低了製程成本。
第1圖示出了根據本公開的一些實施例的示例性3D記憶體元件100的 橫截面。3D記憶體元件100可包括基底102，基底102可包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)或任何其他合適材料。在一些實施例中，基底102是減薄的基底(例如，半導體層)，其透過研磨、濕式/乾式蝕刻、化學機械研磨(CMP)或其任意組合從正常厚度被減薄。
3D記憶體元件100可包括在基底102之上的儲存堆疊層104。儲存堆疊層104可以是穿過其形成記憶體串(例如，NAND記憶體串106)的堆疊的存儲結構。在一些實施例中，儲存堆疊層104包括在基底102之上垂直堆疊的多個導體/介電質層對。每個導體/介電質層對可包括導體層110和介電質層112。也就是說，儲存堆疊層104可包括垂直堆疊的交錯的導體層110和介電質層112。如第1圖所示，每個NAND記憶體串106垂直延伸穿過儲存堆疊層104中交錯的導體層110和介電質層112。在一些實施例中，3D記憶體元件100是NAND快閃記憶體設備，其中儲存單元設置在3D記憶體元件100的NAND記憶體串106和導體層110(用作子線)的交叉點處。儲存堆疊層104中的導體/介電質層對的數量(例如，32、64、96或128)可以設定3D記憶體元件100中的儲存單元的數量。
導體層110可各自具有相同的厚度或具有不同的厚度。類似地，介電質層112可各自具有相同的厚度或具有不同的厚度。導體層110可包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽(多晶矽)、摻雜矽、矽化物或其任意組合。介電質層112可包括介電質材料，其包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。在一些實施例中，導體層110包括金屬，例如W，並且介電質層112包括氧化矽。應當理解，根據一些實施例，在基底102(例如，矽基底)和儲存堆疊層104之間形成氧化矽膜(未示出)，例如臨場蒸氣產生(ISSG)氧化矽。
注意，x軸、y軸及z軸被添加到第1圖中，以進一步示出3D記憶體元件100中的元件的空間關係。x方向、y方向和z方向彼此垂直。基底102包括在x-y 平面中的x方向和y方向(橫向方向)上橫向延伸的兩個橫向表面(例如，頂表面和底表面)。如本文所使用的，一個元件(例如，層或器件)是否在半導體器件(例如，3D記憶體元件100)的另一元件(例如，層或器件)“上”、“之上”或“之下”是在基底在z方向上位於半導體器件的最低部平面中時、相對於半導體器件的基底(例如，基底102)在z方向(垂直方向)上所確定的。在整個本公開中均採用用於描述空間關係的相同概念。
在一些實施例中，3D記憶體元件100是單片3D記憶體元件的一部分，其中單片3D記憶體元件的元件(例如，儲存單元和周邊設備)形成在單個基底(例如，基底102)上。周邊設備111(例如用於促進3D存放裝置100的運作的任何合適的數位、類比和/或混合訊號周邊電路)也可以在儲存堆疊層104外部形成在基底102上。周邊設備111可以形成在基底102“上”，其中周邊設備111的整體或部分形成在基底102中(例如，在基底102的頂表面以下)和/或直接形成在基底102上。周邊設備111可包括以下中的一個或多個：頁面緩衝器、解碼器(例如，行解碼器和列解碼器)、讀出放大器、驅動器、電荷泵、電流或電壓基準源、或電路的任何主動或被動元件(例如，電晶體、二極體、電阻器或電容器)。隔離區(例如，淺溝槽隔離(STI))和摻雜區(例如，電晶體的源極區和汲極區)也可以在儲存堆疊層104外部形成在基底102中。
如第1圖所示，儲存堆疊層104可包括內部區域116(也稱為“核心陣列區域”)和外部區域118(也稱為“階梯區域”)。在一些實施例中，內部區域116是儲存堆疊層104的中心區域，其中NAND記憶體串106的陣列穿過導體/介電質層對形成，並且外部區域118是儲存堆疊層104的圍繞內部區域116的剩餘區域(包括側面和邊緣)而不具有NAND記憶體串106。
如第1圖所示，每個NAND記憶體串106可以包括垂直延伸穿過儲存堆疊層104的內部區域116中的導體/介電質層對的通道結構108。通道結構108可 以包括填充有半導體材料(例如，形成半導體通道)和介電質材料(例如，形成儲存膜)的通道孔。在一些實施例中，半導體通道包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜是複合層，包括穿隧層、儲存層(也稱為“電荷捕獲/儲存層”)和阻擋層。每個NAND記憶體串106可以具有圓柱形狀(例如，柱形)。根據一些實施例，半導體通道、穿隧層、儲存層和阻擋層按次順序沿著從柱的中心朝向外表面的方向佈置。穿隧層可包括氧化矽、氮氧化矽或其任意組合。儲存層可包括氮化矽、氮氧化矽、矽或其任意組合。阻擋層可包括氧化矽、氮氧化矽、高介電常數(高k)介電質或其任意組合。
在一些實施例中，NAND記憶體串106包括用於NAND記憶體串106的多個控制閘極(每個控制閘極是字元線/導體層110的一部分)。每個導體/介電質層對中的導體層110可以用作用於NAND記憶體串106的儲存單元的控制閘極。導體層110可以包括用於多個NAND記憶體串106的多個控制閘極，並且可以作為在儲存堆疊層104的外部區域118中結束的字元線橫向延伸。
在一些實施例中，NAND記憶體串106包括在垂直方向上的相應端處的兩個插塞117和119。每個插塞117或119可以與通道結構108的相應端接觸。插塞117可以包括從基底102磊晶生長的半導體材料，例如矽。插塞117可以用作由NAND記憶體串106的源極選擇閘控制的通道。插塞117可以位於NAND記憶體串106的下端，並且與通道結構108接觸(例如，在通道結構108的上端)。如這裡所使用的，當基底102位於3D記憶體元件100的最低平面中時，元件(例如，NAND記憶體串106)的“上端”是在z方向上遠離基底102的端部，並且元件(例如，NAND記憶體串106)的“下端”是在z方向上更靠近基底102的端部。
插塞119可包括半導體材料(例如，多晶矽)或導體材料(例如，金屬)。在一些實施例中，插塞119包括填充有鈦/氮化鈦(Ti/TiN作為阻擋層)和鎢(作為導體)的開口。透過在3D記憶體元件100的製造期間覆蓋通道結構108 的上端，插塞119可以用作蝕刻停止層以防止蝕刻填充在通道結構108中的介電質，例如氧化矽和氮化矽。在一些實施例中，插塞119用作NAND記憶體串106的汲極。
在一些實施例中，儲存堆疊層104包括設置在基底102上的下部儲存層面(deck)120和設置在下部儲存層面120之上的上部儲存層面122。接合層124可以垂直地設置在下部儲存層面120與上部儲存層面122之間並且將下部儲存層面120與上部儲存層面122電隔離。下部和上部儲存層面120和122中的每一者可以具有相同或不同數量的導體/介電質層對。接合層124可包括介電質，例如氧化矽。在一些實施例中，透過將儲存堆疊層104分成下部和上部儲存層面120和122，或甚至更多儲存層面，NAND記憶體串106的通道結構108可以由多個通道結構接合，每個通道結構穿過相應的儲存層面單獨形成，以提高製程產量。如第1圖所示，NAND記憶體串106的通道結構108包括垂直延伸穿過下部儲存層面120的下部通道結構126和垂直延伸穿過上部儲存層面的上部通道結構128。在一些實施例中，層間插塞130垂直地設置在下部通道結構126和上部通道結構128之間並與下部通道結構126和上部通道結構128接觸。層間插塞130可包括半導體材料，例如多晶矽，並將下部和上部通道結構126和128接合(例如，電連接)以形成通道結構108。也就是說，NAND記憶體串106從底部到頂部按以下順序可以包括插塞117、下部通道結構126、層間插塞130、上部通道結構128和插塞119。
在一些實施例中，3D記憶體元件100還包括縫隙結構132。每個縫隙結構132可以垂直延伸穿過儲存堆疊層104中的導體/介電質層對。縫隙結構132也可以橫向延伸(例如，在y-方向)以將儲存堆疊層104分成多個塊。縫隙結構132可包括填充有導電材料的開口(縫隙)，該導電材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任意組合。縫隙結構132還可包括具有介電質材料(例如氧化矽)的間隔層，其橫向位於填充的導電材料和儲存堆 疊層104之間，以使填充的導電材料與儲存堆疊層104中圍繞的導體層110電絕緣。結果，縫隙結構132可以將3D記憶體元件100分成多個儲存塊和/或儲存指狀物。
在一些實施例中，縫隙結構132用作共用相同陣列共源極的相同儲存指狀物或相同儲存塊中的NAND記憶體串106的源接觸。因此，縫隙結構132可以被稱為多個NAND記憶體串106的“共源極接觸”。在一些實施例中，基底102包括摻雜區134(包括所需摻雜水準的p型或n型摻雜體)，並且，縫隙結構132的下端與基底102的摻雜區134接觸。因此，縫隙結構132可以透過摻雜區134電連接到NAND記憶體串106。
如第1圖所示，3D記憶體元件100還包括TAC 136，每個TAC 136垂直延伸穿過儲存堆疊層104中的導體/介電質層對。每個TAC 136可以垂直延伸穿過交錯的導體層110和介電質層112。在一些實施例中，TAC 136可以延伸穿過儲存堆疊層104的整個厚度(例如，垂直方向上的所有導體/介電質層對)。在一些實施例中，TAC 136進一步延伸穿過基底102的至少一部分。TAC 136可以從和/或至3D記憶體元件100(例如電源匯流排的一部分)傳送電訊號，並具有縮短的互連路由。在一些實施例中，TAC 136可以提供3D記憶體元件100和周邊設備111之間和/或後段製程(BEOL)互連(未示出)和周邊設備111之間的電連接。TAC 136還可以向儲存堆疊層104提供機械支撐。
TAC 136可包括穿過儲存堆疊層104並填充有填充材料的垂直開口。在一些實施例中，TAC 136包括在開口的側壁上的間隔層138和在開口中與間隔層138接觸的導體層140。導體層140可包括導電材料，包括但不限於W、Co、Cu、Al、摻雜矽，矽化物或其任意組合。間隔層138可以使TAC 136的導體層140與儲存堆疊層104中的圍繞的導體層110電絕緣。在一些實施例中，TAC 136在平面圖中具有基本上圓形形狀，並且導體層140和間隔層138從TAC 136的中心按此順序 徑向設置。TAC 136的間隔層138可包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。
如第1圖所示，儲存堆疊層104的外部區域118可至少在橫向方向(例如，在y方向上)的一側包括階梯結構142。在一些實施例中，另一個階梯結構(未示出)設置在儲存堆疊層104在y方向上的相對側。階梯結構142的每一“層級”可包括一個或多個導體/介電質層對，每個導體/介電質層對包括導體層110和介電質層112。階梯結構142中的每個層級中的頂層可以是導體層110，以用於在垂直方向上互連。在一些實施例中，階梯結構142中的每兩個相鄰層級在垂直方向上偏移標稱上相同的距離並且在橫向方向上偏移標稱上相同的距離。對於階梯結構142中的每兩個相鄰層級，靠近基底102的第一層級(以及其中的導體層和介電質層)可以比第二層級(以及其中的導體層和介電質層)橫向延伸得更遠，從而在第一層級上形成“著陸區“以用於在垂直方向互連。
臺階結構142可用於著陸字元線接觸144和/或用於在製造期間(例如，蝕刻和化學機械研磨(CMP))透過其中的虛設通道結構146來平衡某些製程中的負載。每個字元線接觸144的下端可以與階梯結構142中的相應層級中的頂部導體層110(字元線)接觸，以單獨定址3D記憶體元件100的相應字元線。字元線接觸144可以包括垂直延伸穿過一個或多個介電質層並填充有導電材料的開口(例如，通孔或溝槽)，該導電材料包括但不限於W、Co、Cu、Al、矽化物或其任意組合。
虛設通道結構146可以垂直延伸穿過儲存堆疊層104，並具有填充有與通道結構108中的材料相同的材料的垂直開口。根據一些實施例，與通道結構108不同，在虛設通道結構146上沒有形成接觸以提供與3D記憶體元件100的其他元件的電連接。在一些實施例中，虛設通道結構146用介電質材料完全填充，該介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。因此，虛 設通道結構146不能用於形成3D記憶體元件100中的儲存單元。替代地，虛設通道結構146可以為儲存陣列結構(例如，儲存堆疊層104)提供機械支撐。儘管虛設通道結構146如第1圖所示被設置在儲存堆疊層104的外部區域118中，然而可以理解虛設通道結構146也可以形成在儲存堆疊層104的內部區域116中。在一些實施例中，虛設通道結構146用介電質層(例如氧化矽層)完全填充，並且垂直延伸穿過儲存堆疊層104中的在內部區域116中或在外部區域118中的導體/介電質層對。
如第1圖所示，3D記憶體元件100還可以包括周邊接觸148，其垂直延伸穿過一個或多個介電質層並在儲存堆疊層104外部與周邊設備111接觸。周邊接觸148可以提供與周邊設備111的電連接。周邊接觸148可以包括用填充材料填充的垂直開口。在一些實施例中，類似於TAC 136，周邊接觸148包括在開口的側壁上的間隔層150和在開口中與間隔層150接觸的導體層152。導體層152可包括導電材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任意組合。在一些實施例中，周邊接觸148在平面圖中具有基本上圓形形狀，並且導體層152和間隔層150按此順序從周邊接觸148的中心徑向設置。周邊接觸148的間隔層150可包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。在一些實施例中，周邊接觸148的間隔層150和TAC 136的間隔層138在橫向方向(例如，徑向方向)上具有標稱上相同的厚度。在一些實施例中，周邊接觸148的間隔層150和TAC 136的間隔層138兩者均包括氧化矽。
應理解，3D記憶體元件100可包括第1圖中未示出的另外元件和結構，包括但不限於儲存堆疊層104之上和/或基底102之下的一個或多個BEOL互連層中的其他局部接觸和互連。
第2A-2E圖示出了根據本公開的一些實施例的用於形成3D記憶體元件的通道結構的示例性製造過程。第3A-3F圖示出了根據本公開的各種實施例的 用於形成3D記憶體元件的TAC、周邊接觸和虛設通道結構的示例性製造過程。第4A-4C圖示出了根據本公開的一些實施例的用於形成3D記憶體元件的TAC、周邊接觸和虛設通道結構的另一示例性製造過程。第5A-5B圖示出了根據本公開的一些實施例的用於形成3D記憶體元件的縫隙結構和字元線接觸的示例性製造過程。第6圖是根據一些實施例的用於形成3D記憶體元件的示例性方法600的流程圖。第8圖是根據本公開的一些實施例的用於形成3D記憶體元件的另一示例性方法800的流程圖。第2-6圖和第8圖中示出的3D記憶體元件的示例包括第1圖中所示的3D記憶體元件100。將一起描述第2-6圖和第8圖。應當理解，方法600和800中所示的步驟不是詳盡的，並且也可以在任何所示步驟之前、之後或之間執行其他步驟。此外，一些步驟可以同時執行，或者以與第6圖和8中所示不同的循序執行。
參照第6圖，方法600開始於步驟602，其中在基底上形成包括多個介電質/犧牲層對的介電質堆疊層。基底可以是矽基底。在一些實施例中，首先形成下部介電質層面，然後形成接合層。然後可以在接合層上形成上部介電質層面以形成介電質堆疊層。方法600前進到步驟604，如第6圖所示，其中形成垂直延伸穿過介電質堆疊層的通道結構。在一些實施例中，形成垂直延伸穿過下部介電質層面的下部通道結構。然後可以在接合層中在下部通道結構上形成層間插塞。一旦形成上部介電質層面，垂直延伸穿過上部介電質層面的上部通道結構就可被形成，並透過層間插塞與下部通道結構接合，從而形成通道結構。在一些實施例中，階梯結構形成在介電質堆疊層的一側。
如第2A圖所示，在矽基底202上形成包括多個介電質/犧牲層對的下部介電質層面204。在一些實施例中，透過一個或多個薄膜沉積製程來交替沉積犧牲層206和介電質層208，該薄膜沉積製程包括但不限於物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其任意組合。在一些 實施例中，犧牲層206包括氮化矽，並且介電質層208包括氧化矽。應理解，沉積犧牲層206和介電質層208的順序不受限制。沉積可以從犧牲層206或介電質層208開始，並且可以以犧牲層206或介電質層208結束。
如第2B圖所示，形成下部通道結構210的陣列，每個下部通道結構210垂直延伸穿過下部介電質層面204中的交錯的犧牲層206和介電質層208。在一些實施例中，形成下部通道結構210的製造製程包括使用乾式蝕刻和/或濕式蝕刻(例如深反應離子蝕刻(DRIE))形成穿過在下部介電質層面204中的交錯的犧牲層206和介電質層208的通道孔，然後使用薄膜沉積製程用多個層(例如介電質層和半導體層)填充通道孔。在一些實施例中，介電質層是複合介電質層，例如多個介電質層的組合，包括但不限於穿隧層、儲存層和阻擋層。穿隧層可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。儲存層可以包括用於儲存用於記憶體步驟的電荷的材料。儲存層材料可包括但不限於氮化矽、氮氧化矽、氧化矽和氮化矽的組合、或其任意組合。阻擋層可以包括介電質材料，包括但不限於氧化矽或氧化矽/氧氮化矽/氧化矽(ONO)的組合。阻擋層還可以包括高k介電質層，例如氧化鋁(Al2O3)層。半導體層可以包括多晶矽，用作半導體通道。半導體層和介電質層可以透過諸如ALD、CVD、PVD或其任意組合的製程形成。
如第2B圖所示，透過使用薄膜沉積製程(例如ALD、CVD、PVD或其任意組合)沉積諸如氧化矽層的介電質層，在下部介電質層面204上形成接合層212。層間插塞214的陣列形成在接合層212中並分別與下部通道結構210的陣列接觸。可以透過圖案化和蝕刻穿過接合層212的開口，然後使用薄膜沉積製程(例如ALD、CVD、PVD或其任意組合)沉積半導體材料(例如多晶矽)來形成層間插塞214。
如第2C圖所示，上部介電質層面216形成在接合層212上和下部介電 質層面204之上。因此可以形成包括下部介電質層面204和上部介電質層面216的介電質堆疊層218。用於形成下部介電質層面204的相同製造製程可用於形成上部介電質層面216，並因此不再重複。
如第2D圖所示，上部通道結構220的陣列被形成並且分別與層間插塞214的陣列接觸，每個上部通道結構220垂直延伸穿過上部介電質層面216。因此形成通道結構陣列222，每個通道結構包括透過層間插塞214電連接的下部通道結構210和上部通道結構220。用於形成下部通道結構210的相同製造製程可用於形成上部通道結構220，並因此不再重複。
如第2E圖所示，階梯結構224形成在介電質堆疊層218的側面。階梯結構224可以透過所謂的“修整-蝕刻”製程形成，該“修整-蝕刻”製程在每個週期中修整(例如，逐漸地和向內地蝕刻，通常來自所有方向)圖案化的光阻層，然後使用修整的光阻層作為蝕刻遮罩來蝕刻介電質/犧牲層對的暴露部分，以形成階梯結構224的一個臺階。
方法600進行到步驟606，如第6圖所示，其中形成垂直延伸穿過介電質堆疊層的虛設通道結構。如第3A圖所示，形成穿過介電質層218的虛設通道結構302的陣列。可以透過使用濕式蝕刻和/或乾式蝕刻(例如DRIE)首先蝕刻穿過介電質堆疊層218和/或一個或多個介電質層的開口來形成虛設通道結構302。在一些實施例中，然後使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD或其任意組合)用介電質層(例如氧化矽層)完全填充開口。在一些實施例中，在相同的製造步驟中與通道結構222同時形成虛設通道結構302，使得每個虛設通道結構302的開口填充有填充在通道結構222中的至少一些材料。
方法600進行到步驟608，如第6圖所示，其中同時蝕刻穿過介電質堆疊層的第一開口和在介電質堆疊層外部的第二開口。如第3B圖所示，透過濕式蝕刻和/或乾式蝕刻交錯的介電質層208和犧牲層206(例如，氮化矽和氧化矽)， 形成每個垂直延伸穿過介電質堆疊層218中的介電質/犧牲層對的第一開口(TAC孔)304。在一些實施例中，使用DRIE蝕刻TAC孔304。第二開口(周邊接觸孔)306可以透過相同的濕式蝕刻和/或乾式蝕刻製程(例如DRIE)同時形成，以蝕刻穿過在介電質堆疊層218外部的一個或多個介電質層(例如，氧化矽和/或氮化矽)。TAC孔304和周邊接觸孔306在垂直方向上的深度可以標稱上相同。在各種實施例中，TAC孔304和周邊接觸孔306的橫向尺寸(例如直徑)在標稱上可以相同或不同。例如，根據一些實施例，TAC孔304的直徑大於周邊接觸孔306的直徑。
如第3B圖所示，TAC孔304和周邊接觸孔306可以到達矽基底202，並且周邊接觸孔306的下端可以與形成在矽基底202上的周邊設備307接觸。在一些實施例中，周邊設備307包括電晶體，其可以透過多種製程形成，包括但不限於微影蝕刻、乾式/濕式蝕刻、薄膜沉積、熱生長、注入、CMP和任何其他合適的製程。在一些實施例中，透過離子注入和/或熱擴散在矽基底202中形成摻雜區，其例如用作電晶體的源極區和/或汲極區。在一些實施例中，還透過濕式蝕刻和/或乾式蝕刻和薄膜沉積製程在矽基底202中形成隔離區(例如，STI)。用於形成周邊設備307的製造製程可以在蝕刻周邊接觸孔306之前的任何製造階段進行。
方法600進行到步驟610，如第6圖所示，其中第一間隔層和第二間隔層分別同時形成在第一開口和第二開口的側壁上。第7A圖是根據一些實施例的用於在開口的側壁上形成間隔層的示例性方法的流程圖。參照第7A圖，在步驟702，為了形成第一間隔層，在第一開口的側壁和底表面上沉積介電質層。在步驟704，去除介電質層的沉積在第一開口的底表面上的部分。介電質層的沉積可以包括ALD，並且去除介電質層的部分可以包括在第一開口的底表面上的各非等向性蝕刻。
如第3C圖所示，第一間隔層308形成在TAC孔304的側壁上，但不形成在底表面上。可以使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD或 其任意組合)將介電質層首先沉積到TAC孔304中，其覆蓋TAC孔304的側壁和底表面。然後可以透過使用“底部穿孔”製程來蝕刻介電質層的沉積在TAC孔304的底表面上但不在側壁上的部分。在一些實施例中，可以使用ALD在TAC孔304的側壁和底表面上沉積氧化矽層，並且可以使用指向TAC孔304的底表面的任何合適的各非等向性蝕刻來去除氧化矽層的沉積在TAC孔304的底表面上的部分。在一個示例中，可以向DRIE添加具有足夠電壓電平的偏壓，以蝕刻穿過TAC孔304的底表面上的氧化矽層，但不穿過側壁的氧化矽層。可以使用相同的沉積和底部穿孔製程，在周邊接觸孔306的側壁而不在底表面上同時形成第二間隔層310。在一些實施例中，第一間隔層308和第二間隔層310的厚度在橫向方向(例如，徑向方向)上標稱上相同。
第7B圖是根據一些實施例的用於在開口的側壁上形成間隔層的另一示例性方法的流程圖。參照第7B圖，在步驟706，為了在第一開口的側壁上形成第一間隔層，首先透過去除犧牲層的與第一開口的側壁鄰接的部分來形成多個淺凹陷。在步驟708，沉積介電質層以填充在淺凹陷中以及第一開口的側壁和底表面上。在步驟710，去除介電質層的沉積在第一開口的底表面上的部分。根據一些實施例，去除介電質層的部分包括在第一開口的側壁和底表面上的各等向性蝕刻。
與第3C圖中所示的透過ALD沉積和底部打孔製程形成第一間隔層308的示例不同，第3D-3E圖示出了另一示例，其中透過任何沉積製程形成第一間隔層314，然後進行回蝕刻製程。如第3D圖中所示，透過濕式蝕刻和/或乾式蝕刻(例如使用用於氮化矽的濕式蝕刻劑)，去除介電質堆疊層218中犧牲層206的與TAC孔304的側壁鄰接的部分。然後可以沿著TAC孔304的側壁形成多個淺凹陷312。蝕刻的程度，即淺凹陷的橫向尺寸，可以透過蝕刻速率和/或蝕刻時間來控制。犧牲層部分去除製程可以在下一步驟中為更厚的介電質層沉積提供空間。
如第3E圖所示，第一間隔層314形成在TAC孔304的側壁上，但不形成在底表面上。可以使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD或者其任意組合)將介電質層首先沉積到TAC孔304中，其填充在淺凹陷312中(如第3D圖所示)並覆蓋TAC孔304的側壁和底表面。介電質層沉積在TAC孔304的底表面上的部分可以使用回蝕刻製程來去除。在一些實施例中，可以應用各等向性蝕刻以蝕刻沉積在TAC孔304的側壁和底表面上的介電質層。因為介電質層沿著側壁(填充在淺凹陷312中)比在底表面上厚得多，因此當已經蝕刻穿過介電質層在底表面上的部分時，可以部分地蝕刻側壁上的介電質層的部分，從而留下第一間隔層314僅覆蓋TAC孔304的側壁。換句話說，根據一些實施例，沿著側壁的增厚的介電質層被回蝕刻，從而留下較薄的介電質層作為第一間隔層314。可以控制任何合適的各等向性蝕刻製程的蝕刻速率和/或蝕刻時間以完全蝕刻穿過TAC孔304的底表面上的介電質層，但是部分地回蝕刻TAC孔304的側壁上的介電質層。
方法600進行到步驟612，如第6圖所示，其中導體層沉積在第一開口中以形成TAC並且沉積在第二開口中以形成周邊接觸。在一些實施例中，導體層是包括黏附/阻擋層和導體的複合層。如第3F圖所示，在TAC孔304中沉積導體層316(如第3C-3E圖中所示)以填充TAC孔304的剩餘空間，從而形成垂直延伸穿過介電質堆疊層218的TAC 318。在一些實施例中，透過使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、電化學沉積、或其任意組合)沉積鈦/氮化鈦(Ti/TiN)或鈦/氮化鉭(Ta/TaN)，沿第一間隔層308/314首先形成黏附/阻擋層。然後，可以透過使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、電化學沉積、或其任意組合)沉積諸如鎢的金屬，在TAC孔304的剩餘空間中形成導體。可以使用相同的沉積製程在周邊接觸孔306中同時形成導體層320(如第3C-3E圖所示)，以形成與周邊設備307接觸的周邊接觸322。沉積後的過量導體 層可以透過CMP去除。
方法600進行到步驟614，如第6圖所示，其中在形成TAC之後形成垂直延伸穿過介電質堆疊層的縫隙。方法600進行到步驟616，如第6圖所示，其中透過用多個導體層穿過縫隙替換介電質/犧牲層對中的犧牲層，在基底上形成包括多個導體/介電質層對的儲存堆疊層。在一些實施例中，透過在形成儲存堆疊層之後在縫隙中沉積導體層來形成縫隙結構。在一些實施例中，形成多個字元線接觸，每個字元線接觸與階梯結構中的導體/介電質層對的導體層中的相應一個導體層接觸。
如第5A圖所示，可以蝕刻穿過介電質堆疊層218中的介電質/犧牲層對的開口(縫隙)(如第3-4圖所示)。可以透過濕式蝕刻和/或乾式蝕刻介電質(例如，氧化矽和氮化矽)來形成縫隙。該開口可以用作閘極替換製程的路徑，該閘極替換製程用導體層502替換介電質堆疊層218中的犧牲層206，以形成多個導體/介電質層對。利用導體層502替換犧牲層206可以透過對介電質層208(例如，氧化矽)有選擇性地濕式蝕刻犧牲層206(例如，氮化矽)並用導體層502(例如，W)填充該結構來執行。可以透過PVD、CVD、ALD、電化學沉積或其任意組合來沉積導體層502。導體層502可包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任意組合。結果，在閘極替換製程之後，第3-4圖中的介電質堆疊層218變為矽基底202上的儲存堆疊層504，其包括導體/介電質層對，即交錯的導體層502和介電質層208。
如第5A圖所示，透過PVD、CVD、ALD、電化學沉積或其任意組合將導電材料填充(例如，沉積)到縫隙中來形成縫隙結構506。縫隙結構506可包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任意組合。在一些實施例中，首先在縫隙結構506的導電材料和圍繞縫隙結構506的導體層502之間形成介電質層(例如，氧化矽層)作為間隔層。縫隙結構506的下端可 以與摻雜區507接觸，摻雜區507可以使用離子注入和/或熱擴散在矽基底202中形成。
如第5B圖所示，每個字元線接觸508與階梯結構224中的導體/介電質層對的導體層502中的相應一個導體層接觸。透過首先蝕刻垂直開口(例如，透過濕式蝕刻和/或乾式蝕刻)，形成穿過一個或多個介電質層的字元線接觸508，然後用導電材料並使用ALD、CVD、PVD、電化學沉積、或其任意組合來填充開口。在一些實施例中，其他導電材料被填充在開口中以用作黏附/阻擋層。可以透過在不同材料處的蝕刻停止來控制介電質層的蝕刻以形成字元線接觸508的開口。例如，當到達階梯結構224中的導體層502時，可以停止對介電質層的蝕刻。
第8圖是根據本公開的一些實施例的用於形成3D記憶體元件的另一示例性方法800的流程圖。步驟802、804、814和816分別類似於步驟602、604、614和616，因此不再重複。方法800進行到步驟806，如第8圖所示，其中同時蝕刻穿過介電質堆疊層的第一開口、在介電質堆疊層外部的第二開口和穿過介電質堆疊層的第三開口。在一些實施例中，第三開口的橫向尺寸(例如，直徑)小於第一和第二開口的橫向尺寸。根據一些實施例，第一、第二和第三開口中的每一個在平面圖中具有標稱上圓形形狀。
如第4A圖所示，同時形成第一開口(TAC孔)402、第二開口(周邊接觸孔)404和第三開口(虛設通道孔)406，每個開口到達矽基底202。周邊接觸孔404的下端可以與形成在矽基底202上的周邊設備405接觸。可以使用濕式蝕刻和/或乾式蝕刻來蝕刻穿過介電質堆疊層218中的交錯的犧牲層206和介電質層208(例如，氮化矽和氧化矽)的TAC孔402和虛設通道孔406，並且可以使用相同的濕式蝕刻和/或乾式蝕刻製程同時蝕刻穿過一個或多個介電質層(例如，氧化矽)的周邊接觸孔404。在一些實施例中，使用DRIE同時蝕刻TAC孔402、周 邊接觸孔404和虛設通道孔406。TAC孔402、周邊接觸孔404和虛設通道孔406在垂直方向上的深度可以標稱上相同。在一些實施例中，TAC孔402、周邊接觸孔404和虛設通道孔406中的每一個在平面圖中具有基本上圓形形狀。TAC孔402、周邊接觸孔404和虛設通道孔406的橫向尺寸(例如，直徑)可以透過圖案化製程和/或蝕刻參數(例如蝕刻速率和蝕刻時間)來控制。在一些實施例中，在平面圖中，虛設通道孔406的直徑小於TAC孔402的直徑和周邊接觸孔404的直徑。在一些實施例中，在平面圖中，周邊接觸孔404的直徑小於TAC孔402的直徑。
方法800進行到步驟808，如第8圖所示，其中沉積介電質層以(i)完全填充在第三開口中以形成虛設通道結構以及(ii)部分填充在第一開口和第二開口中。方法800進行到步驟810，如第8圖所示，其中去除了介電質層沉積在第一和第二開口的底表面上的部分。
如第4B圖中所示，使用一個或多個薄膜沉積製程(例如ALD、CVD、PVD、電化學沉積、或其任意組合)將介電質層(例如，氧化矽)沉積到TAC孔402、周邊接觸孔404和虛設通道孔406中。由於TAC孔402、周邊接觸孔404和虛設通道孔406的橫向尺寸不同，透過控制沉積參數，例如沉積速率和/或沉積時間，沉積的介電質層可以完全填充在虛設通道孔406中以形成虛設通道結構408，但僅部分填充在TAC孔402和周邊接觸孔404中以分別在TAC孔402和周邊接觸孔404的側壁上形成第一間隔層410和第二間隔層412。因此，形成垂直延伸穿過介電質堆疊層218的虛設通道結構408。如上所述，介電質層的沉積在TAC孔402和周邊接觸孔404的底表面上的部分可以使用底部打孔製程(例如高偏置DRIE)去除(即，蝕刻穿過)。結果，第一和第二間隔層410和412分別形成在TAC孔402和周邊接觸孔404的側壁上，而不在底表面上。在一些實施例中，同時形成的第一和第二間隔層410和412在平面圖中在徑向方向上具有標稱上相同的厚度。
方法800進行到步驟812，如第8圖所示，其中沉積導體層以(i)填充 在第一開口中以形成TAC以及(ii)填充在第二開口中以形成周邊接觸。如第4C圖所示，將導體層414沉積在TAC孔402中(如第4B圖所示)以填充TAC孔402的剩餘空間，從而形成垂直延伸穿過介電質堆疊層218的TAC 416。在一些實施例中，透過使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、電化學沉積或其任意組合)沉積Ti/TiN或Ta/TaN，沿第一間隔層410首先形成黏附/阻擋層。然後，可以透過使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、電化學沉積或其任意組合)沉積諸如鎢的金屬，在TAC孔402的剩餘空間中形成導體。可以使用相同的沉積製程在周邊接觸孔404中同時形成導體層418(如第4B圖所示)，以形成與周邊設備405接觸的周邊接觸420。沉積後的過量導體層可以透過CMP去除。
根據本公開的一個方面，公開了一種用於形成3D記憶體元件的方法。在基底上形成包括多個介電質/犧牲層對的介電質堆疊層。形成垂直延伸穿過介電質堆疊層的通道結構。形成垂直延伸穿過介電質堆疊層的第一開口。間隔層形成在第一開口的側壁上。透過在第一開口中沉積與間隔層接觸的導體層來形成垂直延伸穿過介電質堆疊層的TAC。在形成TAC之後形成垂直延伸穿過介電質堆疊層的縫隙。透過用多個導體層穿過縫隙替換介電質/犧牲層對中的犧牲層，在基底上形成包括多個導體/介電質層對的儲存堆疊層。
在一些實施例中，在形成第一開口之前，在介電質堆疊層的一個邊緣處形成階梯結構。根據一些實施例，形成多個字元線接觸，每個字元線接觸與階梯結構中的導體/介電質層對的導體層中的相應一個導體層接觸。
在一些實施例中，透過在縫隙中沉積導體層來形成縫隙結構。
在一些實施例中，在形成第一開口之前形成垂直延伸穿過介電質堆疊層的虛設通道結構。
在一些實施例中，為了形成第一開口，同時蝕刻穿過介電質堆疊層 的第一開口和在介電質堆疊層外部的第二開口。在一些實施例中，為了形成TAC，將導體層沉積在第一開口中以形成TAC並且沉積在第二開口中以形成周邊接觸。
在一些實施例中，為了在第一開口的側壁上形成間隔層，在第一開口的側壁和底表面上沉積介電質層，並且去除介電質層沉積在第一開口的底表面上的部分。根據一些實施例，介電質層的沉積包括ALD，並且去除介電質層的部分包括在第一開口的底表面上的各非等向性蝕刻。
在一些實施例中，為了在第一開口的側壁上形成間隔層，透過去除犧牲層的與第一開口的側壁鄰接的部分來形成多個淺凹陷，沉積介電質層以填充在淺凹陷中以及在第一開口的側壁和底表面上，並且去除介電質層沉積在第一開口的底表面上的部分。根據一些實施例，去除介電質層的部分包括在第一開口的側壁和底表面上的各等向性蝕刻。
在一些實施例中，為了形成第一開口，同時蝕刻穿過介電質堆疊層的第一開口、在介電質堆疊層外部的第二開口、以及穿過介電質堆疊層的第三開口。第三開口的橫向尺寸可以小於第一和第二開口的橫向尺寸。
在一些實施例中，為了在第一開口的側壁上形成間隔層，沉積介電質層以(i)完全填充在第三開口中以形成虛設通道結構以及(2)部分填充在第一開口和第二開口中，並且去除介電質層沉積在第一開口的底表面上和第二開口的底表面上的部分。第一、第二和第三開口中的每一個在平面圖中可以具有標稱上圓形形狀。
在一些實施例中，介電質/犧牲層對中的介電質層包括氧化矽，介電質/犧牲層對中的犧牲層包括氮化矽，並且間隔層包括氧化矽。
根據本公開的另一方面，公開了一種用於形成3D記憶體元件的方法。在基底上形成包括多個介電質/犧牲層對的介電質堆疊層。形成垂直延伸穿 過介電質堆疊層的通道結構。形成垂直延伸穿過介電質堆疊層的虛設通道結構。同時蝕刻穿過介電質堆疊層的第一開口和在介電質堆疊層外部的第二開口。同時形成第一開口的側壁上的第一間隔層和第二開口的側壁上的第二間隔層。沉積導體層以(i)填充在第一開口中以形成TAC以及(ii)填充在第二開口中以形成周邊接觸。在形成TAC和周邊設備之後形成垂直延伸穿過介電質堆疊層的縫隙。透過用多個導體層穿過縫隙替換介電質/犧牲層對中的犧牲層，在基底上形成包括多個導體/介電質層對的儲存堆疊層。
在一些實施例中，在形成虛設通道結構之前，在介電質堆疊層的一個邊緣處形成階梯結構。根據一些實施例，形成多個字元線接觸，每個字元線接觸與階梯結構中的導體/介電質層對的導體層中的相應一個導體層接觸。
在一些實施例中，透過在縫隙中沉積導體層來形成縫隙結構。
在一些實施例中，為了在第一開口的側壁上形成第一間隔層，在第一開口的側壁和底表面上沉積介電質層，並且去除介電質層沉積在第一開口的底表面上的部分。根據一些實施例，介電質層的沉積包括ALD，並且去除介電質層的部分包括在第一開口的底表面上的各非等向性蝕刻。
在一些實施例中，為了在第一開口的側壁上形成間隔層，透過去除犧牲層的與第一開口的側壁鄰接的部分來形成多個淺凹陷，沉積介電質層以填充在淺凹陷中以及在第一開口的側壁和底表面上，並且去除介電質層沉積在第一開口的底表面上的部分。根據一些實施例，去除介電質層的部分包括在第一開口的側壁和底表面上的各等向性蝕刻。
在一些實施例中，介電質/犧牲層對中的介電質層包括氧化矽，介電質/犧牲層對中的犧牲層包括氮化矽，並且第一和第二間隔層包括氧化矽。
根據本公開的又一方面，公開了一種用於形成3D記憶體元件的方法。在基底上形成包括多個介電質/犧牲層對的介電質堆疊層。形成垂直延伸穿 過介電質堆疊層的通道結構。同時蝕刻穿過介電質堆疊層的第一開口、在介電質堆疊層外部的第二開口和穿過介電質堆疊層的第三開口。第三開口的橫向尺寸小於第一和第二開口的橫向尺寸。沉積介電質層以(i)完全填充在第三開口中以形成虛設通道結構以及(ii)部分填充在第一開口和第二開口中。去除介電質層的沉積在第一開口的底表面上和第二開口的底表面上的部分。沉積導體層以(i)填充在第一開口中以形成TAC以及(ii)填充在第二開口中以形成周邊接觸。在形成TAC和周邊設備之後形成垂直延伸穿過介電質堆疊層的縫隙。透過用多個導體層穿過縫隙替換介電質/犧牲層對中的犧牲層，在基底上形成包括多個導體/介電質層對的儲存堆疊層。
在一些實施例中，在蝕刻第一、第二和第三開口之前，在介電質堆疊層的一個邊緣處形成階梯結構。根據一些實施例，形成多個字元線接觸，每個字元線接觸與階梯結構中的導體/介電質層對的導體層中的相應一個導體層接觸。
在一些實施例中，透過在縫隙中沉積導體層來形成縫隙結構。
在一些實施例中，第一、第二和第三開口中的每一個在平面圖中具有標稱上圓形形狀。
在一些實施例中，介電質/犧牲層對中的介電質層包括氧化矽，介電質/犧牲層對中的犧牲層包括氮化矽，並且填充第一、第二和第三開口的介電質層包括矽氧化物。
根據本公開的又一方面，3D記憶體元件包括基底、在基底上包括多個導體/介電質層對的儲存堆疊層、垂直延伸穿過儲存堆疊層中的導體/介電質層對的通道結構、垂直延伸穿過儲存堆疊層中的導體/介電質層對的TAC、以及虛設通道結構，所述虛設通道結構用介電質層完全填充並垂直延伸穿過儲存堆疊層中的導體/介電質層對。
在一些實施例中，3D記憶體元件還包括在基底上的周邊設備、以及在儲存堆疊層外部並與周邊設備接觸的周邊接觸。
在一些實施例中，TAC和周邊接觸中的每一個包括具有標稱上相同厚度的間隔層。根據一些實施例，虛設通道結構中的介電質層以及TAC和周邊接觸中的間隔層包括氧化矽。
在一些實施例中，3D記憶體元件還包括基底上的下部儲存層面和在下部儲存堆疊層之上的上部儲存層面。在一些實施例中，通道結構包括垂直延伸穿過下部儲存層面的下部通道結構、垂直延伸穿過上部儲存層面的上部通道結構、以及垂直設置在下部通道結構與上部通道結構之間並與下部通道結構與上部通道結構接觸的層間插塞。
在一些實施例中，3D記憶體元件還包括在儲存堆疊層的一個邊緣處的階梯結構、以及多個字元線接觸，每個字元線接觸與階梯結構中的導體/介電質層對的導體層中的相應一個導體層接觸。
對特定實施例的上述說明因此將揭示本公開的一般性質，使得他人能夠透過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本公開和所附申請專利範圍。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據所附申請專利範圍及其等同物來進行限定。
100‧‧‧三維記憶體元件
102‧‧‧基底
104‧‧‧儲存堆疊層
106‧‧‧NAND記憶體串
110、140、152‧‧‧導體層
112‧‧‧介電質層
111‧‧‧周邊設備
116‧‧‧內部區域
118‧‧‧外部區域
108‧‧‧通道結構
117、119‧‧‧插塞
120‧‧‧下部儲存層面
122‧‧‧上部儲存層面
124‧‧‧接合層
126‧‧‧下部通道結構
128‧‧‧上部通道結構
130‧‧‧層間插塞
132‧‧‧縫隙結構
134‧‧‧摻雜區
136‧‧‧貫穿陣列接觸
138、150‧‧‧間隔層
142‧‧‧階梯結構
144‧‧‧字元線接觸
146‧‧‧虛設通道結構
148‧‧‧周邊接觸

Claims (19)

  1. 一種用於形成三維(3D)記憶體元件的方法，包括：在基底上形成包括多個介電質/犧牲層對的介電質堆疊層；形成垂直延伸穿過所述介電質堆疊層的通道結構；形成垂直延伸穿過所述介電質堆疊層的第一開口；在所述第一開口的側壁上形成間隔層；透過在所述第一開口中沉積與所述間隔層接觸的導體層，形成垂直延伸穿過所述介電質堆疊層的貫穿陣列接觸(TAC)；在形成所述TAC之後，形成垂直延伸穿過所述介電質堆疊層的縫隙；以及透過用多個導體層穿過所述縫隙替換所述介電質/犧牲層對中的犧牲層，在所述基底上形成包括多個導體/介電質層對的儲存堆疊層。
  2. 如請求項1所述的方法，還包括在形成所述第一開口之前，在所述介電質堆疊層的一側形成階梯結構。
  3. 如請求項2所述的方法，還包括形成多個字元線接觸，每個字元線接觸與所述階梯結構中的所述導體/介電質層對的導體層中的相應一個導體層接觸。
  4. 如請求項1所述的方法，還包括透過在所述縫隙中沉積導體層來形成縫隙結構。
  5. 如請求項1所述的方法，還包括在形成所述第一開口之前，形成垂直延伸穿過所述介電質堆疊層的虛設通道結構。
  6. 如請求項1所述的方法，其中形成所述第一開口包括同時蝕刻穿過所述介電質堆疊層的所述第一開口和在所述介電質堆疊層外部的第二開口。
  7. 如請求項6所述的方法，其中形成所述TAC包括將所述導體層沉積在所述第一開口中以形成所述TAC並且沉積在所述第二開口中以形成周邊接觸。
  8. 如請求項1所述的方法，其中在所述第一開口的側壁上形成所述間隔層包括：在所述第一開口的側壁和底表面上沉積介電質層；以及去除所述介電質層沉積在所述第一開口的底表面上的部分。
  9. 如請求項8所述的方法，其中沉積所述介電質層包括原子層沉積(ALD)，並且去除所述介電質層的所述部分包括在所述第一開口的底表面上的各非等向性蝕刻。
  10. 如請求項1所述的方法，其中在所述第一開口的側壁上形成所述間隔層包括：透過去除所述犧牲層的與所述第一開口的側壁鄰接的部分，來形成多個淺凹陷；沉積填充在所述淺凹陷中以及所述第一開口的側壁和底表面上的介電質層；以及去除所述介電質層沉積在所述第一開口的底表面上的部分。
  11. 如請求項10所述的方法，其中，去除所述介電質層的所述部分包括在所述第一開口的側壁和底表面上的各等向性蝕刻。
  12. 如請求項1所述的方法，其中形成所述第一開口包括：同時蝕刻穿過所述介電質堆疊層的所述第一開口、在所述介電質堆疊層外部的第二開口、以及穿過所述介電質堆疊層的第三開口，其中所述第三開口的橫向尺寸小於所述第一開口和所述第二開口的橫向尺寸。
  13. 如請求項12所述的方法，其中在所述第一開口的側壁上形成所述間隔層包括：沉積介電質層以(i)完全填充在所述第三開口中以形成虛設通道結構以及(ii)部分填充在所述第一開口和所述第二開口中；以及去除所述介電質層沉積在所述第一開口的底表面上和所述第二開口的底表面上的部分。
  14. 如請求項12所述的方法，其中所述第一開口、所述第二開口和所述第三開口中的每一個在平面圖中具有圓形形狀。
  15. 如請求項1所述的方法，其中所述介電質/犧牲層對中的所述介電質層包括氧化矽，所述介電質/犧牲層對中的所述犧牲層包括氮化矽，並且所述間隔層包括氧化矽。
  16. 一種用於形成三維(3D)記憶體元件的方法，包括： 在基底上形成包括多個介電質/犧牲層對的介電質堆疊層；形成垂直延伸穿過所述介電質堆疊層的通道結構；形成垂直延伸穿過所述介電質堆疊層的虛設通道結構；同時蝕刻穿過所述介電質堆疊層的第一開口和在所述介電質堆疊層外部的第二開口；同時在所述第一開口的側壁上形成第一間隔層和在所述第二開口的側壁上形成第二間隔層；沉積導體層以(i)填充在所述第一開口中以形成貫穿陣列接觸(TAC)以及(ii)填充在所述第二開口以形成周邊接觸；在形成所述TAC和所述周邊接觸之後，形成垂直延伸穿過所述介電質堆疊層的縫隙；以及透過用多個導體層穿過所述縫隙替換介電質/犧牲層對中的犧牲層，在所述基底上形成包括多個導體/介電質層對的儲存堆疊層。
  17. 如請求項16所述的方法，其中所述第一開口、所述第二開口和所述第三開口中的每一個在平面圖中具有圓形形狀。
  18. 一種三維(3D)記憶體元件，包括：基底；所述基底上包括多個導體/介電質層對的儲存堆疊層；垂直延伸穿過所述儲存堆疊層中的所述導體/介電質層對的通道結構；垂直延伸穿過所述儲存堆疊層中的所述導體/介電質層對的貫穿陣列接觸(TAC)；虛設通道結構，其用介電質層完全填充並垂直延伸穿過所述儲存堆疊層中 的所述導體/介電質層對；所述基底上的周邊設備；以及在所述儲存堆疊層外部並與所述周邊設備接觸的周邊接觸。
  19. 如請求項18所述的3D記憶體元件，其中，所述儲存堆疊層包括：在所述基底上的下部儲存層面；以及在所述下部儲存層面之上的上部儲存層面；以及所述通道結構包括：垂直延伸穿過所述下部儲存層面的下部通道結構；垂直延伸穿過所述上部儲存層面的上部通道結構；以及在所述下部通道結構和所述上部通道結構之間垂直設置並與所述下部通道結構和所述上部通道結構接觸的層間插塞。
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