CN112382329B - 字线电阻的测试方法 - Google Patents

Abstract

本发明提供一种字线电阻的测试方法，包括：提供三维存储器，其中，所述三维存储器包括至少两个存储块，每个所述存储块包括台阶区、第一存储区、第二存储区、多条间隔设置的字线，所述第一存储区与所述第二存储区设于所述台阶区的两侧，所述多条字线贯穿所述台阶区，并延伸至所述第一存储区与所述第二存储区，所述台阶区的每条字线在预设点位设有一个测试键；连接至少两个所述存储块的同一层的字线；测试两个所述测试键之间的电阻作为测试电阻；根据所述测试电阻计算每条所述字线的电阻。本发明解决了中间驱动的三维存储器无法有效快速地测出所有字线的电阻的技术问题。

Description

字线电阻的测试方法

技术领域

本发明涉及半导体器件技术领域，特别涉及一种字线电阻的测试方法。

背景技术

反及存储器(NAND)是一种比硬盘驱动器更好的存储设备，具有功耗低、质量轻等优点，其中，三维(3D)结构的NAND存储器因是将存储单元三维地布置在衬底之上而具有集成密度高、存储容量大，从而在电子产品中得到了更广泛的应用。

现有三维存储器的字线都是从一端开始驱动，字线上的信号从一端传递到另一端，在三维存储器变薄的情况下，会带来字线电阻的急剧升高，造成信号加载的延迟。为了解决信号加载延迟的影响，需要将三维存储器的字线从中间部分开始驱动，字线上的信号从中间向两侧传递。然而，中间驱动的三维存储器目前还无法有效快速地测出所有字线的电阻。

发明内容

本发明的目的在于提供一种字线电阻的测试方法，以解决中间驱动的三维存储器无法有效快速地测出所有字线的电阻的技术问题。

本发明提供一种字线电阻的测试方法，包括：提供三维存储器，其中，所述三维存储器包括至少两个存储块，每个所述存储块包括台阶区、第一存储区、第二存储区、多条间隔设置的字线，所述第一存储区与所述第二存储区设于所述台阶区的两侧，所述多条字线贯穿所述台阶区，并延伸至所述第一存储区与所述第二存储区，所述台阶区的每条字线在预设点位设有一个测试键；连接至少两个所述存储块的同一层的字线；测试两个所述测试键之间的电阻作为测试电阻；根据所述测试电阻计算每条所述字线的电阻。

其中，所述存储块包括衬底与设于所述衬底上的堆叠结构，所述堆叠结构包括多个依次层叠设置的堆叠对，每个所述堆叠对包括绝缘层与栅极层，所述堆叠结构的顶部形成有顶部选择栅切口，和/或，所述堆叠结构的底部形成有底部选择栅切口，所述切口将所述栅极层分割成两个子栅极层，所述栅极层为所述字线，所述子栅极层为子字线，每个所述子字线在预设点位设有一个测试键；

所述测试方法还包括：连接同一层的所述子字线；测试两个所述测试键之间的电阻作为测试电阻；根据所述测试电阻计算每条所述子字线的电阻。

其中，同一层的字线包括第一字线和第二字线，所述第一字线包括M个等长段，所述第一字线上设有第一测试键，所述第一测试键位于所述第一字线的第A段点，1≤A＜M；所述第二字线包括N个等长段，所述第二字线上设有第二测试键，所述第二测试键位于所述第二字线的第B段点，1≤B＜N；“测试两个所述测试键之间的电阻作为测试电阻”包括：测试所述第一测试键与所述第二测试键之间的第一字线的A/M电阻与所述第二字线的B/N电阻的电阻和作为测试电阻。

其中，所述第一字线包括2个等长段，所述第一测试键位于所述第一字线的中心；所述第二字线包括2个等长段，所述第二测试键位于所述第二字线的中心；“测试两个所述测试键之间的电阻作为测试电阻”包括：测试所述第一测试键与所述第二测试键之间的第一字线的1/2电阻与所述第二字线的1/2电阻的电阻和作为测试电阻。

其中，所述测试方法还包括：连接不同层的多条所述字线，并选取三条所述字线作为测试字线；测试每两个所述测试键之间的电阻作为第一测试电阻、第二测试电阻和第三测试电阻；根据所述第一测试电阻、所述第二测试电阻、所述第三测试电阻以及所述测试键在所述字线的预设点位计算每条所述字线的电阻。

其中，多条所述字线包括第一字线、第二字线以及第三字线，所述第一字线包括M个等长段，所述第一字线上设有第一测试键，所述第一测试键位于所述第一字线的第A段点，1≤A＜M；所述第二字线包括N个等长段，所述第二字线上设有第二测试键，所述第二测试键位于所述第二字线的第B段点，1≤B＜N；所述第三字线包括P个等长段，所述第三字线上设有第三测试键，所述第三测试键位于所述第三字线的第C段点，1≤C＜P；“连接多条所述字线”包括：连接所述第一字线、所述第二字线和所述第三字线；“测试每两个所述测试键之间的电阻作为第一测试电阻、第二测试电阻和第三测试电阻”包括：测量所述第一测试键与所述第二测试键之间的第一字线的A/M电阻与所述第二字线的B/N电阻的电阻和作为第一测试电阻、测量所述第一测试键与所述第三测试键之间的第一字线的A/M电阻与所述第三字线的C/P电阻的电阻和作为第二测试电阻、以及测量所述第二测试键与所述第三测试键之间的第二字线的B/N电阻与所述第三字线的C/P电阻的电阻和作为第三测试电阻。

其中，“连接至少两个所述存储块同一层的字线”包括：通过导接线连接至少两个所述存储块同一层的字线；“连接不同层的多条所述字线”包括：通过导接线连接不同层的多条所述字线。

其中，所述台阶区的每条字线通过一条连接引线引出，每条所述字线上的测试键位于所述连接引线上；“测试两个所述测试键之间的电阻作为测试电阻”包括：测试两个所述测试键之间的字线、连接引线以及所述导接线的电阻和作为测试电阻。

其中，同一层的任意两个所述字线的电阻的比值在0.9-1.1之间。

其中，所述导接线的材质为钨金属层、铂金属层或钨铂合金；所述连接引线的材质为钨金属层、铂金属层或钨铂合金。

综上所述，本申请通过在字线的预设点位设置测试键，测量两个测试键之间的电阻，然后根据预设点位在字线上的比例，可以计算出每条字线的电阻。从而，本申请可以有效快速地测出中间驱动的三维存储器所有字线的电阻。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是三维存储器的俯视结构示意图。

图2是本发明实施例提供的字线电阻的测试方法的流程示意图。

图3是本发明实施例提供的两个存储块的俯视结构示意图。

图4是图3中字线的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在描述本发明的实施例之前，首先描述三维存储器。图1示出了根据本公开内容的一些实施例的示例性三维(3D)存储器器件的俯视图。三维(3D)存储器器件可以是存储芯片(封装)、存储管芯或存储管芯的任何部分，并且可以包括一个或多个存储片101，每个存储片101可以包括多个存储块103。相同和并发的操作可以发生在每个存储片101上。可以是兆字节(MB)大小的存储块103是执行擦除操作的最小大小。如图1中所示，示例性三维(3D)存储器器件100包括四个存储片101，并且每个存储片101包括六个存储块103。每个存储块103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线之类的互连来寻址。位线和字线可以垂直地布置(例如，分别成行和列)，形成金属线阵列。位线和字线的方向在图1中被标记为“BL”和“WL”。在本公开内容中，存储块103也被称为“存储器阵列”或“阵列”。存储器阵列是存储器器件中的核心区域，执行存储功能。

如下将介绍三维存储器的字线电阻的测试方法。

请参阅图2，图2为本发明提供的一种三维存储器的字线50电阻的测试方法的流程图。本申请首先连接至少两个存储块103的同一层的字线50，然后测试两个测试键60之间的电阻作为测试电阻，最后根据测试电阻计算每条字线50的电阻，可以有效快速地测出中间驱动的三维存储器所有字线50的电阻。三维存储器的字线50电阻的测试方法包括S1、S2、S3、S4。S1、S2、S3、S4详细介绍如下。

S1，请参阅图3-图4，提供三维存储器，其中，三维存储器包括至少两个存储块103，每个存储块103包括台阶区20、第一存储区30、第二存储区40、多条间隔设置的字线50，第一存储区30与第二存储区40设于台阶区20的两侧，多条字线50贯穿台阶区20，并延伸至第一存储区30与第二存储区40，台阶区20的每条字线50在预设点位设有一个测试键60。可以理解的是，本申请的台阶区20位于存储块103的中间区域，第一存储区30和第二存储区40分别位于存储块103的两个侧边区域。存储块103从位于中间的台阶区20进行驱动。字线50上加载的信号从三维存储器的中间区域向两侧边区域传递。预设点位可以理解为测试键60在字线50上的位置在测试前已经获悉。

S2，连接至少两个存储块103的同一层的字线50；

S3，测试两个测试键60之间的电阻作为测试电阻；

S4，根据测试电阻计算每条字线50的电阻。

本申请中，通过在字线50的预设点位设置测试键60，测量两个测试键60之间的电阻，然后根据预设点位在字线50上的比例，可以计算出每条字线50的电阻。从而，本申请可以有效快速地测出中间驱动的三维存储器所有字线50的电阻。

在一个具体的实施例中，同一层的任意两个字线50的电阻的比值在0.9-1.1之间。也就是说，两个存储块103中的位于同一层的任意两条字线50的电阻相等或者大致相等。从而，根据两个测试键60之间的字线50的电阻可以推算出每一条字线50的电阻，且每一条字线50的电阻可以相当于同一层的所有字线50的电阻。可以理解的是，同一层的任意两条字线50的长度和横截面积相等或者基本相等。

可选地，同一层的任意两个字线50的电阻的比值为1。也就是说，同一层的任意两个字线50的电阻相等。

在一个具体的实施例中，采用纳米探针在三维存储器的台阶区20测量两个测试键60之间的电阻。纳米探针相对于字线50的电阻可以忽略不计，采用纳米探针测量字线50的电阻可以达到99.5％的准确率。

可以理解的是，在测试过程中，纳米探针与字线50的部分结构可以形成测量回路，处于测量回路的中的字线50为导通字线50。本申请可以测出的字线50电阻为处于测量回路中的导通字线50。

在一个具体的实施例中，存储块103包括衬底与设于衬底上的堆叠结构，堆叠结构包括多个依次层叠设置的堆叠对，每个堆叠对包括绝缘层与栅极层，堆叠结构的顶部形成有顶部选择栅切口90，和/或，堆叠结构的底部形成有底部选择栅切口，切口将栅极层分割成两个子栅极层，栅极层为字线50，子栅极层为子字线50；

测试方法还包括：

连接同一层的子字线50；

测试两个测试键60之间的电阻作为测试电阻；

根据测试电阻计算每条子字线50的电阻。

可以理解的是，第一存储区30或者第二存储区40可以包括存储串70的阵列，每个存储串70包括多个堆叠的存储单元。台阶区20可以包括阶梯结构和形成在阶梯结构上的触点结构的阵列。在一些实施例中，沿字线50方向延伸穿过第一存储区30、台阶区20和第二存储区40的多个缝隙结构80可以将存储块103分成多个指存储器。至少一些缝隙结构80可以用作第一存储区30域或者第二存储区40域中的存储串70阵列的公共源触点。顶部选择栅切口90可以布置在例如每个指存储器的中间，以将指存储器的顶部选择栅(TSG)分成两个部分，从而将栅极层分割成两个子栅极层。底部选择栅切口可以布置在例如每个指存储器的中间，以将指存储器的底部选择栅(BSG)分成两个部分，从而将栅极层分割成两个子栅极层。两个子栅极层(子字线50)的电阻相等或者大致相等。

衬底的材质例如为硅，当然还可以为其他含硅的衬底，例如绝缘体上有硅(Silicon On Insulator，SOI)、SiGe、Si:C等，该衬底内可通过离子注入等工艺形成了器件所需的p-型/n-型或深或浅的各种势阱。堆叠结构为绝缘层和栅极牺牲层交替层叠的叠层。可以采用化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic LayerDeposition，ALD)或其他合适的沉积方法，依次在衬底上交替沉积。绝缘层例如由氧化硅构成，栅极牺牲层例如由氮化硅构成，其会在后续工艺中会被金属替换而作为字线50。本实施例中，堆叠结构以O/N(氧化硅作为绝缘层，氮化硅作为栅极牺牲层)的2层堆叠结构。当然，本发明的堆叠结构并不仅仅局限于上述的2层结构，还可以为其他不同于2层的多层结构，具体以实际的需求设置。绝缘层还可以为氮氧化硅等，栅极牺牲层还可以为无定型硅、多晶硅、氧化铝等。

从而，本申请根据上述方法可以测试顶部选择栅切口两侧的子字线50的电阻，也可以测试底部选择栅切口两侧的子字线50的电阻。本申请可以测试三维存储器的同一层的所有子字线50的电阻。

请参阅图4，在一个具体的实施例中，同一层的字线50包括第一字线501和第二字线502，第一字线501包括M个等长段，第一字线501上设有第一测试键601，第一测试键601位于第一字线501的第A段点，1≤A＜M；第二字线502包括N个等长段，第二字线502上设有第二测试键602，第二测试键602位于第二字线502的第B段点，1≤B＜N；

“测试两个测试键60之间的电阻作为测试电阻”包括：测试第一测试键601与第二测试键602之间的第一字线501的A/M电阻与第二字线502的B/N电阻的电阻和作为测试电阻。可以理解的是，A、M、B、N均为正整数。

从而，本申请通过测量第一测试键601与第二测试键602之间的第一字线501的A/M电阻与第二字线502的B/N电阻，可以算出第一字线501或者第二字线502的电阻。

在一个具体的实施例中，第一字线501包括2个等长段，第一测试键601位于第一字线501的中心；第二字线502包括2个等长段，第二测试键602位于第二字线502的中心；

“测试两个测试键60之间的电阻作为测试电阻”包括：测试第一测试键601与第二测试键602之间的第一字线501的1/2电阻与第二字线502的1/2电阻的电阻和作为测试电阻。可以理解的是，测出的第一字线501的1/2电阻与第二字线502的1/2电阻的电阻和相当于一条字线50的电阻，如可以相当于第一字线501或第二字线502的电阻。本实施例测出的测试电阻即可相当于一条字线50(第一字线501或第二字线502)的电阻。本实施例字线50电阻的测试方式简单，无需根据测试电阻的阻值推算字线50的电阻。

在其他实施例中，若第一字线501包括5个等长段，第一测试键601位于第一字线501的第3段点，第二字线502包括6个等长段，第二测试键602位于第二字线502的第4段点；测量第一测试键601与第二测试键602之间的第一字线501的3/5电阻与第二字线502的4/6电阻的电阻和为R0。设定字线50(第一字线501或第二字线502)的电阻为R，则3R/5+4R/6＝R0。计算可得字线50(第一字线501或第二字线502)的电阻R＝15R0/19。

从而，若第一测试键601位于第一字线501的已经预设点位，第二测试键602位于第二字线502的已经预设点位，则可以高效快速地得出任一字线50的电阻。

在一个具体的实施例中，测试方法还包括：

连接不同层的多条字线50，并选取三条字线50作为测试字线50；

测试每两个测试键60之间的电阻作为第一测试电阻、第二测试电阻和第三测试电阻；

根据第一测试电阻、第二测试电阻、第三测试电阻以及测试键60在字线50的预设点位计算每条字线50的电阻。

可以理解的是，存储块103不同层的字线50的电阻不同。每一层字线50的电阻与字线50的厚度相关联，不同层的字线50厚度不同，不同层的字线50的电阻不同。不同层的任意两个字线50的电阻比值与字线50的厚度相关联，如果字线50的厚度发生较大的变化，不同层的任意两个字线50的电阻比值也发生较大变化。本申请可以通过如上的测试方法得到不同层的每条字线50的电阻。

本申请根据第一测试电阻、第二测试电阻和第三测试电阻可以得出每条字线50在测量回路中的导通电阻，然后根据预设点位在字线50的位置，可以得出每条字线50的电阻。

在一个具体的实施例中，多条字线50包括第一字线501、第二字线502以及第三字线50，第一字线501包括M个等长段，第一字线501上设有第一测试键601，第一测试键601位于第一字线501的第A段点，1≤A＜M；第二字线502包括N个等长段，第二字线502上设有第二测试键602，第二测试键602位于第二字线502的第B段点，1≤B＜N；第三字线50包括P个等长段，第三字线50上设有第三测试键，第三测试键位于第三字线50的第C段点，1≤C＜P；

“连接多条字线50”包括：连接第一字线501、第二字线502和第三字线50；

“测试每两个测试键60之间的电阻作为第一测试电阻、第二测试电阻和第三测试电阻”包括：测量第一测试键601与第二测试键602之间的第一字线501的A/M电阻与第二字线502的B/N电阻的电阻和作为第一测试电阻、测量第一测试键601与第三测试键之间的第一字线501的A/M电阻与第三字线50的C/P电阻的电阻和作为第二测试电阻、以及测量第二测试键602与第三测试键之间的第二字线502的B/N电阻与第三字线50的C/P电阻的电阻和作为第三测试电阻。

具体的，若第一测试电阻为R1，第二测试电阻为R2，第三测试电阻为R3，T1表示测出的第一字线501的电阻，T2表示测出的第二字线502的电阻，T3表示测出的第三字线50的电阻。

R1＝(A/M)T1+(B/N)T2；

R2＝(A/M)T1+(C/P)T3；

R3＝(B/N)T2+(C/P)T3；

根据上述3个公式，可以得出(A/M)T1、(B/N)T2以及(C/P)T3的具体值，进而可以推算出T1、T2和T3的具体值。

在一个具体的实施例中，通过导接线110连接至少两个存储块103的同一层的字线50；通过导接线110连接不同层的多条字线50。可以理解的是，一条导接线110可以连接两条字线50，或者三条字线50，或者更多的字线50。本申请在此不限定导接线110连接的字线50的条数。当然，在其他实现方式中，也可以通过沉积金属层连接字线50。沉积的金属层相当于本申请的导接线110。导接线110连接字线50的端部。导接线110可以在字线50的一端连接全部的字线50。

本申请中，导接线110的设置实现了多条字线50的连接，且可以使得字线50的连接更加方便。

在一个具体的实施例中，台阶区20的每条字线50通过一条连接引线引出，每条字线50上的测试键60位于连接引线上；

“测试两个测试键60之间的电阻作为测试电阻”包括测试测试键60之间的字线50、连接引线以及导接线110的电阻和作为测试电阻。可以理解的是，连接引线可以为触点。测试键60之间的字线50为测量回路中的导通字线50。

本申请中，将测试键60设于连接引线上，通过连接引线测量字线50的电阻，操作方便，且可以在字线50结构全部成型后，测量字线50的电阻。

在一个具体的实施例中，导接线110的材质为钨金属层、铂金属层或钨铂合金；连接引线的材质为钨金属层、铂金属层或钨铂合金。

上述材料的导接线110与连接引线均为导电性良好的金属材料，其引入电阻对测试结果的影响基本可以忽略。

以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (9)

1.一种字线电阻的测试方法，其特征在于，包括：

提供三维存储器，其中，所述三维存储器包括至少两个存储块，每个所述存储块包括台阶区、第一存储区、第二存储区、多条间隔设置的字线，所述第一存储区与所述第二存储区设于所述台阶区的两侧，所述多条字线贯穿所述台阶区，并延伸至所述第一存储区与所述第二存储区，所述台阶区的每条字线在预设点位设有一个测试键；

连接至少两个所述存储块的同一层的字线；

测试两个所述测试键之间的电阻作为测试电阻；其中，

当连接两个字线测量时，同一层的任意所述两个字线的电阻的比值在0.9-1.1之间；

当连接三个及以上字线测量时，测量每两个测试键之间的电阻；

根据所述测试电阻计算每条所述字线的电阻。

2.根据权利要求1所述的测试方法，其特征在于，所述存储块包括衬底与设于所述衬底上的堆叠结构，所述堆叠结构包括多个依次层叠设置的堆叠对，每个所述堆叠对包括绝缘层与栅极层，所述堆叠结构的顶部形成有顶部选择栅切口，和/或，所述堆叠结构的底部形成有底部选择栅切口，所述切口将所述栅极层分割成两个子栅极层，所述栅极层为所述字线，所述子栅极层为子字线，每个所述子字线在预设点位设有一个测试键；

所述测试方法还包括：

连接同一层的所述子字线；

测试两个所述测试键之间的电阻作为测试电阻；

根据所述测试电阻计算每条所述子字线的电阻。

3.根据权利要求1所述的测试方法，其特征在于，同一层的字线包括第一字线和第二字线，所述第一字线包括M个等长段，所述第一字线上设有第一测试键，所述第一测试键位于所述第一字线的第A段点，1≤A＜M；所述第二字线包括N个等长段，所述第二字线上设有第二测试键，所述第二测试键位于所述第二字线的第B段点，1≤B＜N；

“测试两个所述测试键之间的电阻作为测试电阻”包括：测试所述第一测试键与所述第二测试键之间的第一字线的A/M电阻与所述第二字线的B/N电阻的电阻和作为测试电阻。

4.根据权利要求3所述的测试方法，其特征在于，所述第一字线包括2个等长段，所述第一测试键位于所述第一字线的中心；所述第二字线包括2个等长段，所述第二测试键位于所述第二字线的中心；

“测试两个所述测试键之间的电阻作为测试电阻”包括：测试所述第一测试键与所述第二测试键之间的第一字线的1/2电阻与所述第二字线的1/2电阻的电阻和作为测试电阻。

5.根据权利要求1所述的测试方法，其特征在于，所述测试方法还包括：

连接不同层的多条所述字线，并选取三条所述字线作为测试字线；

测试每两个所述测试键之间的电阻作为第一测试电阻、第二测试电阻和第三测试电阻；

根据所述第一测试电阻、所述第二测试电阻、所述第三测试电阻以及所述测试键在所述字线的预设点位计算每条所述字线的电阻。

6.根据权利要求5所述的测试方法，其特征在于，多条所述字线包括第一字线、第二字线以及第三字线，所述第一字线包括M个等长段，所述第一字线上设有第一测试键，所述第一测试键位于所述第一字线的第A段点，1≤A＜M；所述第二字线包括N个等长段，所述第二字线上设有第二测试键，所述第二测试键位于所述第二字线的第B段点，1≤B＜N；所述第三字线包括P个等长段，所述第三字线上设有第三测试键，所述第三测试键位于所述第三字线的第C段点，1≤C＜P；

“连接多条所述字线”包括：连接所述第一字线、所述第二字线和所述第三字线；

“测试每两个所述测试键之间的电阻作为第一测试电阻、第二测试电阻和第三测试电阻”包括：测量所述第一测试键与所述第二测试键之间的第一字线的A/M电阻与所述第二字线的B/N电阻的电阻和作为第一测试电阻、测量所述第一测试键与所述第三测试键之间的第一字线的A/M电阻与所述第三字线的C/P电阻的电阻和作为第二测试电阻、以及测量所述第二测试键与所述第三测试键之间的第二字线的B/N电阻与所述第三字线的C/P电阻的电阻和作为第三测试电阻。

7.根据权利要求5所述的测试方法，其特征在于，

“连接至少两个所述存储块同一层的字线”包括：通过导接线连接至少两个所述存储块同一层的字线；

“连接不同层的多条所述字线”包括：通过导接线连接不同层的多条所述字线。

8.根据权利要求7所述的测试方法，其特征在于，所述台阶区的每条字线通过一条连接引线引出，每条所述字线上的测试键位于所述连接引线上；

“测试两个所述测试键之间的电阻作为测试电阻”包括：测试两个所述测试键之间的字线、连接引线以及所述导接线的电阻和作为测试电阻。

9.根据权利要求8所述的测试方法，其特征在于，所述导接线的材质为钨金属层、铂金属层或钨铂合金；所述连接引线的材质为钨金属层、铂金属层或钨铂合金。

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