CN106683708A - 一种测试3dnand字线电阻的方法 - Google Patents
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Abstract
本发明涉及存储器失效分析技术领域，尤其涉及一种测试3D NAND字线电阻的方法，包括：步骤S1，将3D NAND减薄至暴露每层字线的第一接触孔和第二接触孔；步骤S2，在所述字线的第一端，形成金属垫覆盖每层所述字线的所述第一接触孔，以将每层所述字线的第一端电连接；步骤S3，在所述字线的第二端，选取一层待测试字线，在所述待测试字线的所述第二接触孔上标记出待测点；步骤S4，使用导电胶将所述金属垫引出至临近所述待测点的位置；步骤S5，选取所述导电胶上临近所述待测点的一量测点，使用探针量取所述量测点与所述待测点之间的电阻值，作为所述待测试字线的所述第一端和所述第二端之间的电阻值。
Description
技术领域
本发明涉及存储器失效分析技术领域，尤其涉及一种测试3D NAND字线电阻的方法。
背景技术
随着半导体技术的发展，提出了各种半导体存储器件。相对于常规存储装置如磁存储器件，半导体存储器件具有访问速度快、存储密度高等优点。这当中，NAND结构正受到越来越多的关注。为进一步提升存储密度，出现了多种三维(3D)NAND器件。
3D NAND结构存储器，字线(WL)一般设计有几层至几十层，在失效分析分析时，有时需要对产品各层WL电阻量测分析。量测需求一般有两种，一种为在关键测试点上量测，现有晶圆可靠性参数测试(简称WAT测试)即可以满足需求；另外一种是使用探针进行量测，然而因为产品结构特殊，WL长度尺寸过大，达到6mm，而探针可以测试的极限范围为300μm，导致现有设备无法量测到需要的数据。同时，WL上通道孔间距只有20nm，无法分段测试。
因此，现有技术中并没有一种可以有效量测3D NAND字线电阻的方法。
发明内容
鉴于上述技术问题，本发明提供一种测试3D NAND字线电阻的方法，可以顺利量测3D NAND任意层的WL电阻。
本发明解决上述技术问题的主要技术方案为：
一种测试3D NAND字线电阻的方法，所述3D NAND包括多层存储结构，每层所述存储结构包括多个存储单元，每层所述多个存储单元的控制栅通过字线连接，所述字线两端分别设有用于连接的第一接触孔和第二接触孔，其特征在于，所述方法包括：
步骤S1，将所述3D NAND减薄至暴露每层所述字线的所述第一接触孔和所述第二接触孔；
步骤S2，在所述字线的第一端，形成金属垫覆盖每层所述字线的所述第一接触孔，以将每层所述字线的第一端电连接；
步骤S3，在所述字线的第二端，选取一层待测试字线，在所述待测试字线的所述第二接触孔上标记出待测点；
步骤S4，使用导电胶将所述金属垫引出至临近所述待测点的位置；
步骤S5，选取所述导电胶上临近所述待测点的一量测点，使用探针量取所述量测点与所述待测点之间的电阻值，作为所述待测试字线的所述第一端和所述第二端之间的电阻值。
优选的，上述的方法，其中，在所述步骤S1中，减薄所述3D NAND后，还包括：
对减薄后的所述3D NAND进行表面清洁工艺。
优选的，上述的方法，其中，在所述步骤S2中，采用聚焦离子束切割工艺沉积形成所述金属垫。
优选的，上述的方法，其中，在所述步骤S2中，所述金属垫的材质为铂金或钨。
优选的，上述的方法，其中，在所述步骤S3中，采用聚焦离子束切割工艺标记所述待测点。
优选的，上述的方法，其中，在所述步骤S4中，采用导电铜胶带将所述金属垫引出至临近所述待测点的位置。
优选的，上述的方法，其中，在所述步骤S5中，采用纳米探针量取所述量测点与所述待测点之间的电阻值。
优选的，上述的方法，其中，在所述步骤S5中，所述待测试字线的所述第一端和所述第二端之间的距离为6mm。
优选的，上述的方法，其中，在所述步骤S5中，所述量测点与所述待测点之间的距离小于300μm。
上述技术方案具有如下优点或有益效果：
上述方法有效解决3D NAND结构存储器在WL电阻测试时由于WL长度尺寸过大而使得纳米探针受限于测试范围无法进行测试的问题，采用上述步骤可以有效量测3D NAND结构存储器任意层的WL电阻。
附图说明
参考所附附图，以更加充分地描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为本发明的方法流程图；
图2为实施例中进行测试的3D NAND的俯视图；
图3～图5为实施例中采用本发明的方法测试字线电阻的各步骤示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
需要说明的是，在不冲突的前提下，以下描述的技术方案和技术方案中的技术特征可以相互组合。
本发明的测试3D NAND字线电阻的方法，用于3D NAND结构存储器，该3D NAND可为现有的任意一款3D NAND结构存储器，本发明对此不作限制。为方便下文阐述方法，参照图2所示，此处示意出一种3D NAND的俯视图，包括多层存储结构，每层存储结构包括多个存储单元，该多个存储单元的控制栅通过字线连接。在字线的两端，分别设置有用于连接的第一接触孔和第二接触孔(图中黑色圆点即代表接触孔)。其中，WL1-1和WL1-2为第一层存储结构的字线的两端，该字线的第一接触孔在图中标示为11，第二接触孔在图中标示为12；WL2-1和WL2-2为第二层存储结构的字线的两端，该字线的第一接触孔在图中标示为21，第二接触孔在图中标示为22；以此类推，WLN-1和WLN-2为第N层存储结构的字线的两端，该字线的第一接触孔在图中标示为N1，第二接触孔在图中标示为N2；N为正整数，例如为8，32，64，128等等。在第N层存储结构的字线的两端之间标示为N0的区域，即为存储区域，因图2为俯视图，因此只能看到第N层的存储区域。可以看到，在该种3D NAND存储器中，每层的WL长度尺寸约达到了6mm。
下面结合附图3～图5，来阐述本发明的测试3D NAND字线电阻的方法。需要注意的是，图3～图5中与图2相同的标识代表相同的结构，将不再赘述。该方法包括以下步骤：
步骤S1，如图2所示，将3D NAND减薄至暴露每层字线的第一接触孔和第二接触孔。例如图2示出的第一层字线(WL1-1-WL1-2)的第一接触孔11和第二接触孔12，第二层字线(WL2-1-WL2-2)的第一接触孔21和第二接触孔22，以此类推，第N层字线(WLN-1-WLN-2)的第一接触孔N1和第二接触孔N2。
在该步骤中，减薄的步骤主要是指去除3D NAND中与测试字线WL电阻无关的结构，使得字线WL两端的接触孔暴露出来，以方便测试。需要注意的是，图2～图5所展示的结构仅为方便本实施例中对测试WL电阻的方法的阐述，其中省略了3D NAND的其余结构，不应视为对本发明的限制。本发明的测试3D NAND字线电阻的方法可运用于任意不同于附图中所展示的结构的3D NAND。
优选的，在将3D NAND减薄至暴露字线WL的接触孔后，还包括对减薄后的3D NAND进行表面清洁工艺的步骤，以保证表面清洁度，防止后续测试失误。
步骤S2，如图3所示，在所有的字线(WL1-1-WL1-2、WL2-1-WL2-2…WLN-1-WLN-2)的第一端(在图中表现为左侧端)，形成金属垫13覆盖每层字线的第一接触孔(也即覆盖所有的第一接触孔，11、12…N1)，以将所有的字线的第一端电连接。
在该步骤中，优选采用聚焦离子束切割(FIB)工艺沉积形成金属垫13。金属垫13的材质，可选用任意可以沉积的金属，例如铂金(Pt)或钨。采用金属垫13把每层字线的第一接触孔覆盖，也即所有的字线的第一端通过第一接触孔(11、12…N1)都电连接在一起。
步骤S3，参照图4，在字线WL的第二端，选取一层待测试字线标记出待测点14(图中示意出选取第一层字线WL1-1-WL1-2，在该第一层字线WL1-1-WL1-2的第二接触孔12上标记出待测点14。至此，待测试字线(在本实施例中即为第一层字线WL1-1-WL1-2)的待测点14即已确定好。
在该步骤中，优选的，采用聚焦离子束切割(FIB)工艺标记待测点14。
步骤S4，继续参照图4，使用导电胶15将金属垫13引出至临近待测点14的位置。在该步骤中，导电胶15优选采用导电铜胶带，以保证黏贴牢固，导电性良好。
步骤S5，如图5所示，选取导电胶15上临近待测点14的一量测点16，使用纳米探针(nanoprober)量取量测点16与待测点14之间的电阻值，作为待测试字线(即第一层字线WL1-1-WL1-2)的第一端(也即第一接触孔11)和第二端(也即第二接触孔12)之间的电阻值。
参照图5所示，当使用导电铜胶带15将金属垫13引出至靠近字线WL的第二接触孔的位置时，因为金属垫13将所有字线WL的第一接触孔电连接在一起，也即等同于把所有字线WL的位于第一端的第一接触孔引出到了靠近第二端的第二接触孔的位置。并且优选的，使得引出后的待测点和量测点之间的距离控制在300μm以内，从而保证在纳米探针(nanoprober)可以测试的极限范围(300μm)以内。
参照上述测试第一层字线WL1-1-WL1-2的第一端(也即第一接触孔11)和第二端(也即第二接触孔12)之间的电阻值的方法，因为导电铜胶带15将所有字线的第一端均引出至靠近第二端的位置，因此可以选择任意一层字线(例如选择第二层字线WL2-1-WL2-2，或者选择第N层字线WLN-1-WLN-2)进行两端电阻值的测试。只要在导电铜胶带15的引出端选取合适的量测点位置，保证量测点与选取的待测试字线的待测点之间的距离在纳米探针可以测试的极限范围即可。
综上所述，本发明的方法，有效解决了3D NAND在字线电阻测试时由于字线长度尺寸过大而使得纳米探针受限于测试范围无法进行测试的问题，可以顺利量测3D NAND任意层的字线电阻。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (9)
1.一种测试3D NAND字线电阻的方法，所述3D NAND包括多层存储结构，每层所述存储结构包括多个存储单元，每层所述多个存储单元的控制栅通过字线连接，所述字线两端分别设有用于连接的第一接触孔和第二接触孔，其特征在于，所述方法包括：
步骤S1，将所述3D NAND减薄至暴露每层所述字线的所述第一接触孔和所述第二接触孔；
步骤S2，在所述字线的第一端，形成金属垫覆盖每层所述字线的所述第一接触孔，以将每层所述字线的第一端电连接；
步骤S3，在所述字线的第二端，选取一层待测试字线，在所述待测试字线的所述第二接触孔上标记出待测点；
步骤S4，使用导电胶将所述金属垫引出至临近所述待测点的位置；
步骤S5，选取所述导电胶上临近所述待测点的一量测点，使用探针量取所述量测点与所述待测点之间的电阻值，作为所述待测试字线的所述第一端和所述第二端之间的电阻值。
2.如权利要求1所述的方法，其特征在于，在所述步骤S1中，减薄所述3D NAND后，还包括：
对减薄后的所述3D NAND进行表面清洁工艺。
3.如权利要求1所述的方法，其特征在于，在所述步骤S2中，采用聚焦离子束切割工艺沉积形成所述金属垫。
4.如权利要求1所述的方法，其特征在于，在所述步骤S2中，所述金属垫的材质为铂金或钨。
5.如权利要求1所述的方法，其特征在于，在所述步骤S3中，采用聚焦离子束切割工艺标记所述待测点。
6.如权利要求1所述的方法，其特征在于，在所述步骤S4中，采用导电铜胶带将所述金属垫引出至临近所述待测点的位置。
7.如权利要求1所述的方法，其特征在于，在所述步骤S5中，采用纳米探针量取所述量测点与所述待测点之间的电阻值。
8.如权利要求1所述的方法，其特征在于，在所述步骤S5中，所述待测试字线的所述第一端和所述第二端之间的距离为6mm。
9.如权利要求1所述的方法，其特征在于，在所述步骤S5中，所述量测点与所述待测点之间的距离小于300μm。
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Legal Events
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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| CP03 | Change of name, title or address |
Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |